JPH06314790A - 半導体デバイス及び半導体デバイス製造方法 - Google Patents
半導体デバイス及び半導体デバイス製造方法Info
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- JPH06314790A JPH06314790A JP5010894A JP5010894A JPH06314790A JP H06314790 A JPH06314790 A JP H06314790A JP 5010894 A JP5010894 A JP 5010894A JP 5010894 A JP5010894 A JP 5010894A JP H06314790 A JPH06314790 A JP H06314790A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 239000000463 material Substances 0.000 claims abstract description 17
- 238000013459 approach Methods 0.000 claims abstract description 3
- 239000011810 insulating material Substances 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】
【目的】 短チャネルのしきい値電圧のロール−オフが
改良され、且つソースチャネル及びドレインチャネルの
漏れ電流が減少されたＦＥＴ構造を得る。 【構成】 半導体材料のベース基板１０の上面に形成さ
れる絶縁層２０の上側にさらに設けられる半導体材料の
基板２４には、ソース領域３６とチャネル領域４０とド
レイン領域３８とから成るＦＥＴ３４が製造される。Ｆ
ＥＴ３４にはさらに、チャネル４０上に位置し且つそこ
から離間されたゲート領域４２が設けられている。ベー
ス基板１０は、チャネル４０下側の絶縁層２０に拡張す
るメサ領域１８を有するので、ベース基板１０はソース
３６とドレイン３８の各領域よりもチャネル４０により
接近することになり、この結果、チャネル４０をソース
及びドレイン電圧からシールドし、それらによる影響を
軽減することができる。
改良され、且つソースチャネル及びドレインチャネルの
漏れ電流が減少されたＦＥＴ構造を得る。 【構成】 半導体材料のベース基板１０の上面に形成さ
れる絶縁層２０の上側にさらに設けられる半導体材料の
基板２４には、ソース領域３６とチャネル領域４０とド
レイン領域３８とから成るＦＥＴ３４が製造される。Ｆ
ＥＴ３４にはさらに、チャネル４０上に位置し且つそこ
から離間されたゲート領域４２が設けられている。ベー
ス基板１０は、チャネル４０下側の絶縁層２０に拡張す
るメサ領域１８を有するので、ベース基板１０はソース
３６とドレイン３８の各領域よりもチャネル４０により
接近することになり、この結果、チャネル４０をソース
及びドレイン電圧からシールドし、それらによる影響を
軽減することができる。
Description
【０００１】
【産業上の利用分野】本発明は概して、半導体デバイス
に係り、詳細には、絶縁体上の半導体構造体に形成され
る電界効果トランジスタに関する。
に係り、詳細には、絶縁体上の半導体構造体に形成され
る電界効果トランジスタに関する。
【０００２】
【従来の技術】絶縁（分離）を強化し、動作特性を向上
させるために、一般に「絶縁体上の半導体」（ＳＯＩ）
構造と呼ばれる半導体デバイスを製造することが当該技
術において知られている。
させるために、一般に「絶縁体上の半導体」（ＳＯＩ）
構造と呼ばれる半導体デバイスを製造することが当該技
術において知られている。
【０００３】従来、バルク−シリコン半導体デバイス構
造において、バイポーラトランジスタ及び電界効果トラ
ンジスタ（ＦＥＴ）等のデバイスはシリコン（又は他の
半導体）基板／ウェハに直接製造されていた。デバイス
絶縁は、ドープされた領域、埋込層、絶縁体が充填され
たトレンチ、及びこれらの構造の組み合わせ等の種々の
技術を用いて実行される。これらの絶縁構造はしばしば
その形成が複雑で、スペースを消耗するものであって、
望ましい絶縁特性を提供するものでは決してない。
造において、バイポーラトランジスタ及び電界効果トラ
ンジスタ（ＦＥＴ）等のデバイスはシリコン（又は他の
半導体）基板／ウェハに直接製造されていた。デバイス
絶縁は、ドープされた領域、埋込層、絶縁体が充填され
たトレンチ、及びこれらの構造の組み合わせ等の種々の
技術を用いて実行される。これらの絶縁構造はしばしば
その形成が複雑で、スペースを消耗するものであって、
望ましい絶縁特性を提供するものでは決してない。
【０００４】ＳＯＩ構造体では、半導体デバイスは一般
には、半導体材料の薄い活性（アクティブ）層に形成さ
れ、その半導体材料は絶縁材料の層に直接形成されてい
る。絶縁材料はさらに、半導体材料のバルクベース基板
に形成される。このＳＯＩ構造体は、絶縁材料の一体層
とともに、望ましい高レベルのデバイス絶縁を有する最
終的なデバイス構造を生成する。この絶縁は一般に、前
述のバルク−シリコン絶縁技術よりも複雑性が低く且つ
さらに小型になるように実施される。
には、半導体材料の薄い活性（アクティブ）層に形成さ
れ、その半導体材料は絶縁材料の層に直接形成されてい
る。絶縁材料はさらに、半導体材料のバルクベース基板
に形成される。このＳＯＩ構造体は、絶縁材料の一体層
とともに、望ましい高レベルのデバイス絶縁を有する最
終的なデバイス構造を生成する。この絶縁は一般に、前
述のバルク−シリコン絶縁技術よりも複雑性が低く且つ
さらに小型になるように実施される。
【０００５】本発明者らは、従来のＳＯＩ構造体に製造
されたＦＥＴについて、完全に空乏の薄膜デバイスの短
チャネルしきい値電圧ロール−オフは、従来のバルク半
導体材料に形成される同種のデバイスのそれよりも劣っ
ていると判断している。このように、従来のＳＯＩ環境
に形成されるＦＥＴデバイスはＳＯＩ構造によって一般
に生じられる利点を十分に利用することはできない。
されたＦＥＴについて、完全に空乏の薄膜デバイスの短
チャネルしきい値電圧ロール−オフは、従来のバルク半
導体材料に形成される同種のデバイスのそれよりも劣っ
ていると判断している。このように、従来のＳＯＩ環境
に形成されるＦＥＴデバイスはＳＯＩ構造によって一般
に生じられる利点を十分に利用することはできない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、新規
且つ改良型ＦＥＴ構造体を提供することである。
且つ改良型ＦＥＴ構造体を提供することである。
【０００７】本発明のさらに詳細な目的は、ＳＯＩ環境
において実施されるかかるＦＥＴ構造体を提供すること
である。
において実施されるかかるＦＥＴ構造体を提供すること
である。
【０００８】本発明の別の目的は、短チャネルのしきい
値電圧のロール−オフが改良され、ソース−チャネル及
びドレイン−チャネルの漏れ電流が減少したかかるＦＥ
Ｔ構造体を提供することである。
値電圧のロール−オフが改良され、ソース−チャネル及
びドレイン−チャネルの漏れ電流が減少したかかるＦＥ
Ｔ構造体を提供することである。
【０００９】
【課題を解決するための手段】本発明の一態様は、半導
体材料のベース基板と、上記ベース基板上の絶縁材料の
層と、上記絶縁材料の層の上の半導体材料の活性層と、
上記活性層に形成されるソース領域、チャネル領域及び
ドレイン領域を含むトランジスタと、を有し、上記ソー
ス領域とドレイン領域は第２の導電型の上記チャネル領
域によって離間される第１の導電型であり、上記トラン
ジスタは上記チャネル領域から離間されるゲート電極を
さらに有し、上記ベース基板は上記チャネル領域の下側
の上記絶縁材料の層に延出するメサ領域を有し、これに
よって上記ベース基板は、上記ソース及びドレイン領域
よりも上記チャネル領域に対しほぼより接近する、半導
体デバイスである。
体材料のベース基板と、上記ベース基板上の絶縁材料の
層と、上記絶縁材料の層の上の半導体材料の活性層と、
上記活性層に形成されるソース領域、チャネル領域及び
ドレイン領域を含むトランジスタと、を有し、上記ソー
ス領域とドレイン領域は第２の導電型の上記チャネル領
域によって離間される第１の導電型であり、上記トラン
ジスタは上記チャネル領域から離間されるゲート電極を
さらに有し、上記ベース基板は上記チャネル領域の下側
の上記絶縁材料の層に延出するメサ領域を有し、これに
よって上記ベース基板は、上記ソース及びドレイン領域
よりも上記チャネル領域に対しほぼより接近する、半導
体デバイスである。
【００１０】作用に関して、メサ領域は、ベース基板の
電位をトランジスタチャネル領域に密接に接近させるよ
うに移動させるための手段として機能する。これは、電
位がソース領域及びドレイン領域の少なくとも一方に印
加される場合に生じられる電界からチャネル領域をシー
ルド（遮蔽）する効果がある。このシールド効果は、他
の場合にはこれらの電界によって引き起こされる短絡チ
ャネルのしきい値電圧ロール−オフを最小限にする。
電位をトランジスタチャネル領域に密接に接近させるよ
うに移動させるための手段として機能する。これは、電
位がソース領域及びドレイン領域の少なくとも一方に印
加される場合に生じられる電界からチャネル領域をシー
ルド（遮蔽）する効果がある。このシールド効果は、他
の場合にはこれらの電界によって引き起こされる短絡チ
ャネルのしきい値電圧ロール−オフを最小限にする。
【００１１】また、本発明の他の一態様は、請求項１に
記載の半導体デバイスにおいて、上記ベース基板はドー
プされたシリコンを有することを特徴とする。
記載の半導体デバイスにおいて、上記ベース基板はドー
プされたシリコンを有することを特徴とする。
【００１２】本発明の他の一態様は、請求項２に記載の
半導体デバイスにおいて、上記絶縁材料は二酸化シリコ
ンを有することを特徴とする。
半導体デバイスにおいて、上記絶縁材料は二酸化シリコ
ンを有することを特徴とする。
【００１３】本発明の他の一態様は、請求項３に記載の
半導体デバイスにおいて、上記活性層はドープされたシ
リコンを有することを特徴とする。
半導体デバイスにおいて、上記活性層はドープされたシ
リコンを有することを特徴とする。
【００１４】本発明の他の一態様は、請求項１に記載の
半導体デバイスにおいて、上記絶縁材料の層は、上記チ
ャネル領域の下側では１０ｎｍ乃至１００ｎｍの範囲内
の厚さを有し、上記ソース及びドレイン領域の下側では
３００ｎｍ乃至１ミクロンの範囲内の厚さを有すること
を特徴とする。
半導体デバイスにおいて、上記絶縁材料の層は、上記チ
ャネル領域の下側では１０ｎｍ乃至１００ｎｍの範囲内
の厚さを有し、上記ソース及びドレイン領域の下側では
３００ｎｍ乃至１ミクロンの範囲内の厚さを有すること
を特徴とする。
【００１５】本発明の他の一態様は、請求項１に記載の
半導体デバイスにおいて、上記チャネルは上記ソース及
びドレイン領域の間の長さが約５００ｎｍであることを
特徴とする。
半導体デバイスにおいて、上記チャネルは上記ソース及
びドレイン領域の間の長さが約５００ｎｍであることを
特徴とする。
【００１６】さらに、本発明の別の態様は、半導体材料
のベース基板を提供する工程を有し、上記ベース基板は
トレンチによって境界付けられる少なくとも１個のメサ
を有するパターン形成された表面を有し、上記基板表面
上に絶縁材料の層を形成することによって、上記絶縁材
料が上記トレンチを充填して上記メサの上面に薄膜層を
形成する工程を有し、上記絶縁材料の層上に半導体材料
の活性層を形成する工程を有し、上記各トレンチ上に第
１の導電型のソース領域とドレイン領域と、上記メサ上
の前記ソース及びドレイン領域の間に第２の導電型のチ
ャネル領域と、上記チャネル領域から離間されてその上
に位置される導電性ゲート領域と、を含むＦＥＴを形成
する工程を有し、それによって、上記ベース基板のメサ
は、上記ソース及びドレイン領域よりも上記チャネル領
域により接近するように延出する、半導体デバイス製造
方法である。
のベース基板を提供する工程を有し、上記ベース基板は
トレンチによって境界付けられる少なくとも１個のメサ
を有するパターン形成された表面を有し、上記基板表面
上に絶縁材料の層を形成することによって、上記絶縁材
料が上記トレンチを充填して上記メサの上面に薄膜層を
形成する工程を有し、上記絶縁材料の層上に半導体材料
の活性層を形成する工程を有し、上記各トレンチ上に第
１の導電型のソース領域とドレイン領域と、上記メサ上
の前記ソース及びドレイン領域の間に第２の導電型のチ
ャネル領域と、上記チャネル領域から離間されてその上
に位置される導電性ゲート領域と、を含むＦＥＴを形成
する工程を有し、それによって、上記ベース基板のメサ
は、上記ソース及びドレイン領域よりも上記チャネル領
域により接近するように延出する、半導体デバイス製造
方法である。
【００１７】また、本発明の他の一態様は、請求項７に
記載の半導体デバイス製造方法において、上記ベース基
板はシリコンを有することを特徴とする。
記載の半導体デバイス製造方法において、上記ベース基
板はシリコンを有することを特徴とする。
【００１８】本発明の他の一態様は、請求項８に記載の
半導体デバイス製造方法において、上記絶縁材料層は二
酸化シリコンを有することを特徴とする。
半導体デバイス製造方法において、上記絶縁材料層は二
酸化シリコンを有することを特徴とする。
【００１９】本発明の他の一態様は、請求項９に記載の
半導体デバイス製造方法において、上記活性層はシリコ
ンを有することを特徴とする。
半導体デバイス製造方法において、上記活性層はシリコ
ンを有することを特徴とする。
【００２０】本発明の他の一態様は、請求項７に記載の
半導体デバイス製造方法において、上記チャネル領域の
下の前記絶縁材料層の厚さは、１０ｎｍ乃至１００ｎｍ
の範囲内にあることを特徴とする。
半導体デバイス製造方法において、上記チャネル領域の
下の前記絶縁材料層の厚さは、１０ｎｍ乃至１００ｎｍ
の範囲内にあることを特徴とする。
【００２１】本発明の他の一態様は、請求項１１に記載
の半導体デバイス製造方法において、上記ソース領域と
ドレイン領域の下の前記絶縁材料層の厚さは、３００ｎ
ｍ乃至１ミクロンの範囲内にあることを特徴とする。
の半導体デバイス製造方法において、上記ソース領域と
ドレイン領域の下の前記絶縁材料層の厚さは、３００ｎ
ｍ乃至１ミクロンの範囲内にあることを特徴とする。
【００２２】また、本発明のさらに別の態様は、半導体
材料のベース基板と、上記ベース基板上の絶縁材料の層
と、上記絶縁材料層上の半導体材料の活性層と、上記活
性層に形成されるソース領域、チャネル領域及びドレイ
ン領域を含むトランジスタと、を有し、上記ソースとド
レインの各領域は第２の導電型の上記チャネル領域によ
って離間される第１の導電型であり、上記トランジスタ
は上記チャネル領域から離間されたゲート電極をさらに
有し、上記ベース基板の電位を上記チャネル領域に密接
接近するように移動させるための、上記ベース基板に電
気接続される手段を有する、半導体デバイスである。
材料のベース基板と、上記ベース基板上の絶縁材料の層
と、上記絶縁材料層上の半導体材料の活性層と、上記活
性層に形成されるソース領域、チャネル領域及びドレイ
ン領域を含むトランジスタと、を有し、上記ソースとド
レインの各領域は第２の導電型の上記チャネル領域によ
って離間される第１の導電型であり、上記トランジスタ
は上記チャネル領域から離間されたゲート電極をさらに
有し、上記ベース基板の電位を上記チャネル領域に密接
接近するように移動させるための、上記ベース基板に電
気接続される手段を有する、半導体デバイスである。
【００２３】本発明の他の一態様は、請求項１３に記載
の半導体デバイスにおいて、ベース基板に電気接続され
る上記手段は、上記チャネル領域の下側の上記絶縁材料
の層に上記ベース基板から延出するメサ領域を有し、そ
れによって、上記ベース基板の電位は、上記ソースとド
レインの各領域よりも上記チャネル領域にほぼより近接
することになることを特徴とする。
の半導体デバイスにおいて、ベース基板に電気接続され
る上記手段は、上記チャネル領域の下側の上記絶縁材料
の層に上記ベース基板から延出するメサ領域を有し、そ
れによって、上記ベース基板の電位は、上記ソースとド
レインの各領域よりも上記チャネル領域にほぼより近接
することになることを特徴とする。
【００２４】本発明の他の一態様は、請求項１４に記載
の半導体デバイスにおいて、上記メサ領域は上記ベース
基板の延出部を有することを特徴とする。
の半導体デバイスにおいて、上記メサ領域は上記ベース
基板の延出部を有することを特徴とする。
【００２５】本発明の他の一態様は、請求項１４に記載
の半導体デバイスにおいて、上記メサ領域は上記ベース
基板に形成される導電層を有することを特徴とする。
の半導体デバイスにおいて、上記メサ領域は上記ベース
基板に形成される導電層を有することを特徴とする。
【００２６】
【実施例】図面を参照すると、図１には、従来の半導体
基板１０、例えば、＜１００＞の結晶学的オリエンテー
ションを有するＮドープ結晶シリコン（Ｓｉ）、が示さ
れている。基板１０の上面１２はパターン形成されて、
トレンチ１４、１６によって境界付けられた隆起したメ
サ１８が得られる。このパターン形成は従来のフォトリ
トグラフィックマスキング及びエッチング技術を用いて
行なわれ、上面１２の領域にわたって繰り返し行なわ
れ、そこには、ここに述べられる種類のＦＥＴデバイス
を形成することが望ましいとされる。
基板１０、例えば、＜１００＞の結晶学的オリエンテー
ションを有するＮドープ結晶シリコン（Ｓｉ）、が示さ
れている。基板１０の上面１２はパターン形成されて、
トレンチ１４、１６によって境界付けられた隆起したメ
サ１８が得られる。このパターン形成は従来のフォトリ
トグラフィックマスキング及びエッチング技術を用いて
行なわれ、上面１２の領域にわたって繰り返し行なわ
れ、そこには、ここに述べられる種類のＦＥＴデバイス
を形成することが望ましいとされる。
【００２７】本発明の実施例では、トレンチ１４、１６
は３００ナノメータ（ｎｍ）乃至１ミクロンの範囲内の
深さＤまで形成され、メサ１８は３００ｎｍ乃至２ミク
ロンの範囲内の幅Ｗに形成されている。本実施例では、
Ｄ及びＷはともに５００ｎｍに選択されている。
は３００ナノメータ（ｎｍ）乃至１ミクロンの範囲内の
深さＤまで形成され、メサ１８は３００ｎｍ乃至２ミク
ロンの範囲内の幅Ｗに形成されている。本実施例では、
Ｄ及びＷはともに５００ｎｍに選択されている。
【００２８】図２を参照すると、二酸化シリコン（Ｓｉ
Ｏ2 ）の層２０が基板１０の表面１２上にトレンチ１
４、１６の深さＤよりも大きな厚さで共形的に形成さ
れ、その厚さは深さＤのほぼ二倍であることが好まし
い。酸化物層２０は従来のＣＶＤプロセス（化学蒸着
法）によって形成され、その結果得られる層はメサ１８
よりも高い高さにまでトレンチ１４、１６を充填する。
Ｏ2 ）の層２０が基板１０の表面１２上にトレンチ１
４、１６の深さＤよりも大きな厚さで共形的に形成さ
れ、その厚さは深さＤのほぼ二倍であることが好まし
い。酸化物層２０は従来のＣＶＤプロセス（化学蒸着
法）によって形成され、その結果得られる層はメサ１８
よりも高い高さにまでトレンチ１４、１６を充填する。
【００２９】図３を参照すると、酸化物層２０の上面は
下方にポリシングされて、基板１０の表面１２までで止
まっている。従来の化学機械的ポリシングによって実施
されると、このプロセス工程によってメサ１８の上面は
露出状態とされ、またトレンチ１４、１６は酸化物層２
０の残りの部分２０Ａ、２０Ｂで充填されることにな
る。この構造はその後、蒸気環境にあてられ、熱酸化に
よって酸化物領域２０Ａ、２０Ｂ及びメサ１８の上面に
二酸化シリコンの薄膜層２２を成長させる。層２２は１
０ｎｍ乃至１００ｎｍの範囲内の厚さに成長され、本実
施例では２０ｎｍに選択される。酸化物層２２を含む構
造は図４に示される。
下方にポリシングされて、基板１０の表面１２までで止
まっている。従来の化学機械的ポリシングによって実施
されると、このプロセス工程によってメサ１８の上面は
露出状態とされ、またトレンチ１４、１６は酸化物層２
０の残りの部分２０Ａ、２０Ｂで充填されることにな
る。この構造はその後、蒸気環境にあてられ、熱酸化に
よって酸化物領域２０Ａ、２０Ｂ及びメサ１８の上面に
二酸化シリコンの薄膜層２２を成長させる。層２２は１
０ｎｍ乃至１００ｎｍの範囲内の厚さに成長され、本実
施例では２０ｎｍに選択される。酸化物層２２を含む構
造は図４に示される。
【００３０】図５には、平（プレーナ）面２６を有する
シリコンの第２の基板２４が設けられている。基板２４
は、＜１００＞の結晶学的オリエンテーションを有する
Ｐドープ結晶シリコンを有する。１０ｎｍ乃至１００ｎ
ｍの範囲内の厚さがある二酸化シリコンの共形層２８は
基板２４の表面２６に位置している。実例では、層２８
の厚さは５０ｎｍに選択されている。酸化物層２８は、
例えば、従来の熱酸化プロセス又はＣＶＤ蒸着法によっ
て形成される。
シリコンの第２の基板２４が設けられている。基板２４
は、＜１００＞の結晶学的オリエンテーションを有する
Ｐドープ結晶シリコンを有する。１０ｎｍ乃至１００ｎ
ｍの範囲内の厚さがある二酸化シリコンの共形層２８は
基板２４の表面２６に位置している。実例では、層２８
の厚さは５０ｎｍに選択されている。酸化物層２８は、
例えば、従来の熱酸化プロセス又はＣＶＤ蒸着法によっ
て形成される。
【００３１】図６において、ウェハ２４は酸化物層２
８、２２の接着によってウェハ１０にボンディング（結
合）されている。このボンディングは、周知の方法で機
械的に酸化物層２２、２８の表面をともに押圧し、アニ
ーリングすることによって行なわれる。例えば、Gotou,
H. et al., "SOI-Device On Bonded Wafer, " Fujitsu
Sci. Tech. J., 24, 4, pp. 408-417 (December 1988)
には、種々の周知の種類の圧力ボンディングについて記
載されている。
８、２２の接着によってウェハ１０にボンディング（結
合）されている。このボンディングは、周知の方法で機
械的に酸化物層２２、２８の表面をともに押圧し、アニ
ーリングすることによって行なわれる。例えば、Gotou,
H. et al., "SOI-Device On Bonded Wafer, " Fujitsu
Sci. Tech. J., 24, 4, pp. 408-417 (December 1988)
には、種々の周知の種類の圧力ボンディングについて記
載されている。
【００３２】さらに図６には、実用目的のために、上記
した種々の酸化物領域及び層は実質的に相互に区別でき
なくなり、その後は酸化物層３０として示される。トレ
ンチ１４、１６に収容されている酸化物層３０の領域は
それぞれ３０Ａ、３０Ｂとして示されている。図６に示
されているＳＯＩ構造３２において、基板１０は一般に
「ベース基板」と称されているものとして機能し、基板
２４は「活性基板」として機能することになる。
した種々の酸化物領域及び層は実質的に相互に区別でき
なくなり、その後は酸化物層３０として示される。トレ
ンチ１４、１６に収容されている酸化物層３０の領域は
それぞれ３０Ａ、３０Ｂとして示されている。図６に示
されているＳＯＩ構造３２において、基板１０は一般に
「ベース基板」と称されているものとして機能し、基板
２４は「活性基板」として機能することになる。
【００３３】図７を参照すると、ＮチャネルＦＥＴ３４
はＳＯＩ構造３２の活性基板２４に形成されている。Ｆ
ＥＴ３４は酸化物が充填されたトレンチ１４、１６上に
それぞれ位置されるＮ＋ドープ型ソース領域３６、及び
Ｎ＋ドープ型ドレイン領域３８を備えている。ソース領
域３６とドレイン領域３８は、メサ１８の上面に形成さ
れた薄膜のＰドープ型チャネル領域４０によって離間さ
れている。導電ゲート領域４２はチャネル領域４０上に
重なるように位置され、二酸化シリコン及び窒化シリコ
ン（Ｓｉ3 Ｎ4 ）の内の少なくとも一方の絶縁材料４４
の層又はスタックによってチャネル領域４０から離れて
いる。
はＳＯＩ構造３２の活性基板２４に形成されている。Ｆ
ＥＴ３４は酸化物が充填されたトレンチ１４、１６上に
それぞれ位置されるＮ＋ドープ型ソース領域３６、及び
Ｎ＋ドープ型ドレイン領域３８を備えている。ソース領
域３６とドレイン領域３８は、メサ１８の上面に形成さ
れた薄膜のＰドープ型チャネル領域４０によって離間さ
れている。導電ゲート領域４２はチャネル領域４０上に
重なるように位置され、二酸化シリコン及び窒化シリコ
ン（Ｓｉ3 Ｎ4 ）の内の少なくとも一方の絶縁材料４４
の層又はスタックによってチャネル領域４０から離れて
いる。
【００３４】ＦＥＴ３４のソース３６、ドレイン３８、
及びチャネル領域４０は、活性基板２４のマスキング及
びドーピングによって従来の方法で形成されている。上
記したそれぞれの寸法は、事実上の位置合わせ問題を生
じさせないように十分に大きいものである。また、メサ
領域１８とトレンチ領域１４、１６との間のＳＯＩ構造
体３２の屈折率の差は、エッチング及び蒸着マスクの配
置に対する基準として使用できるように十分に大きい。
及びチャネル領域４０は、活性基板２４のマスキング及
びドーピングによって従来の方法で形成されている。上
記したそれぞれの寸法は、事実上の位置合わせ問題を生
じさせないように十分に大きいものである。また、メサ
領域１８とトレンチ領域１４、１６との間のＳＯＩ構造
体３２の屈折率の差は、エッチング及び蒸着マスクの配
置に対する基準として使用できるように十分に大きい。
【００３５】絶縁体４４及びゲート４２は同じく従来の
方法で形成されて、ＦＥＴ３４を完成させている。
方法で形成されて、ＦＥＴ３４を完成させている。
【００３６】本発明によると、ＦＥＴ３４は、ベース基
板１０がチャネル４０の下側にあって、ソース領域３６
とドレイン領域３８よりもチャネル４０の近くに拡張す
るように製造されている。ソース領域３６は実質的に酸
化物充填トレンチ１４によってベース基板１０から離間
され、ドレイン領域３８もまた同様に、酸化物充填トレ
ンチ１６によってベース基板から離間されている。
板１０がチャネル４０の下側にあって、ソース領域３６
とドレイン領域３８よりもチャネル４０の近くに拡張す
るように製造されている。ソース領域３６は実質的に酸
化物充填トレンチ１４によってベース基板１０から離間
され、ドレイン領域３８もまた同様に、酸化物充填トレ
ンチ１６によってベース基板から離間されている。
【００３７】本発明者らは、ベース基板１０のチャネル
領域４０に対する密接な接近状態によって、チャネル領
域をソース及びドレイン電圧からシールドし、且つそれ
らによる影響を軽減し、それによって、ＦＥＴ３４の短
チャネルのしきい値電圧ロール−オフが向上する。
領域４０に対する密接な接近状態によって、チャネル領
域をソース及びドレイン電圧からシールドし、且つそれ
らによる影響を軽減し、それによって、ＦＥＴ３４の短
チャネルのしきい値電圧ロール−オフが向上する。
【００３８】本発明の利点は、ベース基板１０の電位を
チャネル領域４０に対して密接に接近するように移動さ
せることによって達成されるので、電位がソース領域と
ドレイン領域の少なくとも一方に印加される時に生じる
電界が短チャネル領域に透過することが抑制される。こ
れらの電界は他の場合にはＦＥＴ３４の短チャネルのし
きい値電圧ロール−オフを悪化させることになる。
チャネル領域４０に対して密接に接近するように移動さ
せることによって達成されるので、電位がソース領域と
ドレイン領域の少なくとも一方に印加される時に生じる
電界が短チャネル領域に透過することが抑制される。こ
れらの電界は他の場合にはＦＥＴ３４の短チャネルのし
きい値電圧ロール−オフを悪化させることになる。
【００３９】上記実施例では、ベース基板１０の電位
は、チャネル領域４０の下側のベース基板のメサ１８の
位置決めによってチャネル領域４０に近接配置される。
しかしながら、その他の容易に理解できる構造も同じ効
果が得られることは理解されるだろう。例えば、メサ１
８等の導電性の電荷運搬（キャリー）メサは、導電材料
の蒸着、又は導電材料の層を介してベース基板上に形成
することができる。電荷を伝導させてベース基板の電位
をチャネル領域に近接するように移動させることによっ
て、電界の望ましくない影響からチャネル領域をシール
ド（保護）する構造は本発明によって想定されるととも
に、本発明の効果を達成するであろう。
は、チャネル領域４０の下側のベース基板のメサ１８の
位置決めによってチャネル領域４０に近接配置される。
しかしながら、その他の容易に理解できる構造も同じ効
果が得られることは理解されるだろう。例えば、メサ１
８等の導電性の電荷運搬（キャリー）メサは、導電材料
の蒸着、又は導電材料の層を介してベース基板上に形成
することができる。電荷を伝導させてベース基板の電位
をチャネル領域に近接するように移動させることによっ
て、電界の望ましくない影響からチャネル領域をシール
ド（保護）する構造は本発明によって想定されるととも
に、本発明の効果を達成するであろう。
【００４０】このように、ＳＯＩ環境において製造さ
れ、隆起したベース基板のメサ上に位置されるチャネル
領域を含んでベース基板をソース領域とドレイン領域よ
りもチャネル領域により密接に近接させて配置するよう
にする新規且つ改良型ＦＥＴ構造体が提供されている。
結果として得られるＦＥＴは、均等厚さの埋め込み絶縁
層を有する従来のＳＯＩ環境に形成されるＦＥＴに対し
て動作特性が向上している。本発明は大規模集積回路構
造体及び超大規模集積回路構造体にＦＥＴデバイスを製
造することに適用できる。
れ、隆起したベース基板のメサ上に位置されるチャネル
領域を含んでベース基板をソース領域とドレイン領域よ
りもチャネル領域により密接に近接させて配置するよう
にする新規且つ改良型ＦＥＴ構造体が提供されている。
結果として得られるＦＥＴは、均等厚さの埋め込み絶縁
層を有する従来のＳＯＩ環境に形成されるＦＥＴに対し
て動作特性が向上している。本発明は大規模集積回路構
造体及び超大規模集積回路構造体にＦＥＴデバイスを製
造することに適用できる。
【００４１】
【発明の効果】本発明は上記のように構成されているの
で、短チャネルのしきい値電圧のロール−オフを改良
し、且つソース−チャネル及びドレイン−チャネルの漏
れ電流を減少させるという効果を有する。
で、短チャネルのしきい値電圧のロール−オフを改良
し、且つソース−チャネル及びドレイン−チャネルの漏
れ電流を減少させるという効果を有する。
【図１】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
【図２】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
【図３】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
【図４】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
【図５】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
【図６】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
【図７】本発明に従ってＦＥＴを製造する連続的工程を
示す断面図である。
示す断面図である。
１０ ベース基板 １４ トレンチ １６ トレンチ １８ メサ ２０ 酸化物層 ２４ 活性基板 ３４ ＦＥＴ ３６ ソース領域 ３８ ドレイン領域 ４０ チャネル領域 ４２ ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リ−コン ワン アメリカ合衆国07645、ニュージャージー 州モントヴェイル、モーガン コート ２
Claims (16)
- 【請求項１】 半導体材料のベース基板と、 前記ベース基板の上にある絶縁材料の層と、 前記絶縁材料層の上にある半導体材料の活性層と、 前記活性層に形成されるソース領域、チャネル領域及び
ドレイン領域を含むトランジスタと、を有し、前記ソー
ス領域とドレイン領域は第２の導電型の前記チャネル領
域によって離間される第１の導電型であり、前記トラン
ジスタは前記チャネル領域から離間されるゲート電極を
さらに有し、 前記ベース基板は前記チャネル領域の下側の前記絶縁層
に延出するメサ領域を有し、これによって前記ベース基
板は、前記ソース及びドレイン領域よりも前記チャネル
領域に対しほぼより接近することになる、半導体デバイ
ス。 - 【請求項２】 前記ベース基板はドープされたシリコン
を有する請求項１記載の半導体デバイス。 - 【請求項３】 前記絶縁材料は二酸化シリコンを有する
請求項２記載の半導体デバイス。 - 【請求項４】 前記活性層はドープされたシリコンを有
する請求項３記載の半導体デバイス。 - 【請求項５】 前記絶縁材料の層は、前記チャネル領域
の下側では１０ｎｍ乃至１００ｎｍの範囲内の厚さを有
し、前記ソース及びドレイン領域の下側では３００ｎｍ
乃至１ミクロンの範囲内の厚さを有する請求項１記載の
半導体デバイス。 - 【請求項６】 前記チャネルは前記ソース及びドレイン
領域の間の長さが約５００ｎｍである請求項１記載の半
導体デバイス。 - 【請求項７】 半導体材料のベース基板を提供する工程
を有し、前記ベース基板はトレンチによって境界付けら
れる少なくとも１個のメサを有するパターン形成された
表面を有し、 前記基板表面上に絶縁材料の層を形成することによっ
て、前記絶縁材料が前記トレンチを充填し、前記メサの
上面に薄膜層を形成する工程を有し、 前記絶縁材料の層上に半導体材料の活性層を形成する工
程を有し、 前記各トレンチ上に第１の導電型のソース領域とドレイ
ン領域と、前記メサ上の前記ソース及びドレイン領域の
間に第２の導電型のチャネル領域と、前記チャネル領域
から離間されてその上に位置される導電性ゲート領域
と、を含むＦＥＴを形成する工程を有し、 それによって、前記ベース基板のメサは前記ソース及び
ドレイン領域よりも前記チャネル領域により接近するよ
うに延出する、半導体デバイス製造方法。 - 【請求項８】 前記ベース基板はシリコンを有する請求
項７記載の半導体デバイス製造方法。 - 【請求項９】 前記絶縁材料の層は二酸化シリコンを有
する請求項８記載の半導体デバイス製造方法。 - 【請求項１０】 前記活性層はシリコンを有する請求項
９記載の半導体デバイス製造方法。 - 【請求項１１】 前記チャネル領域の下にある前記絶縁
材料の層の厚さは、１０ｎｍ乃至１００ｎｍの範囲内に
ある請求項７記載の半導体デバイス製造方法。 - 【請求項１２】 前記ソース領域とドレイン領域の下に
ある前記絶縁材料の層の厚さは、３００ｎｍ乃至１ミク
ロンの範囲内にある請求項１１記載の半導体デバイス製
造方法。 - 【請求項１３】 半導体材料のベース基板と、 前記ベース基板上の絶縁材料の層と、 前記絶縁材料層上の半導体材料の活性層と、 前記活性層に形成されるソース領域、チャネル領域及び
ドレイン領域を含むトランジスタと、を有し、前記ソー
スとドレインの各領域は第２の導電型の前記チャネル領
域によって離間される第１の導電型であり、前記トラン
ジスタは前記チャネル領域から離間されたゲート電極を
さらに有し、 前記ベース基板の電位を前記チャネル領域に密接接近す
るように移動させるための、前記ベース基板に電気接続
される手段を有する、半導体デバイス。 - 【請求項１４】 ベース基板に電気接続される前記手段
は、前記チャネル領域の下側の前記絶縁材料の層に前記
ベース基板から延出するメサ領域を有し、それによっ
て、前記ベース基板の電位は、前記ソースとドレインの
各領域よりも前記チャネル領域にほぼより近接すること
になる、請求項１３記載の半導体デバイス。 - 【請求項１５】 前記メサ領域は前記ベース基板の延出
部を有する請求項１４記載の半導体デバイス。 - 【請求項１６】 前記メサ領域は前記ベース基板に形成
される導電層を有する請求項１４記載の半導体デバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5235193A | 1993-04-23 | 1993-04-23 | |
| US052351 | 1993-04-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314790A true JPH06314790A (ja) | 1994-11-08 |
Family
ID=21977052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5010894A Pending JPH06314790A (ja) | 1993-04-23 | 1994-03-22 | 半導体デバイス及び半導体デバイス製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0621644A3 (ja) |
| JP (1) | JPH06314790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760442A (en) * | 1994-09-29 | 1998-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature |
| JP2011216894A (ja) * | 2011-05-31 | 2011-10-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6759282B2 (en) * | 2001-06-12 | 2004-07-06 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| GB2384123A (en) | 2002-01-11 | 2003-07-16 | Zarlink Semiconductor Inc | Resampling filter for analog PLL |
| CN115910908A (zh) * | 2021-09-22 | 2023-04-04 | 苏州华太电子技术股份有限公司 | 半导体结构的制作方法以及半导体结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52122484A (en) * | 1976-04-07 | 1977-10-14 | Hitachi Ltd | Field effect type polisilicon resistance element |
| JPS57177559A (en) * | 1981-04-24 | 1982-11-01 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS5929459A (ja) * | 1982-08-11 | 1984-02-16 | Seiko Epson Corp | 半導体集積回路装置 |
| EP0401356A1 (en) * | 1988-12-09 | 1990-12-12 | Hughes Aircraft Company | Ultrathin submicron mosfet with intrinsic channel |
| DE69332960T2 (de) * | 1992-01-28 | 2004-05-13 | Canon K.K. | Halbleiteranordnung |
-
1994
- 1994-03-22 JP JP5010894A patent/JPH06314790A/ja active Pending
- 1994-03-23 EP EP94104575A patent/EP0621644A3/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760442A (en) * | 1994-09-29 | 1998-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device of a silicon on insulator metal-insulator type with a concave feature |
| US6051452A (en) * | 1994-09-29 | 2000-04-18 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device with ion implantation |
| JP2011216894A (ja) * | 2011-05-31 | 2011-10-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0621644A3 (en) | 1995-08-16 |
| EP0621644A2 (en) | 1994-10-26 |
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