JPH08316420A

JPH08316420A - 半導体装置

Info

Publication number: JPH08316420A
Application number: JP12338495A
Authority: JP
Inventors: Masao Kondo; 将夫近藤; Yukihiro Onouchi; 享裕尾内; Katsuyoshi Washio; 勝由鷲尾; Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-05-23
Filing date: 1995-05-23
Publication date: 1996-11-29
Anticipated expiration: 2019-10-27
Also published as: JP3582890B2

Abstract

(57)【要約】【構成】高抵抗Ｓｉ基板（１）を用い、配線（１１）
の直流バイアスにより近傍の基板表面に反転層が生じて
基板の実質的な抵抗が低下することを防ぐため、配線近
傍の絶縁膜（１２）／基板界面に電荷捕獲準位を有する
Ｓｉ層（１６）を挿入する。【効果】配線の直流バイアスにより絶縁膜／基板界面
に誘起された電荷はほとんど全て電荷捕獲準位に捕獲さ
れてしまい反転層すなわち可動電荷は生じない。その結
果、半絶縁性ＧａＡｓ基板の場合とほぼ同等の伝送線路
の損失や平面インダクタのＱ値を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は移動体通信端末および光
伝送システム等に用いられるシリコン（Ｓｉ）のマイク
ロ波モノリシックＩＣに関する。

【０００２】

【従来の技術】従来、高周波を取り扱うマイクロ波モノ
リシックＩＣは、基板が低抵抗であることによって生じ
る高周波電力の損失を低減するため、図２２に示すよう
に比抵抗が約１０ＫΩ・ｃｍの高抵抗のＦＺ（フローテ
イング・ゾーン）法で作成したＳｉ基板を用いている。
図２２では約１０ＫΩ・ｃｍの高抵抗シリコン基板２２
１の上に酸素のイオン打ち込みなどを用いてシリコン酸
化膜２２２が形成され、さらにその上に単結晶シリコン
層２１３が形成される構造を有している。

【０００３】なお、上述したシリコンモノリシックＩＣ
については、アイ・イー・ディー・エム’９１テクニ
カルダイジェストの第６８７頁〜第６９０頁（ＩＥＤ
Ｍ’９１Ｔｅｃｈ．Ｄｉｇ．ｐｐ６８７−６９
０（１９９１））に記載されている。

【０００４】

【発明が解決しようとする課題】基板中の高周波電力の
損失は基板の抵抗値に反比例することが知られている。

【０００５】上述したように１０ＫΩ・ｃｍ程度の高抵
抗Ｓｉ基板を用いた場合、バルクの抵抗は損失低減のた
めには十分高い値である。ところが、高抵抗シリコン基
板と絶縁膜との界面には容易に反転層が生じるため、そ
の部分の抵抗が低下し損失が増大してしまう問題があ
る。

【０００６】具体例として、図２３に示すように高抵抗
シリコン基板２３５上に形成された絶縁膜２３４上に配
線２３１、２３２を２本ならべた場合について説明す
る。

【０００７】マイクロ波が伝送される配線２３１には、
通常＋−数Ｖの直流バイアスが印加されさらにその上に
高周波電圧がかけられる。高抵抗Ｓｉ基板２３５に２μ
ｍ程度のＳｉＯ２膜２３４を介して＋−数Ｖの直流バイ
アスを印加した場合、配線下部および周辺の基板表面に
およそ１Ｅ１７ｃｍ−３の電荷が誘起され、シート抵抗
数１００Ω／Ｓｑｕａｒｅの反転層２３６（もしくは電
荷蓄積層）が形成される。

【０００８】図２３のように２本の配線２３１、２３２
の直流バイアスの極性が同じで間隔が２μｍ程度の場
合、それぞれの配線による反転層は、蓄積電荷の移動に
より接続され、一つながりになる。

【０００９】このような場合の配線対とＳｉ基板の等価
回路を図２４に示す。図２４において、Ｃｐは配線２３
１、２３２間の寄生容量、Ｃｏｘは配線２３１、２３２
と基板２３５との容量、Ｒｂは基板のバルク抵抗、Ｒｓ
は反転層により生ずる表面抵抗を示す。配線長１０μｍ
当たりにおける配線１本についてのバルク抵抗による基
板抵抗Ｒｂは１０ＭΩ程度であるのに対し、隣の配線と
反転層からなる反転層による表面抵抗Ｒｓ（約１００Ｋ
Ω）と絶縁膜容量Ｃｏｘを介して結合することになる。
すなわち基板抵抗は実質的には約２けた小さくなってし
まう。なお、Ｃｐは配線間の寄生容量である。

【００１０】従って高周波電力の損失は、反転層が生じ
ないとした場合よりも約２けた増大してしまうという問
題が生じる。

【００１１】また、この損失の大きさは、配線抵抗によ
る伝導損失の約４０倍に達する。基板中の電力の損失が
大きいと伝送信号の損失が大きくなり、また基板上に形
成した平面インダクタの性能（Ｑ値）も低下し、結果と
して半導体装置の消費電力の増大につながる。この反転
層発生による基板抵抗の低下は、Ｓｉ基板が半絶縁性Ｇ
ａＡｓ基板（反転層発生がない）と比較してマイクロ波
用ＩＣの分野で不利とされる主要因となっている。本発
明は、上記の反転層発生に起因した高周波電力損失増大
の問題を解決することを目的とする。

【００１２】

【課題を解決するための手段】上記目的は、（１）高
抵抗Ｓｉ基板と表面絶縁膜の界面のうち配線の下部ある
いは周辺部分の少なくとも一部に電荷捕獲準位を有する
層が形成されてなる半導体装置、（２）高抵抗Ｓｉ基板
と表面絶縁膜の界面のうち配線の下部あるいは周辺部分
の少なくとも一部分に１Ｅ１６ｃｍ−３以上の密度の電
荷捕獲準位を有するＳｉ層を挿入した半導体装置、
（３）上記１に記載の電荷捕獲準位を有するＳｉ層が、
多結晶Ｓｉ膜あるいは非晶質Ｓｉ膜であることを特徴と
する半導体装置、（４）上記１に記載の電荷捕獲準位を
有するＳｉ層が、Ｓｉ基板にイオンを打ち込むことによ
り形成された不純物含有層であることを特徴とする半導
体装置、（５）高抵抗Ｓｉ基板の表面絶縁膜との界面部
分のうち少なくとも配線の下部および周辺部分が、絶縁
体もしくは誘電体を埋め込んだ溝により小領域に分断さ
れていることを特徴とする半導体装置、（６）上記１〜
４に記載の電荷捕獲準位を有するＳｉ層のうち、少なく
とも配線の下部および周辺部分が、絶縁体もしくは誘電
体を埋め込んだ溝により小領域に分断されていることを
特徴とする半導体装置、（７）上記１〜４に記載の半導
体装置において、Ｓｉ基板がＳＯＩ（Ｓｉｌｉｃｏｎ
ＯｎＩｎｓｕｌａｔｏｒ）型であり、少なくとも配線
の下部および周辺部分のＳＯＩ層がエッチング除去され
て１Ｅ１６ｃｍ−３以上の密度の電荷捕獲準位を有する
Ｓｉ層に置き換えられていることを特徴とする半導体装
置、（８）上記５、６に記載の半導体装置において、Ｓ
ｉ基板がＳＯＩ型であり、少なくとも配線の下部および
周辺部分のＳＯＩ層が絶縁体もしくは誘電体を埋め込ん
だ溝により小領域に分断されていることを特徴とする半
導体装置、（９）上記８に記載の半導体装置において、
絶縁体もしくは誘電体を埋め込んだ溝により小領域に分
断されたＳＯＩ層のうち少なくとも配線の下部および周
辺部分が多結晶Ｓｉ膜に置き換えられていることを特徴
とする半導体装置、（１０）上記８に記載の半導体装置
において、絶縁体もしくは誘電体を埋め込んだ溝により
小領域に分断されたＳＯＩ層のうち少なくとも配線の下
部および周辺部分が絶縁体に置き換えられていることを
特徴とする半導体装置、を用いることにより達成でき
る。

【００１３】

【作用】配線近傍の高抵抗Ｓｉ基板／表面絶縁膜の界面
の十分な領域に、配線の直流バイアスによってＳｉ層表
面に誘起された電荷濃度以上の密度の電荷捕獲準位を有
するＳｉ層が挿入された場合、配線の直流バイアスによ
ってＳｉ層表面に誘起された電荷は、殆ど全て電荷捕獲
準位に捕獲されてしまい動くことができなくなる。別の
言い方をすると、禁制帯中に存在する電荷捕獲準位によ
ってフェルミ準位がクランプされるため、反転層は生じ
ることなく可動電荷が発生しない。従って、反転層発生
により実質的な基板抵抗が低下してしまうという上記の
問題は起こらない。これは特に、配線の直流バイアスに
よってＳｉ表面に誘起された電荷の濃度がＳｉ表面で１
Ｅ１６ｃｍ−３以上になると上記課題に述べた高周波電
力の損失が顕著になる。従って、電荷捕獲準位密度が１
Ｅ１６ｃｍ−３からこの作用がより効果的に生じ始め
る。なお、１Ｅ１６という表記は１掛ける１０の１６乗
を表すものであり、ｃｍ−３は１分のｃｍ三乗の単位を
表すものである。

【００１４】配線の直流バイアスによってＳｉ層表面に
誘起される電荷濃度は配線と基板の間の絶縁膜の膜厚と
バイアス電圧に依存している。誘起される電荷濃度と基
板中の伝送損失の関係を図２５に示す。従来技術によれ
ば、反転層中のキャリア濃度が増加すれば図２５のａに
示すように伝送損失が増加する。また、配線中の伝送損
失を図２５のｂに示す、また、反転層中のキャリア濃度
以上の密度を有する電荷捕獲準位導入による損失低減の
結果を図２５のｃに示す（図中の矢印は損失低減の効果
を模式的に示すものである）。

【００１５】誘起電荷濃度がおよそ１Ｅ１６ｃｍ−３以
上になると、基板中の伝送損失が配線中の伝送損失より
も多くなる。従って、反転層中のキャリア濃度が１Ｅ１
６ｃｍ−３を越える分について反転層中キャリアを捕獲
しうる密度の電荷捕獲準位を導入することが特に有効と
なる。この場合には、挿入されるＳｉ層中の電荷捕獲準
位が誘起電荷濃度以上の場合に誘起電荷をほぼ全部捕獲
できる。本発明は電荷捕獲準位の濃度に限らず有効であ
るが、上述したとおり、電荷捕獲準位がおよそ１Ｅ１６
ｃｍ−３以上では伝送損失低減の効果がより実用的なも
のとなる。

【００１６】なお、誘起電荷濃度がより高い場合では伝
送損失低減のためにはより高い電荷捕獲準位密度が効果
的である。

【００１７】多結晶Ｓｉ膜や非晶質Ｓｉ膜は、電荷捕獲
準位密度が１Ｅ１８ｃｍ−３以上であるので上記のＳｉ
層として用いると効果的である。また、酸素イオンや窒
素イオン等を相当量打ち込んだＳｉ基板も電荷捕獲準位
密度が１Ｅ１６ｃｍ−３以上となるので上記のＳｉ層と
して用いると効果的である。

【００１８】配線近傍の高抵抗Ｓｉ基板／表面絶縁膜の
界面を絶縁体もしくは誘電体を埋め込んだ溝により小領
域に分断した場合、高抵抗Ｓｉ基板表面に形成された反
転層も少領域に分断される。従来技術の場合と比較し
て、配線間に容量成分が加わってインピーダンスが増大
するため実質的な基板抵抗をより高くすることができ
る。さらにこの場合には、配線下の基板の半導体部分の
比率が小さくなるため溝のない部分の同じ比抵抗の基板
を用いた場合と比較して基板バルク抵抗Ｒｂが約２倍大
きくなる。その結果、同じだけ損失を提言するのに、溝
のない場合と比較して値段が安く強度の高いより低比抵
抗の基板を用いることができる利点も合わせ持つ。

【００１９】また、配線近傍の高抵抗Ｓｉ基板／表面絶
縁膜の界面に上記の電荷捕獲準位を有するＳｉ層を挿入
し、かつそのＳｉ層を絶縁体もしくは誘電体を埋め込ん
だ溝により小領域に分断した場合、上記と同様に誘起さ
れた電荷が電荷捕獲準位に捕獲されることにより実質的
な基板抵抗が２けた程度大きくなる。さらに、上記の場
合と同様に基板比抵抗が同じとすると溝のない場合と比
較して基板バルク抵抗Ｒｂが約２倍大きくなるので、値
段が安く強度の高いより低比抵抗の基板を用いて同じだ
け電力損失を低減することができる利点も合わせ持つも
のである。

【００２０】Ｓｉ基板としてＳＯＩ基板を用いた場合に
も、ＳＯＩ層に上記と同様な手段を用いると同様の理由
により同様な効果が生じる。ただし、基板のバルク部分
のインピーダンスとして絶縁膜の容量成分が加わるた
め、ＳＯＩ型ではない場合で基板比抵抗が同じ場合と比
較して実質的な基板バルク抵抗Ｒｂが約２場合となって
いる。その結果、同じだけ損失を低減するのに、ＳＯＩ
型ではない場合と比較して値段が安く強度の高いより比
抵抗の基板を用いいることができる利点も合わせ持つ。
また、ＳＯＩ層と絶縁膜が厚い場合には絶縁膜下基板の
表面に電荷捕獲準位を有するＳｉ層を挿入する必要はな
い。なぜならば、配線と絶縁膜下基板表面との距離が十
分大きいためにそこには反転層が生じないからである。
また、溝により分断さらたＳＯＩ層を除去してそこに多
結晶Ｓｉ膜もしくは絶縁体を埋め込んだ場合には、配線
と絶縁膜下基板表面との距離が十分大きくかつその間が
全て誘電率の小さい絶縁体及び誘電体となるため配線容
量が通常の基板の場合よりも小さくなる効果が生じる。

【００２１】

【実施例】

実施例１図１に本願発明の一実施例を示す。

【００２２】図１（ａ）では、たとえば１０ｋΩ・ｃｍ
程度の高抵抗シリコン基１３上に絶縁膜１２を介して配
線１１が形成されている。さらに、配線４１の下部を中
心に電荷捕獲順位を有するシリコン層１６が形成されて
いる。

【００２３】配線の直流バイアスによってシリコン層表
面に誘起された電荷は、殆ど全て電荷捕獲順位に捕獲さ
れてしまい動くことができなくなる。すなわち反転層発
生により実質的な基板抵抗が低下してしまうという上述
の問題を解決することができる。図中の１４は電荷の捕
獲を矢印により模式的に示したものであり、１５は電荷
蓄積層が消滅した範囲を模式的に示したものである。こ
れは、電荷捕獲順位を有する層４６の電荷捕獲準位密度
が誘起された電荷より大きくなっている場合誘起された
電荷の濃度がＳｉ表面で１Ｅ１６ｃｍ−３以上になると
高周波電力の損失が顕著になるので電荷捕獲準位密度が
１Ｅ１６ｃｍ−３以上でより効果が生じる。

【００２４】図１（ａ）では、絶縁膜１２に等間隔に電
荷捕獲順位を有するシリコン層１６を配置しているが、
この形状はこれに限らず、特に配線１１下部で電荷を捕
獲できるような形状であれば足りる。電荷捕獲順位を有
する層を形成する場所及び形状は、電荷配線下部で発生
することを考慮すれば絶縁膜を介した配線の下部に設け
る、あるいは電荷の移動を考慮すれば隣接する配線の下
部を分断するように設けると効果的である。

【００２５】図１（ｂ）では絶縁膜１２の下部一面に電
荷捕獲順位を有する層１６を配置している。この場合で
の同様な効果が得られるとともに、図１（ａ）に示すよ
うに電荷捕獲層を分割して設ける工程を省略することが
でき、簡略な製造プロセスにより電荷捕獲層の形成を行
うことができる。この場合にも、電荷捕獲順位を有する
シリコン層１６は半導体基板全面に形成するのではな
く、配線１１の下部、すなわち反転層が形成される可能
性のある領域に配置すれば本実施例の効果を奏すること
ができる。

【００２６】図２には、図１に示した配線１１とシリコ
ン基板１３の等価回路を示す。図２４に比べ、電荷捕獲
層を形成したことにより配線間の絶縁膜容量Ｃｏｘを介
しての基板抵抗Ｒｓを約１０ＭΩと従来技術の場合と比
較して２けた程度大きくすることができる。なお、Ｒｂ
は図２４と同様に基板のバルク抵抗を示し、Ｃｐは配線
間の寄生容量を示すものである。

【００２７】図３には、配線近傍の高抵抗Ｓｉ基板／表
面絶縁膜の界面を絶縁体もしくは誘電体を埋め込んだ溝
により小領域に分断した場合の例を示す。３１は配線、
３２はシリコン酸化膜等の絶縁膜、３３は高抵抗シリコ
ン基板、３５は半導体基板に埋め込まれ溝である。図３
３では、高抵抗シリコン基板３３の上に絶縁膜３２を介
して配線３１が配置されており、さらに、シリコン基板
の界面を絶縁体又は誘電体を埋め込んだ溝３５により分
断されている。

【００２８】この様にシリコン基板の海面を溝３５によ
り分断すると、高抵抗シリコン基板３３表面に形成され
た反転層３４も反転層も小領域に分断される。これによ
り、反転層が実質的に溝の間に捕獲されることとなり、
上述した例と同様な効果を奏することができる。これ
は、溝３５に絶縁膜を埋め込んだ場合には基板表面に蓄
積された電荷が絶縁膜により隣接する配線により蓄積さ
れた電荷と接続されることがなくなるためである。

【００２９】この場合の等価回路を図４に示す。Ｃｐは
配線３１間の寄生容量、Ｃｏｘは配線３１と基板３３間
の容量、Ｃｓは基板３４を溝３５により分断したことに
よる容量成分、Ｒｓは基板表面に生ずる反転層による抵
抗、Ｒｂは基板のバルク抵抗（約２０ＭΩ）である。

【００３０】この場合、従来と比較して、基板表面の抵
抗Ｒｓ自体が約１０配線間に容量成分Ｃｓが加わってイ
ンピーダンスが増大するため実質的な基板抵抗をより高
くすることができる（約５００ｋΩ）。さらにこの場合
には、配線下の基板の半導体部分の比率が小さくなるた
め溝のない場合の同じ比抵抗の基板を用いた場合と比較
して基板バルク抵抗Ｒｂが約２倍大きくなる。その結
果、同じだけ損失を低減するのに、溝のない場合と比較
して値段が安く強度の高いより低比抵抗の基板を用いる
ことができる利点も合わせ持つ。

【００３１】実施例２本発明の第２の実施例を図５、６により説明する。

【００３２】図５は高抵抗（１０ＫΩ・ｃｍ）Ｓｉ基板
上に形成されたマイクロ波モノリシックＩＣのうち、Ｍ
ＯＳトランジスタと信号を伝送するための配線対の部分
の断面図である。１は高抵抗Ｓｉ基板、２は表面パシベ
ーションのためのＳｉＯ２膜などの絶縁膜、３はＳｉＯ
２膜などの絶縁膜、４は金属配線、５はノンドープ多結
晶Ｓｉ膜、６の領域はＭＯＳトランジスタである。特に
制限されないがＭＯＳトランジスタ６は薄いゲート絶縁
膜上に形成されたゲート電極７とソース・ドレイン領域
８、９及びその引き出し電極１０、１１により形成され
ている。

【００３３】配線対４に沿った領域のＳｉＯ２膜３には
パシベーション膜２の下面からＳｉ基板１の表面に達す
る複数の穴が形成されており、その穴にはノンドープ多
結晶Ｓｉ膜５が埋め込まれている。

【００３４】図６は本実施例の平面図である。本図には
ＭＯＳトランジスタ６と配線対４に加えて平面インダク
タ１３も示されている。ＭＯＳトランジスタ６のソース
電極１０及びゲート電極７には金属配線４が接続され、
固定電位または適当な信号が印加されるよう構成されて
いる。また、ＭＯＳトランジスタ６のドレイン電極１１
には、金属配線を螺旋状になして形成したインダクタ１
３が接続されている。

【００３５】図５において説明したようにノンドープ多
結晶Ｓｉ膜５が埋め込まれた複数の穴は、配線４及びイ
ンダクタ１３に沿ってその近傍に配置されている。

【００３６】本実施例によると、配線４の直流バイアス
によって基板表面に誘起された電荷は穴の中のノンドー
プ多結晶Ｓｉ膜５によって捕獲されてしまうので可動電
荷が生じて基板の抵抗が低下することはない。すなわ
ち、電荷の捕獲層として働く多結晶シリコンを配線領域
の下部あるいは周辺に埋め込むことにより、可動電荷の
発生を抑制することができるものである。

【００３７】なお、多結晶シリコンを埋め込んだ複数の
穴は、隣接する配線間の可動電荷による悪影響を低減す
ることを考慮すると、配線下部には必ずしも設ける必要
はなく、配線間にのみ設けることによっても電荷の移動
を抑制し同様の効果を奏することができる。

【００３８】実施例３本発明の第３の実施例を図７により説明する。

【００３９】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、ＭＯＳトランジスタと
信号を伝送するための配線対の部分の断面図である。本
図における各部分の中で図５におけるものと同様のもの
は説明を省略する。

【００４０】本実施例においては、ＳｉＯ２膜３の下部
には全面にノンドープ多結晶Ｓｉ膜５が挟み込まれてい
る。可動電荷の捕獲層として働く多結晶シリコン層を配
置することにより、可動電荷によるシリコン基板の抵抗
の低下を抑制することができる。本実施例のようにＳＯ
Ｉ基板構造となっている場合は下記の張り合わせの方法
により多結晶シリコン層を基板表面全面に形成すること
ができる。すなわち、ノンドープ多結晶Ｓｉ膜５の挟み
込みは下記の方法により行う。

【００４１】まず高抵抗Ｓｉ基板１にノンドープ多結晶
Ｓｉ膜５を通常の気相成長法で堆積した後、表面にＳｉ
Ｏ２膜３を形成したもう１枚のＳｉ基板と表面を対向さ
せて通常の方法により貼合せる。その後ＳｉＯ２膜３に
接している方のＳｉ基板を研磨することにより約２００
ｎｍまで薄くする。本実施例のその他の部分の製造方法
は従来のＳｉ集積回路製造技術により形成することがで
きる。

【００４２】本実施例によると、配線４の直流バイアス
によってＳｉＯ２膜３／ノンドープ多結晶Ｓｉ膜５の界
面に誘起された電荷はほとんど全てそこにある電荷捕獲
順位によって捕獲されてしまうので可動電荷が生じて基
板の抵抗が低下することはない。

【００４３】実施例４本発明の第４の実施例を図８により説明する。本図は高
抵抗Ｓｉ基板上に形成されたマイクロ波モノリシックＩ
Ｃのうち、ＭＯＳトランジスタと信号を伝送するための
配線対の部分の断面図である。本図における各部分のう
ち図５に示したものと同一のものは説明を省略する。本
実施例において、図中の１０はＯ（酸素）イオンが高密
度にイオン打ち込みされたＳｉ層であり、１３はＭＯＳ
トランジスタが形成されるｐ−ｗｅｌｌ（ｐ型半導体
層）である。

【００４４】本実施例では、Ｏを含有したＳｉ層１０が
配線対４に沿った領域のＳｉＯ２膜３の下部に形成され
ている。このＳｉ層１０は通常のイオン打ち込み法によ
り加速電圧２００ＫｅＶでＯイオンを１Ｅ１６ｃｍ−２
の密度でＳｉ基板１に打ち込むことにより形成する。Ｏ
イオンが打ち込まれた領域には約１Ｅ２０ｃｍ−３の電
荷捕獲準位が発生するので上述の実施例と同様に配線の
直流バイアスによって誘起された蓄積電荷はほとんど全
て捕獲されていまい動くことができなくなる。

【００４５】図８では、酸素イオンを打ち込んだ領域１
０は配線４の下に形成されているが、配線間の領域に形
成することによっても電荷の移動を抑制できるため、同
様の効果を奏することができる。

【００４６】本実施例によると、上記１から３の実施例
のように多結晶Ｓｉ膜や絶縁膜を基板に埋め込むという
行程が不要でコストのかからないイオン打ち込みのみで
同様な効果を得ることができる。

【００４７】実施例５本発明の第５の実施例を図９により説明する。

【００４８】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、ＭＯＳトランジスタと
信号を伝送するための配線対の部分の断面図である。本
図における各部分のうち既に説明したものについては説
明を省略する。図９で１２は、基板１及び絶縁膜に形成
され、ＳｉＯ２膜等の絶縁膜が埋め込まれた溝である。

【００４９】本実施例では、複数のＳｉＯ２膜が埋め込
まれた溝１２が配線対４に沿った領域のパシベーション
膜２の下部に形成されている。本実施例によれば、配線
対の下部に埋め込まれた絶縁膜により、配線下部に形成
される電荷は閉じこめられ電荷の移動を抑制することが
できる。図９においては、配線対４の下部に一様に絶縁
膜を埋め込む構成を示したが、隣接する配線間の電荷の
移動を抑制することを考慮すれば、隣接する配線の間を
分離するように溝を形成することによっても同様の効果
を奏することができる。

【００５０】さらに、溝の存在によって配線下の基板の
半導体部分の比率がちいさくなるため溝のない場合の同
じ比抵抗の基板を用いた場合と比較して基板バルク抵抗
が約２倍大きくなる。その結果、同じだけ損失を低減す
るのに、溝のない場合と比較して値段が安く強度の高い
より低比抵抗の基板を用いることができる。

【００５１】実施例６本発明の第６の実施例を図１０〜１２により説明する。

【００５２】図１０は高抵抗Ｓｉ基板１上に形成された
マイクロ波モノリシックＩＣのうち、ＭＯＳトランジス
タ６と信号を伝送するための配線対４の部分の断面図で
ある。本図における各部分のうち図５及び図９と同様の
ものについては説明を省略する。本実施例では、複数の
ＳｉＯ２膜等の絶縁膜が埋め込まれた溝１２が配線対４
に沿った部分のパシベーション膜２の下部に形成されて
おり、さらにその溝の間にノンドープ多結晶Ｓｉ膜５が
埋め込まれている。溝２はとくに制限されないが、配線
対の下部を中心に略等間隔に形成されている。ノンドー
プ多結晶Ｓｉ膜５の代わりに非晶質Ｓｉ膜を埋め込んで
もよい。

【００５３】図１１は本実施例の平面図である。本図に
はＭＯＳトランジスタ６と配線対４に加えて平面インダ
クタ１３も示されている。図１１において、図６と同様
の部分については説明を省略する。本図では、配線対４
及び螺旋状に形成されたインダクタの下部及び周辺部に
は絶縁膜を埋めこんだ溝１２とその間に埋めこまれたノ
ンドープ多結晶シリコン層５とが形成されている。特に
制限されないが、絶縁膜が埋めこまれた溝１２は配線４
及びインダクタ１３に沿って縦横に形成され、溝１２に
囲まれた領域に多結晶シリコン層５が形成されている。

【００５４】図１０において説明したように、ＳｉＯ２
膜が埋め込まれた溝１２とそれらの間に埋め込まれたノ
ンドープ多結晶Ｓｉ膜５は配線に沿ってその近傍に配置
されている。

【００５５】複数のＳｉＯ２膜が埋め込まれた溝１２の
間にノンドープ多結晶Ｓｉ膜５を埋め込む方法を図１２
（ａ）（ｂ）（ｃ）により説明する。まず、図１２
（ａ）に示すように、高抵抗Ｓｉ基板１の後に配線対４
が形成される領域にＳｉＯ２膜が埋め込まれた溝１２を
複数本形成する。次に、図１２（ｂ）に示すように、通
常のドライエッチングの方法により溝１２をマスクとし
て溝の間のＳｉ基板１をほぼ溝１２の深さまでエッチン
グ除去する。次に、図１２（ｃ）に示すように、Ｓｉ基
板１が除去された部分にノンドープ多結晶Ｓｉ膜５を通
常の方法により堆積して埋め込み、さらに通常の熱酸化
の方法によりノンドープ多結晶Ｓｉ膜５の表面にＳｉＯ
２膜３を形成する。本実施例のその他の部分の製造方法
は従来のＳｉ集積回路製造技術により達成することがで
きる。

【００５６】本実施例によると、上記の実施例１、２と
同様な効果が得られ、さらに、溝の存在によって配線下
の基板の半導体部分の比率が小さくなるため溝のない場
合の同じ比抵抗の基板を用いた場合と比較して基板バル
ク抵抗が約２倍大きくなる。その結果、同じだけ損失を
低減するのに、溝のない場合と比較して値段が安く強度
の高いより低比抵抗の基板を用いることができる利点を
有する。

【００５７】実施例７本発明の第７の実施例を図１３により説明する。

【００５８】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、ＭＯＳトランジスタと
信号を伝送するための配線対の部分の断面図である。本
図における各部分のうち図８、９と同様の部分について
は説明を省略する。

【００５９】本実施例では、複数のＳｉＯ２膜が埋め込
まれた溝１２が配線対４に沿った領域のパシベーション
膜２の下部に形成されており、さらにその溝の間にＯ
（酸素）イオンが高密度にイオン打ち込みされたＳｉ層
１０が形成されている。このＯを含有したＳｉ層１０の
形成方法は上記の実施例４の場合と同じである。本実施
例によると、実施例４の場合と同様にＯイオンが打ち込
まれた領域には約１Ｅ２０ｃｍ−３の電荷捕獲準位が発
生するので配線の直流バイアスによって誘起された蓄積
電荷はほとんど全て捕獲されてしまう。そのため可動電
荷が生じて基板の抵抗が低下することはなくなる。さら
に実施例５、６の場合と同様に配線対４の下部に溝が配
置され基板バルク抵抗が約２倍大きくなっているため溝
のない場合と比較して値段が安く強度の高いより低比抵
抗の基板を用いることができる利点を有する。

【００６０】実施例８本発明の第８の実施例を図１４により説明する。

【００６１】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、バイポーラトランジス
タと信号を伝送するための配線対の部分の断面図であ
る。本図において、バイポーラトランジスタ７は半導体
基板１上に絶縁膜９を介して形成されたＳＯＩ層に形成
されている。バイポーラトランジスタの各エミッタ、ベ
ース、コレクタ領域は引出層を介して電極１４、１３、
１５に接続されている。また、１６、１７は酸化膜、１
９ばバイポーラトランジスタのベース領域、１８はコレ
クタ埋込層である。

【００６２】本実施例ではＳｉ基板はＳＯＩ型でバイポ
ーラトランジスタはＳＯＩ層に形成されている。また、
パシベーション膜２の下面からＳｉ基板１上のＳｉＯ２
膜９に達するＳｉＯ２膜が埋め込まれた溝１２が配線対
４に沿った領域に複数本形成されている。

【００６３】本実施例によると、上記の実施例５と同様
に、配線４下で蓄積された電荷の移動が酸化膜の埋めこ
まれた溝１２で抑制されるため、基板の抵抗が低下しな
いといった効果を奏することができる。さらに、配線対
４の下に誘電率の小さなＳｉＯ２膜９があるためにＳＯ
Ｉ基板でない場合と比較して配線容量が低減できる効果
もある。

【００６４】実施例９本発明の第９の実施例を図１５により説明する。

【００６５】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、バイポーラトランジス
タと信号を伝送するための配線対の部分の断面図であ
る。本図における各部分の名称は図５、１４におけるも
のと略同じである。本実施例ではＳｉ基板はＳＯＩ型で
バイポーラトランジスタはＳＯＩ層に形成されている。
また、配線対４に沿った領域のＳｉＯ２膜３の下部のＳ
ＯＩ層が除去されてそこにノンドープ多結晶Ｓｉ膜５が
埋め込まれている。

【００６６】本実施例によると、上記の実施例２、３、
４と同様な効果が得られ、さらに、配線対４の下に誘電
率の小さなＳｉＯ２膜９があるためにＳＯＩ基板でない
場合と比較して配線容量が低減できる効果もある。

【００６７】さらに、配線対４の下に酸化膜９があるた
めに、基板のバルク部分のインピーダンスとして絶縁膜
の容量成分が加わりＳＯＩ型ではない場合で基板比抵抗
が同じ場合と比較して実質的な基板バルク抵抗が約２倍
となっている。その結果、同じだけ損失を低減するの
に、ＳＯＩ型でない場合と比較して値段が安く強度の高
いより低比抵抗の基板を用いることがでいる。

【００６８】実施例１０本発明の第１０の実施例を図１６により説明する。

【００６９】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、バイポーラトランジス
タと信号を伝送するための配線対の部分の断面図であ
る。

【００７０】本図における各部分の名称は図１０、１４
におけるものと略同じである。本実施例ではＳｉ基板は
ＳＯＩ型でバイポーラトランジスタはＳＯＩ層に形成さ
れている。また、パシベーション膜２の下面からＳｉ基
板１上のＳｉＯ２膜９に達するＳｉＯ２膜が埋め込まれ
た溝１２が配線対４に沿った領域に複数本形成されてい
る。さらに、その溝の間のＳＯＩ層が除去されて代わり
にノンドープ多結晶Ｓｉ膜５が埋め込まれている。本実
施例の製造方法は、上記の実施例５の製造方法と従来の
Ｓｉ集積回路製造技術の組み合わせによる。本実施例に
よると、上記の実施例６と同様な効果が得られ、さら
に、配線対４の下に酸化膜９があるために、基板のバル
ク部分のインピーダンスとして絶縁膜の容量成分が加わ
りＳＯＩ型ではない場合で基板比抵抗が同じ場合と比較
して実質的な基板バルク抵抗が約２倍となっている。そ
の結果、同じだけ損失を低減するのに、ＳＯＩ型ではな
い場合と比較して値段が安く強度の高いより低比抵抗の
基板を用いることができる。

【００７１】実施例１１本発明の第１１の実施例を図１７により説明する。

【００７２】本図は高抵抗Ｓｉ基板上に形成されたマイ
クロ波モノリシックＩＣのうち、バイポーラトランジス
タと信号を伝送するための配線対の部分の断面図であ
る。本図における各部分の名称は図１５におけるものと
略同じである。本実施例ではＳｉ基板はＳＯＩ型でバイ
ポーラトランジスタはＳＯＩ層に形成されている。ま
た、パシベーション膜２の下面からＳｉ基板１上のＳｉ
Ｏ２膜９に達するＳｉＯ２膜が埋め込まれた溝１２が配
線対４に沿った領域に複数本形成されている。さらに、
その溝の間のＳＯＩ層が除去されて代わりにパシベーシ
ョン膜２が埋め込まれている。本実施例の製造方法は、
上記の実施例５の製造方法と従来のＳｉ集積回路製造技
術の組み合わせによる。本実施例によると、上記の実施
例９と同様な効果が得られる。さらに、本実施例による
と、溝の間に実施例９における多結晶シリコン膜の代わ
りに誘電率のより小さいパッシベーション膜が埋め込ま
れているため配線容量がより小さくなる利点を有する。

【００７３】以上、次に上述の実施例による伝導損失の
低減について説明する。

【００７４】図１８には、シリコン基板１の上に酸化膜
等の絶縁膜３を介して形成された配線４、５を示してい
る。ここで、配線４には約３Ｖ程度の直流バイアスが印
加され、配線５には約１Ｖ程度の直流に加え２ＧＨｚ程
度の高周波が印加されている。

【００７５】図１８に示した配置の伝送線路における基
板中の伝導による伝送損失について、基板に誘起電荷の
移動を抑制するための構造のない従来技術による場合と
本発明による場合の比較を図１９に示した。

【００７６】図１９には、配線中の伝導損失４、従来技
術による伝導損失１、本発明の実施例のように溝状に電
荷を分断した場合の伝導損失２、本発明の実施例のよう
に電荷捕獲準位を設けた場合の伝導損失３、５、６を示
す。なお、伝導損失３は本発明の実施例のように電荷捕
獲準位を設けた場合を示し、伝導損失５は電荷捕獲準位
を設けるとともに溝を設けた場合を示し、伝導損失６は
さらにＳＯＩ基板を用いた場合を示している。

【００７７】本発明の実施例のように電荷捕獲準位を設
けた場合の配線抵抗による伝導損失は０．０１３ｄＢ／
ｍｍであるが、基板中損失をこの値と同等以下にするこ
とが目標となる。基板中損失は、基板比抵抗に反比例す
るため基板比抵抗を高くすると減少する。しかし、従来
技術による場合では、上記の反転層の発生により比抵抗
が１００Ω・ｃｍ程度以上で損失の減少は飽和してしま
う。すなわち、図１９に示すように基板中損失を目標値
の約４０倍よりも小さくすることが不可能である。

【００７８】一方、本発明のうち配線下部および周辺部
分を溝により小領域に分断した場合（実施例５）では、
反転層も分断されて実質的に抵抗が増大するするため、
基板高抵抗化による損失減少の飽和は、損失が従来技術
による場合の約１／５になるまで起こらない。

【００７９】また、本発明のうち配線近傍のＳｉ基板／
表面絶縁膜に電荷捕獲準位を有するＳｉ層を挿入した場
合（実施例１〜４）では、反転層は発生しないため基板
高抵抗化による損失の減少が飽和することはない。従っ
て基板比抵抗を約４ＫΩ・ｃｍ以上にすることにより基
板中損失を目標値以下にすることができる。

【００８０】配線下部および周辺部分を溝により小領域
に分断しかつ電荷捕獲準位を有するシリコン層を挿入し
た場合（実施例６、７）でも、上記の場合と同様に反転
層は発生せず基板高抵抗化による損失の減少が飽和する
ことはない。さらに、溝の損じによって配線下の基板の
半導体部分の比率が小さくなるため溝のない場合の同じ
比抵抗の基板を用いた場合と比較して基板バルク抵抗が
約２倍大きくなる。その結果、同じだけ損失を低減する
のに、溝のない場合と比較して１／２の比抵抗の基板を
用いればよい。従って基板比抵抗を約２ｋΩ・ｃｍ以上
にすることにより基板中損失を目標値以下にすることが
できる。

【００８１】また、ＳＯＩ基板を用いた場合（実施例
８、９、１０等）にも、本発明を適用することによって
上記の通常の基板の場合と同様に基板高抵抗化による損
失の減少が飽和することはなくなる。さらにこの場合に
は、基板のバルク部分のインピーダンスとして絶縁膜の
容量成分が加わりＳＯＩではない場合で基板比抵抗が同
じ場合と比較して実質的な基板バルク抵抗が約２倍とな
っている。その結果、同じだけ損失を低減するのに、Ｓ
ＯＩ型ではない場合と比較して１／２の比抵抗の基板を
用いることができる利点も合わせ持つ。

【００８２】図２０には、シリコン基板１上に酸化膜２
を介して図示した配線寸法で配線３を形成したものを示
している。

【００８３】図２０に示した配置の配線による平面イン
ダクタの性能（Ｑ値）について、従来技術による場合
（図２１の１）と本発明による場合の比較を図２１に示
した。半絶縁性ＧａＡｓ基板を用いた場合（図２１の
４）にはＱ値は２３となる、この値がＳｉ基板を用いる
場合にも目標となる。基板比抵抗を高くしていくとＱ値
は増大傾向となる。しかし、従来技術による場合では、
上記の反転層の発生により、Ｑ値の増大は比抵抗が１０
０Ω・ｃｍ程度以上において約１２で飽和してしまう。

【００８４】一方、本発明のうち配線下部および周辺部
分を溝により小領域に分断した場合（図２１の５、例え
ば実施例４）では、反転層も分断され実質的に抵抗が増
大するため、Ｑ値が１５になるまで飽和は起こらない。
さらに、本発明のうち配線近傍のＳｉ基板／表面絶縁膜
に電荷捕獲準位を有するＳｉ層を挿入した場合（図２１
の３、実施例１、２、３等）では、反転層は発生せず基
板が高抵抗に保たれるため、基板比抵抗を約５ｋΩ・ｃ
ｍ以上にすれば、Ｑ値を２０以上と半絶縁性ＧａＡｓ基
板の場合に近い値にすつことが可能である。配線下部及
び周辺部分を溝により小領域に分断しかつ電荷捕獲準位
を有するＳｉ層を挿入した場合（図２１の５、実施例
５、６等）では、基板比抵抗を溝のない場合と比較して
１／２の約２．５ｋΩ・ｃｍ以上にすれば、Ｑ値を２０
以上にすることが可能である。またＳＯＩ基板を用いた
場合（図２１の６、実施例７、８、９等）では、本発明
を適用することによってＳＯＩ型ではない同様な基板の
場合の１／２の基板比抵抗において上記のＳＯＩ型では
ない同様な基板の場合と同等のＱ値が得られる。

【００８５】

【発明の効果】以上、本発明によれば、配線の直流バイ
アスにより絶縁膜／基板界面に誘起された電荷はほとん
ど全て電荷捕獲準位に捕獲されてしまい反転層すなわち
可動電荷は生じない。その結果、半絶縁性ＧａＡｓ基板
の場合とほぼ同等の伝送線路の損失や平面インダクタの
Ｑ値を得ることができ、高周波用などに好適な半導体装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための半導体
装置の断面図。

【図２】本発明の第１の実施例を説明するための等価回
路を示す回路図。

【図３】本発明の第１の実施例を説明するための半導体
装置の断面図。

【図４】本発明の第１の実施例を説明するための等価回
路を示す回路図。

【図５】本発明の第２の実施例を説明するための半導体
装置の断面図。

【図６】本発明の第２の実施例を説明するための半導体
装置の平面図。

【図７】本発明の第３の実施例を説明するための半導体
装置の断面図。

【図８】本発明の第４の実施例を説明するための半導体
装置の断面図。

【図９】本発明の第５の実施例を説明するための半導体
装置の断面図。

【図１０】本発明の第６の実施例を説明するための半導
体装置の断面図。

【図１１】本発明の第６の実施例を説明するための半導
体装置の平面図。

【図１２】本発明の第６の実施例を説明するための半導
体装置の製造方法を示す工程図。

【図１３】本発明の第７の実施例を説明するための半導
体装置の断面図。

【図１４】本発明の第８の実施例を説明するための半導
体装置の断面図。

【図１５】本発明の第９の実施例を説明するための半導
体装置の断面図。

【図１６】本発明の第１０の実施例を説明するための半
導体装置の断面図。

【図１７】本発明の第１１の実施例を説明するための半
導体装置の断面図。

【図１８】本発明の効果を従来技術の場合と比較するた
めの、伝送線路の配置図。

【図１９】本発明による、伝送損失と基板比抵抗の関係
を示す図。

【図２０】本発明の効果を示すためのシリコン基板上に
形成された平面インダクタ配線の配置図。

【図２１】本発明による基板比抵抗とＱ値の関係を示す
図。

【図２２】従来の半導体基板をあらわす図。

【図２３】従来の半導体装置をあらわす断面図。

【図２４】従来の半導体装置の等価回路をあらわす回路
図

【図２５】誘起される電荷濃度と基板中の伝送損失の関
係を示す図。

【符号の説明】

１高抵抗Ｓｉ基板２表面パシベーションのためのＳｉＯ２膜３ＳｉＯ２膜４金属配線５ノンドープ多結晶Ｓｉ膜６ＭＯＳトランジスタ７バイポーラトランジスタ８ＳＯＩ層９ＳｉＯ２膜１０Ｏイオン打ち込み１１平面インダクタ１２ＳｉＯ２膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀内勝忠東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】シリコン基板と、該シリコン基板上に形成
された表面絶縁膜と、該表面絶縁膜上に形成された配線
とを有し、少なくとも該配線の下部あるいは周辺部の該
シリコン基板と該表面絶縁膜の界面に電荷捕獲準位を有
する層が形成されてなることを特徴とする半導体装置。
【請求項２】上記電荷捕獲準位を有する層は、１Ｅ１６
ｃｍ−３以上の密度の電荷捕獲準位を有する層であるこ
とを特徴とする請求項１記載の半導体装置。
【請求項３】上記電荷捕獲準位を有する層は、多結晶シ
リコンを含んで構成される膜であることを特徴とする請
求項１又は請求項２記載の半導体装置。
【請求項４】上記電荷捕獲準位を有する層は、非晶質シ
リコンを含んで構成される膜であることを特徴とする請
求項１又は請求項２記載の半導体装置。
【請求項５】上記電荷捕獲準位を有する層は、上記シリ
コン基板にイオンを打ち込むことにより形成された不純
物を含有する層であることを特徴とする請求項１又は請
求項２記載の半導体装置。
【請求項６】シリコン基板と、該シリコン基板上に形成
された表面絶縁膜と、該表面絶縁膜上に形成された配線
とを有し、該配線の下部及び周辺部に少なくとも上記表
面絶縁膜と連続した溝が形成されてなることを特徴とす
る半導体装置。
【請求項７】上記表面絶縁膜と連続した溝には絶縁体が
埋め込まれてなることを特徴とする請求項６記載の半導
体装置。
【請求項８】上記表面絶縁膜と連続した溝には誘電体が
埋め込まれてなることを特徴とする請求項６記載の半導
体装置。
【請求項９】上記溝は、上記配線の下部及び周辺部の上
記半導体基板を小領域に分断するよう複数配置されてな
ることを特徴とする請求項６ないし請求項８のいずれか
に記載の半導体装置。
【請求項１０】上記電荷捕獲準位を有する層のうち少な
くとも上記配線の下部及び周辺部に絶縁体を埋め込んだ
溝が形成されてなることを特徴とする請求項１ないし請
求項５のいずれかに記載の半導体装置。
【請求項１１】上記電荷捕獲準位を有する層のうち少な
くとも上記配線の下部及び周辺部に誘電体を埋め込んだ
溝が形成されてなることを特徴とする請求項１ないし請
求項５のいずれかに記載の半導体装置。
【請求項１２】上記シリコン基板はＳＯＩ型であること
を特徴とする請求項１ないし請求項１１のいずれかに記
載の半導体装置。
【請求項１３】上記シリコン基板がＳＯＩ型であり、少
なくとも配線の下部および周辺部分のＳＯＩ層がエッチ
ング除去されて１Ｅ１６ｃｍ−３以上の密度の電荷捕獲
準位を有するＳｉ層に置き換えられてなることを特徴と
する請求項１ないし請求項５のいずれかに記載の半導体
装置。
【請求項１４】上記シリコン基板はＳＯＩ型であり、少
なくとも上記配線の下部及び周辺部のＳＯＩ層が絶縁体
又は誘電体を埋め込んだ溝により小領域に分断されてい
ることを特徴とする請求項６ないし請求項９のいずれか
に記載の半導体装置。
【請求項１５】上記溝により分断された領域に多結晶シ
リコンが形成されてなることを特徴とする請求項１３記
載の半導体装置。
【請求項１６】上記溝により分断された領域に絶縁体が
形成されてなることを特徴とする請求項１３記載の半導
体装置。