JP2007258713A - 集積受動デバイス基板 - Google Patents

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Abstract

【課題】本明細書は、酸化物層で覆われたシリコン基板上に形成される集積受動デバイス（ＩＰＤ）を説明する。
【解決手段】シリコン表面にトラップ用中心を作ることによって、シリコン／酸化物界面における好ましくない蓄積電荷が不動にされる。トラップ用中心は、シリコン基板と酸化物層との間に挿入される多結晶シリコン層によって製造される。
【選択図】図１

Description

本発明は集積受動デバイス（ＩＰＤ）に関し、より具体的にはシリコン基板上に形成されるＩＰＤに関する。
（この節に含まれている技術資料の一部は、従来技術ではない。）
現況技術における無線周波数（ＲＦ）電気回路には、大量の受動デバイスが使用されている。これらの回路の多くは、ハンドヘルド無線製品に使用されており、したがってＲＦデバイス技術においては、受動デバイス及び受動デバイス回路の小型化が重要な目標である。
能動シリコンデバイスのスケールでの受動デバイスの集積化及び小型化は、少なくとも２つの理由でなされていない。１つは、今日までのところ、典型的な受動デバイスが異なる材料技術を使用していることであるが、より根本的には、多くの受動デバイスのサイズがデバイスの周波数に応じており、したがって本質的に比較的大きいことである。しかしながら、より小型且つより面積効率の高いＩＰＤを製造するための仮借のない圧力が依然として存在している。
著しい進歩が遂げられており、表面実装技術（ＳＭＴ）を必要とするものがほとんどである。表面実装技術を使用して、極めて多数の受動コンポーネントを含んだ微小基板が機械的に製造されている。
集積受動デバイス回路網の製造におけるより最近の進歩には、適切な基板上に抵抗、コンデンサ及び誘導子が集積薄膜デバイスとして構築される薄膜技術が含まれている。たとえば、参照により本明細書に援用される米国特許第６，３８８，２９０号を参照されたい。この手法は、高度技術製品において広く使用されている。
小型化が進み、ＩＰＤの寸法及びフィーチャが縮小し続けることによって、ＩＰＤ基板と基板上に実装された受動デバイスとの電気的相互作用が大きな問題になりつつある。２００２年１０月２１日に出願された米国特許出願第１０／２７７，２３９号は、これらの問題に対処し、所望の誘電体特性と結合された処理の利点を提供する抵抗率の大きいＩＰＤ基板を記載し、請求している。この基板はまた、ＩＰＤの外形(profile)を小さくするために、薄くすることができる。上述した出願に記載される基板は、酸化物層がシリコンの表面上にある、真性シリコンである。その出願に記載される好ましい実施形態と同様に、酸化物層が薄くされると、抵抗率の大きい基板と酸化物層との間の界面で、電荷蓄積が起こる。抵抗率の大きい基板と酸化物層との組み合わせは、いわゆる２層誘電体(dual dielectric)、すなわち電荷蓄積効果を創造的に使用する(creatively employ)ためによく知られている構造として振舞う。電荷は、界面で蓄積し、蓄積した電荷によって生じる電界は、基板特性と基板上の電気デバイスの特性の両方に影響を及ぼす。
蓄積した電荷が大量になる場合、シリコン基板は、まるで半導体であるかのように見え、ＭＯＳ構造を生成する。表面実装ＩＰＤデバイスが、たとえばコンデンサである場合、ＭＯＳ構造は、追加された直列コンデンサとして働き、コンデンサ性能を低下させる。さらに、蓄積した電荷が基板を半導体にする場合、基板全体の抵抗率が小さくなるため、表面上のＩＰＤ構成部品の全ての性能が損なわれる。
ＩＰＤデバイス内の受動構成部品に及ぼされるこれらの悪影響のかなりの部分は、直前に説明した蓄積した電荷の多くが可動性を持つことによる。蓄積した電荷が可動性を持つことにより、蓄積した電荷の不良な電界効果は、印加電圧によって変わる。その結果、シリコン／シリコン酸化物界面における帯電状態(charge state)の発生は、回避することが難しいが、シリコン内の電荷トラップに電荷を固定することによって、蓄積した電荷の不良な電界効果が低減される場合がある。
電荷トラップを生成し、可動電荷を界面に固定する一手法は、Janseman他著「Elimination of accumulation charge effects for High-Resistivity Silicon Substrates」［参考文献］によって述べられている。Janseman他は、シリコン基板の表面層にイオン注入損傷(ion implantation damage)を生成する。イオン注入損傷は、結晶損傷を生成し、電荷トラップ用サイトを作るため、シリコン内での電荷可動性を低減することがよく知られている。
シリコン／シリコン酸化物界面における表面特性を改善する他の手法は、ＩＰＤ技術に新たな局面を提供するであろう。
米国特許第６，３８８，２９０号 米国特許出願第１０／２７７，２３９号 米国特許第６，０７５，６９１号 米国特許第６，００５，１９７号 Janseman他著「Elimination of accumulation charge effects for High-Resistivity Silicon Substrates」 Proceedings 1994 IEEE MULTI-CHIP MODULE CONFERENCE MCMC-94, PAGES 15-19
本発明者等は、ＩＰＤ基板の表面における、又は、表面近くでの可動電荷キャリアの蓄積に関する問題に対処する改良されたＩＰＤ基板を開発した。
本発明は集積受動デバイス（ＩＰＤ）を製造するための方法であって、
ａ．真性導電率(intrinsic conductivity)を有し、複数のＩＰＤサイトを有するシリコンウェハ基板を設ける工程と、
ｂ．該シリコンウェハ基板上に多結晶シリコン層を形成する工程と、
ｃ．該多結晶シリコン層上に絶縁層を形成する工程と、
ｄ．前記ＩＰＤサイト上に少なくとも１つの薄膜受動デバイスを形成する工程と
を含む、ＩＰＤを製造する方法である。
シリコンウェハ基板の抵抗率は、０．１キロオームｃｍより大きいのは、好ましい。多結晶シリコン層の抵抗率は、０．１キロオームｃｍより大きいのは好ましい。多結晶シリコン層の厚さは、０．１μｍより厚いのは好ましい。多結晶シリコン層は、ＣＶＤを使用して前記シリコンウェハ上に蒸着されるのは好ましい。
シリコンウェハ基板の抵抗率は、１．０キロオームｃｍより大きいのは好ましい。
単結晶シリコンウェハの直径は、少なくとも１９１ｍｍ（８インチ）であるのは好ましい。
薄膜受動デバイスは、１つ又は複数の誘導子を備えるのは好ましい。
また、本発明は集積受動デバイス（ＩＰＤ）であって、
ａ．真性導電率を有し、複数のＩＰＤサイトを有するシリコンウェハ基板と、
ｂ．該シリコンウェハ基板上の多結晶シリコン層と、
ｃ．該多結晶シリコン層上の絶縁層と、
ｄ．前記ＩＰＤサイト上の少なくとも１つの薄膜受動デバイスとを備えるＩＰＤである。
シリコンウェハ基板の抵抗率は、０．１キロオームｃｍより大きいのは好ましい。多結晶シリコン層の抵抗率は、０．１キロオームｃｍより大きいのは好ましい。多結晶シリコン層の厚さは、０．１μｍより厚いのは好ましい。
シリコンウェハ基板の抵抗率は、１．０キロオームｃｍより大きいのは好ましい。
単結晶シリコンウェハの直径は、少なくとも１９１ｍｍ（８インチ）であるのは好ましい。
薄膜受動デバイスは、１つ又は複数の誘導子を備えるのは好ましい。
複数の誘導子及び複数の受動抵抗及び／又はコンデンサデバイスを備えるのは好ましい。
さらに本発明は、平面シリコンウェハと、該ウェハ上の多結晶シリコンの平面層と、該多結晶シリコン層上の絶縁層とを備える基板である。
改良された基板は、真性シリコン基板と表面酸化物との間に追加された多結晶シリコン層を有する。当該技術分野で知られているように、典型的なシリコン基板は、少なくとも低濃度でドープされている。市販のシリコン材料によれば、標準的なシリコンウェハは、約５〜３０オームｃｍの抵抗率を有するであろう。本発明に関して、真性シリコン材料への言及は、５００オームｃｍより大きい、好ましくは、１０００オームｃｍより大きい抵抗率を有するシリコンを意味することが意図される。４０００オームｃｍ以上の抵抗率の値もまた考えられる。表面酸化物は、好ましくは、二酸化シリコンであるが、酸化タンタル、酸化チタン等のような他の酸化物が使用されてもよい。多結晶シリコン層は、多結晶シリコン層内に多数の結晶欠陥があるために、高密度の安定した電荷キャリアトラップを含む。Ｓｉ／ＳｉＯ２界面で蓄積する電荷は、これらのトラップによって、可動電荷から固定電荷に変換される。
図１は、シリコンウェハ１１の図である。基板ウェハは、ブールから切断された単結晶シリコンウェハであり、先に述べた特性、特に真性抵抗率を有する。本説明では、シリコンへの言及は、単結晶シリコンを意味する。シリコンウェハは、多くのサイズで生産されているが、通常、ウェハの直径が大きくなるほど、潜在的なデバイスコストが安くなる。現在入手可能なシリコンウェハの直径は、最大３１５ｍｍ（１２インチ）までである。３１５ｍｍ（１２インチ）のウェハが現在の技術水準であるため、このサイズが以下の説明における例として使用されるであろう。もっと小さいウェハ、たとえば１４０ｍｍ（６インチ）又は１９１ｍｍ（８インチ）のウェハも同じく有用であることが理解されるべきである。単結晶ウェハは、ＩＰＤ基板ウェハのために有用な特質を有する。単結晶ウェハは、通常薄い（たとえば、２００〜７００μｍ）が、物理的に頑丈であり、操作され、処理されることができる。単結晶ウェハは、広い面積に渡って極めて平らである。単結晶ウェハは、高度に研磨された滑らかな一様な表面を有している。また、単結晶ウェハは、シリコンウェハの製造プロセス及びツールと適合性がある。
シリコンウェハを基板ウェハとして使用して、図２に示すようにウェハ１１の表面上に多結晶シリコン層１２及び１３が蒸着される。
多結晶シリコン層の厚さは、本発明の目標を少なくとも部分的に達成するのに必要な電荷トラップ用中心を設けるための、必要とされる最小厚が存在する限り、広い範囲で変わってもよい。多結晶シリコンはいずれの厚さでも、有用な結果を生じる、すなわち或る程度のトラップ用中心を提供することになるが、多結晶シリコン層は、少なくとも０．１μｍ、好ましくは、０．２μｍであることが好ましい。多結晶シリコン層の最大厚はあまり重要ではなく、概して、コスト及び便利さ等の問題によって左右される場合がある。多結晶シリコンは、真性シリコン基板の抵抗率に近いか、又はそれより大きな、非常に大きい抵抗率を持つように容易に蒸着することができるため、多結晶シリコン層の厚さは、必ずしも抵抗率の問題によって制約されるわけではない。多結晶シリコンは、その抵抗率が１０キロオームｃｍを超えるように生産することができる。本発明の文脈においては、抵抗率の値が０．１キロオームｃｍより大きいこと、好ましくは１キロオームｃｍより大きいことが望ましい。それによって、多結晶シリコン層の厚さが大幅に大きくなる、たとえば５０μｍになることが可能になる。しかし、上述した応力効果も、多結晶シリコン層の厚さに影響を及ぼす場合があり、層は実質的に５０μｍ未満であることが示唆される。多結晶シリコン層を３．０μｍより厚く作ることには利点がない。
本発明のＩＰＤ基板を完成させるために、シリコン／多結晶シリコン複合基板の表面上に、絶縁層が形成される。絶縁層は、絶縁性の高いいずれの材料であってもよいが、好ましくは、成長若しくは蒸着されたＳｉＯ２又は蒸着されたＳｉ３Ｎ４である。絶縁層の厚さは大幅に変わってもよい。ＳｉＯ２の場合、０．１〜５μｍの範囲の厚さが推奨される。
以下でより詳細に述べるように、ＩＰＤを生産するのに必要とされる主要な処理工程は、ウェハレベルで行われる。これらの工程が終了した後、外形がより小さなＩＰＤデバイスを生産するために、ウェハを薄厚化することが望ましい場合がある。これを達成するために、シリコンウェハの一部が、既知のウェハ薄厚化技法を使用して除去される。
多結晶シリコン層の製造に使用される方法は、低圧力化学気相成長（ＬＰＣＶＤ）であることが好ましい。この方法及びこの方法を実施するためのＣＶＤ設備は、業界において広く使用されている。簡潔には、ＣＶＤ多結晶シリコンに広く使用されている方法には、適度の温度、たとえば５５０〜６５０℃におけるシランの熱分解が必要である。多結晶シリコンは、ほとんどすべてのＭＯＳトランジスタの製造に使用されており、したがって知られている最も一般的な工業材料の１つである。したがって、多結晶シリコンの電気的特性及び物理的特性については良く知られている。多結晶シリコンは、上で説明したように本質的にその抵抗率が大きいが、多結晶シリコンは、通常、イオン注入によって処理され、それによりＩＣ用途向けに抵抗率を小さくしている。多結晶シリコンがその真性形態で使用されることはめったにない。また、分厚く且つ面積の広い多結晶シリコン層は、太陽電池又は光電池にも使用されている。この場合も、通常、多結晶シリコン層にイオンを注入することによってダイオード構造が形成されている。
以下で説明する応用形態においては、多結晶シリコン基板は、その真性状態で使用されており、必要な特性は、基板全体に渡って一様且つ抵抗率が大きいことである。
ＣＶＤ多結晶シリコンの技術は極めて良好に発展しているため、ＣＶＤは、多結晶シリコン層１２及び１３の形成には好ましい選択である。しかしながら、他の方法も有用であることが分かっている。たとえば、電子ビームを使用して多結晶シリコンを蒸着させる方法が知られている。分厚く且つ面積の広い、抵抗率の小さい多結晶シリコン基板層を形成するための適切な任意の代替方法は、本発明の範囲内である。
ここで説明するＩＰＤ製造手法は、ウェハスケールのデバイスの製造を目的としている。この手法によれば、完成又はほぼ完成した極めて多数のデバイスが多結晶シリコンウェハ上に製造される。製造が本質的に完了すると、ウェハは、ＩＰＤチップにダイスされる。ウェハレベルの製造は、ウェハのサイズが大きくなり、且つ、ＩＰＤチップのサイズが縮小されるにつれて、ますます魅力的になる。図３は、５００を超えるデバイスサイト３３を提供することができる２９〜３２ｃｍ（１２インチ）のウェハ３１を示したものである。（分かり易くするために、ウェハフラット又はノッチは示されていない。）個々のサイトは、ほぼ１センチメートル平方であり、ＩＰＤに適応するには優に十分な大きさである。
ウェハスケールの製造の有効性は、受動デバイスを形成するための薄膜製造手法を使用することによってさらに高くなる。従来技術に共通の手法は、たとえウェハレベルであっても、別個の受動エレメントをウェハ基板に実装し且つ取り付けることである。通常、これは、表面実装技術（ＳＭＴ）を使用して実施される。図４は、この方法を示したもので、上で参照した米国特許第６，３８８，２９０号の図３に示されているＩＰＤ回路に適用されている方法である。この回路は、能動エレメントすなわちＭＯＳトランジスタ４１が含まれているため、厳密にはＩＰＤではない。しかしながら、以下で明らかになる理由により、この回路は有効な実例である。この回路は、能動部分及び受動部分を有するハイブリッド回路と見なすことができる。ここでは、受動部分すなわち４つの誘導子４２及び３つのコンデンサ４４を含んだ部分を主として取り扱うことにする。この部分は、選択の問題であるが、ＩＰＤとして製造することが可能である。図３の回路は、ここでは、また、以下の部分では、本発明による技術を説明するための伝達手段として有効であるが、本発明を使用して多様な回路を製造することが可能である。別の、高Ｑの観点からするとより需要の多い実例については、参照により本明細書に援用される、Proceedings 1994 IEEE MULTI-CHIP MODULE CONFERENCE MCMC-94, PAGES 15-19を参照されたい。
薄膜受動エレメントは、様々な薄膜技法を使用して形成することができる。これらの技法は良好に発展しており、その詳細をここで反復する必要はない。たとえば、２０００年６月１３日発行の米国特許第６，０７５，６９１号及び１９９９年１２月２１日発行の米国特許第６，００５，１９７号（両方が参照により本明細書に援用される）を参照されたい。後者の特許には、ここで説明されている応用形態に容易に適合させることができる、ＰＣＢのための多層構造が記述されている。薄膜受動デバイスを画定するための便利な方法は、受動デバイスを基板上に１つ又は複数の層、一般的には基板に蒸着された複数の層を使用して形成することである。
図５は、単一の受動エレメント又は相互接続された受動エレメントの組合せを製造するための薄膜方法を包括的に示したもので、単結晶／多結晶シリコン基板が５１で示され、成長酸化物層が５２で示されている。第１のレベルの金属から形成された抵抗５４は、接点５５及び５６を有しており、下部コンデンサプレート５８は接点５９を有する。これらはいずれも埋込レベルからなっている。上部コンデンサプレート６０及び誘導子らせん６１は最後に形成され、接点は示されていない。この構造は、ポリイミド層６３で保護されている。
図５に示す基板構造５１は比較的厚く、処理中における破砕及び他の損傷の危険を小さくしている。受動回路エレメントの製造が終了し、ＩＰＤが完成すると、基板５１を削り取ることができ、それにより単結晶シリコン層の一部が除去される。好ましい削取り工程には、化学機械研磨が使用されている。この良く知られているプロセスは、研磨剤による研磨と化学エッチングを組み合わせたものである。ＫＯＨ又は適切な代替エッチング剤が研磨剤スラリに使用されている。
図４に示すＩＰＤは、図６に示す本発明の一実施形態に従って実施されたものである。このＩＰＤは、図３に示すサイト３３のうちの１つ又は複数のサイトに形成されている。図７に示す多結晶シリコン基板７１は、薄膜誘導子Ｌｇ１、Ｌｇ２、ＬＳ、及びＬＤ並びにコンデンサＣ１、Ｃ２、及びＣＤを備えている。ＭＯＳトランジスタ７２は、この略図で示す回路の一部であるがＩＰＤの中には形成されていないため、仮想線で示されている。図７に示す回路レイアウトは、図３に示す回路レイアウトとは意図的に変更されている。この回路及びこのレイアウトは、受動コンポーネントを有する典型的なタイプの回路を示すためのものであり、上で参照した従来技術から取った回路の一例である。その有効性についての説明は、ここでは省略する。
図６に示すレイアウト設計では、すべての誘導子エレメントがまとめられている。誘導子エレメントは、周囲の条件、たとえば寄生信号にとりわけ敏感であることは知られている。図７に示す能動／受動モジュールの設計には、この認識が取り入れられている。図６に示すＩＰＤを備えた多結晶シリコン基板７１は、図に示すように、ＩＰＤの頂部の上方に実装された能動ＩＣチップ８１フリップ−チップを有している。能動ＩＣチップの一部はトランジスタ７２である。この実施形態における相互接続は、電気相互接続部Ｓ、Ｄ、Ｇ、Ｖｇｓ、ＶＤＳ、Ｐｉｎ、Ｐｏｕｔ及びｇｎｄのためのはんだバンプとして示されている。オフボード相互接続サイト（図示せず）がＩＰＤ基板７１の上に提供されてもよい。図６に示すように誘導子デバイスをまとめる目的の１つは、図７から明らかである。能動ＩＣチップは、敏感な誘導子エレメントとオーバラップしないように意図的に配置されている。したがって、空間を節約し、且つ小型のデバイスモジュールを提供するべく、積重ね基板構造が誘導子エレメントの性能を犠牲にすることなく有効に実施されている。
本発明の使用によって得られるＩＰＤ性能の改善は、３つの異なる基板上に実装された３つのタイプの受動デバイスの特性を比較することによって実証された。３つの基板は全て、ＳＥＨ Ａｍｅｒｉｃａ（単結晶シリコンウェハの供給業者）から入手されたシリコンである。Ａと指定された第１のロットは、特別な表面処理がされなかった。Ｂと指定された第２のロットは、０．５μｍの多結晶シリコンを有するシリコンウェハであった。トラップ用中心を生成するための上述した他の手法を比較するために、Ｃと指定された第３ロットが含まれた。Ｃロットは、１０１５粒子／平方ｃｍで、２００ＫｅＶのＡｒビームを使用して注入されたシリコンウェハであった。
試験された３つのタイプの受動エレメントは、バラン変圧器（結果が表１に示される）、バンドパスフィルタ（結果が表２に示される）、及び１ｍｍ５０オームトレース（結果が表３に示される）であった。
測定は、ウェハ上の複数の異なる位置（異なるタイル又はＩＰＤサイト）で行われた。異なるタイルは、場所３（Ｌ３）、場所７（Ｌ７）、場所８（Ｌ８）、及び場所１２（Ｌ１２）で表される。
Figure 2007258713
測定値は実験結果であり、他の実験における結果は定量的に変わる場合がある。
結果が示すところによれば、真性シリコン基板を蒸着多結晶シリコン層で改質することは、効果の点で表面にアルゴンを注入することに匹敵する。さらに、蒸着多結晶シリコン層の使用は、界面の安定性の点で、より効果的な解決策を提供することが期待される場合がある。注入損傷の少なくとも一部は、アニール処理され、ウェハがさらなる処理を受けるときに、トラップ用中心の一部が除去される。多結晶シリコンと、上にある酸化物との界面は、こうした条件下でより安定になることができる。
当業者には、本発明に対する様々な追加改変が想起されるであろう。当該技術が進歩を遂げた原理及びそれらの均等物を基本的に利用している本明細書の特定の教示からのすべての逸脱は、上で説明し特許請求した本発明の範囲内として正当に見なされる。
本発明のＩＰＤ基板を作成するための、単結晶シリコンの開始ウェハを示す図である。 多結晶シリコンが蒸着されたシリコンウェハを示す図である。 薄膜ＩＰＤを構築するための５００を超えるＩＰＤサイトを示す、本発明による多結晶シリコンウェハを示す図である。 従来の基板に実装される従来のＳＭＴコンポーネントを示す典型的なＩＰＤの概略断面図である。 図３に示す基板の複数サイトのうちの１つにＩＰＤを製造するための薄膜手法を示す概略図である。 ＩＰＤの一例を示す概略的な回路図である。 能動ＩＣチップが実装されたＩＰＤを示す図である。

Claims (17)

  1. 集積受動デバイス（ＩＰＤ）を製造するための方法であって、
    ａ．真性導電率(intrinsic conductivity)を有し、複数のＩＰＤサイトを有するシリコンウェハ基板を設ける工程と、
    ｂ．該シリコンウェハ基板上に多結晶シリコン層を形成する工程と、
    ｃ．該多結晶シリコン層上に絶縁層を形成する工程と、
    ｄ．前記ＩＰＤサイト上に少なくとも１つの薄膜受動デバイスを形成する工程と
    を含む、ＩＰＤを製造する方法。
  2. 前記シリコンウェハ基板の抵抗率は、０．１キロオームｃｍより大きい、請求項１に記載のＩＰＤを製造する方法。
  3. 前記多結晶シリコン層の抵抗率は、０．１キロオームｃｍより大きい、請求項１に記載のＩＰＤを製造する方法。
  4. 前記多結晶シリコン層の厚さは、０．１μｍより厚い、請求項３に記載のＩＰＤを製造する方法。
  5. 前記多結晶シリコン層は、ＣＶＤを使用して前記シリコンウェハ上に蒸着される、請求項４に記載のＩＰＤを製造する方法。
  6. 前記シリコンウェハ基板の抵抗率は、１．０キロオームｃｍより大きい、請求項１に記載のＩＰＤを製造する方法。
  7. 前記単結晶シリコンウェハの直径は、少なくとも１９１ｍｍ（８インチ）である、請求項３に記載のＩＰＤを製造する方法。
  8. 前記薄膜受動デバイスは、１つ又は複数の誘導子を備える、請求項１に記載のＩＰＤを製造する方法。
  9. 集積受動デバイス（ＩＰＤ）であって、
    ａ．真性導電率を有し、複数のＩＰＤサイトを有するシリコンウェハ基板と、
    ｂ．該シリコンウェハ基板上の多結晶シリコン層と、
    ｃ．該多結晶シリコン層上の絶縁層と、
    ｄ．前記ＩＰＤサイト上の少なくとも１つの薄膜受動デバイスとを備えるＩＰＤ。
  10. 前記シリコンウェハ基板の抵抗率は、０．１キロオームｃｍより大きい、請求項９に記載のＩＰＤ。
  11. 前記多結晶シリコン層の抵抗率は、０．１キロオームｃｍより大きい、請求項１０に記載のＩＰＤ。
  12. 前記多結晶シリコン層の厚さは、０．１μｍより厚い、請求項１１に記載のＩＰＤ。
  13. 前記シリコンウェハ基板の抵抗率は、１．０キロオームｃｍより大きい、請求項９に記載のＩＰＤ。
  14. 前記単結晶シリコンウェハの直径は、少なくとも１９１ｍｍ（８インチ）である、請求項９に記載のＩＰＤ。
  15. 前記薄膜受動デバイスは、１つ又は複数の誘導子を備える、請求項９に記載のＩＰＤ。
  16. 複数の誘導子及び複数の受動抵抗及び／又はコンデンサデバイスを備える、請求項９に記載のＩＰＤ。
  17. 平面シリコンウェハと、該ウェハ上の多結晶シリコンの平面層と、該多結晶シリコン層上の絶縁層とを備える基板。
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