WO2022239719A1 - 受動電子部品用の支持基板、受動電子部品、半導体装置、マッチング回路及びフィルタ回路 - Google Patents

受動電子部品用の支持基板、受動電子部品、半導体装置、マッチング回路及びフィルタ回路 Download PDF

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是清 伊藤
真臣 原田
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Definitions

  • the present invention relates to a support substrate for passive electronic components. Furthermore, the present invention relates to a passive electronic component and a semiconductor device comprising the supporting substrate, and a matching circuit and a filter circuit comprising the semiconductor device.
  • a MIM (Metal Insulator Metal) capacitor for example, is known as a typical capacitor element used in a semiconductor integrated circuit.
  • a MIM capacitor is a capacitor having a parallel plate type structure in which an insulator is sandwiched between a lower electrode and an upper electrode.
  • Patent Document 1 discloses a substrate comprising a planar silicon wafer, a planar layer of polycrystalline silicon on the wafer, and an insulating layer on the polycrystalline silicon layer. disclosed.
  • a polycrystalline silicon layer is formed between a high-resistance single-crystal silicon substrate and an insulating layer made of SiO 2 or the like, so that the single-crystal silicon substrate and the insulating layer are separated. suppresses the formation of a low-resistance layer at the interface with As a result, deterioration of the Q characteristics of passive electronic components such as MIM capacitors formed on the supporting substrate, more specifically, deterioration of the Q characteristics due to parasitic capacitance in a high frequency region can be reduced.
  • FIG. 1 is a schematic diagram showing an example of a conventional support substrate.
  • + surrounded by squares represents a positive fixed charge
  • - surrounded by a circle represents a negative mobile charge (electron)
  • + surrounded by a circle represents a positive mobile charge.
  • a support substrate 1a shown in FIG. 1 is provided on a semiconductor substrate 10, which is a p-type single crystal Si substrate, on the semiconductor substrate 10, and on a charge trap layer 11 made of polycrystalline Si and on the charge trap layer 11. , and an insulating layer 21 made of SiO 2 . If the insulating layer 21 consists of SiO 2 , the fixed charge inside the insulating layer 21 is positive. As shown in FIG. 1 , accumulated charges (here, electrons) attracted to fixed charges in the insulating layer 21 are trapped in the charge trap layer 11 .
  • Patent Document 1 discloses an oxide such as SiO 2 as a constituent material of the insulating layer 21.
  • SiO 2 As a constituent material of the insulating layer 21.
  • polycrystalline oxide is used.
  • a large amount of electrons are generated in the charge trap layer 11 made of Si. Therefore, if the density of charge trapping sites (crystal defects) in the charge trapping layer 11 is insufficient, some of the generated electrons may not be trapped.
  • the density of charge trapping sites (crystal defects) also decreases due to the progress of crystallization of polycrystalline Si due to heat load during the device fabrication process, aging, etc., so there is a risk that the generated electrons may not be able to be trapped. . In that case, deterioration of characteristics due to parasitic capacitance occurs.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a support substrate for passive electronic components that can reduce mobile charges generated in the charge trapping layer.
  • a further object of the present invention is to provide a passive electronic component and a semiconductor device comprising the supporting substrate, and a matching circuit and a filter circuit comprising the semiconductor device.
  • a support substrate for a passive electronic component comprises a semiconductor substrate, a charge trap layer provided on the semiconductor substrate and having a high density of crystal defects with respect to the semiconductor substrate, and a charge trap layer provided on the charge trap layer. and an insulating layer.
  • the insulating layer is made of silicon nitride, and the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer is 45 atom % or less.
  • the insulating layer includes a first insulating layer provided on the charge trapping layer and a second insulating layer provided on the first insulating layer, and the first insulating layer and the second insulating layer have opposite polarities of internal fixed charges, and the thickness of the first insulating layer is 0.5 nm or more and 3 nm or less.
  • the passive electronic component of the present invention comprises the support substrate of the present invention.
  • a semiconductor device of the present invention comprises a supporting substrate of the present invention, a first electrode layer provided on the supporting substrate, a dielectric film provided on the first electrode layer, and a dielectric film provided on the dielectric film. a second electrode layer, a protective layer covering the first electrode layer and the second electrode layer, and an external electrode penetrating the protective layer.
  • the matching circuit of the present invention includes the semiconductor device of the present invention.
  • a filter circuit of the present invention includes the semiconductor device of the present invention.
  • a support substrate for passive electronic components that can reduce mobile charges generated in the charge trap layer. Furthermore, according to the present invention, it is possible to provide a passive electronic component and a semiconductor device comprising the supporting substrate, and a matching circuit and a filter circuit comprising the semiconductor device.
  • FIG. 1 is a schematic diagram showing an example of a conventional support substrate.
  • FIG. 2 is a schematic diagram showing an example of the support substrate according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing another example of the support substrate according to the first embodiment of the present invention.
  • FIG. 4 is a graph showing the relationship between the atomic concentration ratio of N with respect to the total amount of Si and N contained in the insulating layer and the fixed charge density.
  • 5A to 5D are schematic diagrams showing the state of mobile charge when the fixed charge inside the insulating layer is positive.
  • FIG. 6 is a top view for explaining a method of measuring fixed charges.
  • FIG. 7 is a cross-sectional view for explaining a method of measuring fixed charges.
  • FIG. 8 is a graph showing an example of a CV curve.
  • FIG. 9 is a schematic diagram showing an example of a support substrate according to the second embodiment of the invention.
  • FIG. 10 is a graph showing the relationship between the film thickness of SiO 2 and the fixed charge density in a two-layer insulating layer comprising a first insulating layer made of SiO 2 and a second insulating layer made of SiN.
  • FIG. 11 is a cross-sectional view schematically showing an example of a capacitor provided with the support substrate of the present invention.
  • FIG. 12 is a plan view schematically showing an example of a capacitor provided with the support substrate of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing another example of the capacitor provided with the supporting substrate of the present invention.
  • FIG. 14 is a cross-sectional view schematically showing an example of a surface acoustic wave device provided with the supporting substrate of the present invention.
  • FIG. 15 is a cross-sectional view schematically showing an example of a bulk acoustic wave device provided with the supporting substrate of the present invention.
  • FIG. 16 is an explanatory diagram of an example of a matching circuit.
  • FIG. 17 is an explanatory diagram of an example of a filter circuit.
  • support substrate for passive electronic components may be abbreviated as “support substrate”.
  • support substrate for passive electronic components
  • present invention is not limited to the following configurations, and can be appropriately modified and applied without changing the gist of the present invention.
  • a combination of two or more of the individual preferred configurations of the present invention described below is also the present invention.
  • a support substrate according to the first embodiment of the present invention includes a semiconductor substrate, a charge trap layer provided on the semiconductor substrate and having a high density of crystal defects with respect to the semiconductor substrate, and a charge trap layer provided on the charge trap layer. and an insulating layer.
  • the insulating layer is made of silicon nitride, and the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer is 45 atom % or less.
  • FIG. 2 is a schematic diagram showing an example of the support substrate according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing another example of the support substrate according to the first embodiment of the present invention.
  • ⁇ surrounded by ⁇ is a negative fixed charge
  • + surrounded by ⁇ is a positive fixed charge
  • ⁇ surrounded by ⁇ is a negative mobile charge (electron)
  • the + represents a positive mobile charge.
  • the support substrate 1 shown in FIG. 2 includes a semiconductor substrate 10 , a charge trap layer 11 provided on the semiconductor substrate 10 and having a high density of crystal defects with respect to the semiconductor substrate 10 , and an insulating layer 11 provided on the charge trap layer 11 . a layer 21; In the support substrate 1 shown in FIG. 2, the fixed charge inside the insulating layer 21 is positive.
  • a support substrate 1A shown in FIG. a layer 21; In the supporting substrate 1A shown in FIG. 3, the fixed charge inside the insulating layer 21 is negative.
  • fixed charges inside the insulating layer are adjusted so as to reduce mobile charges generated at the interface between the insulating layer and the charge trap layer. Specifically, by forming an insulating layer with reduced internal fixed charges at the interface with the charge trap layer, mobile charges generated inside the charge trap layer can be reduced.
  • the effect of parasitic capacitance from the semiconductor substrate can be further reduced by further increasing the resistivity of the charge trapping layer.
  • the required performance of the charge trap layer can be lowered. For example, since the heat-resistant temperature and heat-resistant time of the constituent material of the charge trap layer can be extended, restrictions on the manufacturing method or temperature in the device manufacturing process can be reduced.
  • the semiconductor substrate is preferably a high resistance Si substrate, more preferably a single crystal Si substrate.
  • the resistivity of the semiconductor substrate is preferably 3 k ⁇ cm or more, more preferably 5 k ⁇ cm or more.
  • a Si substrate such as a single-crystal Si substrate may be either p-type or n-type, but the p-type is preferable because the high-resistance n-type Si substrate is fragile and difficult to control the resistance.
  • the charge trap layer which has a high density of crystal defects with respect to the semiconductor substrate, traps mobile charges generated between itself and the insulating layer.
  • the constituent material of the charge trapping layer is preferably a high resistance semiconductor material such as polycrystalline Si or amorphous Si having a charge trapping site.
  • the resistivity of the charge trapping layer is preferably equal to or higher than that of the semiconductor substrate.
  • the region in which mobile charges exist in the charge trap layer has the highest density near the interface with the insulating layer, decreases with distance from the insulating layer, but extends to a depth of about 1 to 2 ⁇ m. Therefore, the thickness of the charge trap layer is preferably 1 ⁇ m or more, more preferably 2 ⁇ m or more. On the other hand, the thickness of the charge trap layer is, for example, 10 ⁇ m or less.
  • the charge trap layer include a polycrystalline Si film, an amorphous Si film, a crystal destruction layer obtained by implanting rare gas ions into the Si surface, and a crystal distortion layer obtained by grinding or polishing.
  • the constituent material of the charge trap layer is preferably polycrystalline Si or amorphous Si because of the thermal stability of the film structure and the ease of controlling the thickness.
  • a polycrystalline Si film or an amorphous Si film can be formed using vapor deposition methods such as chemical vapor deposition (CVD) and sputtering, respectively.
  • the insulating layer has as little fixed charge as possible therein.
  • the commonly used insulating layer made of SiO2 has a positive fixed charge, but since it is difficult to control the Si/O composition ratio and bond, the amount of fixed charge can be adjusted as a stable film. It is not easy to turn or reverse. Therefore, a thermal oxide film has been used, which can most stably reduce the fixed charges. However, since even the thermal oxide film has a large amount of fixed charge, improvement of the charge trapping layer has been investigated.
  • the Si/N composition ratio of the insulating layer made of silicon nitride is adjusted to change from N-rich to Si-rich, thereby reducing the generated fixed charges from negative to negative. It can be controlled up to positive.
  • FIG. 4 is a graph showing the relationship between the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer and the fixed charge density.
  • Si 3 N 4 which is a stoichiometric silicon nitride
  • the atomic concentration ratio of N to the total amount of Si and N is 57.2 atom %.
  • An insulating layer made of Si 3 N 4 has a negative fixed charge. From FIG. 4, the fixed charge can be reduced by setting the atomic concentration ratio of N to 46 atom % or less with respect to the total amount of Si and N contained in the insulating layer. In particular, when the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer is 45 atom % or less, the fixed charge can be greatly reduced.
  • the magnitude of the fixed charge inside the insulating layer can be made very small negative.
  • the magnitude of the fixed charges inside the insulating layer can be made very small and positive. In order to make it positive more stably, it is preferably 43 atom % or less.
  • FIG. 2 above shows the state of mobile charges generated at the interface with the charge trapping layer when the fixed charge inside the insulating layer is positive, and FIG. The state of mobile charge generated at the interface with the charge trapping layer is shown when the charge is negative.
  • the lower limit of the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer is not particularly limited. There is therefore, the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer is preferably 38 atom % or more.
  • the atomic concentration ratio of N to the total amount of Si and N contained in the insulating layer can be calculated by analyzing the constituent elements of the insulating layer by X-ray photoelectron spectroscopy (XPS).
  • XPS X-ray photoelectron spectroscopy
  • Measurement device Quantes manufactured by ULVAC-Phi Measurement area: 100 ⁇ m ⁇ Measurement depth: 100nm
  • the insulating layer made of silicon nitride can be formed using vapor deposition methods such as CVD and sputtering.
  • the thickness of the insulating layer made of silicon nitride is preferably 10 nm or more and 2000 nm or less.
  • 5A to 5D are schematic diagrams showing the state of mobile charges when the fixed charges inside the insulating layer are positive.
  • the effect of suppressing mobile charges differs depending on the combination of the conductivity type of the semiconductor substrate 10, the conductivity type of the charge trapping layer 11, and the polarity of the fixed charges inside the insulating layer 21.
  • the fixed charge inside the insulating layer 21 is positive, as shown in FIG. Since the inversion region 12 and the depletion layer 13 (see FIGS. 5A to 5C) are not formed inside the charge trapping layer 11 and the moving charge region is 5 ⁇ m or more, the charge trapping layer 11 cannot contain all the moving charges. As a result, part of the mobile charge leaks to the semiconductor substrate 10, creating a low-resistance region.
  • the combination of the conductivity type of the semiconductor substrate 10 and the conductivity type of the charge trap layer 11 is p type-p type, p-type-n-type or n-type-p-type.
  • the charge trapping layer 11 has an inverted charge inside the charge trapping layer 11 . Since the region 12 and the depletion layer 13 (see FIGS. 5A to 5C) are not formed and the region of mobile charges is 5 ⁇ m or more, the mobile charges cannot be contained in the charge trap layer 11 . As a result, part of the mobile charge leaks to the semiconductor substrate 10, creating a low-resistance region.
  • the combination of the conductivity type of the semiconductor substrate 10 and the conductivity type of the charge trap layer 11 is n type-n type, n type-p type, or p type-n A mold is preferred.
  • the hole mobility is smaller than the electron mobility.
  • the degree of decrease in resistance is small, so the charges generated at the interface between the insulating layer 21 and the charge trap layer 11 are preferably holes.
  • FIG. 6 is a top view for explaining the method of measuring fixed charges.
  • FIG. 7 is a cross-sectional view for explaining a method of measuring fixed charges.
  • an insulating layer 121 is formed on one main surface of a semiconductor substrate 100, which is a Si substrate having a resistivity of 1 ⁇ cm or more and 10 ⁇ cm or less, and an electrode 122 is formed on the insulating layer 121. . Furthermore, an electrode 123 is formed on the other main surface of the semiconductor substrate 10 . After that, as shown in FIG. 7, the CV characteristics between the electrodes 122 and 123 are evaluated.
  • FIG. 8 is a graph showing an example of a CV curve.
  • the total amount of fixed charges can be obtained. can be calculated.
  • the shift from the ideal curve S0 is to the left, the polarity of the fixed charge is positive, and when it is to the right, the polarity of the fixed charge is negative.
  • the insulating layer includes a first insulating layer provided on the charge trapping layer and a second insulating layer provided on the first insulating layer, wherein the first insulating layer and The polarity of the internal fixed charge is opposite in the second insulating layer, and the thickness of the first insulating layer is 0.5 nm or more and 3 nm or less.
  • FIG. 9 is a schematic diagram showing an example of a support substrate according to the second embodiment of the present invention.
  • - surrounded by squares represents negative fixed charges
  • + surrounded by squares represents positive fixed charges
  • - surrounded by circles represents negative mobile charges (electrons).
  • the support substrate 2 shown in FIG. 9 includes a semiconductor substrate 10 , a charge trap layer 11 provided on the semiconductor substrate 10 and having a high density of crystal defects with respect to the semiconductor substrate 10 , and an insulating layer 11 provided on the charge trap layer 11 .
  • the insulating layer 21 includes a first insulating layer 21A provided on the charge trap layer 11 and a second insulating layer 21B provided on the first insulating layer 21A.
  • the fixed charges inside the first insulating layer 21A are positive, and the fixed charges inside the second insulating layer 21B are negative. That is, the polarities of internal fixed charges are opposite between the first insulating layer 21A and the second insulating layer 21B.
  • the insulating layer has a multi-layered structure so as to reduce the mobile charge generated at the interface between the insulating layer and the charge trapping layer, and the apparent fixed charge of the insulating layer is reduced. is made smaller.
  • the first insulating layer in contact with the charge trapping layer is made very thin, and the polarity of the fixed charges inside the second insulating layer contacting thereon is opposite to the polarity of the fixed charges inside the first insulating layer.
  • the effect of parasitic capacitance from the semiconductor substrate can be further reduced by further increasing the resistivity of the charge trapping layer.
  • the required performance of the charge trap layer can be lowered. For example, since the heat-resistant temperature and heat-resistant time of the constituent material of the charge trap layer can be extended, restrictions on the manufacturing method or temperature in the device manufacturing process can be reduced. • Process margins are increased because the magnitude of the mobile charge generated can be precisely controlled.
  • the configuration other than the insulating layer is the same as that of the support substrate according to the first embodiment of the present invention.
  • FIG. 10 is a graph showing the relationship between the film thickness of SiO 2 and the fixed charge density in a two-layer insulating layer comprising a first insulating layer made of SiO 2 and a second insulating layer made of SiN.
  • FIG. 10 shows the composite fixed charge density of the insulating layer with respect to the interface with the charge trapping layer made of polycrystalline Si (total fixed charge density of the two layers).
  • the apparent fixed charge of the insulating layer which affects the interface between the charge trapping layer and the first insulating layer, has a relationship with the thickness of the first insulating layer as shown in FIG. From FIG. 10, the apparent fixed charges can be greatly reduced by setting the thickness of the first insulating layer to 0.5 nm or more and 3 nm or less. Therefore, the thickness of the first insulating layer is 0.5 nm or more and 3 nm or less, preferably 0.5 nm or more and 1.5 nm or less. The appropriate thickness of the first insulating layer varies depending on the magnitude of the fixed charges in the second insulating layer.
  • the constituent material of the first insulating layer is a compound containing Si and at least one selected from the group consisting of O, N, F and C, or a compound containing Al and O. is preferred, for example SiO 2 , SiN, SiOF, SiOC or Al 2 O 3 .
  • SiO2 has a positive fixed charge and SiOF, SiOC , Al2O3 has a negative fixed charge.
  • SiN can have positive or negative fixed charges depending on the formation conditions.
  • These materials are thermally oxidized, oxidized by plasma, nitrided by plasma, fluorinated by plasma, carbonized by plasma, and formed by film formation methods (CVD, sputtering, etc.) of polycrystalline Si constituting the charge trap layer. , ALD, vapor deposition, etc.).
  • CVD chemical vapor deposition
  • the constituent material of the second insulating layer may be any material having a fixed charge opposite in polarity to that of the first insulating layer, and is preferably SiN or SiO 2 , for example.
  • the thickness of the second insulating layer is preferably 3 nm or more. Since the effect is constant if the thickness of the second insulating layer is 3 nm or more, the thickness of the second insulating layer is preferably 2000 nm or less, for example.
  • the second insulating layer can be formed using vapor deposition methods such as CVD and sputtering.
  • each layer such as the first insulating layer and the second insulating layer, can be obtained from the average value of ten arbitrary thicknesses measured from a cross section observed using a transmission electron microscope (TEM).
  • TEM transmission electron microscope
  • the support substrate of the present invention As, for example, a support substrate for a low-capacity capacitor for high frequency applications, it is possible to suppress deterioration in Q characteristics due to parasitic capacitance with a semiconductor substrate in a high frequency band.
  • a support substrate for passive electronic components such as a surface acoustic wave device with a single crystal piezoelectric thin film and a membrane type bulk acoustic wave device (FBAR) used in a high frequency band, it can be used in the same way as a capacitor. effect can be obtained.
  • FBAR membrane type bulk acoustic wave device
  • Passive electronic components include, for example, capacitors, surface acoustic wave devices, bulk acoustic wave devices, and the like.
  • a semiconductor device including the supporting substrate of the present invention is also one aspect of the present invention.
  • a semiconductor device may be a passive electronic component such as a capacitor itself, or may be a device including a passive electronic component such as a capacitor.
  • FIG. 11 is a cross-sectional view schematically showing an example of a capacitor provided with the support substrate of the present invention.
  • FIG. 12 is a plan view schematically showing an example of a capacitor provided with the support substrate of the present invention.
  • 11 is a cross-sectional view of the capacitor shown in FIG. 12 taken along line XI--XI.
  • the capacitor 200 shown in FIGS. 11 and 12 is provided on the semiconductor substrate 10, the charge trap layer 11 having a higher density of crystal defects than the semiconductor substrate 10, and the charge trap layer 11.
  • the external electrodes 26 include first external electrodes 26A connected to the first electrode layer 22 and second external electrodes 26B connected to the second electrode layer 24 .
  • the first external electrode 26A penetrates the protective layer 25 and the dielectric film 23, and the second external electrode 26B penetrates the protective layer 25.
  • the semiconductor substrate 10, the charge trap layer 11 and the insulating layer 21 constitute the supporting substrate of the present invention.
  • the configuration of the insulating layer 21 may be the configuration described in the first embodiment of the present invention, or may be the configuration described in the second embodiment.
  • the first electrode layer 22 is provided at a position away from the edge of the semiconductor substrate 10 . That is, the edge of the first electrode layer 22 is located inside the edge of the semiconductor substrate 10 .
  • the material forming the first electrode layer 22 is not particularly limited, but Cu, Ag, Au, Al, Ni, Cr, Ti, or alloys containing at least one of these metals are preferred.
  • the dielectric film 23 is provided so as to cover the first electrode layer 22 except for the opening. It is also provided on the surface of layer 21 .
  • the material forming the dielectric film 23 is not particularly limited, but oxides or nitrides such as SiO 2 , SiN, Al 2 O 3 , HfO 2 and Ta 2 O 5 are preferred.
  • the second electrode layer 24 is provided facing the first electrode layer 22 with the dielectric film 23 interposed therebetween.
  • the material forming the second electrode layer 24 is not particularly limited, but Cu, Ag, Au, Al, Ni, Cr, Ti, or alloys containing at least one of these metals are preferred.
  • the protective layer 25 is provided so as to cover the dielectric film 23 and the second electrode layer 24 except for the opening overlapping the second electrode layer 24 . Furthermore, the protective layer 25 is provided with an opening at a position overlapping the opening of the dielectric film 23 (the opening overlapping the first electrode layer 22). The provision of the protective layer 25 protects the capacitor element, particularly the dielectric film 23, from moisture.
  • the material forming the protective layer 25 is not particularly limited, but preferably includes resin materials such as polyimide resin and resin in solder resist.
  • a moisture-resistant film may be provided between the dielectric film 23 and the protective layer 25 .
  • the moisture-resistant film is provided so as to cover the dielectric film 23 and the second electrode layer 24 except for the opening overlapping the second electrode layer 24 and the opening overlapping the first electrode layer 22 .
  • moisture-resistant films Materials constituting the moisture-resistant film are not particularly limited, but moisture-resistant materials such as SiO 2 and SiN are preferred.
  • the material that constitutes the external electrode 26 is not particularly limited, but Cu, Ni, Ag, Au, Al, or the like is preferable.
  • the external electrode 26 may have a single layer structure or a multilayer structure.
  • the outermost surface of the external electrode 26 is preferably made of Au or Sn.
  • a capacitor having the above structure can be manufactured by a known method described in, for example, International Publication No. 2019/021827 after manufacturing the support substrate of the present invention.
  • FIG. 13 is a cross-sectional view schematically showing another example of the capacitor provided with the supporting substrate of the present invention.
  • the capacitor 210 shown in FIG. 13 includes a semiconductor substrate 10, a charge trap layer 11 provided on the semiconductor substrate 10 and having a high density of crystal defects with respect to the semiconductor substrate 10, and an insulating layer provided on the charge trap layer 11. 21, a first electrode layer 22 provided on the insulating layer 21, a dielectric film 23 provided on the first electrode layer 22, a second electrode layer 24 provided on the dielectric film 23, A third electrode layer 27 provided on the dielectric film 23 apart from the second electrode layer 24, a protective layer 25 covering the second electrode layer 24 and the third electrode layer 27, and an external electrode penetrating the protective layer 25 26 and.
  • the external electrodes 26 include first external electrodes 26A connected to the third electrode layer 27 and second external electrodes 26B connected to the second electrode layer 24 .
  • the first external electrode 26A penetrates the protective layer 25, and the second external electrode 26B penetrates the protective layer 25.
  • capacitors are formed on the left side, whereas in the configuration of the capacitor 210 shown in FIG. 13, capacitors are formed on the left and right sides.
  • the portion where the first external electrode 26A is connected to the first electrode layer 22 in the structure shown in FIG. It's just replacing the provided components. Therefore, the configuration shown in FIG. 13 does not require additional device formation space as compared with the configuration shown in FIG. Therefore, a capacitor with a low capacitance can be manufactured with the same element area.
  • Such a structure is effective when a dielectric film having a certain thickness or more cannot be formed.
  • FIG. 14 is a cross-sectional view schematically showing an example of a surface acoustic wave device provided with the supporting substrate of the present invention.
  • a surface acoustic wave device 300 shown in FIG. a single crystal piezoelectric thin film 31 provided on the insulating layer 21; an IDT (InterDigital Transducer) electrode 32 provided on the single crystal piezoelectric thin film 31; a protective layer 35 covering the IDT electrode 32; and an external electrode 36 penetrating through the protective layer 35 .
  • IDT InterDigital Transducer
  • the semiconductor substrate 10, the charge trap layer 11 and the insulating layer 21 constitute the support substrate of the present invention.
  • the configuration of the insulating layer 21 may be the configuration described in the first embodiment of the present invention, or may be the configuration described in the second embodiment.
  • FIG. 15 is a cross-sectional view schematically showing an example of a bulk acoustic wave device provided with the supporting substrate of the present invention.
  • Bulk acoustic wave device 400 shown in FIG. 15 is provided on semiconductor substrate 10, on charge trap layer 11 having a high crystal defect density with respect to semiconductor substrate 10, and on charge trap layer 11.
  • the external electrodes 46 include first external electrodes 46A connected to the first electrode layer 22 and second external electrodes 46B connected to the second electrode layer 24 .
  • the first external electrode 46A penetrates the protective layer 45, and the second external electrode 46B penetrates the protective layer 45.
  • a cavity 47 is formed in part of the semiconductor substrate 10 below at least the region where the first electrode layer 42 and the second electrode layer 44 overlap. Therefore, bulk acoustic wave device 400 has a so-called membrane structure.
  • the semiconductor substrate 10, the charge trap layer 11 and the insulating layer 21 constitute the support substrate of the present invention.
  • the configuration of the insulating layer 21 may be the configuration described in the first embodiment of the present invention, or may be the configuration described in the second embodiment.
  • the semiconductor device of the present invention which is an example of the passive electronic component of the present invention, has a high Q characteristic and is therefore suitably used as a capacitor in matching circuits or filter circuits.
  • a matching circuit or a filter circuit including the semiconductor device of the present invention is also one aspect of the present invention.
  • FIG. 16 is an explanatory diagram showing an example of a matching circuit.
  • the semiconductor device of the present invention for the capacitor C of the matching circuit shown in FIG. 16, the power consumption of the entire circuit can be suppressed.
  • FIG. 17 is an explanatory diagram showing an example of a filter circuit.
  • the semiconductor device of the present invention for the capacitor C1 of the filter circuit shown in FIG. 17, the power consumption of the entire circuit can be suppressed.
  • Reference Signs List 10 100 semiconductor substrate 11 charge trap layer 12 inversion region 13 depletion layer 21, 121 insulating layer 21A first insulating layer 21B second insulating layer 22, 42 first electrode layer 23 dielectric film 24, 44 second electrode layer 25, 35, 45 protective layer 26, 36, 46 external electrode 26A, 46A first external electrode 26B, 46B second external electrode 27 third electrode layer 31 single crystal piezoelectric thin film 32 IDT electrode 43 piezoelectric film 47 cavity 122, 123 electrode 200, 210 capacitors (semiconductor devices) 300 surface acoustic wave device (semiconductor device) 400 bulk acoustic wave device (semiconductor device)

Abstract

受動電子部品用の支持基板１は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、を備える。絶縁層２１はシリコン窒化物からなり、絶縁層２１に含有されるＳｉとＮの総量に対するＮの原子濃度比が４５ａｔｏｍ％以下である。あるいは、絶縁層２１は、電荷トラップ層１１上に設けられた第１絶縁層２１Ａと、第１絶縁層２１Ａ上に設けられた第２絶縁層２１Ｂと、を含み、第１絶縁層２１Ａと第２絶縁層２１Ｂで内部の固定電荷の極性が逆であり、第１絶縁層２１Ａの厚みが０．５ｎｍ以上３ｎｍ以下である。

Description

受動電子部品用の支持基板、受動電子部品、半導体装置、マッチング回路及びフィルタ回路
　本発明は、受動電子部品用の支持基板に関する。さらに、本発明は、上記支持基板を備える受動電子部品及び半導体装置、並びに、上記半導体装置を備えるマッチング回路及びフィルタ回路に関する。
　半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタが知られている。ＭＩＭキャパシタは、絶縁体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
　キャパシタ等の受動電子部品に用いられる支持基板として、特許文献１には、平面シリコンウェハと、該ウェハ上の多結晶シリコンの平面層と、該多結晶シリコン層上の絶縁層とを備える基板が開示されている。
特開２００７－２５８７１３号公報
　特許文献１に記載されているような支持基板では、高抵抗の単結晶シリコン基板とＳｉＯ２等からなる絶縁層との間に多結晶シリコン層を形成することで、単結晶シリコン基板と絶縁層との界面に低抵抗の層が発生することを抑制する。それにより、支持基板上に形成されるＭＩＭキャパシタ等の受動電子部品のＱ特性の劣化、より具体的には、高周波領域での寄生容量によるＱ特性の劣化を低減することができる。
　図１は、従来の支持基板の一例を示す模式図である。図１においては、電荷の状態として、□で囲まれた＋は正の固定電荷、○で囲まれた－は負の可動電荷（電子）、○で囲まれた＋は正の可動電荷を表している。
　図１に示す支持基板１ａは、ｐ型の単結晶Ｓｉ基板である半導体基板１０と、半導体基板１０上に設けられ、多結晶Ｓｉからなる電荷トラップ層１１と、電荷トラップ層１１上に設けられ、ＳｉＯ２からなる絶縁層２１と、を備える。絶縁層２１がＳｉＯ２からなる場合、絶縁層２１の内部の固定電荷は正である。図１に示すように、絶縁層２１内の固定電荷に引き寄せられた蓄積電荷（ここでは電子）は、電荷トラップ層１１でトラップされる。
　特許文献１にはＳｉＯ２等の酸化物が絶縁層２１の構成材料として開示されているが、ＳｉＯ２からなる絶縁層２１内には正の固定電荷が多量に内在しているため、多結晶Ｓｉからなる電荷トラップ層１１内に多量の電子を発生させる。そのため、電荷トラップ層１１の電荷トラップサイト（結晶欠陥）の密度が不足すると、発生した電子の一部をトラップしきれなくなるおそれがある。また、デバイス作製プロセス中の熱負荷、経時変化等による多結晶Ｓｉの結晶化の進行でも同様に電荷トラップサイト（結晶欠陥）の密度が減少するため、発生した電子をトラップしきれなくなるおそれがある。その場合、寄生容量による特性の劣化が発生してしまう。
　本発明は、上記の問題を解決するためになされたものであり、電荷トラップ層内に発生する可動電荷を低減できる、受動電子部品用の支持基板を提供することを目的とする。さらに、本発明は、上記支持基板を備える受動電子部品及び半導体装置、並びに、上記半導体装置を備えるマッチング回路及びフィルタ回路を提供することを目的とする。
　本発明の受動電子部品用の支持基板は、半導体基板と、上記半導体基板上に設けられ、上記半導体基板に対して結晶欠陥の密度が高い電荷トラップ層と、上記電荷トラップ層上に設けられた絶縁層と、を備える。
　第１の態様において、上記絶縁層はシリコン窒化物からなり、上記絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４５ａｔｏｍ％以下である。
　第２の態様において、上記絶縁層は、上記電荷トラップ層上に設けられた第１絶縁層と、上記第１絶縁層上に設けられた第２絶縁層と、を含み、上記第１絶縁層と上記第２絶縁層で内部の固定電荷の極性が逆であり、上記第１絶縁層の厚みが０．５ｎｍ以上３ｎｍ以下である。
　本発明の受動電子部品は、本発明の支持基板を備える。
　本発明の半導体装置は、本発明の支持基板と、上記支持基板上に設けられた第１電極層と、上記第１電極層上に設けられた誘電体膜と、上記誘電体膜上に設けられた第２電極層と、上記第１電極層及び上記第２電極層を覆う保護層と、上記保護層を貫通する外部電極と、を備える。
　本発明のマッチング回路は、本発明の半導体装置を備える。
　本発明のフィルタ回路は、本発明の半導体装置を備える。
　本発明によれば、電荷トラップ層内に発生する可動電荷を低減できる、受動電子部品用の支持基板を提供することができる。さらに、本発明によれば、上記支持基板を備える受動電子部品及び半導体装置、並びに、上記半導体装置を備えるマッチング回路及びフィルタ回路を提供することができる。
図１は、従来の支持基板の一例を示す模式図である。 図２は、本発明の第１実施形態に係る支持基板の一例を示す模式図である。 図３は、本発明の第１実施形態に係る支持基板の別の一例を示す模式図である。 図４は、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比と固定電荷密度との関係を示すグラフである。 図５Ａ～図５Ｄは、絶縁層の内部の固定電荷が正である場合の可動電荷の状態を示す模式図である。 図６は、固定電荷の測定方法を説明するための上面図である。 図７は、固定電荷の測定方法を説明するための断面図である。 図８は、Ｃ－Ｖ曲線の一例を示すグラフである。 図９は、本発明の第２実施形態に係る支持基板の一例を示す模式図である。 図１０は、ＳｉＯ２からなる第１絶縁層とＳｉＮからなる第２絶縁層とを備える２層構造の絶縁層において、ＳｉＯ２の膜厚と固定電荷密度との関係を示すグラフである。 図１１は、本発明の支持基板を備えるキャパシタの一例を模式的に示す断面図である。 図１２は、本発明の支持基板を備えるキャパシタの一例を模式的に示す平面図である。 図１３は、本発明の支持基板を備えるキャパシタの別の一例を模式的に示す断面図である。 図１４は、本発明の支持基板を備える弾性表面波素子の一例を模式的に示す断面図である。 図１５は、本発明の支持基板を備えるバルク弾性波素子の一例を模式的に示す断面図である。 図１６は、マッチング回路の一例を示す説明図である。 図１７は、フィルタ回路の一例を示す説明図である。
　以下、本発明の受動電子部品用の支持基板（以降、「受動電子部品用の支持基板」を「支持基板」と略記することがある）について説明する。
　しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の個々の好ましい構成を２つ以上組み合わせたものもまた本発明である。
　以下に示す各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では、第１実施形態と共通の事項についても記述は省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については、実施形態毎に逐次言及しない。
［第１実施形態］
　本発明の第１実施形態に係る支持基板は、半導体基板と、上記半導体基板上に設けられ、上記半導体基板に対して結晶欠陥の密度が高い電荷トラップ層と、上記電荷トラップ層上に設けられた絶縁層と、を備える。
　本発明の第１実施形態では、絶縁層がシリコン窒化物からなり、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４５ａｔｏｍ％以下である。
　図２は、本発明の第１実施形態に係る支持基板の一例を示す模式図である。図３は、本発明の第１実施形態に係る支持基板の別の一例を示す模式図である。図２及び図３においては、□で囲まれた－は負の固定電荷、□で囲まれた＋は正の固定電荷、○で囲まれた－は負の可動電荷（電子）、○で囲まれた＋は正の可動電荷を表している。
　図２に示す支持基板１は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、を備える。図２に示す支持基板１では、絶縁層２１の内部の固定電荷は正である。
　図３に示す支持基板１Ａは、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、を備える。図３に示す支持基板１Ａでは、絶縁層２１の内部の固定電荷は負である。
　本発明の第１実施形態に係る支持基板においては、絶縁層と電荷トラップ層との界面に発生する可動電荷を低減するように、絶縁層の内部の固定電荷が調整されている。具体的には、内部の固定電荷を小さくした絶縁層を電荷トラップ層との界面に形成することで、電荷トラップ層の内部に発生する可動電荷を低減できる。
　これにより、下記の効果が得られる。
・電荷トラップ層の抵抗率が更に上がることで、半導体基板からの寄生容量の影響を更に低減できる。
・電荷トラップ層への要求性能を低くすることができる。例えば、電荷トラップ層の構成材料の耐熱温度及び耐熱時間を延ばすことができるため、デバイス作製プロセスでの製法又は温度の制約を少なくできる。
　半導体基板は、高抵抗のＳｉ基板であることが好ましく、単結晶Ｓｉ基板であることがより好ましい。
　半導体基板の抵抗率は、好ましくは３ｋΩ・ｃｍ以上であり、より好ましくは５ｋΩ・ｃｍ以上である。
　単結晶Ｓｉ基板等のＳｉ基板は、ｐ型でもよく、ｎ型でもよいが、高抵抗のｎ型Ｓｉ基板は脆く、抵抗の制御が難しいため、ｐ型の方が好ましい。
　半導体基板に対して結晶欠陥の密度が高い電荷トラップ層は、絶縁層との間に発生する可動電荷をトラップする。電荷トラップ層の構成材料は、電荷をトラップするサイトを有する多結晶Ｓｉ又はアモルファスＳｉ等の高抵抗の半導体材料が好ましい。
　電荷トラップ層の抵抗率は、半導体基板の抵抗率と同等であるか、半導体基板の抵抗率より高いことが好ましい。
　電荷トラップ層において可動電荷の存在する領域は、絶縁層との界面付近が最も密度が高く、絶縁層から離れるにしたがって減少するが、１～２μｍ程度の深さまでは広がっている。そのため、電荷トラップ層の厚みは、１μｍ以上が好ましく、２μｍ以上がより好ましい。一方、電荷トラップ層の厚みは、例えば１０μｍ以下である。
　電荷トラップ層の具体例としては、多結晶Ｓｉ膜、アモルファスＳｉ膜、Ｓｉ表面への希ガスのイオン注入による結晶破壊層、研削又は研磨による結晶歪み層等が挙げられる。中でも、膜構造の熱安定性、厚みの制御のしやすさから、電荷トラップ層の構成材料は、多結晶Ｓｉ又はアモルファスＳｉであることが好ましい。多結晶Ｓｉ膜又はアモルファスＳｉ膜は、それぞれ、化学蒸着法（ＣＶＤ）、スパッタリング法等の蒸着法を用いて形成することができる。
　絶縁層は、内部に存在する固定電荷ができる限り小さいことが好ましい。上述したように、通常使用されるＳｉＯ２からなる絶縁層は正の固定電荷を持つが、Ｓｉ／Ｏの組成比及び結合を制御することが難しいため、安定した膜として固定電荷の量を調整したり反転したりすることが容易ではない。そのため、最も安定して固定電荷を低減できる熱酸化膜が用いられてきた。しかし、熱酸化膜でも固定電荷の量が大きいため、電荷トラップ層の改善が検討されてきた。
　それに対して、本発明の第１実施形態では、シリコン窒化物からなる絶縁層のＳｉ／Ｎの組成比を調整して、ＮリッチからＳｉリッチに変化させることで、発生する固定電荷を負から正まで制御することができる。
　図４は、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比と固定電荷密度との関係を示すグラフである。
　化学量論比のシリコン窒化物であるＳｉ３Ｎ４では、ＳｉとＮの総量に対するＮの原子濃度比が５７．２ａｔｏｍ％である。Ｓｉ３Ｎ４からなる絶縁層は負の固定電荷を持つ。図４より、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比を４６ａｔｏｍ％以下とすることで固定電荷を小さくすることができる。特に、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４５ａｔｏｍ％以下である場合、固定電荷を非常に小さくすることができる。
　絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４４ａｔｏｍ％を超えて４５ａｔｏｍ％以下である場合、絶縁層の内部の固定電荷の大きさを非常に小さな負にすることができる。一方、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４４ａｔｏｍ％以下である場合、絶縁層の内部の固定電荷の大きさを非常に小さな正にすることができる。より安定的に正にするためには４３ａｔｏｍ％以下であることが好ましい。上述の図２には、絶縁層の内部の固定電荷が正である場合における電荷トラップ層との界面に発生する可動電荷の状態が示されており、図３には、絶縁層の内部の固定電荷が負である場合における電荷トラップ層との界面に発生する可動電荷の状態が示されている。
　絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比の下限は特に限定されないが、３８ａｔｏｍ％未満であると、絶縁性の劣化により寄生容量が増大するため、Ｑ特性が劣化するおそれがある。そのため、絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比は３８ａｔｏｍ％以上であることが好ましい。
　絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比は、Ｘ線光電子分光法（ＸＰＳ）により絶縁層の構成元素を分析することによって算出することができる。
　以下に、ＸＰＳの測定条件を示す。
　　測定装置：アルバック・ファイ社製　Ｑｕａｎｔｅｓ
　　測定領域：１００μｍφ
　　測定深さ：１００ｎｍ
　シリコン窒化物からなる絶縁層は、ＣＶＤ、スパッタリング法等の蒸着法を用いて形成することができる。
　シリコン窒化物からなる絶縁層の厚みは、１０ｎｍ以上、２０００ｎｍ以下であることが好ましい。
　図５Ａ～図５Ｄは、絶縁層の内部の固定電荷が正である場合の可動電荷の状態を示す模式図である。
　図５Ａ～図５Ｄに示すように、半導体基板１０の導電型、電荷トラップ層１１の導電型及び絶縁層２１の内部の固定電荷の極性の組合せによって、可動電荷の抑制効果に違いがある。絶縁層２１の内部の固定電荷が正である場合、図５Ｄに示すように、半導体基板１０の導電型がｎ型であり、電荷トラップ層１１の導電型がｎ型であると、電荷トラップ層１１の内部に反転領域１２及び空乏層１３（図５Ａ～図５Ｃ参照）が形成されずに可動電荷の領域が５μｍ以上となるため、電荷トラップ層１１の中に可動電荷が納まりきらなくなる。その結果、半導体基板１０に可動電荷の一部が漏れて、低抵抗な領域ができてしまう。以上より、絶縁層２１の内部の固定電荷が正である場合には、図５Ａ～図５Ｃに示すように、半導体基板１０の導電型及び電荷トラップ層１１の導電型の組合せがｐ型－ｐ型、ｐ型－ｎ型又はｎ型－ｐ型であることが好ましい。
　一方、絶縁層２１の内部の固定電荷が負である場合、半導体基板１０の導電型がｐ型であり、電荷トラップ層１１の導電型がｐ型であると、電荷トラップ層１１の内部に反転領域１２及び空乏層１３（図５Ａ～図５Ｃ参照）が形成されずに可動電荷の領域が５μｍ以上となるため、電荷トラップ層１１の中に可動電荷が納まりきらなくなる。その結果、半導体基板１０に可動電荷の一部が漏れて、低抵抗な領域ができてしまう。以上より、絶縁層２１の内部の固定電荷が負である場合、半導体基板１０の導電型及び電荷トラップ層１１の導電型の組合せがｎ型－ｎ型、ｎ型－ｐ型又はｐ型－ｎ型であることが好ましい。
　さらに、絶縁層２１と電荷トラップ層１１との界面に発生する電荷について、電子の移動度よりもホールの移動度の方が小さい。高周波での動作の場合、抵抗の低下の程度が小さくなるため、絶縁層２１と電荷トラップ層１１との界面に発生する電荷はホールであることが好ましい。
　図６は、固定電荷の測定方法を説明するための上面図である。図７は、固定電荷の測定方法を説明するための断面図である。
　図６及び図７に示すように、抵抗率１Ω・ｃｍ以上１０Ω・ｃｍ以下のＳｉ基板である半導体基板１００の一方主面に絶縁層１２１を形成し、絶縁層１２１上に電極１２２を形成する。さらに、半導体基板１０の他方主面に電極１２３を形成する。その後、図７に示すように、電極１２２と電極１２３との間のＣ－Ｖ特性を評価する。
　図８は、Ｃ－Ｖ曲線の一例を示すグラフである。
　図８に示すように、Ｃ－Ｖ曲線の計算から求めた理想曲線Ｓ０からの実際のＣ－Ｖ特性Ｓ１のシフト量ΔＶに絶縁層の容量Ｃをかけることで、固定電荷の総量を算出することができる。図８において、理想曲線Ｓ０からのシフトが左側の場合は固定電荷の極性が正、右側の場合は固定電荷の極性が負となる。
　式１：固定電荷の総量＝絶縁層の容量Ｃ×シフト量ΔＶ
　式２：固定電荷の総量によるシフト量ΔＶ＝界面の固定電荷によるシフト量ΔＶＩＦＣ＋絶縁層中の固定電荷によるシフト量ΔＶＯＦＣ
［第２実施形態］
　本発明の第２実施形態では、絶縁層が、電荷トラップ層上に設けられた第１絶縁層と、第１絶縁層上に設けられた第２絶縁層と、を含み、第１絶縁層と第２絶縁層で内部の固定電荷の極性が逆であり、第１絶縁層の厚みが０．５ｎｍ以上３ｎｍ以下である。
　図９は、本発明の第２実施形態に係る支持基板の一例を示す模式図である。図９においては、□で囲まれた－は負の固定電荷、□で囲まれた＋は正の固定電荷、○で囲まれた－は負の可動電荷（電子）を表している。
　図９に示す支持基板２は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、を備える。絶縁層２１は、電荷トラップ層１１上に設けられた第１絶縁層２１Ａと、第１絶縁層２１Ａ上に設けられた第２絶縁層２１Ｂと、を含む。図９に示す支持基板２では、第１絶縁層２１Ａの内部の固定電荷は正であり、第２絶縁層２１Ｂの内部の固定電荷は負である。すなわち、第１絶縁層２１Ａと第２絶縁層２１Ｂで内部の固定電荷の極性が逆である。
　本発明の第２実施形態に係る支持基板においては、絶縁層と電荷トラップ層との界面に発生する可動電荷を低減するように、絶縁層を複層構造として、絶縁層の見かけ上の固定電荷を小さくしている。具体的には、電荷トラップ層と接する第１絶縁層を非常に薄くして、その上に接する第２絶縁層の内部の固定電荷の極性を第１絶縁層の内部の固定電荷の極性と逆にすることで、電荷トラップ層の内部に発生する可動電荷を低減できる。
　本発明の第２実施形態では、内部の固定電荷の大きい絶縁層を使用することができるため、第１実施形態に比べて材料の選択肢が広がる。
　これにより、下記の効果が得られる。
・電荷トラップ層の抵抗率が更に上がることで、半導体基板からの寄生容量の影響を更に低減できる。
・電荷トラップ層への要求性能を低くすることができる。例えば、電荷トラップ層の構成材料の耐熱温度及び耐熱時間を延ばすことができるため、デバイス作製プロセスでの製法又は温度の制約を少なくできる。
・発生する可動電荷の大きさを正確に制御できるため、プロセスのマージンが増える。
　本発明の第２実施形態に係る支持基板において、絶縁層以外の構成は、本発明の第１実施形態に係る支持基板と同じである。
　図１０は、ＳｉＯ２からなる第１絶縁層とＳｉＮからなる第２絶縁層とを備える２層構造の絶縁層において、ＳｉＯ２の膜厚と固定電荷密度との関係を示すグラフである。図１０には、多結晶Ｓｉからなる電荷トラップ層との界面に対する絶縁層の合成の固定電荷密度（２層の合計の固定電荷密度）が示されている。
　電荷トラップ層と第１絶縁層との界面に影響する絶縁層の見かけ上の固定電荷は、第１絶縁層の厚みとの間で図１０に示すような関係になる。図１０より、第１絶縁層の厚みを０．５ｎｍ以上３ｎｍ以下とすることで、見かけ上の固定電荷を非常に小さくすることができる。したがって、第１絶縁層の厚みは、０．５ｎｍ以上３ｎｍ以下であり、好ましくは０．５ｎｍ以上１．５ｎｍ以下である。なお、第２絶縁層の固定電荷の大きさによって、第１絶縁層の適正な厚みは変わる。
　固定電荷のばらつきを抑えるために、第１絶縁層の構成材料として、固定電荷の安定した材料を用いることが好ましい。具体的には、第１絶縁層の構成材料は、ＳｉとＯ、Ｎ、Ｆ及びＣからなる群より選択される少なくとも１種とを含む化合物、又は、ＡｌとＯとを含む化合物であることが好ましく、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＦ、ＳｉＯＣ又はＡｌ２Ｏ３であることが好ましい。ＳｉＯ２は正の固定電荷を持ち、ＳｉＯＦ、ＳｉＯＣ、Ａｌ２Ｏ３は負の固定電荷を持つ。ＳｉＮは形成条件によって正又は負の固定電荷を持たすことができる。これらの材料は、電荷トラップ層を構成する多結晶Ｓｉ等の表面の熱酸化処理、プラズマによる酸化処理、プラズマによる窒化処理、プラズマによるフッ化処理、プラズマによる炭化処理、成膜法（ＣＶＤ、スパッタ、ＡＬＤ、蒸着）などで形成できる。中でも、多結晶Ｓｉ表面の自然酸化膜の不安定状態を排除して安定した表面とすることができるため、多結晶Ｓｉの表面処理によって第１絶縁層を形成することが好ましい。
　第２絶縁層の構成材料は、第１絶縁層と極性が逆の固定電荷を持つ材料であればよく、例えば、ＳｉＮ又はＳｉＯ２であることが好ましい。
　第２絶縁層の厚みは、３ｎｍ以上であることが好ましい。第２絶縁層の厚みが３ｎｍ以上であれば効果は一定であるため、第２絶縁層は厚い方がよいが、例えば、２０００ｎｍ以下である。
　第２絶縁層は、ＣＶＤ、スパッタリング法等の蒸着法を用いて形成することができる。
　第１絶縁層、第２絶縁層などの各層の厚みは、透過型電子顕微鏡（ＴＥＭ）を用いて観察される断面から任意の１０箇所の厚みを測定し、その平均値から求めることができる。
　本発明の支持基板は、例えば高周波用途の低容量キャパシタ用の支持基板として用いることで、高周波帯域での半導体基板との寄生容量によるＱ特性の低下を抑制することができる。同様に、高周波帯域で使用される、単結晶圧電薄膜を備える弾性表面波素子、メンブレン型のバルク弾性波素子（ＦＢＡＲ）等の受動電子部品用の支持基板としても用いることで、キャパシタと同様の効果を得ることができる。このように、本発明の支持基板を備える受動電子部品も、本発明の１つである。
　以下、本発明の支持基板を備える受動電子部品の具体例について説明する。受動電子部品としては、例えば、キャパシタ、弾性表面波素子、バルク弾性波素子等が挙げられる。なお、本発明の支持基板を備える半導体装置も、本発明の１つである。半導体装置は、キャパシタ等の受動電子部品そのものであってもよく、キャパシタ等の受動電子部品を含む装置であってもよい。
　図１１は、本発明の支持基板を備えるキャパシタの一例を模式的に示す断面図である。図１２は、本発明の支持基板を備えるキャパシタの一例を模式的に示す平面図である。図１１は、図１２に示すキャパシタのＸＩ－ＸＩ線に沿った断面図である。
　図１１及び図１２に示すキャパシタ２００は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、絶縁層２１上に設けられた第１電極層２２と、第１電極層２２上に設けられた誘電体膜２３と、誘電体膜２３上に設けられた第２電極層２４と、第１電極層２２及び第２電極層２４を覆う保護層２５と、保護層２５を貫通する外部電極２６と、を備える。外部電極２６は、第１電極層２２に接続された第１外部電極２６Ａと、第２電極層２４に接続された第２外部電極２６Ｂと、を含む。第１外部電極２６Ａは保護層２５及び誘電体膜２３を貫通し、第２外部電極２６Ｂは保護層２５を貫通する。
　キャパシタ２００では、半導体基板１０、電荷トラップ層１１及び絶縁層２１により、本発明の支持基板が構成されている。絶縁層２１の構成は、本発明の第１実施形態で説明した構成でもよく、第２実施形態で説明した構成でもよい。
　第１電極層２２は、半導体基板１０の端部と離れた位置に設けられている。すなわち、第１電極層２２の端部は、半導体基板１０の端部よりも内側に位置している。
　第１電極層２２を構成する材料は、特に限定されないが、好ましくは、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、ＣｒもしくはＴｉ又はこれらの金属を少なくとも１種含む合金等が挙げられる。
　誘電体膜２３は、開口を除く部分で第１電極層２２を覆うように設けられ、誘電体膜２３の端部は、第１電極層２２の端部から半導体基板１０の端部までの絶縁層２１の表面上にも設けられている。
　誘電体膜２３を構成する材料は、特に限定されないが、好ましくは、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５等の酸化物又は窒化物が挙げられる。
　第２電極層２４は、誘電体膜２３を挟んで第１電極層２２に対向して設けられている。
　第２電極層２４を構成する材料は、特に限定されないが、好ましくは、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、ＣｒもしくはＴｉ又はこれらの金属を少なくとも１種含む合金等が挙げられる。
　保護層２５は、第２電極層２４に重なる開口を除く部分で誘電体膜２３及び第２電極層２４を覆うように設けられている。さらに、保護層２５には、誘電体膜２３の開口（第１電極層２２に重なる開口）に重なる位置に開口が設けられている。保護層２５が設けられていることにより、キャパシタ素子、特に、誘電体膜２３が水分から保護される。
　保護層２５を構成する材料は、特に限定されないが、好ましくは、ポリイミド樹脂、ソルダーレジスト中の樹脂等の樹脂材料が挙げられる。
　誘電体膜２３及び保護層２５との間に耐湿膜が設けられていてもよい。その場合、耐湿膜は、第２電極層２４に重なる開口と第１電極層２２に重なる開口とを除く部分で誘電体膜２３及び第２電極層２４を覆うように設けられる。耐湿膜が設けられていることにより、キャパシタ素子、特に、誘電体膜２３の耐湿性が高まる。
　耐湿膜を構成する材料は、特に限定されないが、好ましくは、ＳｉＯ２、ＳｉＮ等の耐湿性材料が挙げられる。
　外部電極２６を構成する材料は、特に限定されないが、好ましくは、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ又はＡｌ等が挙げられる。外部電極２６は、単層構造であってもよいし、多層構造であってもよい。外部電極２６の最表面は、Ａｕ又はＳｎから構成されることが好ましい。
　上記の構造を有するキャパシタは、本発明の支持基板を作製した後、例えば国際公開第２０１９／０２１８２７号等に記載の公知の方法で製造することができる。
　図１３は、本発明の支持基板を備えるキャパシタの別の一例を模式的に示す断面図である。
　図１３に示すキャパシタ２１０は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、絶縁層２１上に設けられた第１電極層２２と、第１電極層２２上に設けられた誘電体膜２３と、誘電体膜２３上に設けられた第２電極層２４と、誘電体膜２３上に第２電極層２４と離れて設けられた第３電極層２７と、第２電極層２４及び第３電極層２７を覆う保護層２５と、保護層２５を貫通する外部電極２６と、を備える。外部電極２６は、第３電極層２７に接続された第１外部電極２６Ａと、第２電極層２４に接続された第２外部電極２６Ｂと、を含む。第１外部電極２６Ａは保護層２５を貫通し、第２外部電極２６Ｂは保護層２５を貫通する。
　図１１に示すキャパシタ２００の構成では、左側にキャパシタが形成されているのに対し、図１３に示すキャパシタ２１０の構成では、左右にキャパシタが形成されている。図１３に示す構成では、図１１に示す構成において第１電極層２２に第１外部電極２６Ａが接続されている部分を、第１電極層２２、誘電体膜２３、第３電極層２７の順に設けられた構成物に置き換えているだけである。そのため、図１３に示す構成は、図１１に示す構成に対して追加の素子形成スペースを取る必要がない。したがって、同じ素子の面積のまま、低容量のキャパシタを作製することができる。このような構造は、一定以上の厚みの誘電体膜を形成できない場合に有効である。
　図１４は、本発明の支持基板を備える弾性表面波素子の一例を模式的に示す断面図である。
　図１４に示す弾性表面波素子３００は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、絶縁層２１上に設けられた単結晶圧電薄膜３１と、単結晶圧電薄膜３１上に設けられたＩＤＴ（ＩｎｔｅｒＤｉｇｉｔａｌ　Ｔｒａｎｓｄｕｃｅｒ）電極３２と、ＩＤＴ電極３２を覆う保護層３５と、保護層３５を貫通する外部電極３６と、と備える。
　弾性表面波素子３００では、半導体基板１０、電荷トラップ層１１及び絶縁層２１により、本発明の支持基板が構成されている。絶縁層２１の構成は、本発明の第１実施形態で説明した構成でもよく、第２実施形態で説明した構成でもよい。
　図１５は、本発明の支持基板を備えるバルク弾性波素子の一例を模式的に示す断面図である。
　図１５に示すバルク弾性波素子４００は、半導体基板１０と、半導体基板１０上に設けられ、半導体基板１０に対して結晶欠陥の密度が高い電荷トラップ層１１と、電荷トラップ層１１上に設けられた絶縁層２１と、絶縁層２１上に設けられた第１電極層４２と、第１電極層４２上に設けられた圧電膜４３と、圧電膜４３上に設けられた第２電極層４４と、第１電極層４２、圧電膜４３及び第２電極層４４を覆う保護層４５と、保護層４５を貫通する外部電極４６と、を備える。外部電極４６は、第１電極層２２に接続された第１外部電極４６Ａと、第２電極層２４に接続された第２外部電極４６Ｂと、を含む。第１外部電極４６Ａは保護層４５を貫通し、第２外部電極４６Ｂは保護層４５を貫通する。
　図１５に示すバルク弾性波素子４００では、少なくとも第１電極層４２と第２電極層４４とが重なる領域の下部にある半導体基板１０の一部に空洞４７が形成されている。したがって、バルク弾性波素子４００は、いわゆるメンブレン構造を有する。
　バルク弾性波素子４００では、半導体基板１０、電荷トラップ層１１及び絶縁層２１により、本発明の支持基板が構成されている。絶縁層２１の構成は、本発明の第１実施形態で説明した構成でもよく、第２実施形態で説明した構成でもよい。
　本発明の受動電子部品の一例である本発明の半導体装置は、高いＱ特性を有するため、マッチング回路又はフィルタ回路のキャパシタとして好適に用いられる。本発明の半導体装置を備えるマッチング回路又はフィルタ回路も本発明の１つである。
　図１６は、マッチング回路の一例を示す説明図である。
　例えば、図１６に示すマッチング回路のキャパシタＣに本発明の半導体装置を用いることによって、回路全体の消費電力を抑制することができる。
　図１７は、フィルタ回路の一例を示す説明図である。
　例えば、図１７に示すフィルタ回路のキャパシタＣ１に本発明の半導体装置を用いることによって、回路全体の消費電力を抑制することができる。
　１、１Ａ、１ａ、２　支持基板（受動電子部品用の支持基板）
　１０、１００　半導体基板
　１１　電荷トラップ層
　１２　反転領域
　１３　空乏層
　２１、１２１　絶縁層
　２１Ａ　第１絶縁層
　２１Ｂ　第２絶縁層
　２２、４２　第１電極層
　２３　誘電体膜
　２４、４４　第２電極層
　２５、３５、４５　保護層
　２６、３６、４６　外部電極
　２６Ａ、４６Ａ　第１外部電極
　２６Ｂ、４６Ｂ　第２外部電極
　２７　第３電極層
　３１　単結晶圧電薄膜
　３２　ＩＤＴ電極
　４３　圧電膜
　４７　空洞
　１２２、１２３　電極
　２００、２１０　キャパシタ（半導体装置）
　３００　弾性表面波素子（半導体装置）
　４００　バルク弾性波素子（半導体装置）

 

Claims (20)

  1. 　半導体基板と、
    　前記半導体基板上に設けられ、前記半導体基板に対して結晶欠陥の密度が高い電荷トラップ層と、
    　前記電荷トラップ層上に設けられた絶縁層と、
    を備え、
    　前記絶縁層はシリコン窒化物からなり、
    　前記絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４５ａｔｏｍ％以下である、受動電子部品用の支持基板。
  2. 　前記半導体基板が単結晶Ｓｉ基板である、請求項１に記載の支持基板。
  3. 　前記電荷トラップ層の構成材料が多結晶Ｓｉ又はアモルファスＳｉである、請求項１又は２に記載の支持基板。
  4. 　前記絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４４ａｔｏｍ％以下である、請求項１～３のいずれか１項に記載の支持基板。
  5. 　前記絶縁層の内部の固定電荷が正である、請求項１～４のいずれか１項に記載の支持基板。
  6. 　前記半導体基板の導電型及び前記電荷トラップ層の導電型の組合せがｐ型－ｐ型、ｐ型－ｎ型又はｎ型－ｐ型である、請求項５に記載の支持基板。
  7. 　前記絶縁層に含有されるＳｉとＮの総量に対するＮの原子濃度比が４４ａｔｏｍ％を超えて４５ａｔｏｍ％以下である、請求項１～３のいずれか１項に記載の支持基板。
  8. 　前記絶縁層の内部の固定電荷が負である、請求項１～３及び７のいずれか１項に記載の支持基板。
  9. 　前記半導体基板の導電型及び前記電荷トラップ層の導電型の組合せがｎ型－ｎ型、ｎ型－ｐ型又はｐ型－ｎ型である、請求項８に記載の支持基板。
  10. 　半導体基板と、
    　前記半導体基板上に設けられ、前記半導体基板に対して結晶欠陥の密度が高い電荷トラップ層と、
    　前記電荷トラップ層上に設けられた絶縁層と、
    を備え、
    　前記絶縁層は、前記電荷トラップ層上に設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層と、を含み、
    　前記第１絶縁層と前記第２絶縁層で内部の固定電荷の極性が逆であり、
    　前記第１絶縁層の厚みが０．５ｎｍ以上３ｎｍ以下である、受動電子部品用の支持基板。
  11. 　前記半導体基板が単結晶Ｓｉ基板である、請求項１０に記載の支持基板。
  12. 　前記電荷トラップ層の構成材料が多結晶Ｓｉ又はアモルファスＳｉである、請求項１０又は１１に記載の支持基板。
  13. 　前記第１絶縁層の構成材料が、ＳｉとＯ、Ｎ、Ｆ及びＣからなる群より選択される少なくとも１種とを含む化合物、又は、ＡｌとＯとを含む化合物である、請求項１０～１２のいずれか１項に記載の支持基板。
  14. 　前記第１絶縁層が、前記電荷トラップ層の表面の熱酸化処理、プラズマによる酸化処理、プラズマによる窒化処理、プラズマによるフッ化処理又はプラズマによる炭化処理によって形成されている、請求項１０～１３のいずれか１項に記載の支持基板。
  15. 　前記第２絶縁層の構成材料がＳｉＮ又はＳｉＯ２である、請求項１０～１４のいずれか１項に記載の支持基板。
  16. 　前記第２絶縁層の厚みが３ｎｍ以上である、請求項１０～１５のいずれか１項に記載の支持基板。
  17. 　請求項１～１６のいずれか１項に記載の支持基板を備える、受動電子部品。
  18. 　請求項１～１６のいずれか１項に記載の支持基板と、
    　前記支持基板上に設けられた第１電極層と、
    　前記第１電極層上に設けられた誘電体膜と、
    　前記誘電体膜上に設けられた第２電極層と、
    　前記第１電極層及び前記第２電極層を覆う保護層と、
    　前記保護層を貫通する外部電極と、を備える、半導体装置。
  19. 　請求項１８に記載の半導体装置を備える、マッチング回路。
  20. 　請求項１８に記載の半導体装置を備える、フィルタ回路。

     
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