TWI401745B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI401745B
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Description

半導體裝置及其製造方法
本發明關於半導體裝置及其製造技術，特別關於具有金屬膜構成之電阻元件的半導體裝置及其製造適用的有效技術。
在處理類比信號的半導體裝置中，容量元件、電阻元件、電感元件等被動元件成為積體電路之重要構成要素。習知技術欲將彼等被動元件製作於半導體晶片有其困難，因此作為外加元件而搭載於安裝基板上。但是，近年來、系統之高速化、省空間化需求變為強烈，因而開始嘗試將彼等被動元件製作於半導體晶片內部。
於半導體晶片內部形成電阻元件之方法有幾個方法被提案，廣泛被利用者為，將以CVD(Chemical Vapor Deposition)法形成之多晶矽膜加工成為所要圖案，以其作為電阻元件的形成方法。例如於特開昭54－83786號公報(專利文獻1)揭示使用多晶矽膜之電阻元件的形成方法。
又，被提案的形成方法有使用可低溫形成之金屬膜作為電阻元件之材料者。通常，金屬膜使用低成膜溫度的濺鍍法或電漿CVD法，亦可獲得高品質之膜。因此，形成鋁或銅之配線之後亦可形成電阻元件，可以提供寄生容量少、高頻特性佳的電阻元件。例如於特開昭56－64405號 公報(專利文獻2)揭示使用金屬膜之電阻元件形成方法。
專利文獻1：特開昭54－83786號公報專利文獻2：特開昭56－64405號公報
但是，多晶矽膜構成之電阻元件存在以下說明之各種技術課題。
電阻元件之材料、亦即多晶矽膜，通常以成膜時之溫度約為700℃之低壓CVD法被形成，因此在形成金屬膜(例如鋁或銅)構成之配線之前需要形成電阻元件。因此，相較於金屬膜構成之配線而將電阻元件形成於更接近基板之位置，於基板與電阻元件之間會產生寄生容量，高頻特性劣化之問題存在。
金屬膜構成之電阻元件存在以下說明之各種技術課題。
金屬膜構成之電阻元件，可於形成金屬膜構成之配線之後被形成，可減少電阻元件之寄生容量。又，例如具有正TCR(Temperature Coefficient of Resistance，電子溫度係數)的鉭膜及具有負TCR的氮化鉭膜積層而成的電阻元件中，可以設定TCR使幾乎成為0。但是，金屬膜構成之電阻元件，其電阻值會對應於其後之配線工程之熱履歷而變動，此為其課題。具體言之為，形成電阻元件之後形成配線時，電阻元件之電阻值會增加，其電阻值隨配線 層數之增加而越增加，因此處理具有多層配線之類比信號的積體電路中，將導致類比特性之顯著劣化。依據本發明人進行電阻值增加之電阻元件構造之觀察及組成分係發現，電阻元件之上面及下面端部被氧化而形成氧化鉭膜，配線層數越多該氧化鉭膜之厚度越增加。該氧化鉭膜可考慮為，形成配線時，覆蓋電阻元件周圍的層間絕緣層所含有之氧或水分和構成電阻元件之鉭膜或氮化鉭膜反應而被形成。因此，金屬膜構成之電阻元件之中，雖可減低寄生容量，其後之熱處理將增大其電阻值，導致無法獲得期望之電阻值的問題。
本發明目的在於提供一種可獲得半導體裝置之技術，該半導體裝置具有低寄生容量、而且熱處理引起之電阻值變動少的電阻元件。
本發明目的及特徵可由本說明書之記載及圖面加以理解。
本發明之代表性概要簡單說明如下。
本發明之半導體裝置，係在基板主面上具有以氮及鉭為主要構成元素的電阻元件，電阻元件之5~10nm之厚度之上部區域，係含有30原子%以上之氮濃度，以非晶質相及TaN結晶相為主構成相者。
本發明之半導體裝置之製造方法，具有以下步驟：在基板主面上形成第1配線的步驟；在上述基板主面上形成 覆蓋上述第1配線之層間絕緣膜的步驟；以鉭為靶材料，藉由使用含氮氣體的混合氣體之濺鍍法，在上述層間絕緣膜上使用第1混合氣體形成第1電阻層之後，在第1電阻層上，使用氮氣體比率高於上述第1混合氣體的第2混合氣體形成第2電阻層，形成由：含有第1氮濃度之上述第1電阻層，及含有第2氮濃度之上述第2電阻層所構成之、以氮及鉭為主要構成元素之電阻層的步驟；及加工上述電阻層而形成電阻元件的步驟。
本發明之半導體裝置之製造方法，係具有以下步驟：在基板主面上形成第1配線的步驟；在上述基板主面上形成覆蓋上述第1配線之層間絕緣膜的步驟；以鉭為靶材料，使用含氮氣體的混合氣體之濺鍍法，在上述層間絕緣膜上形成含第1氮濃度的第1電阻層的步驟；使上述第1電阻層表面暴露於含氮原子之環境中，於上述第1電阻層之上部區域導入氮原子，形成含有第2氮濃度之第2電阻層，上述第2氮濃度高於上述第1氮濃度，形成由上述第1電阻層及上述第2電阻層所構成之以氮及鉭為主要構成元素之電阻層的步驟；及加工上述電阻層而形成電阻元件的步驟。
 (實施發明之最佳形態)
本實施形態中，為求簡便在有必要時分割為多數區段或實施形態加以說明，但除特別明示以外，彼等並非無關 係者，而是一方為具有另一方之一部分或全部之變形例、詳細、補充說明等之關係。
又，本實施形態中，言及要素之數等(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定為特定數以外，並非限定為該特定數，可為該特定數以上或以下。另外，本實施形態中，其構成要素(包含要素步驟等)，除特別明示以及原理上明確為必須以外，並非限定為必須者。同樣，本實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示以及原理上明確非為此以外，實際上包含近似或類似該形狀等，關於此點，針對上述數值及範圍亦同樣。
又，本實施形態中，言及晶圓時，主要雖設為單晶矽晶圓，但並非僅為其，亦可為將SOI(Silicon On Insulator)晶圓、積體電路形成於其上用的絕緣膜基板等，其形狀並非僅為圓形或大略圓形，亦包含正方形或長方形等。
又，本實施形態說明之全圖中，具有同一功能者原則上附加同一符號並省略重複說明。以下依據圖面說明本發明實施形態。
(第1實施形態)
使用圖1~11依據步驟順序說明本發明第1實施形態之電阻元件形成方法之一例。圖1、2為電阻元件製造方法之重要部分斷面圖。圖3為形成電阻層時之濺鍍序列之 分布圖。圖4為藉由反應性直流濺鍍法形成的氮化鉭膜之電阻率或電阻溫度係數和氮流量相關性之分布圖。圖5－8為電阻元件製造方法之重要部分斷面圖。圖9為電阻元件平面佈局圖。圖10為電阻元件之電阻變化率與第2電阻層厚度間之關係分布圖。圖11為變化氮流量，藉由濺鍍法形成的氮化鉭膜之X線回折圖案之解析圖。
首先，如圖1所示，在形成有半導體元件(未圖式)之基板1之主面上，形成氧化矽膜構成之第1層間絕緣膜2。該氧化矽膜，例如藉由電漿CVD法形成，其厚度為例如1μm。之後，藉由濺鍍法依序形成氮化鈦膜3d、鋁合金膜3及氮化鈦膜3u之後，藉由微影成像技術法及乾蝕刻法加工彼等積層膜，形成氮化鈦膜3d、3u及鋁合金膜3構成之第1配線M1。氮化鈦膜3d、3u之厚度為例如50nm，鋁合金膜3之厚度為例如40nm。之後，在基板1之主面上，藉由例如電漿CVD法形成覆蓋第1配線M1之例如厚度1.5μm之氧化矽膜之後，藉由CMP(Chemical Mechanical Polishing)法研磨而形成氧化矽膜構成之第2層間絕緣膜4。
之後，如圖2所示，以鉭為濺鍍靶材料，使用Ar與氮之混合氣體作為濺鍍氣體，藉由反應性直流濺鍍法，依序形成以氮及鉭為主要構成元素之、所謂氮化鉭膜構成的第1電阻層5a及第2電阻層5b。第1電阻層5a及第2電阻層5b雖於同一成膜室連續形成，但如後述說明，形成條件互異。構成第1電阻層5a的氮化鉭膜之厚度為例如 20nm，構成第2電阻層5b的氮化鉭膜之厚度為例如5nm。之後，使用氨與甲矽烷藉由例如電漿CVD法形成氮化矽膜構成之第1絕緣膜6a。第1絕緣膜6a之厚度為例如100nm。之後，藉由微影成像技術法在第1絕緣膜6a上之所要區域，形成感光性有機膜構成之第1阻劑圖案7。
圖3為形成第1及第2電阻層5a、5b時之濺鍍序列之一例。圖3之縱軸為Ar或氮之流量，橫軸為製程時間。濺鍍中之Ar流量為一定、例如固定於30sccm(1 sccm為標準狀態中每分鐘1cc之流量)。首先，設定濺鍍中之氮流量為例如20sccm、保持17秒而形成第1電阻層5a。之後，設定氮流量為例如100sccm、保持5秒而形成第2電阻層5b。靶之投入電力設為例如12KW(千瓦)之一定值。
本實施形態中，第1及第2電阻層5a、5b之形成條件，形成第1電阻層5a之氮流量設為20sccm，形成第2電阻層5b之氮流量設為100sccm，其理由使用圖4加以說明。
圖4之縱軸為藉由反應性直流濺鍍法形成的氮化鉭膜之電阻率或電阻溫度係數，橫軸為氮流量。Ar氣體之流量為30sccm，投入電力設為例如12KW。如圖4所示，隨氮流量增加，氮化鉭膜之電阻率增加，但電阻溫度係數由正變為負。其中，第1電阻層5a之形成條件採用電阻溫度係數大致成為0之20sccm之氮流量。第2電阻層5b之形成條件，採用電阻溫度係數雖成為－1800ppm/℃，但是 電阻率大幅增大成為2500μ Ω cm之100sccm之氮流量。
之後，如圖5所示，以第1阻劑圖案7為遮罩藉由乾蝕刻加工第1絕緣膜6a，形成非感光性絕緣膜構成之第1硬質遮罩6。除去第1阻劑圖案7之後，以第1硬質遮罩6為遮罩藉由乾蝕刻依序加工第2電阻層5b及第1電阻層5a，形成第1及第2電阻層5a、5b構成之電阻元件R1。
之後，如圖6所示，在基板1之主面上形成氧化矽膜構成之第3層間絕緣膜8。該氧化矽膜，例如藉由電漿CVD法形成，其厚度為例如1μm。之後，藉由微影成像技術法及乾蝕刻法在第3層間絕緣膜8之所要區域，形成第1及第2連接孔9a、9b。此時，使第1配線M1之表面之一部分露出而形成第1連接孔9a，使構成電阻元件R1上部的第2電阻層5b之表面之一部分露出而形成第2連接孔9b。
之後，如圖7所示，在基板1之主面上藉由濺鍍法及CVD法形成金屬膜、例如鎢(W)膜之後，藉由CMP法研磨該金屬膜，於第1連接孔9a內部形成第1栓塞10a，於第2連接孔9b內部形成第2栓塞10b。
之後，如圖8所示，在基板1之主面上，藉由濺鍍法依序形成氮化鈦膜11d、鋁合金膜11及氮化鈦膜11u之後，藉由微影成像技術法及乾蝕刻法加工彼等積層膜，形成氮化鈦膜11d、11u及鋁合金膜11構成之第2配線M2a、M2b。氮化鈦膜11d、11u之厚度為例如50nm，鋁合金膜11之厚度為例如400nm。
圖9為電阻元件之平面佈局圖。上述圖1、2及圖5－8所示斷面圖係表示圖9之A－A’線之斷面。
如圖9所示，在電阻元件R1之一方端部形成，由接觸第2電阻層5b被形成之第2栓塞10b及第2配線M2b構成之引出電極，在電阻元件R1之另一方端部形成，由接觸第2電阻層5b被形成之第3栓塞10c及第2配線M2c構成之引出電極。第3栓塞10c，係和第2栓塞10b同樣被形成之栓塞，第2配線M2c，係和第2配線M2b同樣被形成之配線。又，和電阻元件R1鄰接，配設第1配線M1、第1栓塞10a及第2配線M2a構成之配線。
以下說明依據上述製造方法形成之電阻元件R1之性能。首先，本發明第1實施形態中，設定電阻元件R1之第2電阻層5b之厚度為5nm，說明其效果。
調查本發明第1實施形態之電阻元件R1之第2電阻層5b之厚度變化時之電阻變化率。圖10為電阻元件之電阻變化率與第2電阻層厚度間之關係分布圖。圖中，氮濃度設為一定之氮化鉭膜所構成電阻層所形成之電阻元件(以下稱為習知電阻元件)的電阻變化率以一點虛線表示。於習知電阻元件，進行配線步驟之熱處理時會產生約10%之電阻變化率(電阻增大)。相對於此，本發明第1實施形態之電阻元件，進行配線步驟之熱處理後之電阻變化率係和第2電阻層厚度相關，隨第2電阻層厚度之變厚，其之電阻變化率減少，在5nm以上之厚度可獲得1%以下大略一定之電阻變化率。因此，第2電阻層之厚度至少為 5nm時，電阻變化率可以抑制在適合實用之1%以內之變動幅。
另外，針對習知電阻元件及第2電阻層之厚度為5nm之本發明第1實施形態之電阻元件R1，計算配線步驟中之電阻溫度係數之變化率結果發現，習知電阻元件之電阻溫度係數由80ppm/℃增加至110ppm/℃，相對於此，本發明第1實施形態之電阻元件R1之電阻溫度係數僅由20ppm/℃微小增加至22ppm/℃。
另外，針對構成本發明第1實施形態之電阻元件R1之第1及第2電阻層5a、5b的氮化鉭膜組成，使用具有能量分散型螢光X線分析(Energy Dispersive X－ray Fluorescence Analysis：EDX)功能的透過型電子顯微鏡(Transmission Electron Microscope：TEM)進行調查結果發現，構成第1電阻層5a之氮化鉭膜之氮濃度小於30原子%(代表性之氮濃度為20原子%)，對於膜厚方向顯示大略一定之組成。另外，構成2電阻層5b之氮化鉭膜之氮濃度為30原子%以上(代表性之氮濃度為30原子%)，對於膜厚方向顯示大略一定之組成。
另外，針對構成本發明第1實施形態之電阻元件R1之第1及第2電阻層5a、5b的氮化鉭膜之結晶構造，使用TEM進行調查結果發現，構成第1電阻層5a之氮化鉭膜係以Ta2 N結晶相為主構成相，構成2電阻層5b之氮化鉭膜，係以非晶質相與TaN結晶相構成之混合相設為主構成相。
此種氮流量之差異引起之氮化鉭膜之結晶構造差異，可由氮化鉭單層膜之X線回折測定結果而獲得。圖11為變化氮流量，藉由濺鍍法形成的氮化鉭膜之X線回折測定結果。如圖11所示，觀察之回折峰值受到氮流量之影響。氮流量為20sccm時Ta2 N之回折峰值變強，氮流量為60sccm時TaN之回折峰值變強，由此可知，隨氮流量之增加而由Ta2 N變化為TaN。
本發明第1實施形態之中，記載由第1及第2電阻層5a、5b的2層電阻層構成之電阻元件R1。但是，第1電阻層5a及2電阻層5b於同一成膜室連續被形成，因此，即使氮流量由20sccm切換為60sccm，實際上兩者之界面並未明確被分隔，於該界面在約2nm之厚度範圍存在氮濃度之斜度。因此可將第1電阻層5a及2電阻層5b視為具有不同氮濃度之2個區域的1層電阻層。此情況下，位於基板1相反側的2電阻層5b，係相當於電阻元件R1之氮濃度設為30原子%以上、厚度設為5nm的上部區域。
如上述說明，依據本發明第1實施形態，以氮及鉭為主要構成元素之氮化鉭膜作為電阻元件之材料，可於金屬膜構成之配線上層形成電阻元件R1，和配線相較可以更遠離基板1而將電阻元件R1加以配置，可縮小基板1與電阻元件R1之間的寄生容量。另外，藉由濺鍍法形成氮化鉭膜時，藉由增加濺鍍氣體含有之氮氣體比率，如此則，可將電阻元件R1之上部區域(2電阻層5b)之氮化鉭膜中之氮濃度，設為例如較高的30原子%以上。另外，藉 由該區域之氮化鉭膜設為非晶質與TaN結晶之混合相，則即使供給配線步驟之熱負荷情況下，電阻元件R1之電阻變動率亦可抑制在小於1%。
又，本發明第1實施形態中，第1電阻層5a，係使用Ar流量30sccm、氮流量20sccm、靶之電力為12KW之反應性直流濺鍍法所形成的氮化鉭膜，但是不限定於此。如圖4所示，只要能獲得小的電阻溫度係數，可以任意調整Ar流量、氮流量及靶之電壓。另外，本發明第1實施形態中雖使用直流濺鍍法，但亦可使用高頻(RF)濺鍍法。
又，本發明第1實施形態中，2電阻層5b，係使用Ar流量30sccm、氮流量100sccm、靶之電力為12KW之反應性直流濺鍍法所形成的氮化鉭膜，但是不限定於此。如圖4所示，只要能獲得大的電阻率(例如構成第1電阻層5a之氮化鉭膜之電阻率之約10倍)，則可以任意調整Ar流量、氮流量及靶之電壓。另外，本發明第1實施形態中雖使用直流濺鍍法，但亦可使用高頻(RF)濺鍍法。
又，本發明第1實施形態中，第1及第2電阻層5a、5b係於同一成膜室維持靶電力狀態下被形成，但並不限定於此，第1電阻層5a及2電阻層5b可於不同成膜室被形成，另外，膜形成中暫時停止濺鍍放電亦可。
又，本發明第1實施形態中，第1電阻層5a係使用厚度20nm的氮化鉭膜，2電阻層5b係使用厚度5nm的氮化鉭膜，但是第1及第2電阻層5a、5b之厚度不限定於此。第1電阻層5a之厚度，可由電路設計上必要之電阻 層之薄片(sheet)電阻與氮化鉭膜之電阻率來決定，2電阻層5b之厚度，可由容許之電阻變化率來決定。如圖10所示，2電阻層5b使用厚度5nm的氮化鉭膜(於氮流量100sccm進行成膜)，如此則，電阻變化率可抑制於1%以內，但對於電阻變化要求較緩和時，2電阻層5b之厚度可使用較薄之小於5nm。另外，高溫、長時間之熱處理被進行時，或欲獲得對於電阻變化之充分之餘裕度時，2電阻層5b之厚度可使用較厚之5nm以上。但是，於氮流量100sccm進行成膜之氮化鉭膜，其之電阻率較高，隨氮化鉭膜之厚度變厚，第2栓塞10b與2電阻層5b之間的連接電阻亦變高，因此可考慮例如5~10nm為適當之範圍。
又，本發明第1實施形態中，如圖9所示，第2配線M2b、第2栓塞10b、第1及第2電阻層5a、5b、第3栓塞10c、第2配線M2c係配置於同一方向，但不限定於此，第1及第2電阻層5a、5b之形狀，第2栓塞10b、第3栓塞10c之位置、數量，第2配線M2b、M2c之形狀、引出方向等，可依必要而變更。
又，本發明第1實施形態中，第1硬質遮罩6係使用電漿CVD法形成之厚度100nm之氮化矽膜，但膜厚及材料不限定於此，只要是非導電性、高抗蝕刻性、成膜步驟可以整合於配線步驟，則可使用其他材料。例如可使用碳化矽膜、含氮碳化矽膜、氮化鋁膜等。又，第1硬質遮罩6之厚度，可依2電阻層5b之厚度或蝕刻時之選擇比而變更。
又，本發明第1實施形態中，第1配線M1及第2配線M2a、M2b、M2c，係使用作為阻障金屬功能而將氮化鈦膜3d、3u、11d、11u形成於上下層的鋁合金膜3、11，但不限定於此，亦可取代鋁合金膜3、11，改用鎢膜。另外，亦可取代氮化鈦膜3d、3u、11d、11u改用以鉭膜、鎢膜及其氮化物為主成份之金屬膜。信賴性之餘裕度存在時，亦可利用不使用阻障金屬的配線構造。
又，本發明第1實施形態中，第1及第2栓塞10a、10b，係將以CVD法形成之鎢膜填埋於第1及第2連接孔9a、9b，藉由CMP法進行研磨而形成，但亦可使用其他方法。
(第2實施形態)
本發明第1實施形態之電阻元件R2，係和本發明第1實施形態之電阻元件R1同樣，由氮化鉭膜構成。但是，於電阻元件R2，氮化鉭膜含有之氮濃度，係和本發明第1實施形態之電阻元件R1不同，位於基板相反側之上部區域及位於基板側之下部區域之氮濃度，係高於中部區域的電阻元件。以下參照圖12之電阻元件R2之重要部分斷面圖說明本發明第2實施形態之電阻元件R2。又，構成電阻元件R2之氮化鉭膜以外之構造及製程，均和上述本發明第1實施形態同樣，因此省略其說明。
構成本發明第2實施形態之電阻元件R2之氮化鉭膜，係以鉭為濺鍍靶材料，使用Ar與氮之混合氣體作為濺 鍍氣體，藉由反應性直流濺鍍法，依序形成氮化鉭膜所構成的第3電阻層5c(相當於上述下部區域)，氮化鉭膜所構成的第1電阻層5a(相當於上述中部區域)，及氮化鉭膜所構成的第2電阻層5b(相當於上述上部區域)。構成第1電阻層5a的氮化鉭膜之厚度為例如20nm，構成位於上層之第2電阻層5b及位於下層之第3電阻層5c的氮化鉭膜之厚度為例如5nm。
形成第3、第1及第2電阻層5c、5a、5b時之濺鍍序列如下。首先，固定濺鍍中之Ar流量為例如30sccm、設定氮流量為例如100sccm、保持5秒而形成第3電阻層5c，設定氮流量為例如20sccm、保持17秒而形成第1電阻層5a。之後，設定氮流量為例如100sccm、保持5秒而形成第2電阻層5b。靶之投入電力設為例如12KW之一定值。
於上述形成之電阻元件R2，於上部區域及下部區域被形成氮濃度為30原子%以上、以非晶質相與TaN結晶相構成之混合相為主構成相的氮化鉭膜，因此，除上述本發明第1實施形態之效果以外，可獲得以下效果，亦即，即使電阻元件R2正下方之第2層間絕緣膜4之透溼性高、電阻元件R2之下面有可能容易氧化之情況下，電阻元件R2之氧化引起之電阻變動可以被抑制。
(第3實施形態)
本發明第3實施形態之電阻元件R3，係和本發明第1 實施形態之電阻元件R1同樣，由氮化鉭膜構成。但是，於電阻元件R3，沈積於第2層間絕緣膜4上的第1及第2電阻層5a、5b之加工方法，係和本發明第1實施形態之加工方法不同，不使用第1硬質遮罩6，以第1阻劑圖案7為遮罩而加工第1及第2電阻層5a、5b。以下參照圖13之電阻元件R3之重要部分斷面圖說明本發明第3實施形態之電阻元件R3之製造方法。又，構成電阻元件R3之氮化鉭膜以外之構造及製程，均和上述本發明第1實施形態同樣，因此省略其說明。
首先，和上述本發明第1實施形態同樣，於第2層間絕緣膜4上依序沈積第2電阻層5b及第1電阻層5a。之後，使用微影成像技術法於第2電阻層5b上之所要區域，形成感光性有機膜構成之第1阻劑圖案7，以第1阻劑圖案7為遮罩藉由乾蝕刻依序加工第2電阻層5b及第1電阻層5a，形成第1及第2電阻層5a、5b所構成之電阻元件R3。
於上述形成之電阻元件R3，可獲得和上述本發明第1實施形態同樣效果。另外，加工第1及第2電阻層5a、5b時，不使用上述本發明第1實施形態使用之第1硬質遮罩6，而以第1阻劑圖案7為遮罩進行加工，因此可以減少步驟數，微細加工時尺寸容易控制。除去第1阻劑圖案7時，環境中含有之氧化性氣體會使第1阻劑圖案7正下方之2電阻層5b之表面被氧化約數nm，但是和第1電阻層5a比較，2電阻層5b原本為高電阻，因此除去第1阻劑 圖案7時氧化引起之電阻變動可以被抑制。
(第4實施形態)
本發明第4實施形態之電阻元件R4，係和本發明第1實施形態之電阻元件R1同樣，由氮化鉭膜構成。但是，於電阻元件R4，引出電極係和本發明第1實施形態之引出電極不同，係於電阻元件R4之下面設置引出電極。以下參照圖14~18之電阻元件R4之重要部分斷面圖說明本發明第4實施形態之電阻元件R4之製造方法。
首先，如圖14所示，和本發明第1實施形態同樣，在基板1之主面上，形成氧化矽膜構成之第1層間絕緣膜2，形成氮化鈦膜3d、3u及鋁合金膜3構成之第1配線M1a、M1b。之後，形成覆蓋第1配線M1a、M1b之氧化矽膜所構成之第2層間絕緣膜4。
之後，藉由微影成像技術法及乾蝕刻法加工第2層間絕緣膜4，使第1配線M1b之表面之一部分露出而形成第4連接孔41。之後，在基板1之主面上藉由濺鍍法及CVD法形成金屬膜、例如鎢(W)膜之後，藉由CMP法研磨該金屬膜，於第4連接孔41內部形成第4栓塞42。
之後，如圖15所示，和本發明第1實施形態同樣，依序形成由氮化鉭膜構成之第1電阻層5a及氮化鉭膜構成之第2電阻層5b，形成由氮化鉭膜構成之第1絕緣膜6a。之後，以使用微影成像技術法形成之第1阻劑圖案7為遮罩，藉由乾蝕刻加工第1絕緣膜6a，形成第1硬質遮 罩6。之後，除去第1阻劑圖案7之後，以第1硬質遮罩6為遮罩藉由乾蝕刻依序加工第2電阻層5b及第1電阻層5a，形成第1及第2電阻層5a、5b所構成之電阻元件R4。
之後，如圖16所示，在基板1之主面上，形成氧化矽膜構成之第3層間絕緣膜8之後，藉由微影成像技術法及乾蝕刻法加工第3層間絕緣膜8，使第1配線M1a之表面之一部分露出而形成第5連接孔43。
之後，如圖17所示，在基板1之主面上，藉由濺鍍法及CVD法形成金屬膜、例如鎢(W)膜之後，藉由CMP法研磨該金屬膜，於第5連接孔43內部形成第5栓塞44。
之後，如圖18所示，在基板1之主面上，藉由濺鍍法依序形成氮化鈦膜11d、鋁合金膜11及氮化鈦膜11u之後，藉由微影成像技術法及乾蝕刻法加工彼等積層膜，形成和第5栓塞44連接之第2配線M2a。
圖19為電阻元件R4之平面佈局圖。上述圖14－18所示斷面圖係表示圖19之A－A’線之斷面。
如圖19所示，在電阻元件R4之一方端部形成，由接觸第1電阻層5a被形成之第4栓塞42及第1配線M1b所構成之引出電極，在電阻元件R4之另一方端部形成，由接觸第1電阻層5a被形成之第6栓塞45及第1配線M1c所構成之引出電極。第6栓塞45，係和第4栓塞42同樣被形成之栓塞，第1配線M1c，係和第1配線M1b同樣被 形成之配線。又，和電阻元件R4鄰接，配設第1配線M1a、第5栓塞44及第2配線M2a構成之配線。
又，和本發明第3實施形態同樣，加工第1及第2電阻層5a、5b時，可以不使用第1硬質遮罩6，改用第1阻劑圖案7為遮罩進行加工。
於上述形成之電阻元件R4，可獲得和本發明第1實施形態之電阻元件R1同樣效果。另外，將電阻元件R4之引出電極設於電阻元件R4之下面，基板1與電阻元件R4之間的距離相對變長，電阻元件R4之寄生容量，相較於本發明第1實施形態之電阻元件R1變為更小，高頻特性極佳。
(第5實施形態)
本發明第5實施形態之電阻元件R5，係和本發明第1實施形態之電阻元件R1同樣，由氮化鉭膜構成，但是，第1配線M1及第2配線M2a、M2b之形成方法，係和本發明第1實施形態之形成方法不同，第1配線M1及第2配線M2a、M2b係使用鑲嵌法形成。以下參照圖20~22之電阻元件R5之重要部分斷面圖說明本發明第5實施形態之電阻元件R5之製造方法。
首先，如圖20所示，和上述本發明第1實施形態同樣，在基板1之主面上，形成氧化矽膜構成之第1層間絕緣膜2之後，使用鑲嵌法形成第1配線M1。第1配線M1由例如以下製程形成。首先，在第1層間絕緣膜2之特定 區域，形成例如500nm深之配線溝51。之後，在基板1之主面上，藉由濺鍍法形成例如50nm厚度之氮化鉭膜及100nm厚度之銅膜之後，使用以硫酸銅溶液為主成份之溶液，藉由電解電鍍法沈積例如600nm厚度之銅膜之後，藉由CMP法研磨銅膜及氮化鉭膜，於配線溝51內部填埋銅膜及氮化鉭膜，形成第1配線M1。
之後，在基板1之主面上，藉由電漿CVD法形成氮化矽膜52及氧化矽膜構成之第2層間絕緣膜4。氮化矽膜52，係作為之後形成連接於第1配線M1之連接孔時之阻蝕膜功能。
之後，如圖21所示，和本發明第1實施形態同樣，依序形成由氮化鉭膜構成之第1電阻層5a及氮化鉭膜構成之第2電阻層5b，形成由氮化鉭膜構成之第1絕緣膜6a。之後，以使用微影成像技術法形成之第1阻劑圖案7為遮罩，藉由乾蝕刻加工第1絕緣膜6a，形成第1硬質遮罩6。之後，除去第1阻劑圖案7之後，以第1硬質遮罩6為遮罩，藉由乾蝕刻依序加工第2電阻層5b及第1電阻層5a，形成第1及第2電阻層5a、5b所構成之電阻元件R4。
之後，如圖22所示，在基板1之主面上，形成氧化矽膜構成之第3層間絕緣膜8。氧化矽膜，藉由例如電漿CVD法形成，其厚度為1.5μm。之後，藉由鑲嵌法形成第2配線M2a、M2b。第2配線M2a、M2b係由例如以下製程形成。首先，藉由微影成像技術法在第3層間絕緣膜8 上形成配線溝加工用阻劑圖案之後，以配線溝加工用阻劑圖案為遮罩，藉由乾蝕刻在第3層間絕緣膜8之特定區域形成例如500nm深之配線溝53。之後，除去配線溝加工用阻劑圖案，藉由微影成像技術法在第3層間絕緣膜8上，形成連接孔加工用阻劑圖案之後，以連接孔加工用阻劑圖案為遮罩，藉由乾蝕刻在第2及第3層間絕緣膜4、8形成連接於第1配線M1或2電阻層5b的連接孔54。其中，第1硬質遮罩6及氮化矽膜52作為阻蝕膜功能。之後，除去連接孔54底部之第1硬質遮罩6及氮化矽膜52。
之後，在基板1之主面上，藉由濺鍍法形成例如50nm厚度之氮化鉭膜及100nm厚度之銅膜之後，使用以硫酸銅溶液為主成份之溶液，藉由電解電鍍法沈積例如600nm厚度之銅膜之後，藉由CMP法研磨銅膜及氮化鉭膜，於配線溝53及連接孔54之內部填埋銅膜及氮化鉭膜，形成第2配線M2a、M2b。
又，和本發明第2實施形態同樣，亦可於上述形成之電阻元件R5之上部區域及下部區域，形成氮濃度為30原子%以上、以非晶質相與TaN結晶相構成之混合相為主構成相的氮化鉭膜。又，和本發明第3實施形態同樣，加工第1及第2電阻層5a、5b時，不使用第1硬質遮罩6，改用第1阻劑圖案7為遮罩亦可。
於上述形成之電阻元件R5，可獲得和上述本發明第1實施形態同樣之效果。另外，第1配線M1及第2配線 M2a、M2b之配線材料使用銅，可減小第1配線M1及第2配線M2a、M2b之寄生電阻，電阻元件R5之寄生成份，相較於本發明第1實施形態之電阻元件R1變為更小，高頻特性更佳。
(第6實施形態)
本發明第6實施形態之電阻元件R6，係和本發明第1實施形態之電阻元件R1同樣，由氮化鉭膜構成，但是，對電阻元件R6上部區域之氮氣體之導入方法，係和本發明第1實施形態之導入方法不同。以下參照圖23~24之電阻元件R6之重要部分斷面圖說明本發明第6實施形態之電阻元件R6之製造方法。又，構成電阻元件R3之氮化鉭膜以外之構造及製程，均和上述本發明第1實施形態同樣，因此省略其說明。
首先，和上述本發明第1實施形態同樣，於第2層間絕緣膜4上沈積第1電阻層5a。之後，使用感應耦合型電漿(ICP：Inductively Coupled Plasma)法，於第1電阻層5a之表面形成電漿氮化層61。於ICP腔室內導入含有氨之混合氣體進行第1電阻層5a之表面之電漿氮化，而形成氮濃度設為30原子%以上之非晶質之電漿氮化層61。電漿氮化層61之厚度設為例如10nm。又，位於電漿氮化層61之下，構成第1電阻層5a的氮化矽膜之氮濃度為22原子%，結晶相為Ta2 N結晶相。對藉由感應耦合型電漿法形成之構成第1電阻層5a的氮化矽膜之氮氣體及結 晶相之影響未被發現。
之後，如圖24所示，和本發明第1實施形態同樣，於電漿氮化層61上形成第1絕緣膜6a，以第1阻劑圖案7為遮罩加工第1絕緣膜6a，形成第1硬質遮罩6。除去第1阻劑圖案7之後，以第1硬質遮罩6為遮罩藉由乾蝕刻依序加工電漿氮化層61及第1電阻層5a，形成電漿氮化層61及第1電阻層5a構成之電阻元件R6。
又，使用氨氣體進行氮化鉭膜之上部區域之電漿氮化，但使用之氣體或氮化方法不限定於此，只要在含有氮原子環境中暴露第1電阻層5a之表面，於第1電阻層5a之上部區域導入氮氣體即可。例如可使用原子狀氮(氮自由基)。又，氮化之厚度不限定於10nm，可依要求之電阻變化率等加以適當調整。
於上述形成之電阻元件R6，可獲得和本發明第1實施形態之電阻元件R1同樣效果。另外，藉由氮化鉭膜之電漿氮化，可以容易形成氮濃度為30原子%以上、具有非晶質上部區域的電阻元件R6。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
(產業上可利用性)
本發明適用於在半導體裝置包含之基板主面上形成的金屬膜所構成之電阻元件。
(發明效果)
本發明之代表性效果簡單說明如下。
可獲得以氮及鉭為主要構成元素，即使產生配線步驟之熱負荷亦可將電阻變動率抑制在小於1%的電阻元件，因此可實現具有低寄生容量、而且熱處理引起之電阻值變動小的電阻元件之半導體裝置。
1‧‧‧基板
2‧‧‧第1層間絕緣膜
3‧‧‧鋁合金膜
3d、3u‧‧‧氮化鈦膜
4‧‧‧第2層間絕緣膜
5a‧‧‧第1電阻層
5b‧‧‧第2電阻層
5c‧‧‧第3電阻層
6‧‧‧第1硬質遮罩
6a‧‧‧第1絕緣膜
7‧‧‧第1阻劑圖案
8‧‧‧第3層間絕緣膜
9a‧‧‧第1連接孔
9b‧‧‧第2連接孔
10a‧‧‧第1栓塞
10b‧‧‧第2栓塞
10c‧‧‧第3栓塞
11‧‧‧鋁合金膜
11d、11u‧‧‧氮化鈦膜
41‧‧‧第4連接孔
42‧‧‧第4栓塞
43‧‧‧第5連接孔
44‧‧‧第5栓塞
45‧‧‧第6栓塞
51、53‧‧‧配線溝
52‧‧‧氮化矽膜
54‧‧‧連接孔
61‧‧‧電漿氮化層
M1、M1a、M1b、M1c‧‧‧第1配線
M2a、M2b、M2c‧‧‧第2配線
R1~R6‧‧‧電阻元件
圖1為本發明第1實施形態之電阻元件製造方法之重要部分斷面圖。
圖2為接續圖1之電阻元件製造步驟中之和圖1相同位置之重要部分斷面圖。
圖3為本發明第1實施形態之形成電阻層時之濺鍍序列之分布圖。
圖4為本發明第1實施形態之藉由反應性直流濺鍍法形成的氮化鉭膜之電阻率或電阻溫度係數和氮流量相關性之分布圖。
圖5為接續圖2之電阻元件製造步驟中之和圖1相同位置之重要部分斷面圖。
圖6為接續圖5之電阻元件製造步驟中之和圖1相同位置之重要部分斷面圖。
圖7為接續圖6之電阻元件製造步驟中之和圖1相同位置之重要部分斷面圖。
圖8為接續圖7之電阻元件製造步驟中之和圖1相同 位置之重要部分斷面圖。
圖9為本發明第1實施形態之電阻元件平面佈局圖。
圖10為本發明第1實施形態之電阻元件之電阻變化率與第2電阻層厚度間之關係之圖。
圖11為本發明第1實施形態之變化氮流量，藉由濺鍍法形成的氮化鉭膜之X線回折圖案之解析圖。
圖12為本發明第2實施形態之電阻元件製造方法之重要部分斷面圖。
圖13為本發明第3實施形態之電阻元件製造方法之重要部分斷面圖。
圖14為本發明第4實施形態之電阻元件製造方法之重要部分斷面圖。
圖15為接續圖14之電阻元件製造步驟中之和圖14相同位置之重要部分斷面圖。
圖16為接續圖15之電阻元件製造步驟中之和圖14相同位置之重要部分斷面圖。
圖17為接續圖16之電阻元件製造步驟中之和圖14相同位置之重要部分斷面圖。
圖18為接續圖17之電阻元件製造步驟中之和圖14相同位置之重要部分斷面圖。
圖19為本發明第4實施形態之電阻元件平面佈局圖。
圖20為本發明第5實施形態之電阻元件製造方法之重要部分斷面圖。
圖21為接續圖20之電阻元件製造步驟中之和圖20相同位置之重要部分斷面圖。
圖22為接續圖21之電阻元件製造步驟中之和圖20相同位置之重要部分斷面圖。
圖23為本發明第6實施形態之電阻元件製造方法之重要部分斷面圖。
圖24為接續圖23之電阻元件製造步驟中之和圖23相同位置之重要部分斷面圖。
1‧‧‧基板
2‧‧‧第1層間絕緣膜
3‧‧‧鋁合金膜
3d、3u‧‧‧氮化鈦膜
4‧‧‧第2層間絕緣膜
5a‧‧‧第1電阻層
5b‧‧‧第2電阻層
6‧‧‧第1硬質遮罩
8‧‧‧第3層間絕緣膜
9a‧‧‧第1連接孔
9b‧‧‧第2連接孔
10a‧‧‧第1栓塞
10b‧‧‧第2栓塞
11‧‧‧鋁合金膜
11d、11u‧‧‧氮化鈦膜
M1‧‧‧第1配線
M2a、M2b‧‧‧第2配線
R1‧‧‧電阻元件

Claims (20)

  1. 一種半導體裝置，係在基板主面上具有以氮及鉭為主要構成元素的電阻元件者；其特徵為：上述電阻元件之位於上述基板相反側的上部區域之氮濃度為30原子%以上；上述電阻元件之上述上部區域之厚度為5~10nm。
  2. 如申請專利範圍第1項之半導體裝置，其中在上述電阻元件之上述上部區域以外，包含氮濃度小於30%原子的區域。
  3. 如申請專利範圍第1項之半導體裝置，其中在上述電阻元件之上述上部區域，係以非晶質相與TaN結晶相、或非晶質相為主構成相。
  4. 如申請專利範圍第1項之半導體裝置，其中藉由上述電阻元件之下面2處連接之栓塞，及較上述電阻元件更位於下層、分別連接於上述栓塞的配線，而構成上述電阻元件之引出電極。
  5. 如申請專利範圍第1項之半導體裝置，其中上述電阻元件之位於上述基板側的下部區域之氮濃度為30原子%以上。
  6. 如申請專利範圍第5項之半導體裝置，其中上述電阻元件之上述下部區域之厚度為5~10nm。
  7. 如申請專利範圍第5項之半導體裝置，其中在上述電阻元件之上述上部及下部區域以外，包含氮濃度小於30原子%的區域。
  8. 如申請專利範圍第5項之半導體裝置，其中在上述電阻元件之上述下部區域，係以非晶質相與TaN結晶相為主構成相。
  9. 如申請專利範圍第5項之半導體裝置，其中藉由上述電阻元件之下面2處連接之栓塞，及較上述電阻元件更位於下層、分別連接於上述栓塞的配線，而構成上述電阻元件之引出電極。
  10. 一種半導體裝置之製造方法，具有以下步驟：(a)在基板主面上形成第1配線的步驟；(b)在上述基板主面上形成覆蓋上述第1配線之層間絕緣膜的步驟；(c)以鉭為靶材料，藉由使用含氮氣體的混合氣體之濺鍍法，在上述層間絕緣膜上形成以氮及鉭為主要構成元素之電阻層的步驟；及(d)加工上述電阻層而形成電阻元件的步驟；其特徵為：在上述(c)步驟，係使用第1混合氣體形成第1電阻層之後，使用氮氣體比率高於上述第1混合氣體的第2混合氣體形成第2電阻層，形成：由含有第1氮濃度之上述第1電阻層，及含有第2氮濃度之上述第2電阻層所構成之上述電阻層，上述第2氮濃度之氮濃度高於上述第1氮濃度。
  11. 一種半導體裝置之製造方法，其特徵為具有以下步驟： (a)在基板主面上形成第1配線的步驟；(b)在上述基板主面上形成覆蓋上述第1配線之層間絕緣膜的步驟；(c)以鉭為靶材料，藉由使用含氮氣體的混合氣體之濺鍍法，在上述層間絕緣膜上形成以氮及鉭為主要構成元素之含第1氮濃度的第1電阻層的步驟；(d)使上述第1電阻層表面暴露於含氮原子之環境中，於上述第1電阻層之上部區域導入氮原子，形成含有第2氮濃度之第2電阻層，上述第2氮濃度之氮濃度高於上述第1氮濃度，形成由上述第1電阻層及上述第2電阻層所構成之電阻層的步驟；及(e)加工上述電阻層而形成電阻元件的步驟。
  12. 如申請專利範圍第10項之半導體裝置之製造方法，其中上述第2電阻層之厚度為5~10nm。
  13. 如申請專利範圍第10項之半導體裝置之製造方法，其中上述第2電阻層之氮濃度為30原子%以上，上述第1電阻層之氮濃度小於30原子%。
  14. 如申請專利範圍第10項之半導體裝置之製造方法，其中上述第2電阻層係以非晶質相與TaN結晶相為主構成相，上述第1電阻層係以Ta2 N結晶相為主構成相。
  15. 如申請專利範圍第11項之半導體裝置之製造方 法，其中上述第2電阻層係以非晶質相為主構成相，上述第1電阻層係以Ta2 N結晶相為主構成相。
  16. 如申請專利範圍第10項之半導體裝置之製造方法，其中被加工成為所要之圖案，以上述電阻層上形成之感光性有機膜或非感光性絕緣膜為遮罩，藉由蝕刻加工上述電阻層。
  17. 如申請專利範圍第10項之半導體裝置之製造方法，其中另外在上述(c)步驟，係在形成上述第1電阻層之前，使用氮氣體比率高於上述第1混合氣體的第3混合氣體形成第3電阻層，形成：由含有氮濃度高於上述第1氮濃度的第3氮濃度之上述第3電阻層、上述第1電阻層、及上述第2電阻層所構成之上述電阻層。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中上述第3電阻層之厚度為5~10nm。
  19. 如申請專利範圍第17之半導體裝置之製造方法，其中上述第3電阻層之氮濃度為30原子%以上。
  20. 如申請專利範圍第17項之半導體裝置之製造方法，其中上述第3電阻層係以非晶質相與TaN結晶相為主構成相。
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