JP2004266009A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】容量密度の増加を容易に図れるＭＩＭキャパシタを実現すること。
【解決手段】ＭＩＭキャパシタは、下部電極１と、下部電極１の上方に設けられ、タンタルオキサイドまたはニオブオキサイドを主成分とし、中央部に凸部を含む第１の誘電体膜２と、第１の誘電体膜２の凸部の上方に設けられた上部電極３と、下部電極１と第１の誘電体膜２との間に設けられ、第１の誘電体膜２よりも誘電率が小さい第２の誘電体膜４と、上部電極３と第１の誘電体膜２の凸部との間に設けられ、第１の誘電体膜２よりも誘電率が小さい第３の誘電体膜５とを備えている。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタ、特にＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタを含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
通信技術の発達に伴い、近年、多くのパーソナルコンピューター（ＰＣ）や携帯情報機器（ＰＤＡ）がネットワークに接続されて使用されている。今後は、多くの家庭電化製品（ビデオデッキ、冷蔵庫、エアコンなど）も、ネットワークに接続されて使用されることが予測される。
【０００３】
このような多数の機器でネットワークを形成する場合、特に一般家庭内においては、オフィス等で行われている個々の機器間にＬＡＮケーブルを配線してネットワークを構成する方法は適しておらず、無線を利用したワイアレス接続が今後の主流となると考えられる。したがって、今後は殆どのＬＳＩチップにＲＦ通信機能が付加されることが考えられる。
【０００４】
この種のＬＳＩは従来より複数のチップで構成されている。例えば、ＲＦアナログデバイス（ＳｉＧｅ−ＢｉＣＭＯＳなど）のチップとＣＭＯＳロジックデバイスのチップとで構成されている。携帯情報機器等では小型化が重視されているため、上記ＬＳＩはＲＦ混載ＬＳＩによる小型化が求められている。ＲＦ混載ＬＳＩでは、ＲＦアナログデバイスとＣＭＯＳロジックデバイスとがワンチップ化されている。
【０００５】
ＲＦアナログデバイスとＣＭＯＳロジックデバイスとをワンチップ化するためには、両デバイスの製造プロセスの統合を図る必要がある。ＲＦアナログデバイスは、抵抗、インダクタンス、キャパシタなどで構成される。ＣＭＯＳロジックデバイスは、複数のＭＯＳトランジスタから構成される。したがって、ＲＦ混載ＬＳＩを実現するには、例えば、ＣＭＯＳロジックプロセスをベースにして、これにＲＦアナログデバイスのプロセスを統合して、新規なＲＦ−ＣＭＯＳプロセスを開発する必要が生じる。
【０００６】
両プロセスの統合を図るに当たって、最初に問題となるのがＭＩＭキャパシタの構造とそのプロセスである。その理由は、以下の通りである。
【０００７】
ＲＦ混載ＬＳＩ中のＲＦアナログデバイス用のＭＩＭキャパシタの特徴の一つとして、キャパシタ面積が数百平方ミクロンと大きいことがあげられる。そのため、キャパシタ面積の削減、すなわち、単位面積あたりのキャパシタ容量の増加は、チップ面積の削減化および回路のＱ値の増加にとって非常に重要である。
【０００８】
また、ＲＦアナログデバイス用のＭＩＭキャパシタには良好なペア性が要求される。何故なら、ＲＦアナログ回路は、対称的な回路を用いて出力の差分をとる演算回路を含み、該演算回路に対で使用されるキャパシタは容量、応答特性が非常に高い精度で一致していることが必要となるからである。
【０００９】
面積が大きいＭＩＭキャパシタの容量密度を高めるために、従来よりＤＲＡＭのキャパシタで用いられている、電極を３次元化して側面積を大きくするという手法は有効ではない。その理由は、以下の通りである。
【００１０】
ＤＲＡＭのキャパシタは上から見た面積（Ｓ１）が非常に小さいので、電極を３次元化して側面積（Ｓ２）を大きくした場合、Ｓ２／Ｓ１の比が非常に高くなる。そのため、ＤＲＡＭのキャパシタの場合、電極を３次元化することで、容量密度を容易に増加することができる。
【００１１】
一方、ＲＦ混載ＬＳＩに使用されるキャパシタは、ＤＲＡＭのキャパシタに比べて、Ｓ１が非常に大きいので、多少Ｓ２を大きくしても、Ｓ２／Ｓ１の比はさほど大きくならない。単に、電極を柱状に加工して側面積を大きくすることで、Ｓ２／Ｓ１の比を十分に大きくするためには、数十ミクロンの高さの電極が必要になる。しかし、このような高い電極は、非現実的である。
【００１２】
このような高い電極を用いずにＳ２を大きくする方法として、電極の側面に多数の微細な凹凸を形成することが知られている。しかし、このような複雑な形状を有する電極を用いた場合、良好なペア性を有するＭＩＭキャパシタを実現することは困難である。
【００１３】
電極を三次元化せずに容量密度を増加させる他の手法として、ＭＩＭキャパシタの誘電体膜の材料として、従来より使用されているシリコンナイトライドに換えて、タンタルオキサイド（Ｔａ２ Ｏ５ ）、ニオブオキサイド（Ｎｂ２ Ｏ５ ）あるいはチタン酸バリウム等の高誘電率材料を使用することが考えられる（例えば、特許文献１，２）。しかしながら、この種の誘電体材料を用いた場合、本発明者は後述するような問題があることを見出している。
【００１４】
【特許文献１】
特開２０００−１８３２８９号公報
【００１５】
【特許文献２】
特開２０００−２０８７２０号公報
【００１６】
【発明が解決しようとする課題】
上述の如く、ＲＦ混載ＬＳＩ中のＲＦアナログデバイス用のＭＩＭキャパシタの容量密度を増加するための手法として、電極を３次元化する、あるいは電極の側面に多数の微細な凹凸を形成することが知られている。しかし、前者の手法は数十ミクロンの高さの電極が必要になるので非現実的であり、後者の手法は良好なペア性を実現することは困難である。
【００１７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
すなわち、上記の目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極と、前記下部電極の上方に設けられ、タンタルオキサイドまたはニオブオキサイドを含み、上面に凸部を含む第１の誘電体膜と、前記第１の誘電体膜の前記凸部の上方に設けられ、金属を含む上部電極と、前記下部電極と前記第１の誘電体膜との間に設けられ、前記第１の誘電体膜よりも誘電率が小さい第２の誘電体膜と、前記第１の誘電体膜の前記凸部と前記上部電極との間に設けられ、前記第１の誘電体膜よりも誘電率が小さい第３の誘電体膜とを備えていることを特徴とする。
【００２０】
また、本発明に係る半導体装置の製造方法は、半導体基板を用意する工程と、前記半導体基板の上方に、金属を含む下部電極、積層誘電体膜および前記下部電極よりも小さく、金属を含む上部電極を含むキャパシタを形成する工程とを有し、前記キャパシタを形成する工程は、前記下部電極となる第１の導電膜を形成する工程と、前記第１の導電膜上に、タンタルオキサイドまたはニオブオキサイドを含む第１の誘電体膜と、前記第１の誘電体膜よりも誘電率が小さい第２および第３の誘電体膜とを形成する工程であって、かつ、これらの誘電体膜を前記第２の誘電体膜、前記第１の誘電体膜、前記第３の誘電体膜の順で前記第１の導電膜上に形成する工程と、前記第３の誘電体膜上に前記上部電極となる第２の導電膜を形成する工程と、前記第２の導電膜をエッチングして、前記上部電極を形成する工程と、前記第３の誘電体膜をエッチングし、前記上部電極の側面よりも外側の部分の前記第３の誘電体膜を除去する工程と、前記第１の誘電体膜をエッチングし、前記第１の誘電体膜の上面から前記第１の誘電体膜の途中の深さまでの部分であって、かつ、前記上部電極の側面よりも外側の部分の前記第１の誘電体膜を除去する工程とを有することを特徴とする。
【００２１】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２２】
【発明の実施の形態】
先ず、本発明の基礎となった発明者の研究結果および検討結果等について説明する。
【００２３】
前述したとおり、電極を三次元化せずに容量密度を増加させる手法として、ＭＩＭキャパシタの誘電体膜の材料として、タンタルオキサイド、ニオブオキサイド等の高誘電率材料を使用することが考えられる。
【００２４】
特に、タンタルオキサイドは、低リーク電流かつ高容量密度のキャパシタを実現するためには最適の材料と考えられる。その理由の一つとして、タンタルオキサイドは非晶質の状態でも３０程度の高誘電率を発現することがあげられる。他の理由としては、タンタルオキサイドの結晶化温度が７００℃前後と高いこと（高誘電率材料は一般に結晶化するとリーク電流が増大する。）があげられる。
【００２５】
ところが、本発明者が鋭意検討したところによると、タンタルオキサイド膜あるいはニオブオキサイド膜を用いたキャパシタは、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマＣＶＤ）法により形成したシリコン窒化膜（ＰＥＣＶＤ−ＳｉＮ膜）を用いた従来のキャパシタに比べ、ペア性が悪いことがわかった。
【００２６】
そこで、原因を究明した結果、以下の原因がわかった。
【００２７】
キャパシタに電圧が印加され、キャパシタに電荷が蓄積されると、図１（ａ）に示すように、上部電極９３から誘電体膜９２を介して下部電極９１に至る電気力線９４の殆どは、上部電極９３と下部電極９１を最短でつなぐ直線となるが、キャパシタの外縁部では電気力線９４がキャパシタの外部にはみ出す。このような電気力線９４のはみ出しの度合いは、一般に、下部電極９１が上部電極９３よりも大きいＲＦアナログ回路のＭＩＭキャパシタの方が、上部電極と下部電極のサイズがほぼ等しいキャパシタよりも大きい。
【００２８】
このようなキャパシタの外部にはみ出した電気力線９４は、キャパシタ周辺の電荷や電界、磁界の影響を受ける。したがって、キャパシタの外部にはみ出した電気力線９４は、キャパシタの応答に影響を与えることになる。
【００２９】
ＭＩＭキャパシタは数百ミクロンの外周をもつので、周辺から受ける影響も大きい。アナログ回路に用いられるＭＩＭキャパシタは、デジタル回路に用いられているＤＲＡＭキャパシタと違い、線形性やペア性等の応答性が求められる。
【００３０】
そのため、この種のＭＩＭキャパシタは、キャパシタの外部にはみ出した電気力線とキャパシタ周辺の電界、磁界とのクロストークの影響を大きく受け、さらに上記ＭＩＭキャパシタを用いたアナログ回路の特性も上記クロストークの影響を大きく受けることになる。
【００３１】
勿論、このような外部からの擾乱に関する問題は、誘電体膜としてシリコン窒化膜を用いた従来より使用されているＭＩＭキャパシタにも存在する。
【００３２】
しかし、タンタルオキサイドやアルミナ（アルミニウムオキサイド）などの高誘電率材料をＭＩＭキャパシタの誘電体膜の材料として用いた場合、図１（ｂ）に示すように、電気力線９４はより大きくキャパシタの外部にはみ出す（電気力線９４の密度は電界の強さを表す。）。図１（ｂ）には、キャパシタの外部の電界が図１（ａ）のそれと同じ強度になるところまでの電気力線９４が示されている。
【００３３】
ここで、図２のキャパシタを被覆する層間絶縁膜（不図示）は、通常、ＳｉＯ２ ベースの絶縁膜で、その誘電率は３〜４程度である。そのため、誘電体膜９２の誘電率は、上記層間絶縁膜の誘電率に比べて大きい。
【００３４】
電気力線９４の密度は、電気力線９４の方向に垂直な方向には連続的に変化する。電気力線９４の密度が変化できるのは、上部電極９３および下部電極９１の表面、もしくは異なる誘電率をもつ材料同士の界面（上部電極９３／誘電体膜９２、誘電体膜９２／下部電極９１）のみである。
【００３５】
したがって、タンタルオキサイド等の高誘電体材料を用いた場合、電界の連続性から、電界、すなわち電気力線９４はキャパシタの外部にはみ出しやすくなるので、図１（ｂ）の誘電体膜９２に入射する付近の電気力線９４の密度は非常に高くなる。これは、高誘電率膜を用いたＭＩＭキャパシタのペア性の悪化を招く。
【００３６】
タンタルオキサイドやニオブオキサイドを誘電体材料に用いたＭＩＭキャパシタにおいて、電極材料に白金を用いた場合には、非常に低いリーク電流が得られる。
【００３７】
しかし、この種のＭＩＭキャパシタにおいて、電極材料にチタンナイトライドまたはタンタルナイトライドを用いた場合には、上位機電極材料によってタンタルオキサイドやニオブオキサイドが還元されてしまうために、低リーク電流の実現が困難になるという新たな問題が生じることが明らかになった。
【００３８】
以下、図面を参照しながら、上記問題を解決できる本発明の実施形態に係る高容量密度のＭＩＭキャパシタについて説明する。
【００３９】
（第１の実施形態）
図２に、高誘電体材料としてタンタルオキサイドまたはニオブオキサイドを用いた、本発明の第１の実施形態に係るＭＩＭキャパシタの構造および電気力線を示す。図２には、ＭＩＭキャパシタの片側半分しか示されていない。また、ＭＩＭキャパシタは、シリコン基板の上方に形成され、シリコン基板とＭＩＭキャパシタとの間には、例えば、図示しない多層配線層、半導体素子などが形成されている。
【００４０】
本実施形態のＭＩＭキャパシタは、下部電極１と、下部電極１の上方に設けられ、中央部に凸部を含む第１の誘電体膜２と、第１の誘電体膜２の凸部の上方に設けられた上部電極３と、下部電極１と第１の誘電体膜２との間に設けられ、第１の誘電体膜２よりも誘電率が小さい第２の誘電体膜４と、上部電極３と第１の誘電体膜２の凸部との間に設けられ、第１の誘電体膜よりも誘電率が小さい第３の誘電体膜５を備えている。
【００４１】
下部電極１と上部電極３の材料は、例えば、チタンナイトライドまたはタンタルナイトライドである。第１の誘電体膜２の材料は、例えば、タンタルオキサイドまたはニオブオキサイド（いずれも誘電率は約３０）である。
【００４２】
下部電極１、上部電極３の材料がチタンナイトライドまたはタンタルナイトライドの場合、第１および第３の誘電体膜２，４の材料は、アルミナ（Ａｌ２ Ｏ３ ）、シリコンナイトライド、ハフニウムオキサイドおよびジルコニウムオキサイドの少なくとも一つであることが好ましい。その理由は以下の通りである。
【００４３】
上記誘電体材料は、チタンナイトライドおよびタンタルナイトライドと反応しない。そのため、上記誘電体材料を用いた場合、下部電極１と第２の誘電体膜４との界面、上部電極３と第３の誘電体膜５との界面に良好なショットキー障壁を形成することができる。これにより、リーク電流の低減化を図れる。
【００４４】
また、上記誘電体材料の誘電率は７．５〜２０であり、タンタルオキサイドおよびニオブオキサイドの誘電率よりも低く、ＳｉＯ２ 系の層間絶縁膜の誘電率（３〜３．９）よりも大きい。そのため、本実施形態の効果を実現するのに、適している。
【００４５】
このような構造を有するＭＩＭキャパシタは、例えば、下部電極１（第１の導電膜）上に、第２の誘電体膜４、第１の誘電体膜２、第３の誘電体膜５、上部電極３（第２の導電膜）をこれらの順で堆積し、その後、上部電極３、第３の誘電体膜５、第１の誘電体膜２をこれらの順でエッチングすることにより得られる。
【００４６】
このとき、上部電極３および第３の誘電体膜５の周縁部は全てエッチングにより除去されるが、第１の誘電体膜２の周辺部は途中の深さまでしかエッチングにより除去されない。
【００４７】
また、第２の誘電体膜４は全くエッチングされない。そのため、上部電極３、第３の誘電体膜５および第１の誘電体膜２のエッチング、特に第１の誘電体膜２のエッチングにより生じる第２の誘電体膜４の損傷に起因するリーク電流の増加を防止することができる。
【００４８】
リーク電流の低減のためには、上部電極３を下部電極１よりもなるべく小さくし、上部電極３の側面と下部電極１の側面との間の距離をより大きくすることが有効である。上部電極３を小さくすると電荷の蓄積量が減るが、高誘電体材料としてタンタルオキサイドまたはニオブオキサイドを用いることで、必要な電荷の蓄積量を確保することが可能である。しかも、本実施形態によれば、以下に説明するように、タンタルオキサイドまたはニオブオキサイドを用いても、ペア性の劣化は抑制される。
【００４９】
本実施形態のＭＩＭキャパシタは、図２に示すように、図１（ｂ）に示したＭＩＭキャパシタに比べて、ＭＩＭキャパシタの外部にはみだす電気力線６が抑制される。したがって、電気力線６と、ＭＩＭキャパシタ周辺の電界または磁界とのクロストークは抑制される。上記電界または磁界は、例えば、ＭＩＭキャパシタ周辺の配線等によって生じる。
【００５０】
図２に示された電気力線６の分布（電界分布）は、第１の誘電体膜２の材料にタンタルオキサイド、第１および第３の誘電体膜２，４の材料にアルミナを用いた場合のものである。
【００５１】
ＭＩＭキャパシタの外部にはみだす電気力線６が抑制された理由は、電界はＭＩＭキャパシタ側面で連続性をもたなければならず（図２では電気力線６の密度が等しくならなければならない。）、その結果、電気力線６が、第２の誘電体膜４中に閉じ込められるようになるからである。
【００５２】
また、本実施形態の場合、上部電極３と第１の誘電体膜２との間に、第１の誘電体膜２の誘電率の半分程度以下（＜１５）の第３の誘電体膜５が設けられているので、上部電極３の近傍の誘電率が減少される。
【００５３】
その結果、電界の連続性から、上部電極３が第１の誘電体膜２上に直接設けられている場合（図１（ｂ））に比べて、第１の誘電体膜２を通る電気力線６のしみ出しが抑制される（図２）。これもＭＩＭキャパシタの外部にはみだす電気力線６（電界のしみ出し）が抑制される理由の一つである。
【００５４】
ただし、第１の誘電体膜２よりも誘電率が低い第３の誘電体膜５を、上部電極３と第１の誘電体膜２との間に設けることは、ＭＩＭキャパシタの容量の観点からは損なことであるので、第３の誘電体膜５の膜厚は薄いことが好ましい。
【００５５】
また、図３に示すように、装置中のＭＩＭキャパシタ上には、一般的に、第１の誘電体膜２よりも誘電率が小さい層間絶縁膜７が堆積される。その結果、第１の誘電体膜２の凸部の周辺はそれよりも誘電率が小さい層間絶縁膜（第４の誘電体膜）３９で囲まれる。これにより、上部電極３の近傍の誘電率が小さくなり、キャパシタの外部にはみ出す電気力線（電界のしみ出し）は抑制される。
【００５６】
このように本実施形態によれば、誘電体膜としてタンタルオキサイド膜やニオブオキサイド膜を用いても、ペア性を劣化させる原因であるＭＩＭキャパシタの外部にはみだす電気力線６（電界のしみ出し）を抑制できる。
【００５７】
したがって、本実施形態によれば、高ペア性、低リーク電流および高容量密度のＭＩＭキャパシタを実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【００５８】
なお、本実施形態では、第２の誘電体膜４は、下部電極１および第２の誘電体膜４と直接接しているが、他の膜を介して間接的に接触していても構わない。同様に、第３の誘電体膜は、上部電極３および第２の誘電体膜４に直接接しているが、他の膜を介して間接的に接触していても構わない。
【００５９】
（第２の実施形態）
図４および図５は、本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【００６０】
上記ＭＩＭキャパシタの上部電極および下部電極は、スパッタ法により形成されたチタンナイトライド膜である。また、上記ＭＩＭキャパシタの誘電体膜は、反応性スパッタ法により形成された下部アルミナ膜（第２の誘電体膜）、下部アルミナ膜上に反応性スパッタ法により形成されたタンタルオキサイド膜（第１の誘電体膜）、上記タンタルオキサイド膜上に反応性スパッタ法により形成された上部アルミナ膜（第３の誘電体膜）とを含む積層誘電体膜である。
【００６１】
以下、本実施形態のＭＩＭキャパシタの製造方法の詳細について説明する。
【００６２】
図４（ａ）は、周知のＭＯＳトランジスタ、素子分離領域、多層配線層を含むシリコン基板を示している。本実施形態では、図４（ａ）の多層配線層上にＭＩＭキャパシタを製造する。
【００６３】
本実施形態のＭＩＭキャパシタは、例えば、アナログ回路用のキャパシタ、特にＲＦ回路を含むアナログ回路（例えば、ＲＦ受信部のノイズフィルター）用のキャパシタである。上記ＲＦ回路は、ＲＦ混載ＬＳＩ中のものである。
【００６４】
図４（ａ）に示された周知の構造は、周知の標準的なロジックプロセスにより形成される。以下、図４（ａ）の構造を形成するためのプロセスについて、簡単に説明する。
【００６５】
まず、シリコン基板１１上に、素子分離領域（ＳＴＩ）１２、ゲート電極部（ゲート絶縁膜、ゲート電極、ゲート上部絶縁膜、ゲート側壁絶縁膜）１３、ソース／ドレイン領域１４を形成し、その後、層間絶縁膜１５を基板の全面上に堆積し、デバイス面の表面を平坦化する。ソース／ドレイン領域１４はＬＤＤ構造を有するものであるが、図ではＬＤＤ構造は省略してある。
【００６６】
次に、層間絶縁膜１５をエッチングし、コンタクトホールを形成し、その後、該コンタクトホール内にプラグ１６を形成する。
【００６７】
次に、シリコン窒化膜１７、層間絶縁膜１８を順次基板の全面上に形成し、層間絶縁膜１８、シリコン窒化膜１７をエッチングし、ヴィアホールを開口し、その後、デュアルダマシンプロセスにより、上記ヴィアホール内にバリアメタル膜１９、配線およびプラグ（ＤＤ配線）２０を形成する。このようにして第１層目の金属配線層が得られる。バリアメタル膜１９は例えばチタンナイトライド膜、ＤＤ配線２０は例えばＣｕ−ＤＤ配線である。また、各ＤＤ配線のプロセスにおいて、配線溝および接続孔の内部の金属による埋込み工程は、例えば、電界めっき法により行う。
【００６８】
その後、第１層目の金属配線層と同様の方法により、シリコン窒化膜２１、層間絶縁膜２２、バリアメタル膜２３、ＤＤ配線２４、シリコン窒化膜２５、層間絶縁膜２６、バリアメタル膜２７、ＤＤ配線２８、シリコン窒化膜２９を形成することにより、第２層目の金属配線層、第３層目の金属配線層が得られる。
【００６９】
次に、図４（ｂ）に示すように、シリコン窒化膜２９上に、下部電極となるチタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。チタン膜３０は、シリコン窒化膜２９中に開口された接続孔および該接続孔内に形成されたプラグを介して、上記多層配線層と電気的に接続される。上記プラグは、例えば、デュアルダマシンプロセスにより、チタン膜３０と同時に形成されたチタンプラグである。
【００７０】
次に、アルミニウム金属ターゲットを用いた反応性スパッタ法により、同図（ｂ）に示すように、チタンナイトライド膜３１上にアルミナからなる第２の誘電体膜（以下、本実施形態では、下部アルミナ膜という。）３２を形成する。プロセスガスはＡｒとＯ２ との混合ガス、成膜温度は室温、Ａｒ／Ｏ２ 流量比は１．５、スパッタパワーは１．８ｋＷである。スパッタ装置はＤＣタイプのものを使用する。下部アルミナ膜３２の膜厚は３ｎｍである。
【００７１】
次に、タンタル金属ターゲットを用いた反応性スパッタ法により、同図（ｂ）に示すように、下部アルミナ膜３２上にタンタルオキサイドからなる第１の誘電体膜（以下、本実施形態では、タンタルオキサイド膜という。）３３を形成する。プロセスガスはＡｒとＯ２ との混合ガス、成膜温度は２００℃。Ａｒ／Ｏ２ 流量比は１．３、スパッタパワーは１ｋＷである。スパッタ装置はＤＣタイプのものを使用する。タンタルオキサイド膜３３の膜厚は３０ｎｍ、誘電率は２５である。
【００７２】
次に、反応性スパッタ法により、同図（ｂ）に示すように、タンタルオキサイド膜３３上にアルミナからなる第３の誘電体膜（以下、本実施形態では、上部アルミナ膜という。）３４を形成し、続いて、真空を破らずに、上部アルミナ膜３４上に上部電極となるチタンナイトライド膜３５を連続的にスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜３５上にシリコン窒化膜３６を形成する。上部アルミナ膜３４の成膜条件は、下部アルミナ膜３２のそれと同じである。アルミナ膜３４の膜厚は８ｎｍである。
【００７３】
次に、図４（ｃ）に示すように、シリコン窒化膜３６上にレジストパターン３７を形成し、レジストパターン３７をマスクにしてシリコン窒化膜３６をエッチングし、レジストパターン３７のパターンをシリコン窒化膜３６に転写する。この後、レジストパターン３７をアッシングにより除去する。
【００７４】
次に、図４（ｄ）に示すように、シリコン窒化膜３６（ハードマスク）をマスクにして、チタンナイトライド膜３５を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、続いて、弗素系のエッチングガスを塩素系のエッチングガスに変更し、上部アルミナ膜３４をＲＩＥプロセスによりエッチングし、さらに、塩素系のエッチングガスを弗素系のエッチングガスと酸素ガスとの混合ガスに変更し、タンタルオキサイド膜３３を時間指定で５ｎｍ程度ＲＩＥプロセスによりエッチングする。これにより、所定形状の上部電極３５および上部電極３５の下方に凸部を有するタンタルオキサイド膜３３が得られる。
【００７５】
次に、図５（ｅ）に示すように、シリコン窒化膜３６およびタンタルオキサイド膜３３上にフォトレジストパターン３８を形成し、その後、フォトレジストパターン３８をマスクにしてタンタルオキサイド膜３３、下部アルミナ膜３２、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状のタンタルオキサイド膜３３、下部アルミナ膜３２および下部電極３０，３１を得る。その後、フォトレジストパターン３８をアッシングにより除去する。
【００７６】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図５（ｆ）に示すように、層間絶縁膜３９を基板の全面上に形成する工程、上部電極３５の引き出し電極４０１ および下部電極３１の引き出し電極４０２ を形成する工程等の周知の工程が続く。図６に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【００７７】
引き出し電極４０１ ，４０２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜３９、シリコン窒化膜３６、タンタルオキサイド膜３３、下部アルミナ膜３２をエッチングして、上部電極３５、下部電極３１および上記多層配線層にそれぞれ連通する第１、第２および第３のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【００７８】
次に、第１、第２および第３のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極４０１ ，４０２ が得られる。
【００７９】
ここで、層間絶縁膜３９の誘電率は、タンタルオキサイド膜３３の誘電率よりも低いことが好ましい。通常、層間絶縁膜３９には、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用されるので、上記要件は満たされる。
【００８０】
層間絶縁膜３９を基板の全面上に形成すると、タンタルオキサイド膜３３の凸部の周辺上に層間絶縁膜３９が形成され、タンタルオキサイド膜３３の凸部の周囲がそれよりも誘電率が層間絶縁膜３９で囲まれる。その結果、上部電極３６の近傍の誘電率が小さくなり、キャパシタの外部にはみ出す電気力線（電界のしみ出し）は抑制される。
【００８１】
本実施形態のＭＩＭキャパシタの容量は、３．５ｆＦ／μｍ２ であった。本実施形態でも、第１の実施形態と同様に、高ペア性、低リーク電流および高容量密度のＭＩＭキャパシタを実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【００８２】
本発明者は、比較例（ｒｅｆｅｒｅｎｃｅ）１〜７として、図７に示す七つのＭＩＭキャパシタを用意した。比較例１〜７のＭＩＭキャパシタにおいて、本実施形態のＭＩＭキャパシタと相当する部分は、本実施形態のＭＩＭキャパシタと同じ参照符号が付されている。また、シリコン窒化膜２９、層間絶縁膜３９および引き出し電極４０１ ，４０２ は簡単のため省略してある。
【００８３】
比較例１（図７（ａ））は、誘電体膜として一つのタンタルオキサイド膜が用いられたキャパシタ、つまり、本実施形態のＭＩＭキャパシタから下部および上部アルミナ膜３２，３４を除いたＭＩＭキャパシタである。
【００８４】
比較例２（図７（ｂ））は、本実施形態のＭＩＭキャパシタから下部および上部アルミナ膜３２，３４を除いたものであって、かつ、上部電極３５の下方に凸部を有しないフラットなタンタルオキサイド膜３３を備えたＭＩＭキャパシタである。
【００８５】
比較例３（図７（ｃ））は、誘電体膜として、タンタルオキサイド膜と、該タンタルオキサイド膜と上部電極との間にのみ設けられたアルミナ膜とを用いたキャパシタ、つまり、本実施形態のＭＩＭキャパシタから下部アルミナ膜３２を除いたＭＩＭキャパシタである。
【００８６】
比較例４（図７（ｄ））は、本実施形態のＭＩＭキャパシタから下部アルミナ膜３２を除いたものであって、かつ、上部電極３５の下方に凸部を有しない表面がフラットなタンタルオキサイド膜３３を備えたＭＩＭキャパシタである。
【００８７】
比較例５（図７（ｅ））は、誘電体膜としてタンタルオキサイド膜と該タンタルオキサイド膜と下部電極との間にのみ設けられたアルミナ膜とを用いたキャパシタ、つまり、本実施形態のＭＩＭキャパシタから上部アルミナ膜３４を除いたＭＩＭキャパシタである。
【００８８】
比較例６（図７（ｆ））は、本実施形態のＭＩＭキャパシタから上部アルミナ膜３４を除いたものであって、かつ、上部電極３５の下方に凸部を有しない表面がフラットなタンタルオキサイド膜３３を備えたＭＩＭキャパシタである。
【００８９】
比較例７（図７（ｇ））は、上部電極３５の下方に凸部を有しない表面がフラットなタンタルオキサイド膜３３を備えた点を除いて、本実施形態と同じＭＩＭキャパシタである。
【００９０】
比較例１〜６のタンタルオキサイド膜３３の膜厚は、比較例１〜６のキャパシタ容量が本実施形態のキャパシタ容量と同じになるように選んだ。比較例７のタンタルオキサイド膜３３の膜厚は、本実施形態のタンタルオキサイド膜３３の膜厚と同じである。
【００９１】
表１に、比較例１〜７および本実施形態のＭＩＭキャパシタについて、キャパシタのペア性（３σｍａｔｃｈｉｎｇ）の値と、１００℃で±３．６Ｖ印加条件で評価したリーク電流の値を示す。
【００９２】
【表１】
Figure 2004266009
【００９３】
表１から、表面がフラットなタンタルオキサイド膜３３を用いたＭＩＭキャパシタ（比較例１）は、上部電極３５の下方に凸部を有するタンタルオキサイド膜３３を用いたＭＩＭキャパシタ（比較例３，５、実施形態）に比べて、ペア性が悪いことがわかる。
【００９４】
また、アルミナ膜３２／タンタルオキサイド膜３３／アルミナ膜３４の３層構造（実施形態）ではなく、タンタルオキサイド３３の単層構造、またはタンタルオキサイド膜とアルミナ膜３２（またはアルミナ膜３４）との２層構造の場合でも、上部電極３５の下方に凸部を有するタンタルオキサイド膜３３を用いた場合（比較例１，３，５）には、良好なペア性が得られることがわかる。しかし、リーク電流は、本実施形態に比べて、タンタルオキサイド膜３３とチタンナイトライド膜３１（またはチタンナイトライド膜３５）との反応を反映して悪い。
【００９５】
また、下部電極側のみにアルミナ膜を設けた２層構造のキャパシタ誘電体膜を用いた場合（比較例３）、リーク電流はある程度低い値を示すが、上部電極側のみにアルミナ膜を設けた２層構造のキャパシタ誘電体膜を用いた場合（比較例５）、比較例３に比べてリーク電流は大きいことがわかる。
【００９６】
この理由は以下のように考えられる。上部電極３５の下方に凸部を有するタンタルオキサイド膜３３を用いたキャパシタの製造プロセスは、タンタルオキサイド膜３３をＲＩＥプロセスによりエッチングする工程（図４（ｄ））を含む。このときの工程で、タンタルオキサイド膜３３中に欠陥が形成され、タンタルオキサイド膜３３の絶縁性が大幅に低下する。このような絶縁性の低下が、リーク電流の増加の原因であると考えられる。したがって、キャパシタの少なくとも下部電極側にアルミナ膜などの誘電体膜をはさみこむことは必須であることがわかった。
【００９７】
また、上部電極３５の下方に凸部を有するタンタルオキサイド膜３３を用いた場合でも、上部電極３５と接する誘電体膜がアルミナ膜３４である場合（比較例５，本実施形態）の方が、上部電極３５と接する誘電体膜がタンタルオキサイド膜３３である場合（比較例１，３）に比べて、良好なペア性が得られることがわかる。
【００９８】
したがって、上部電極３５とタンタルオキサイド膜３３との間に、タンタルオキサイドよりも誘電率が低い材料からなる誘電体膜を設けることは、リーク電流の抑制だけでなく、良好なペア性を実現するのにも有効であることがわかった。
【００９９】
（第３の実施形態）
本実施形態のＭＩＭキャパシタが第２の実施形態と異なる点は、第２および第３の誘電体膜としてジルコニウムオキサイド（ＺｒＯ２ ）膜、第１の誘電体膜としてニオブオキサイド膜を用いたことにある。
【０１００】
本実施形態のＭＩＭキャパシタと第２の実施形態のＭＩＭキャパシタとは同じ構造を有するので、第２の実施形態の説明で用いた図４および図５を参照しながら、本実施形態のＭＩＭキャパシタを含む半導体装置の製造方法について説明する。
【０１０１】
まず、図４（ａ）に示すように、ＭＯＳトランジスタ、素子分離、多層配線層を含むシリコン基板を周知のプロセスにより形成する。
【０１０２】
次に、図４（ｂ）に示すように、シリコン窒化膜２９上に、チタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。ここまでは第２の実施形態と同じである。
【０１０３】
次に、ジルコニウム金属ターゲットを用いた反応性スパッタ法により、同図（ｂ）に示すように、チタンナイトライド膜３１上にジルコニウムオキサイドからなる第２の誘電体膜（以下、本実施形態では、下部ジルコニウムオキサイド膜という。）３２を形成する。プロセスガスはＡｒとＯ２ との混合ガス、成膜温度は３００℃、Ａｒ／Ｏ２ 流量比は１．００、スパッタパワーは１．０ｋＷである。スパッタ装置はＤＣタイプのものを使用する。下部ジルコニウムオキサイド膜３２の膜厚は９ｎｍ、誘電率は１８である。
【０１０４】
次に、ニオブ金属ターゲットを用いた反応性スパッタ法により、同図（ｂ）に示すように、下部ジルコニウムオキサイド膜３２上にニオブオキサイドからなる第１の誘電体膜（以下、本実施形態では、ニオブオキサイド膜という。）３３を形成する。プロセスガスは、ＡｒとＯ２ との混合ガス、成膜温度は３００℃。Ａｒ／Ｏ２ 流量比は１．３、スパッタパワーは１ｋＷである。スパッタ装置はＤＣタイプのものを使用する。ニオブオキサイド膜３３の膜厚は３６ｎｍ、誘電率は１８である。
【０１０５】
次に、反応性スパッタ法により、同図（ｂ）に示すように、ニオブオキサイド膜３３上にジルコニウムオキサイドからなる第３の誘電体膜（以下、本実施形態では、上部ジルコニウムオキサイド膜という。）３４を形成し、続いて、真空を破らずに、上部ジルコニウムオキサイド膜３４上に上部電極となるチタンナイトライド膜３５を連続的にスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜３５上にシリコン窒化膜３６を形成する。上部ジルコニウムオキサイド膜３４の成膜条件は、下部ジルコニウムオキサイド膜３２のそれと同じである。上部ジルコニウムオキサイド膜３４の膜厚は１５ｎｍである。
【０１０６】
次に、図４（ｃ）に示すように、シリコン窒化膜３６上にレジストパターン３７を形成し、レジストパターン３７をマスクにしてシリコン窒化膜３６をエッチングし、レジストパターン３７のパターンをシリコン窒化膜３６に転写する。この後、レジストパターン３７をアッシングにより除去する。
【０１０７】
次に、図４（ｄ）に示すように、シリコン窒化膜３６をマスクにして、チタンナイトライド膜３５を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、続いて、弗素系のエッチングガスを塩素系のエッチングガスに変更し、上部ジルコニウムオキサイド膜３４をＲＩＥプロセスによりエッチングし、さらに、塩素系のエッチングガスを弗素系のエッチングガスと酸素ガスとの混合ガスに変更し、ニオブオキサイド膜３３を時間指定で５ｎｍ程度ＲＩＥプロセスによりエッチングする。これにより、所定形状の上部電極３５および上部電極３５の下方に凸部を有するニオブオキサイド膜３３が得られる。
【０１０８】
次に、図５（ｅ）に示すように、シリコン窒化膜３６およびニオブオキサイド膜３３上にフォトレジストパターン３８を形成し、その後、フォトレジストパターン３８をマスクにしてニオブオキサイド膜３３、下部ジルコニウムオキサイド膜３２、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の下部電極３０，３１を得る。その後、フォトレジストパターン３８をアッシングにより除去する。
【０１０９】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図５（ｆ）に示すように、層間絶縁膜３９を基板の全面上に形成し、上部電極３５の引き出し電極４０１ および下部電極３１の引き出し電極４０２ を形成する工程等の周知の工程が続く。以上の製造方法により得られた本実施形態の半導体デバイスの断面図は、第２の実施形態の半導体デバイスの断面を示す図６と同じである。
【０１１０】
引き出し電極４０１ ，４０２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜３９、シリコン窒化膜３６、ニオブオキサイド膜３３、下部ジルコニウムオキサイド膜３２をエッチングして、上部電極３５、下部電極３１および上記多層配線層にそれぞれ連通する第１、第２および第３のコンタクトホールを形成する。ＲＩＥプロセスではフッ素系のエッチングガスを用いる。
【０１１１】
次に、第１、第２および第３のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極４０１ ，４０２ が得られる。
【０１１２】
本実施形態のＭＩＭキャパシタの容量は３．５ｆＦ／μｍ２ であった。また、本実施形態のＭＩＭキャパシタのペア性を評価したところ、３σマッチングで２．１％μｍ２ の値が得られ、第２の実施形態と同様に良好な結果が得られた。したがって、本実施形態でも、第１の実施形態と同様に、高ペア性、低リーク電流および高容量密度のＭＩＭキャパシタを実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１１３】
（第４の実施形態）
本実施形態のＭＩＭキャパシタが第２の実施形態と異なる点は、第２および第３の誘電体膜としてタンタルオキサイド（ＺｒＯ２ ）膜、第１の誘電体膜としてシリコン窒化膜を用いたことにある。
【０１１４】
本実施形態のＭＩＭキャパシタと第２の実施形態のＭＩＭキャパシタとは同じ構造を有するので、第２の実施形態の説明で用いた図４および図５を参照しながら、本実施形態のＭＩＭキャパシタを含む半導体装置の製造方法について説明する。
【０１１５】
まず、図４（ａ）に示すように、ＭＯＳトランジスタ、素子分離、多層配線層を含むシリコン基板を周知のプロセスにより形成する。
【０１１６】
次に、図４（ｂ）に示すように、シリコン窒化膜２９上に、チタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。ここまでは第２の実施形態と同じである。
【０１１７】
次に、焼結窒化シリコンセラミックターゲットを用いた反応性スパッタ法により、同図（ｂ）に示すように、チタンナイトライド膜３１上に窒化シリコンからなる第２の誘電体膜（以下、本実施形態では、下部シリコン窒化膜という。）３２を形成する。プロセスガスはＡｒとＮ２ との混合ガス、成膜温度は３００℃、Ａｒ／Ｎ２ 流量比は１０、スパッタパワーは１．０ｋＷである。スパッタ装置はＲＦタイプのものを使用する。下部シリコン窒化膜３２の膜厚は２ｎｍ、誘電率は７．５である。
【０１１８】
次に、タンタル金属ターゲットを用いた反応性スパッタ法により、同図（ｂ）に示すように、下部シリコン窒化膜３２上にタンタルオキサイドからなる第２の誘電体膜（以下、本実施形態では、タンタルオキサイド膜という。）３３を形成する。プロセスガスはＡｒとＯ２ との混合ガス、成膜温度は２００℃。Ａｒ／Ｏ２ 流量比は１．５、スパッタパワーは１．８ｋＷである。スパッタ装置はＤＣタイプのものを使用する。タンタルオキサイド膜３３の膜厚は２５ｎｍである。
【０１１９】
次に、反応性スパッタ法により、同図（ｂ）に示すように、タンタルオキサイド膜３３上に窒化シリコンからなる第３の誘電体膜（以下、本実施形態では、上部シリコン窒化膜という。）３４を形成し、続いて、真空を破らずに、上部シリコン窒化膜３４上に上部電極となるチタンナイトライド膜３５を連続的にスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜３５上にシリコン窒化膜３６を形成する。上部シリコン窒化膜３４の成膜条件は、下部シリコン窒化膜３２のそれと同じである。上部シリコン窒化膜３４の膜厚は１０ｎｍである。
【０１２０】
次に、図４（ｃ）に示すように、シリコン窒化膜３６上にレジストパターン３７を形成し、レジストパターン３７をマスクにしてシリコン窒化膜３６をエッチングし、レジストパターン３７のパターンをシリコン窒化膜３６に転写する。この後、レジストパターン３７をアッシングにより除去する。
【０１２１】
次に、図４（ｄ）に示すように、シリコン窒化膜３６をマスクにして、チタンナイトライド膜３５を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングする。このとき、上部シリコン窒化膜３４はマスク（シリコン窒化膜３６）と同じ材料なので、上部シリコン窒化膜３４は殆どエッチングされない。
【０１２２】
次に、同図（ｄ）に示すように、弗素系のエッチングガスを臭素系のエッチングガスに変更し、上部シリコン窒化膜３４をＲＩＥプロセスによりエッチングし、さらに、臭素系のエッチングガスを弗素系のエッチングガスと酸素ガスとの混合ガスに変更し、タンタルオキサイド膜３３を時間指定で５ｎｍ程度ＲＩＥプロセスによりエッチングする。これにより、ＭＩＭキャパシタの上部電極３５が形成されるとともに、上部電極３５の下方に凸部を有するタンタルオキサイド膜３３が形成される。
【０１２３】
次に、図５（ｅ）に示すように、シリコン窒化膜３６およびタンタルオキサイド膜３３上にフォトレジストパターン３８を形成し、その後、フォトレジストパターン３８をマスクにしてタンタルオキサイド膜３３、下部シリコン窒化膜３２、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の下部電極３０，３１を得る。その後、フォトレジストパターン３８をアッシングにより除去する。
【０１２４】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図５（ｆ）に示すように、層間絶縁膜３９を基板の全面上に形成し、上部電極３５の引き出し電極４０１ および下部電極３１の引き出し電極４０２ を形成する工程等の周知の工程が続く。以上の製造方法により得られた本実施形態の半導体デバイスの断面図は、第２の実施形態の半導体デバイスの断面を示す図６と同じである。
【０１２５】
引き出し電極４０１ ，４０２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜３９、シリコン窒化膜３６、タンタルオキサイド膜３３、下部シリコン窒化膜３２をエッチングして、上部電極３５、下部電極３１および上記多層配線層にそれぞれ連通する第１、第２および第３のコンタクトホールを形成する。ＲＩＥプロセスではフッ素系のエッチングガスを用いる。
【０１２６】
次に、第１、第２および第３のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極４０１ ，４０２ が得られる。
【０１２７】
本実施形態のＭＩＭキャパシタの容量は３．５ｆＦ／μｍ２ であった。また、本実施形態のＭＩＭキャパシタのペア性を評価したところ、３σマッチングで１．８％μｍ２ の値が得られ、第２および第３の実施形態と同様に良好な結果が得られた。したがって、本実施形態でも、第１の実施形態と同様に、高ペア性、低リーク電流および高容量密度のＭＩＭキャパシタを実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１２８】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、上部電極３５および下部電極３１として、チタン膜３０とチタンナイトライド膜との積層膜を使用したが、その代わりに、チタン膜３０、タングステンナイトライド膜、タンタルナイトライド膜等の金属を含む単層導電膜、あるいはチタンナイトライド膜／ＡｌＣｕ膜／チタンナイトライド膜等の金属を含む多層導電膜も使用することが可能である。また、上記実施形態では、上部電極３５として、チタンナイトライド膜を使用したが、その代わりに、下部電極３１の場合と同様の種々の導電膜が使用可能である。
【０１２９】
また、上記実施形態では、シリコン基板を用いたが、その代わりに、ＳＯＩ基板、ＳｉＧｅ基板、歪みシリコン基板を用いても構わない。
【０１３０】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１３１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１３２】
【発明の効果】
以上詳説したように本発明によれば、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】従来のキャパシタにより生じる電気力線を示す図
【図２】第１の実施形態のＭＩＭキャパシタの構造および電気力線を示す図
【図３】第１の実施形態の装置中のＭＩＭキャパシタを示す断面図
【図４】第２の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図５】図４に続く同半導体装置の製造工程を示す断面図
【図６】第２の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図７】比較例１〜７のＭＩＭキャパシタを示す断面図
【符号の説明】
１…下部電極、２…第１の誘電体膜、３…上部電極、４…第２の誘電体膜、５…第３の誘電体膜、６…電気力線、７…層間絶縁膜、１１…シリコン基板、１２…素子分離領域、１３…ゲート電極部、１４…ソース／ドレイン領域、１５…層間絶縁膜、１６…プラグ、１７…シリコン窒化膜、１８…層間絶縁膜、１９…バリアメタル膜、２１…配線およびプラグ（ＤＤ配線）、２２…シリコン窒化膜、２３…バリアメタル膜、２４…ＤＤ配線、２５…シリコン窒化膜、２６…層間絶縁膜、２７…バリアメタル膜、２８…ＤＤ配線、２９…シリコン窒化膜、３０…チタン膜（下部電極）、３１…チタンナイトライド膜（下部電極）、３２…第２の誘電体膜、３３…第１の誘電体膜、３４…第３の誘電体膜、３５…チタンナイトライド膜（上部電極）、３６…シリコン窒化膜、３７，３８…レジストパターン、３９…層間絶縁膜（第４の誘電体膜）、４０１ ，４０２ …引き出し電極。

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上方に設けられたキャパシタとを備え、
    前記キャパシタは、
    金属を含む下部電極と、
    前記下部電極の上方に設けられ、タンタルオキサイドまたはニオブオキサイドを含み、上面に凸部を含む第１の誘電体膜と、
    前記第１の誘電体膜の前記凸部の上方に設けられ、金属を含む上部電極と、
    前記下部電極と前記第１の誘電体膜との間に設けられ、前記第１の誘電体膜よりも誘電率が小さい第２の誘電体膜と、
    前記第１の誘電体膜の前記凸部と前記上部電極との間に設けられ、前記第１の誘電体膜よりも誘電率が小さい第３の誘電体膜と
    を備えていることを特徴とする半導体装置。
  2. 前記上部電極、前記第３の誘電体膜および前記第１の誘電体膜の前記凸部は、上から見た形状および寸法が同じであることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属は、チタンまたはタンタルであることを特徴する請求項１または２に記載の半導体装置。
  4. 前記第２および第３の誘電体膜の材料は、シリコンナイトライド、アルミニウムオキサイド、ハフニウムオキサイドおよびジルコニウムオキサイドの少なくとも一つであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記キャパシタ上に設けられ、前記第１の誘電体膜よりも誘電率が低い第４の誘電体膜をさらに備えていることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 半導体基板を用意する工程と、
    前記半導体基板の上方に、金属を含む下部電極、積層誘電体膜および前記下部電極よりも小さく、金属を含む上部電極を含むキャパシタを形成する工程とを有し、
    前記キャパシタを形成する工程は、
    前記下部電極となる第１の導電膜を形成する工程と、
    前記第１の導電膜上に、タンタルオキサイドまたはニオブオキサイドを含む第１の誘電体膜と、前記第１の誘電体膜よりも誘電率が小さい第２および第３の誘電体膜とを形成する工程であって、かつ、これらの誘電体膜を前記第２の誘電体膜、前記第１の誘電体膜、前記第３の誘電体膜の順で前記第１の導電膜上に形成する工程と、
    前記第３の誘電体膜上に前記上部電極となる第２の導電膜を形成する工程と、
    前記第２の導電膜をエッチングして、前記上部電極を形成する工程と、
    前記第３の誘電体膜をエッチングし、前記上部電極の側面よりも外側の部分の前記第３の誘電体膜を除去する工程と、
    前記第１の誘電体膜をエッチングし、前記第１の誘電体膜の上面から前記第１の誘電体膜の途中の深さまでの部分であって、かつ、前記上部電極の側面よりも外側の部分の前記第１の誘電体膜を除去する工程と
    を有することを特徴とする半導体装置の製造方法。
  7. 前記上部電極および前記下部電極は、金属を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第２および第３の誘電体膜の材料は、シリコンナイトライド、アルミニウムオキサイド、ハフニウムオキサイドおよびジルコニウムオキサイドの少なくとも一つであることを特徴とする請求項６ないし８のいずれか１項に記載の半導体装置。
  9. 前記金属は、チタンまたはタンタルであることを特徴する請求項８に記載の半導体装置の製造方法。
  10. 前記第２の導電膜を弗素系のガスを用いてエッチングし、前記第３の誘電体膜を塩素系のガスを用いてエッチングし、前記第１の誘電体膜を弗素系のガスと酸素ガスとの混合ガスを用いてエッチングすることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１の誘電体膜、前記第２の誘電体膜および前記第１の導電膜をエッチングし、前記第下部電極を形成する工程をさらに含むことを特徴とする請求項６ないし１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記キャパシタ上に前記第１の誘電体膜よりも誘電率が低い第４の誘電体膜を形成する工程をさらに有することを特徴とする請求項６ないし１１のいずれか１項に記載の半導体装置の製造方法。
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