CN100379000C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN100379000C
CN100379000C CNB2004100060973A CN200410006097A CN100379000C CN 100379000 C CN100379000 C CN 100379000C CN B2004100060973 A CNB2004100060973 A CN B2004100060973A CN 200410006097 A CN200410006097 A CN 200410006097A CN 100379000 C CN100379000 C CN 100379000C
Authority
CN
China
Prior art keywords
mentioned
dielectric film
film
capacitor
upper electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100060973A
Other languages
English (en)
Other versions
CN1525563A (zh
Inventor
清利正弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1525563A publication Critical patent/CN1525563A/zh
Application granted granted Critical
Publication of CN100379000C publication Critical patent/CN100379000C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的涉及具备电容器，特别是具备MIM(金属-绝缘体-金属)电容器的半导体器件及其制造方法。本发明的课题是实现可以容易地实现容量密度的增加的MIM电容器。本发明的MIM电容器，具备：下部电极(1)；在下部电极1的上方设置的，以钽氧化物或铌氧化物位主要成分的，在中央部分上含有凸部的第1电介质膜(2)；设置在第1电介质膜(2)的凸部上方的上部电极(3)；设置在下部电极(1)与第1电介质膜(2)之间，介电常数比第1电介质膜(2)小的第2电介质膜(4)；设置在上部电极(3)与第1电介质膜(2)的凸部之间的，介电常数比第1电介质膜(2)小的第3电介质膜(5)。

Description

半导体器件及其制造方法
技术领域
本发明的涉及具备电容器，特别是具备MIM(金属-绝缘体-金属)电容器的半导体器件及其制造方法。
背景技术
伴随着通信技术的进步，近些年来已将许多个人计算机(PC)和个人数字助理(PDA)连接到网络上使用。人们预测今后还会将许多家电产品(录像机、冰箱、空调等)也连接到网络上使用。
在用这样的多个设备形成网络的情况下，特别是在一般家庭内，人们认为在办公室等中进行的每一个设备间布设LAN电缆构成网络的方法已不能适用，利用无线的无线连接将成为今后的主流。因此，人们认为今后要给大多数的LSI芯片附加上RF通信功能。
这种的LSI，从前要用多个芯片构成。例如，要用RF模拟器件(SiGe-BiCMOS等)的芯片和CMOS逻辑器件的芯片构成。在个人数字助理等的情况下，由于重视小型化，故上述LSI要求RF混合装载LSI的小型化。在RF混合装载LSI的情况下，RF模拟器件和CMOS逻辑器件被单芯片化。
为了使RF模拟器件和CMOS逻辑器件单芯片化，就需要实现两器件的制造工艺的合并。RRF模拟器件，由电阻、电感、电容器等构成。CMOS逻辑器件则由多个MOS晶体管构成。因此，要想实现RF混合装载LSI，就需要以CMOS逻辑工艺为基础，将RF模拟器件的工艺合并到其中，开发新的RF-CMOS工艺。
在实现两工艺的合并时，首先成为问题的是MIM电容器的结构及其工艺。其理由如下。
作为RF混合装载LSI中的RF模拟器件用的MIM电容器的特征之一，可以举出电容器面积大到数百平方微米这件事。为此，电容器面积的减小，就是说，每一单位面积的电容器容量的增加，对于芯片面积的削减化和电路的Q值的增加都是非常重要的。
此外，RF模拟器件用的MIM电容器要求良好的配对性。这是因为RF模拟电路包括使用对称的电路获得输出的差分的运算电路，要对运算电路使用的电容器，电容量和应答特性都必须以非常高的精度一致的缘故。
为了提高面积大的MIM电容器的容量密度，从前一直在DRAM电容器中使用着的使电极3维化以加大侧面积的手法是无效的。其理由如下。
DRAM电容器从上边看的面积(S1)非常小，故在使电极3维化以加大侧面积(S2)的情况下，S2/S1之比就变得非常高。为此，在DRAM的电容器的情况下，采用使电极3维化的办法，就可以容易地增加容量密度。
另一方面，要在RF混合装载LSI中使用的电容器，由于与DRAM的电容器比较，S1非常大，即便是多少加大S2，S2/S1之比也不会变成为多么大。为了仅仅采用将电极加工成柱状以加大侧面积的办法来充分地加大S2/S1之比，就需要数十微米高度的电极。但是，这样高的电极是不现实的。
作为加大S2而不使用这样高的电极的方法，人们知道在电极的侧面上形成多个微细的凹凸的方法。但是。在使用具有这样的复杂形状的电极的情况下，要实现具有良好配对性的MIM电容器是困难的。
作为增加容量密度而不使电极3维化的别的手法，可以考虑作为MIM电容器的电介质膜的材料，取代从前一直使用的氮化硅，使用钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或钛酸钡等的高电介质材料(例如，专利文献1、2)。但是，在使用这样的电介质材料的情况下，本发明人发现存在着后述那样的问题。
[专利文献1]
特开2000-183289号公报
[专利文献2]
特开2000-208720号公报
发明内容
如上所述，作为增加RF混合装载LSI中的RF模拟器件用的MIM电容器的容量密度的手法，人们知道使电极3维化，或者在电极的侧面形成多个微细的凹凸的方法。但是，前者的手法由于需要数十微米高度的电极故是不现实的，后者的手法要实现良好配对性是困难的。
本发明就是考虑到上述事实而发明的。其目的在于提供易于实现MIM电容器的容量密度的增加的半导体器件及其制造方法。
在要在本专利中公开的发明之内，简单说来代表性的发明的概要如下。
就是说，为了实现上述目的，本发明的半导体器件，其特征在于：具备半导体衬底，和在上述半导体衬底的上方设置的电容器，上述电容器，具备含有金属的下部电极，在上述下部电极的上方设置的，含有钽氧化物或铌氧化物，在上表面上含有凸部的第1电介质膜，在上述第1电介质膜的上述凸部的上方设置的，含有金属的上部电极，在上述下部电极和上述第1电介质膜之间设置，介电常数比上述第1电介质膜小的第2电介质膜，在上述第1电介质膜的上述凸部与上述上部电极之间设置的，介电常数比上述第1电介质膜小的第3电介质膜。
此外，本发明的半导体器件的制造方法，其特征在于；具有如下的工序：准备半导体衬底的工序；在上述半导体衬底的上方，形成具备含有金属的下部电极，含有叠层电介质膜和比上述下部电极小的含有金属的上部电极的电容器的工序，上述形成电容器的工序，具有：形成将成为上述下部电极的第1导电膜的工序；既是在上述第1导电膜上，形成含有钽氧化物或铌氧化物的第1电介质膜、介电常数比上述第1电介质膜更小的第2和第3电介质膜的工序，而且，又是在上述第1导电膜上，按照上述第2电介质膜、上述第1电介质膜、上述第3电介质膜的顺序形成这些电介质膜的工序；在上述第3电介质膜上形成将成为上述上部电极的第2导电膜的工序；刻蚀上述第2导电膜，形成上述上部电极的工序；刻蚀上述第3电介质膜，除去比上述上部电极的侧面更往外侧的部分的上述第3电介质膜的工序；刻蚀上述第1电介质膜，以除去既是从上述第1电介质膜的上表面一直到上述第1电介质膜的途中为止的部分，而且，又是比上述上部电极的侧面更往外侧的部分的上述第1电介质膜的工序。
本发明的上述和其它的目的和新的特征，借助于在本说明书的讲述和附图将会弄得明白。
如上所详述，倘采用本发明的，则可以实现易于实现MIM电容器的容量密度的增加的半导体器件及其制造方法。
附图说明
图1示出了由现有的电容器产生的电力线。
图2示出了实施形态1的MIM电容器的结构和电力线。
图3是示出了实施形态1的装置中的MIM电容器的剖面图。
图4是示出了含有实施形态2的MIM电容器的半导体器件的制造工序的剖面图。
图5是示出了接在图4后边的半导体器件的制造工序的剖面图。
图6是示出了含有实施形态2的MIM电容器的半导体器件的剖面图。
图7是比较例1～7的MIM电容器的剖面图。
符号说明
1...下部电极、2...第1电介质膜、3...上部电极、4...第2电介质膜、5...第3电介质膜、6...电力线、7...层间绝缘膜、11...硅衬底、12...元件隔离区、13...栅极电极部分、14...源极/漏极区、15...层间绝缘膜、16...插针、17...硅氮化膜、18...层间绝缘膜、19...势垒金属膜、21...布线和插针(DD布线)、22...硅氮化膜、23...势垒金属膜、24...DD布线、25...硅氮化膜、26...层间绝缘膜、27...势垒金属膜、28...DD布线、29...硅氮化膜、30...钛膜(下部电极)、31...钛氮化物膜(下部电极)、32...第2电介质膜、33...第1电介质膜、34...第3电介质膜、35...钛氮化物膜(上部电极)、36...硅氮化膜、37、38...抗蚀剂图形、39...层间绝缘膜(第4电介质膜)、401、402...引出电极。
具体实施方案
首先，对成为本发明的基础的本发明者的研究结果和探讨结果进行说明。
如上所述，作为增加容量密度而不使电极3维化的手法，作为MIM电容器的电介质膜的材料，可以考虑使用钽氧化物或铌氧化物等的高介电常数材料。
特别是钽氧化物，被认为是用来实现低泄漏电流而且高容量密度的电容器最佳的材料。作为其理由之一，可以举出钽氧化物即便是在非晶状态也会表现30左右的高介电常数。作为其它的理由，可以举出钽氧化物的结晶化温度高到700℃前后(高介电常数材料一般地说当结晶化后泄漏电流会增大)。
然而，由本发明人锐意探讨的结果可知：使用钽氧化物膜或铌氧化物膜的电容器，与使用PECVD(等离子体增强化学气相淀积：等离子体CVD)法形成的硅氮化膜(PECVD-SiN膜)的现有的电容器比较，配对性不好。
于是，追查原因的结果弄清楚了以下的原因。
当给电容器加上电压，在电容器中储存电荷时，如图1(a)所示，虽然从上部电极93通过电介质膜92到达下部电极91的电力线94的绝大部分都变成为用最短距离将上部电极93和下部电极91连接起来的直线，但是，在电容器的外缘部分处电力线94就向电容器的外部溢了出来。这样的电力线94的溢出的比率，一般地说，下部电极91比上部电极93更大的RF模拟电路MIM电容器这一方，比上部电极和下部电极的尺寸大体上相等的电容器更大。
这样的溢出到电容器的外部的电力线94，会受电容器周边的电荷或电场、磁场的影响。因此，溢出到电容器的外部的电力线94结果就变成为会给电容器的应答造成影响。
由于MIM电容器具有数百微米的外周，故从周边接受的影响也大。在模拟电路中使用的MIM电容器，与在数字电路中使用的DRAM电容器不同，要求线性度或配对性等的应答性。
为此，该种的MIM电容器，结果就变成为受溢出到电容器的外部的电力线与电容器周边的电场、磁场之间的串扰的影响大，此外，使用上述MIM电容器的模拟电路的特性，所受到的上述串扰的影响也大。
当然，与这样的来自外部的干扰有关的问题，在作为电介质膜使用硅氮化膜的从前一直使用着的MIM电容器中也同样存在。
但是，在将钽氧化物或氧化铝(铝氧化物)等的高介电常数材料用做MIM电容器的电介质膜的材料的情况下，如图1(b)所示，电力线94向电容器的外部溢出得更多(电力线94的密度表示电场的强度)。在图1(b)中，示出了电容器的外部的电场变成为与图1(a)的相应的电场同一强度时的电力线94。
在这里，被覆图2的电容器的层间绝缘膜(未画出来)，通常，是SiO2基的绝缘膜，其介电常数约为3到4。为此，电介质膜92的介电常数，比上述层间绝缘膜的介电常数大。
电力线94的密度，在与电力线94的方向垂直的方向上连续地变化。电力线94的密度可以变化，仅仅是上部电极93和下部电极91的表面，或具有不同的介电常数的材料彼此间的界面(上部电极93/电介质膜92、电介质膜92/下部电极91)。
因此，在使用钽氧化物等的高介电常数材料的情况下，由于从电场的连续性来看，电场即电力线94变成为易于向电容器的外部溢出，故要向图1(b)的电介质膜92入射的附近的电力线94的密度就会变得非常高。这将招致使用高介电常数膜的MIM电容器的配对性的恶化。
在将钽氧化物或铌氧化物用做电介质材料的MIM电容器中，在将白金用做电极材料的情况下，就可以得到非常低的泄漏电流。
但是，在该种的MIM电容器中，人们知道会产生新的问题：在电介质材料中使用钛氧化物或铌氧化物的情况下，钛氧化物或钽氧化物会被上部/下部电极的电极材料还原，使得低泄漏电流的实现变得困难起来。
以下，边参看附图，边对可以解决上述问题的本发明的实施形态的高容量密度的MIM电容器进行说明。
(实施形态1)
图2示出了作为高介电常数材料使用钽氧化物或铌氧化物的、本发明的实施形态1的MIM电容器的结构和电力线。图2示出了MIM电容器的单侧一半。此外，MIM电容器在硅衬底的上方形成，在硅衬底和MIM电容器之间形成有例如未画出来的多层布线层、半导体元件等。
本实施形态的MIM电容器，具备：下部电极1；在下部电极的上方设置的，在中央部分上含有凸部的第1电介质膜2；设置在第1电介质膜2的凸部的上方的上部电极3；设置在下部电极1和第1电介质膜2之间的，介电常数比第1电介质膜2小的第2电介质膜4；设置在上部电极3和第1电介质膜2的凸部之间的，介电常数比第1电介质膜小的第3电介质膜5。
下部电极1和上部电极3的材料，例如是钛氮化物或钽氮化物。第1电介质膜2的材料，例如，是钽氧化物或铌氧化物(介电常数都是约30)。
在下部电极1、上部电极3的材料是钛氮化物或钽氮化物的情况下，第1和第3电介质膜2、5的材料，优选氧化铝(Al2O3)、硅氮化物、铪氧化物和锆氧化物中的至少一者。其理由如下。
上述电介质材料与钛氮化物和钽氮化物不进行反应。为此，在使用上述电介质材料的情况下，在下部电极1和第2电介质膜4之间的界面，上部电极3和第3电介质膜5之间的界面上就可以形成良好的肖特基势垒。借助于此，就可以实现泄漏电流的减少化。
此外，上述电介质材料的介电常数为7.5～20，比钽氧化物和铌氧化物的介电常数小，比SiO2系的层间绝缘膜的介电常数(3到3.9)大。为此，对于实现本实施形态的效果是合适的。
具有这样结构的MIM电容器，例如，可采用在下部电极1(第1导电膜)上，按照第2电介质膜4，第1电介质膜2，第3电介质膜5，上部电极3(第2导电膜)的顺序进行淀积，然后，按照上部电极3，第3电介质膜5，第1电介质膜2的顺序进行刻蚀的办法得到。
这时，上部电极3和第3电介质膜5的周缘部分虽然可借助于刻蚀完全除去，但是第1电介质膜2的周边部分借助于刻蚀只能除去到途中的深度。
此外，第2电介质膜4则完全未被刻蚀。为此，就可以防止起因于由上部电极3、第3电介质膜5和第1电介质膜2的刻蚀，特别是由第1电介质膜2的刻蚀所产生的第2电介质膜4的损伤的泄漏电流的增加。
为了减小泄漏电流，将上部电极3形成得比下部电极1尽可能地小，将上部电极3的侧面和下部电极1的侧面之间的距离形成得更大是有效的。当减小上部电极3时虽然电荷的积蓄量会减少，但是使用钽氧化物或铌氧化物作为高电介质材料的办法，就可以确保必要的电荷的积蓄量。而且，倘采用本实施形态，则就如以下要说明的那样，即便是使用钽氧化物或铌氧化物，也可以抑制配对性的劣化。
本实施形态的MIM电容器，如图2所示，与图1(b)所示的MIM电容器比，可以抑制向MIM电容器的外部溢出的电力线6。因此，电力线6与MIM电容器的周边的电场或磁场之间的串扰就会得到抑制。上述电场或磁场，例如，由MIM电容器周边的布线等产生。
图2所示的电力线6的分布(电场分布)，是将钽氧化物用做第1电介质膜2的材料，将氧化铝用做第1和第3电介质膜2、4的材料的情况下的分布。
向MIM电容器的外部溢出的电力线6受到抑制的理由，是因为电场在MIM电容器侧面上必须具有连续性(在图2中电力线6的密度必须相等)，其结果是电力线6被遏止在第2电介质膜4内的缘故。
此外，在本实施形态的情况下，由于在上部电极3和第1电介质膜2之间，设置有第1电介质膜2的介电常数的一半左右以下(＜15)的第3电介质膜5，故上部电极3附近的介电常数得以减小。
其结果，由于电场的连续性与直接在第1电介质膜2上设置上部电极3的情况(图1(b))相比，通过第1电介质膜2的电力线6的溢出就得到抑制(图2)。这也是向MIM电容器的外部溢出的电力线6(电场的渗出)得到抑制的理由之一。
但是，在上部电极3和第1电介质膜2之间设置介电常数比第1电介质膜2低的第3电介质膜5这件事，由于从MIM电容器的容量的观点看是有损无益的，故优选第3电介质膜5的膜厚薄。
此外，如图3所示，在装置中的MIM电容器上，一般地说，要淀积介电常数比第1电介质膜2小的层间绝缘膜7。其结果是，第1电介质膜2的凸部的周边，被介电常数比之更小的层间绝缘膜(第4电介质膜)7围了起来。借助于此，上部电极3附近的介电常数减小，向电容器的外部溢出的电力线(电场的渗出)得到抑制。
如上所述，倘采用本实施形态，即便是作为电介质膜使用钽氧化物膜或铌氧化物膜，也可以抑制作为使配对性劣化的原因的向MIM电容器的外部溢出的电力线6(电场的渗出)。
因此，倘采用本实施形态，则就可以实现高配对性、低泄漏电流和高容量密度的MIM电容器。借助于此，就可以减小预计今后要装载到所有的设备上的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
另外，在本实施形态中，虽然第2电介质膜4直接与下部电极1和第1电介质膜2接连，但是也可以通过别的膜间接地进行接触。同样，第3电介质膜5虽然直接与上部电极3和第1电介质膜2接连，但是，也可以通过别的膜间接地进行接触。
(实施形态2)
图4和图5是示出了含有本发明的实施形态2的MIM电容器的半导体器件的制造工序的剖面图。
上述MIM电容器的上部电极和下部电极，是用溅射法形成的钛氮化物膜。此外，上述MIM电容器的电介质膜，是含有用反应性溅射法形成的下部氧化铝膜(第2电介质膜)，在下部氧化铝膜上用反应性溅射法形成的钽氧化物膜(第1电介质膜)，和在上述钽氧化物膜上用反应性溅射法形成的上部氧化铝膜(第3电介质膜)的叠层电介质膜。
以下，对本实施形态的MIM电容器的制造方法的详细情况进行说明。
图4(a)示出了众所周知的含有MOS晶体管、元件隔离区和多层布线层的硅衬底。在本实施形态中，要在图4(a)的多层布线层上制造MIM电容器。
本实施形态的MIM电容器，例如，是模拟电路用的电容器，特别是含有RF电路的模拟电路(例如，RF接收部分的噪声滤波器)用的电容器。上述RF电路是RF混合装载LSI中的RF电路。
图4(a)所示的众所周知的结构，可用众所周知的标准的逻辑工艺形成。以下，简单地对用来形成图4(a)的结构的工艺进行说明。
首先，在硅衬底11上，形成元件隔离区(STI)12、栅极电极部分(栅极绝缘膜、栅极电极、栅极上部绝缘膜、栅极侧壁绝缘膜)13、源极/漏极区14，然后，向衬底整个面上淀积层间绝缘膜15，使器件面的表面平坦化。源极/漏极区14具有LDD结构，但是在图中LDD结构被省略。
其次，刻蚀层间绝缘膜15，形成接触孔，然后，在该接触孔内形成插针16。
其次，在衬底整个面上，依次形成硅氮化膜17、层间绝缘膜18，对层间绝缘膜18、硅氮化膜17进行刻蚀，形成过渡孔开口，然后，用双金属镶嵌工艺，在上述过渡孔内形成势垒金属膜19，形成布线和插针(DD布线)20。经这样地处理后就可以得到第1层的金属布线。势垒金属膜19，例如，为钛氮化物膜，DD布线20，例如为Cu-DD布线。此外，在各个DD布线的工艺中，布线沟和连接孔的内部的金属的埋入工序，例如，用电解电镀法进行。
然后，采用与第1层的金属布线层同样的方法，形成硅氮化膜21、层间绝缘膜22、势垒金属膜23、DD布线24、硅氮化膜25、层间绝缘膜26、势垒金属膜27、DD布线28、硅氮化膜29的办法，就可以得到第2层的金属布线层、第3层的金属布线层。
其次，如图4(b)所示，在硅氮化膜29上，借助于溅射法，依次形成将成为下部电极的钛膜30、钛氮化物膜31。钛膜30，通过开口于硅氮化膜29的连接孔和形成于该连接孔内的插针，与上述多层布线电连接。上述插针，例如是通过双金属镶嵌工艺与钛膜30同时形成的钛插针。
其次，借助于使用铝金属的靶的反应性溅射法，如同图(b)所示，在钛氮化物膜31上，形成由氧化铝构成的第2电介质膜(以下，在本实施形态中，叫做下部氧化铝膜)32。工艺气体是Ar和O2的混合气体，成膜温度为室温，Ar/O2流量比1.5，溅射功率为1.8kW。溅射装置使用DC型装置。下部氧化铝膜32的膜厚为3nm。
其次，借助于使用钽金属靶的反应性溅射法，如同图(b)所示，在下部氧化铝膜32上，形成由钽氧化物构成的第1电介质膜(以下，在本实施形态中，叫做钽氧化物膜)33。工艺气体是Ar和O2的混合气体，成膜温度为200℃，Ar/O2流量比1.3，溅射功率为1kW。溅射装置使用DC型装置。钽氧化物膜33的膜厚为30nm，介电常数为25。
其次，用反应性溅射法，如同图(b)所示，在钽氧化物膜33上，形成由氧化铝构成的第3电介质膜(以下，在本实施形态中，叫做上部氧化铝膜)34。接着，不破坏真空地，用溅射法在上部氧化铝膜34上连续地形成将成为上部电极的钛氮化物膜35，然后，用PECVD法，在钛氮化物膜35上形成硅氮化膜36。上部氧化铝膜34的成膜条件，与下部氧化铝膜32的成膜条件是相同的。氧化铝膜34的膜厚为8nm。
其次，如图4(C)所示，在硅氮化膜36上形成抗蚀剂图形37，以抗蚀剂图形37为掩模刻蚀硅氮化膜36，将抗蚀剂图形37的图形复制到硅氮化膜36上。然后，用灰化法除去抗蚀剂图形37。
其次，如图4(d)所示，以硅氮化膜36(硬掩模)为掩模，用使用氟系刻蚀气体的RIE工艺刻蚀钛氮化物膜35，接着，将氟系的刻蚀气体变更为氯系的刻蚀气体，用RIE工艺刻蚀上部氧化铝膜34，然后，将氯系的刻蚀气体变更为氟系的刻蚀气体与氧气的混合气体，用时间指定借助于RIE工艺约5nm左右刻蚀钽氧化物膜33。借助于此，就可以得到规定形状的上部电极35和在上部电极35的下方具有凸部的钽氧化物膜33。
其次，如图5(a)所示，在硅氮化膜36和钽氧化物膜33上形成抗蚀剂图形38，然后，以抗蚀剂图形38为掩模，借助于RIE工艺依次刻蚀钽氧化物膜33、下部氧化铝膜32、钛氮化物膜31和钛膜30，就将得到规定形状的钽氧化物膜33、下部氧化铝膜32和下部电极30、31。然后，借助于灰化法除去抗蚀剂图形38。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图5(b)所示，继续进行在衬底的整个面上形成层间绝缘膜39的工序，形成上部电极35的引出电极401和下部电极31的引出电极402的工序等众所周知的工序。图6示出了经由以上的制造工序得到的本实施形态的半导体器件的剖面图。
引出电极401、402的具体的工艺如下。首先，通过光刻工艺和RIE工艺，刻蚀层间绝缘膜39、硅氮化膜36、钽氧化物膜33、下部氧化铝膜32，形成分别连通到上部电极35、下部电极31和上述多层布线层上的第1、第2和第3接触孔。在上述RIE工艺中，使用氟系的刻蚀气体。
其次，要使得埋入到第1、第2和第3接触孔内那样地，用溅射法在衬底整个面上形成铝膜，然后，采用借助于光刻工艺和RIE工艺加工上述铝膜的办法，就可以得到由上述铝膜构成的引出电极401、402。
在这里，层间绝缘膜39的介电常数，优选是比钽氧化物膜33的介电常数更低。由于层间绝缘膜39通常可使用被叫做所谓的Low-k膜的低介电常数的电介质膜，故可以满足上述要件。
当在衬底的整个面上形成层间绝缘膜39后，就在钽氧化物膜33的凸部的周边上形成了层间绝缘膜39，钽氧化物膜33的凸部的周围就被介电常数比之更小的层间绝缘膜39围了起来。其结果是上部电极36附近的介电常数减小，向电容器的外部溢出的电力线(电场的渗出)受到抑制。
本实施形态MIM电容器的容量是3.5fF/μm2。采用本实施形态，也可以与实施形态1同样，实现高配对性、低泄漏电流和高容量密度的MIM电容器。借助于此，就可以减小预计今后要装载到所有的设备上的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
本发明人，作为比较例1～7，准备了图7所示的7种MIM电容器。在比较例1～7的MIM电容器中，与本实施形态的MIM电容器相当的部分，都赋予了与本实施形态的MIM电容器同一参考标号。此外，硅氮化膜29、层间绝缘膜39和引出电极401、402，由于简单而省略。
比较例1(图7(a))是作为电介质膜使用一个钽氧化物膜的电容器，即，是从本实施形态的MIM电容器中去掉了下部和上部氧化铝膜32、34后的MIM电容器。
比较例2(图7(b))，是从本实施形态的MIM电容器中去掉了下部和上部氧化铝膜32、34后的电容器，而且，是具备在上部电极35的下方不具有凸部的平面的钽氧化物膜33的MIM电容器。
比较例3(图7(c))，是作为电介质膜，使用钽氧化物膜，和仅仅在该钽氧化物膜与上部电极之间设置有氧化铝膜的电容器，即，是从本实施形态MIM电容器中去掉了下部氧化铝膜32后的MIM电容器。
比较例4(图7(d))是从本实施形态的MIM电容器中去掉了下部氧化铝膜32后的电容器，而且，是具备在上部电极35的下方不具有凸部的表面是平面的钽氧化物膜33的MIM电容器。
比较例5(图7(e))，是作为电介质膜，使用钽氧化物膜，和仅仅在该钽氧化物膜与下部电极之间设置有氧化铝膜的电容器，即，是从本实施形态MIM电容器中去掉了上部氧化铝膜34后的MIM电容器。
比较例6(图7(f))是从本实施形态MIM电容器中去掉了上部氧化铝膜34后的电容器，而且，是具备在上部电极35的下方不具有凸部的表面是平面的钽氧化物膜33的MIM电容器。
比较例7(图7(g))，除去具备在上部电极35的下方不具有凸部的表面是平面的钽氧化物膜33这一点之外，是与本实施形态相同的MIM电容器。
比较例1～6的钽氧化物膜33的膜厚，被选择为使得与比较例1～6的电容器容量与本实施形态的电容器容量变成为相同。比较例7的钽氧化物膜33的膜厚，与本实施形态的钽氧化物膜33的膜厚是相同的。
表1，对比较例1～7和本实施形态的MIM电容器示出了电容器的配对性(3σ匹配)的值，和在100℃加上±3.6V的条件下进行评价的泄漏电流的值。
表1
  凸部   3σ匹配   泄漏电流[+3.6V]   泄漏电流[-3.6V]
  比较例1(Ta<sub>2</sub>O<sub>5</sub>)   有   3.1％μm<sup>2</sup>   2.7E-6A/mm<sup>2</sup>   3.2E-6A/mm<sup>2</sup>
  比较例2(Ta<sub>2</sub>O<sub>5</sub>)   无   6.6％μm<sup>2</sup>   8.2E-7A/mm<sup>2</sup>   9.5E-7A/mm<sup>2</sup>
  比较例3(Ta<sub>2</sub>O<sub>5</sub>/Al<sub>2</sub>O<sub>3</sub>)   有   2.9％μm<sup>2</sup>   2.8E-11A/mm<sup>2</sup>   1.5E-9A/mm<sup>2</sup>
  比较例4(Ta<sub>2</sub>O<sub>5</sub>/Al<sub>2</sub>O<sub>3</sub>)   无   6.5％μm<sup>2</sup>   2.9E-11A/mm<sup>2</sup>   2.1E-10A/mm<sup>2</sup>
  比较例5(Al<sub>2</sub>O<sub>3</sub>/Ta<sub>2</sub>O<sub>5</sub>)   有   1.8％μm<sup>2</sup>   1.5E-9A/mm<sup>2</sup>   2.3E-9A/mm<sup>2</sup>
  比较例6(Al<sub>2</sub>O<sub>3</sub>/Ta<sub>2</sub>O<sub>5</sub>)   无   3.8％μm<sup>2</sup>   2.1E-10A/mm<sup>2</sup>   2.8E-11A/mm<sup>2</sup>
  实施形态(Al<sub>2</sub>O<sub>3</sub>/Ta<sub>2</sub>O<sub>5</sub>/Al<sub>2</sub>O<sub>3</sub>)   有   1.4％μm<sup>2</sup>   8.2E-12A/mm<sup>2</sup>   8.8E-12A/mm<sup>2</sup>
  比较例7(Al<sub>2</sub>O<sub>3</sub>/Ta<sub>2</sub>O<sub>5</sub>/Al<sub>2</sub>O<sub>3</sub>)   无   4.4％μm<sup>2</sup>   8.1E-12A/mm<sup>2</sup>   8.5E-12A/mm<sup>2</sup>
由表1可知，使用表面为平面的钽氧化物膜33的MIM电容器(比较例1)，与使用在上部电极35的下方具有凸部的钽氧化物膜33的MIM电容器(比较例3，5和实施形态)相比，配对性不好。
此外，还可知：即便是在钽氧化物膜33的单层结构或钽氧化物膜与氧化铝膜32(或氧化铝膜34)的2层结构而不是氧化铝膜32/钽氧化物膜33/氧化铝膜34的3层结构(实施形态)的情况下，在使用在上部电极35的下方具有凸部的钽氧化物膜33的情况下(比较例1、3、5)，也可以得到良好的配对性。但是，与本实施形态比，泄漏电流因反映钽氧化物膜33与钛氮化物膜31(或钛氮化物膜35)之间的反应而不好。
此外，还可知：在使用仅仅在下部电极一侧设置有氧化铝膜的2层结构的电容器电介质膜的情况下(比较例3)，泄漏电流虽然显示出某种程度低的值，但是，在使用仅仅在上部电极一侧设置有氧化铝膜的2层结构的电容器电介质膜的情况下(比较例5)，与比较例3相比，泄漏电流大。
该理由可考虑如下。使用在上部电极35的下方设置有具有凸部的钽氧化物膜33的电容器的制造工艺，包括用RIE工艺刻蚀钽氧化物膜33的工序(图4(d))。在这时的工序中，在钽氧化物膜33中会形成缺陷，因而将大幅度地降低钽氧化物膜33的绝缘性。这样的绝缘性的降低，被认为是泄漏电流增加的原因。因此得知：将氧化铝膜等电介质膜插入到电容器的至少下部电极一侧是必须的。
此外，还可知：即便是使用在上部电极35的下方具有凸部的钽氧化物膜33的情况下，和与上部电极35接连的电介质膜是钽氧化物膜33的情况(比较例1、3)相比，与上部电极35接连的电介质膜是氧化铝膜34的情况(比较例5，本实施形态)这一方，可以得到良好的配对性。
因此，得知：在上部电极35与钽氧化物膜33之间，设置由介电常数比钽氧化物膜还低的材料构成的电介质膜，不仅对于泄漏电流的抑制，而且对于实现良好的配对性也是有效的。
(实施形态3)
本实施形态MIM电容器与实施形态2的不同之处在于：作为第2和第3电介质膜，使用的是锆氧化物膜(ZrO2)，作为第1电介质膜使用的是铌氧化物膜。
由于本实施形态的MIM电容器和实施形态2的MIM电容器具有同一结构，故边参看在实施形态2的说明中使用的图4和图5，边对含有本实施形态的MIM电容器的半导体器件的制造方法进行说明。
首先，如图4(a)所示，用众所周知的工艺形成含有MOS晶体管、元件隔离区和多层布线层的硅衬底。
其次，如图4(b)所示，在硅氮化膜29上，用溅射法依次形成钛膜30、钛氮化物膜31。到此为止与实施形态2是同样的。
其次，如同图(b)所示，用使用锆金属靶的反应性溅射法，在钛氮化物膜31上，形成由锆氧化物构成的第2电介质膜(以下，在本实施形态中，叫做下部锆氧化物膜)32。工艺气体为Ar和O2的混合气体，成膜温度为300℃，Ar/O2流量比为1.00，溅射功率为1.0kW。溅射装置的使用DC型的装置。下部锆氧化物膜32的膜厚为9nm，介电常数为18。
其次，借助于使用铌金属靶的反应性溅射法，如同图(b)所示，在下部锆氧化物膜32上形成由铌氧化物构成的第1电介质膜(以下，在本实施形态中，叫做铌氧化物膜)33。工艺气体为Ar和O2的混合气体，成膜温度为300℃，Ar/O2流量比为1.3，溅射功率为1kW。溅射装置使用DC型的装置。铌氧化物膜33的膜厚为36nm，介电常数为18。
其次，用反应性溅射法，如同图(b)所示，在铌氧化物膜33上形成由锆氧化物构成的第3电介质膜(以下，在本实施形态中，叫做上部锆氧化物膜)34，接着，不破坏真空地，用溅射法在上部锆氧化物膜34上连续地形成将成为上部电极的钛氮化物膜35，然后，用PECVD法，在钛氮化物膜35上形成硅氮化膜36。上部锆氧化物膜34的成膜条件，与下部锆氧化物膜32的成膜条件是相同的。上部锆氧化物膜34的膜厚为15nm。
其次，如图4(c)所示，在硅氮化膜36上形成抗蚀剂图形37，以抗蚀剂图形37为掩模刻蚀硅氮化膜36，将抗蚀剂图形37的图形复制到硅氮化膜36上。然后，用灰化法除去抗蚀剂图形37。
其次，如图4(d)所示，以硅氮化膜36为掩模，用使用氟系刻蚀气体的RIE工艺刻蚀钛氮化物膜35，接着，将氟系的刻蚀气体变更为氯系的刻蚀气体，用RIE工艺刻蚀上部锆氧化物膜34，然后，将氯系的刻蚀气体变更为氟系的刻蚀气体与氧气的混合气体，用时间指定借助于RIE工艺约5nm左右刻蚀铌氧化物膜33。借助于此，就可以得到规定形状的上部电极35和在上部电极35的下方具有凸部的铌氧化物膜33。
其次，如图5(e)所示，在硅氮化膜36和铌氧化物膜33上形成抗蚀剂图形38，然后，以抗蚀剂图形38为掩模，借助于RIE工艺依次刻蚀铌氧化物膜33、下部锆氧化物膜32、钛氮化物膜31和钛膜30，得到规定形状的下部电极30、31。然后，借助于灰化法除去抗蚀剂图形38。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图5(f)所示，继续进行在衬底的整个面上形成层间绝缘膜39的工序，形成上部电极35的引出电极401和下部电极31的引出电极402的工序等众所周知的工序。用以上的制造方法得到的本实施形态的半导体器件的剖面图，与示出了实施形态2的半导体器件的剖面的图6是相同的。
引出电极401、402的具体的工艺如下。首先，通过光刻工艺和RIE工艺，刻蚀层间绝缘膜39、硅氮化膜36、铌氧化物膜33、下部锆氧化物膜32，形成分别连通到上部电极35、下部电极31和上述多层布线层上的第1、第2和第3接触孔。在上述RIE工艺中，使用氟系的刻蚀气体。
其次，要使得埋入到第1、第2和第3接触孔内那样地，用溅射法在衬底整个面上形成铝膜，然后，采用借助于光刻工艺和RIE工艺加工上述铝膜的办法，就可以得到由上述铝膜构成的引出电极401、402。
本实施形态MIM电容器的容量是3.5fF/μm2。此外，对本实施形态的MIM电容器进行配对性评价得知，得到用3σ匹配衡量为2.1％μm2的值，得到了与实施形态2同样良好的结果。因此，采用本实施形态，也可以与实施形态1同样，实现高配对性、低泄漏电流和高容量密度的MIM电容器。借助于此，就可以减小预计今后要装载到所有的设备上的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
(实施形态4)
本实施形态的MIM电容器与实施形态2不同之处在于：作为第2和第3电介质膜，使用的是锆氧化物膜(ZrO2)，作为第1电介质膜使用的是硅氮化膜。
由于本实施形态的MIM电容器和实施形态2的MIM电容器具有同一结构，故边参看在实施形态2的说明中使用的图4和图5，边对含有本实施形态的MIM电容器的半导体器件的制造方法进行说明。
首先，如图4(a)所示，用众所周知的工艺形成含有MOS晶体管、元件隔离区和多层布线层的硅衬底。
其次，如图4(b)所示，在硅氮化膜29上，用溅射法依次形成钛膜30、钛氮化物膜31。到此为止与实施形态2是同样的。
其次，如同图(b)所示，用使用烧结氮化硅陶瓷靶的反应性溅射法，在钛氮化物膜31上，形成由氮化硅构成的第2电介质膜(以下，在本实施形态中，叫做下部硅氮化膜)32。工艺气体为Ar和N2的混合气体，成膜温度为300℃，Ar/N2流量比为10，溅射功率为1.0kW。溅射装置使用RF型的装置。下部硅氮化膜32的膜厚为2nm，介电常数为7.5。
其次，借助于使用钽金属靶的反应性溅射法，如同图(b)所示，在下部硅氮化膜32上形成由钽氧化物构成的第2电介质膜(以下，在本实施形态中，叫做钽氧化物膜)33。工艺气体为Ar和O2的混合气体，成膜温度为200℃，Ar/O2流量比为1.5，溅射功率为1.8kW。溅射装置使用DC型的装置。钽氧化物膜33的膜厚为25nm。
其次，用反应性溅射法，如同图(b)所示，在钽氧化物膜33上形成由氮化硅构成的第3电介质膜(以下，在本实施形态中，叫做上部硅氮化膜)34，接着，不破坏真空地，用溅射法在上部硅氮化膜34上连续地形成将成为上部电极的钛氮化物膜35，然后，用PECVD法，在钛氮化物膜35上形成硅氮化膜36。上部硅氮化膜34的成膜条件，与下部硅氮化膜32的成膜条件是相同的。上部硅氮化膜34的膜厚为10nm。
其次，如图4(c)所示，在硅氮化膜36上形成抗蚀剂图形37，以抗蚀剂图形37为掩模刻蚀硅氮化膜36，将抗蚀剂图形37的图形复制到硅氮化膜36上。然后，用灰化法除去抗蚀剂图形37。
其次，如图4(d)所示，以硅氮化膜36为掩模，用使用氟系刻蚀气体的RIE工艺刻蚀钛氮化物膜35。这时，由于上部硅氮化膜34与掩模(硅氮化膜33)是同一材料，故上部硅氮化膜34几乎不会被刻蚀。
其次，如同图(d)所示，将氟系的刻蚀气体变更为溴系的刻蚀气体，用RIE工艺刻蚀上部硅氮化膜34，然后，将溴系的刻蚀气体变更为氟系的刻蚀气体与氧气的混合气体，用时间指定借助于RIE工艺约5nm左右刻蚀钽氧化物膜33。借助于此，就可以得到规定形状的上部电极35，同时，形成在上部电极35的下方具有凸部的钽氧化物膜33。
其次，如图5(e)所示，在硅氮化膜36和钽氧化物膜33上形成抗蚀剂图形38，然后，以抗蚀剂图形38为掩模，借助于RIE工艺依次刻蚀钽氧化物膜33、下部硅氮化膜32、钛氮化物膜31和钛膜30，得到规定形状的下部电极30、31。然后，借助于灰化法除去抗蚀剂图形38。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图5(f)所示，继续进行在衬底的整个面上形成层间绝缘膜39的工序，形成上部电极35的引出电极401和下部电极31的引出电极402的工序等众所周知的工序。用以上的制造方法得到的本实施形态的半导体器件的剖面图，与示出了实施形态2的半导体器件的剖面的图6是相同的。
引出电极401、402的具体的工艺如下。首先，通过光刻工艺和RIE工艺，刻蚀层间绝缘膜39、硅氮化膜36、钽氧化物膜33、下部硅氮化膜32，形成分别连通到上部电极35、下部电极31和上述多层布线层上的第1、第2和第3接触孔。在上述RIE工艺中，要使用氟系的刻蚀气体。
其次，要使得埋入到第1、第2和第3接触孔内那样地，用溅射法在衬底整个面上形成铝膜，然后，采用借助于光刻工艺和RIE工艺加工上述铝膜的办法，就可以得到由上述铝膜构成的引出电极401、402。
本实施形态MIM电容器的容量是3.5fF/μm2。此外，对本实施形态的MIM电容器进行配对性评价得知，得到用3σ匹配衡量为1.8％μm2的值，得到了与实施形态2和3同样良好的结果。因此，采用本实施形态，也可以与实施形态1同样，实现高配对性、低泄漏电流和高容量密度的MIM电容器。借助于此，就可以减小预计今后要装载到所有的设备上的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
另外，本发明并不限定于上述实施形态。例如，在上述实施形态中，作为上部电极35和下部电极31虽然使用的是钛膜30和钛氮化物膜叠层膜，但是，也可以取而代之以使用钛膜30、钨氮化物膜、钽氮化物膜等的含有金属的单层导电膜，或钛氮化物膜/AlCu膜/钛氮化物膜等的含有金属的多层导电膜。此外，在上述实施形态中，作为上部电极35，虽然使用的是钛氮化物膜，但是，也可以取而代之以使用与上述下部电极31的情况同样的各种导电膜。
此外，在上述实施形态中，虽然使用的是硅衬底，但是，也可以不使用硅衬底而代使用SOI衬底、SiGe衬底、变形硅衬底。
再有，上述实施形态包括种种阶段的发明，借助于将所公开的多个构成要件的适宜的组合就可以抽出种种的发明。例如，即便是从在实施形态中所示的全部构成要件中削除若干个构成要件，在可以解决在发明要解决的课题那一栏中讲述的课题的情况下，就可以将削除掉该构成要件的构成作为发明抽出。
除此之外，在不背离本发明的技术思想的范围内，可进行种种变形来实施。

Claims (12)

1.一种半导体器件，其特征在于：具备：
半导体衬底，和在上述半导体衬底的上方设置的电容器，
上述电容器，具备：
含有金属的下部电极，
在上述下部电极的上方设置的，含有钽氧化物或铌氧化物的，在上表面上含有凸部的第1电介质膜，
在上述第1电介质膜的上述凸部的上方设置的，含有金属的上部电极，
在上述下部电极和上述第1电介质膜之间设置的，介电常数比上述第1电介质膜小的第2电介质膜，
在上述第1电介质膜的上述凸部与上述上部电极之间设置的，介电常数比上述第1电介质膜小的第3电介质膜。
2.根据权利要求1所述的半导体器件，其特征在于：上述上部电极、上述第3电介质膜和上述第1电介质膜的上述凸部，从上看的形状和尺寸是相同的。
3.根据权利要求1或2所述的半导体器件，其特征在于：上述金属是钛或钽。
4.根据权利要求1或2中的任何一项所述的半导体器件，其特征在于：上述第2和第3电介质膜的材料，是硅氮化物、铝氧化物、铪氧化物和锆氧化物中的至少一者。
5.根据权利要求1或2中的任何一项所述的半导体器件，其特征在于：还具备在上述电容器上设置的，介电常数比上述第1电介质膜低的第4电介质膜。
6.一种半导体器件的制造方法，其特征在于；具有如下的工序：
准备半导体衬底的工序；
在上述半导体衬底的上方，形成具备含有金属的下部电极，含有叠层电介质膜和比上述下部电极小的、含有金属的上部电极的电容器的工序，
上述形成电容器的工序，具有：
形成将成为上述下部电极的第1导电膜的工序；
在上述第1导电膜上，依次形成第2电介质膜、含有钽氧化物或铌氧化物的第1电介质膜、第3电介质膜的工序，其中第2电介质膜和第3电介质膜的介电常数比第1电介质膜更小；
在上述第3电介质膜上形成将成为上述上部电极的第2导电膜的工序；
刻蚀上述第2导电膜，形成上述上部电极的工序；
刻蚀上述第3电介质膜，除去比上述上部电极的侧面更往外侧的部分的上述第3电介质膜的工序；
刻蚀上述第1电介质膜，以除去既是从上述第1电介质膜的上表面一直到上述第1电介质膜的途中为止的部分，而且，又是比上述上部电极的侧面更往外侧的部分的上述第1电介质膜的工序。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于：上述上部电极和上述下部电极，含有金属。
8.根据6或7中的任何一种所述的半导体器件的制造方法，其特征在于：上述第2和第3电介质膜的材料，是硅氮化物、铝氧化物、铪氧化物和锆氧化物中的至少一者。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于：上述金属是钛或钽。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于：用氟系的气体刻蚀上述第2电介质膜，用氯系的气体刻蚀上述第3电介质膜，用氟系的气体与氧气的混合气体刻蚀上述第1电介质膜。
11.根据权利要求6或7中的任何一项所述的半导体器件的制造方法，其特征在于：还包括刻蚀上述第1电介质膜、上述第2电介质膜和上述第1导电膜，形成上述下部电极的工序。
12.根据权利要求6或7中的任何一者所述的半导体器件的制造方法，其特征在于：还具有在上述电容器上形成介电常数比上述第1电介质膜低的第4电介质膜的工序。
CNB2004100060973A 2003-02-28 2004-02-27 半导体器件及其制造方法 Expired - Fee Related CN100379000C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP053184/2003 2003-02-28
JP2003053184A JP3822569B2 (ja) 2003-02-28 2003-02-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1525563A CN1525563A (zh) 2004-09-01
CN100379000C true CN100379000C (zh) 2008-04-02

Family

ID=32905756

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100060973A Expired - Fee Related CN100379000C (zh) 2003-02-28 2004-02-27 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US6891218B2 (zh)
JP (1) JP3822569B2 (zh)
CN (1) CN100379000C (zh)
TW (1) TWI240298B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165559A (ja) * 2002-11-15 2004-06-10 Toshiba Corp 半導体装置
KR100949004B1 (ko) * 2002-12-24 2010-03-23 동부일렉트로닉스 주식회사 Ｍｉｍ 구조의 커패시터 제조방법
JP2005191182A (ja) * 2003-12-25 2005-07-14 Nec Electronics Corp 半導体装置及びその製造方法
KR100549002B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
JP2006060044A (ja) * 2004-08-20 2006-03-02 Canon Anelva Corp 磁気抵抗効果素子の製造方法
JP2006173175A (ja) * 2004-12-13 2006-06-29 Hitachi Ltd 半導体集積回路装置および製造方法
KR100809336B1 (ko) * 2006-10-02 2008-03-05 삼성전자주식회사 메모리 소자의 제조 방법
JP5534170B2 (ja) * 2007-03-19 2014-06-25 日本電気株式会社 半導体装置及びその製造方法
WO2008126365A1 (ja) * 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US8395053B2 (en) * 2007-06-27 2013-03-12 Stats Chippac Ltd. Circuit system with circuit element and reference plane
KR100945877B1 (ko) 2007-11-26 2010-03-05 주식회사 동부하이텍 반도체 소자의 커패시터 제조 방법
JP5198146B2 (ja) * 2008-05-22 2013-05-15 株式会社東芝 不揮発性記憶装置
KR20100041179A (ko) * 2008-10-13 2010-04-22 매그나칩 반도체 유한회사 유전체, 이를 구비한 캐패시터 및 그 제조방법, 반도체 소자 제조방법
KR20100079081A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 엠아이엠 커패시터 및 그의 제조 방법
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
US8110414B2 (en) * 2009-04-30 2012-02-07 Texas Instruments Incorporated Forming integrated circuit devices with metal-insulator-metal capacitors using selective etch of top electrodes
JP2010278159A (ja) * 2009-05-27 2010-12-09 Renesas Electronics Corp 半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラム
KR20120039460A (ko) * 2010-10-15 2012-04-25 삼성전자주식회사 반도체 패키지
FR2971362B1 (fr) * 2011-02-04 2013-09-06 St Microelectronics Crolles 2 Procédé de fabrication d'un condensateur tin/ta2o5/tin
JP2011211236A (ja) * 2011-07-15 2011-10-20 Renesas Electronics Corp 半導体装置
US8860002B2 (en) * 2012-12-20 2014-10-14 Intermolecular, Inc. Limited maximum fields of electrode-switching layer interfaces in Re-RAM cells
TWI622176B (zh) * 2015-12-04 2018-04-21 力晶科技股份有限公司 Ｍｉｍ電容之結構及其製造方法
US10546915B2 (en) 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
WO2019244382A1 (ja) 2018-06-21 2019-12-26 大日本印刷株式会社 配線基板および半導体装置
JP2024067682A (ja) 2022-11-07 2024-05-17 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1208964A (zh) * 1997-05-30 1999-02-24 日本电气株式会社 具有金属－绝缘体－金属电容的半导体器件
JP2000183289A (ja) * 1998-12-18 2000-06-30 Murata Mfg Co Ltd 誘電体素子の特性制御方法
JP2000208720A (ja) * 1999-01-13 2000-07-28 Lucent Technol Inc 電子デバイス、ｍｏｍキャパシタ、ｍｏｓトランジスタ、拡散バリア層

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082782A (ja) 1999-06-25 2000-03-21 Seiko Epson Corp 強誘電体装置
JP3505465B2 (ja) 2000-03-28 2004-03-08 株式会社東芝 半導体装置及びその製造方法
KR100818058B1 (ko) * 2002-06-28 2008-03-31 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법
US6940117B2 (en) * 2002-12-03 2005-09-06 International Business Machines Corporation Prevention of Ta2O5 mim cap shorting in the beol anneal cycles
KR100520590B1 (ko) * 2002-12-31 2005-10-10 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1208964A (zh) * 1997-05-30 1999-02-24 日本电气株式会社 具有金属－绝缘体－金属电容的半导体器件
JP2000183289A (ja) * 1998-12-18 2000-06-30 Murata Mfg Co Ltd 誘電体素子の特性制御方法
JP2000208720A (ja) * 1999-01-13 2000-07-28 Lucent Technol Inc 電子デバイス、ｍｏｍキャパシタ、ｍｏｓトランジスタ、拡散バリア層

Also Published As

Publication number Publication date
US20050156221A1 (en) 2005-07-21
CN1525563A (zh) 2004-09-01
TWI240298B (en) 2005-09-21
TW200423208A (en) 2004-11-01
US20040169216A1 (en) 2004-09-02
US6891218B2 (en) 2005-05-10
JP2004266009A (ja) 2004-09-24
US7202126B2 (en) 2007-04-10
JP3822569B2 (ja) 2006-09-20

Similar Documents

Publication Publication Date Title
CN100379000C (zh) 半导体器件及其制造方法
CN107180813B (zh) 金属-绝缘体-金属电容器结构
CN100378999C (zh) 半导体器件及其制造方法
US6525427B2 (en) BEOL decoupling capacitor
KR100873542B1 (ko) 반도체 다이 내 전압 의존도가 낮은 고밀도 합성 ｍｉｍ커패시터
TWI358135B (en) Semiconductor capacitor device
US7300840B2 (en) MIM capacitor structure and fabricating method thereof
US6436787B1 (en) Method of forming crown-type MIM capacitor integrated with the CU damascene process
JP2004214668A (ja) Ｍｉｍキャパシタおよびその作製方法
US9524963B2 (en) Semiconductor device
TW202315053A (zh) 微電子裝置、相關的電子系統、及形成微電子裝置之方法
US20040135189A1 (en) Semiconductor device
CN105074916A (zh) 具有增强电容的金属-氧化物-金属(mom)电容器
US9564484B2 (en) Metal-insulator-metal back end of line capacitor structures
TW201721882A (zh) Ｍｉｍ電容之結構及其製造方法
US11942467B2 (en) Semiconductor structure, electronic device, and method of manufacturing semiconductor structure
CN100432293C (zh) 低温沉积金属的方法
US20080070410A1 (en) Method for manufacturing capacitor using system in package
JP2010225907A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080402

Termination date: 20110227