KR100520590B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 캐패시터의 하부 전극은 실리콘층으로 형성하고, 유전막을 제1 Al2O3 막과 Ti 도핑된 Ta2O 5 층 및 제2 Al2O3 막의 적층 구조로 형성한 후, 상부전극을 금속으로 형성하였으므로, 금속의 높은 일함수에 의해 유전막의 유효두께를 30Å 이하로 감소시킬 수 있고, NO, O2 또는 N2O 가스를 사용하거나 저압에서 산화 공정을 진행할 수 있어 하부 전극의 산화를 방지할 수 있어 유전막의 유효 두께를 더욱 감소시킬 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 유전막의 두께를 감소시키고, 저온 공정을 사용하여 하부전극의 산화가 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.
캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.
종래 기술에 따른 실리콘 반도체소자의 캐패시터는 실리콘-유전막-실리콘(이하 SIS라 칭함) 구조의 캐패시터로서 전하저장전극과 플레이트전극을 도핑된 실리콘을 사용하고, 유전막으로는 산화막-질화막-산화막(이하 ONO라 칭함)구조를 사용하는데 통상 하부의 산화막은 생략되기도 한다.
종래 기술에 따른 반도체소자의 캐패시터 제조방법을 살펴보면 다음과 같다.
먼저, 소정의 공정을 진행하여 하부구조물들을 반도체기판상에 형성하고, 전하저장전극 콘택플러그를 구비하는 층간절연막을 형성하고, 전하저장전극을 실리콘재질로 형성한 후, 상기 전하저장전극 상의 자연 산화막을 HF 용액을 사용하여 제거하는 전세정 공정을 진행하고, 상기 전하저장전극상에 저압 화학기상증착(이하 LPCVD라 칭함) 방법으로 질화막을 형성한 후, 표면을 산화시켜 산화막을 형성하고, 그 상부에 플레이트전극을 실리콘 재질로 형성한다. 여기서 상기 질화막은 Si3N4 나 SiOXNY 재질이다.
상술한 바와 같이 종래 기술에 따른 반도체소자의 캐패시터 제조방법은 디자인 룰의 감소로 셀 면적이 감소되어 충분한 정전용량을 확보하기 어려워지고 있어 유전막의 등가산화 두께를 감소시키는 방법으로 정전용량을 확보하여 왔으나, 질화막은 산화저항성이 40Å 이하의 두께에서 급속하게 감소되 후속 공정시 전하저장전극이나 비트라인이 산화되고, 50Å 이하의 두께에서는 누설전류가 증가되고 절연파괴전압이 감소되어 45Å 이하의 두께로는 형성할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 유전막의 두께를 감소시킬 수 있어 정전용량 확보에 용이하고 하부 구조의 산화를 빙지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
본발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체소자의 캐패시터 제조방법에 있어서, 전하저장전극을 실리콘으로 형성하는 공정과, 전하저장전극 표면에 제1 Al2O3 막을 형성하는 공정과,상기 제1 Al2O3 막 상부에 Ti가 인시투로 도핑되도록 혼합 소스를 이용하여 Ti 도핑된 Ta2O5 층을 형성하는 공정과, 상기 Ti 도핑된 Ta2O5 층 상부에 제2 Al2O3 막을 형성하는 공정과,
상기 제2 Al2O3 막 상부에 금속재질의 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
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또한 상기 제1 및 제2 Al2O3 막은 저압CVD, 원자층증착 또는 플라즈마 유도 CVD 방법으로 형성되며, 상기 제1 Al2O3 막(14)과 Ti 도핑된 Ta2O5 층(16) 및 제2 Al2O3 막(18)은 각각 5∼100Å 두께로 형성하고, 상기 Ti 도핑된 Ta2O 5층은 Ti가 인시튜로 도핑되는 혼합 소스로서 1∼50%의 혼합비를 가지며, 증착 공정시 O2 가스를 혼합하여 사용할 수도 있으며, 원자층 증착, 유기금속 CVD 또는 플라즈마 유도 CVD 로 형성되는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
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도 1은 본 발명에 따른 반도체소자의 캐패시터의 단면도로서, 금속-유전막-실리콘(이하 MIS 라 칭함) 구조의 캐패시터이다.
먼저, 소정의 하부 구조물을 구비하는 층간절연막(10)상에 도핑 실리콘으로된 전하저장전극(12)을 CVD 등의 방법으로 형성하고, 상기 전하저장전극(12) 상에 일차 유전막인 제1 Al2O3 막(14)과 Ti 도핑된 Ta2O5 층(16) 및 제2 Al2O3 막(18)을 순차적으로 각각 5∼100Å 두께로 형성한다. 여기서 상기 제1 및 제2 Al2O3 막(14),(18)은 저압 CVD, 원자층증착 또는 플라즈마 유도 CVD 방법으로 형성하고, 상기 제2Al2O3 막(18)의 두께는 후속으로 형성되는 플레이트전극 물질의 종류와 두께등을 고려하여 형성하며, 상기 Ti 도핑된 Ta2O5층(16)은 Ti가 인시튜로 도핑되는 혼합 소스로서 1∼50%의 혼합비를 가지며, 우수한 박막 특성을 위하여 증착 공정시 O2 가스를 혼합하여 사용하기도 하며, 원자층 증착이나 유기금속 CVD 또는 플라즈마 유도 CVD 등의 방법으로 형성한다.
그다음 상기 제2 Al2O3 막(18) 상에 플레이트전극(20)을 TiN 이나 Ru 등의 금속막으로 형성한다.
여기서 플레이트전극을 금속으로 형성하였으므로 금속의 높은 일함수에 의해 디플리션 영역이 형성되지 않아 유전막의 유효두께를 30Å 이하로 감소시킬 수 있고, NO, O2 또는 N2O 가스를 사용하거나 저압에서 산화 공정을 진행할 수 있어 하부 전극의 산화를 방지할 수 있어 더욱 유효 두께를 감소시킬 수 있다.
또한 하부 전극에 반구형 실리콘층을 성장시키면 표면적을 증가시킬 수 있어 더욱 정전용량 확보가 용이하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 하부 전극은 실리콘층으로 형성하고, 유전막을 제1 Al2O3 막과 Ti 도핑된 Ta2O5 층 및 제2 Al2O3 막의 적층 구조로 형성한 후, 상부전극을 금속으로 형성하였으므로, 금속의 높은 일함수에 의해 유전막의 유효두께를 30Å 이하로 감소시킬 수 있고, NO, O2 또는 N2O 가스를 사용하거나 저압에서 산화 공정을 진행할 수 있어 하부 전극의 산화를 방지할 수 있어 유전막의 유효 두께를 더욱 감소시킬 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1은 본 발명에 따른 반도체소자의 캐패시터의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 층간절연막 12 : 전하저장전극
14, 18 : Al2O3 막 16 : Ti 도핑된 Ta2O5 층
20 : 플레이트전극

Claims (5)

  1. 반도체소자의 캐패시터 제조방법에 있어서,
    전하저장전극을 실리콘으로 형성하는 공정과,
    전하저장전극 표면에 제1 Al2O3 막을 형성하는 공정과,
    상기 제1 Al2O3 막 상부에 Ti가 인시투로 도핑되도록 혼합 소스를 이용하여 Ti 도핑된 Ta2O5 층을 형성하는 공정과,
    상기 Ti 도핑된 Ta2O5 층 상부에 제2 Al2O3 막을 형성하는 공정과,
    상기 제2 Al2O3 막 상부에 금속재질의 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 Al2O3 막은 저압CVD, 원자층증착 및 플라즈마 유도 CVD 로 이루어지는 군에서 임의로 선택되는 하나의 방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 Al2O3 막(14)과 Ti 도핑된 Ta2O5 층(16) 및 제2 Al 2O3 막(18)은 각각 5∼100Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 혼합 소스는 1∼50%의 혼합비를 가지며, 상기 Ti 도핑된 Ta2O5 층 증착 공정은 원자층 증착, 유기금속 CVD 및 플라즈마 유도 CVD 로 이루어지는 군에서 임의로 선택되는 하나의 방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 삭제
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