CN112563271B - 电容孔形成方法、电容器制造方法、电容器及半导体存储器 - Google Patents
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Abstract
本申请涉及一种电容孔形成方法、电容器制造方法、电容器及半导体存储器。其中，电容孔形成方法，可以包括步骤：提供衬底；形成叠层结构于衬底上；叠层结构包括依次层叠的主体层和牺牲层；刻蚀出电容孔于叠层结构中；去除牺牲层。在主体层上增加一层牺牲层，使得在深孔电容刻蚀时通常会出现的缺陷位置由主体层转移至牺牲层的相应位置处，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路。
Description
技术领域
本申请涉及半导体器件及制造领域，特别是涉及一种电容孔形成方法、电容器制造方法、电容器及半导体存储器。
背景技术
电容器作为集成电路中的必要元件之一，在电路中具有电压调整、滤波存储信号等功能，广泛用于集成电路中。
对于电容孔形成的方式，在存储器制程中，例如DRAM(Dynamic Random AccessMemory，动态随机存取存储器)，常用的方法是利用支撑层及氧化层交叠使用的薄膜叠层来进行蚀刻得到所需要的电容孔。在实现过程中，发明人发现现有的电容孔形成方法，容易出现电容短路现象。
发明内容
基于此，本发明提供一种电容孔形成方法、电容器制造方法、电容器及半导体存储器，以解决现有的电容孔形成方法中容易出现电容短路的问题。
为了实现上述目的，一方面，本发明实施例提供了一种电容孔形成方法，包括步骤：
提供衬底；形成叠层结构于衬底上；叠层结构包括依次层叠的刻蚀停止层、第一氧化层、第一支撑层、第二氧化层、第二支撑层和牺牲层；
刻蚀出电容孔于叠层结构中；
去除牺牲层。
以上电容孔形成方法中，在第二支撑层上增加一层牺牲层，使得在深孔电容刻蚀时通常会出现的缺陷位置由主体层转移至牺牲层的相应位置处，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路。
在其中一个实施例中，衬底中形成有电容接触窗，电容接触窗的填充物质为多晶硅或钨；
在刻蚀过程中，保留刻蚀停止层至预设剩余厚度、以遮蔽电容接触窗。
在其中一个实施例中，预设剩余厚度为5nm～10nm。
在其中一个实施例中，叠层结构还包括形成于牺牲层上的掩膜层；
形成电容孔的方法还包括在刻蚀出电容孔之后去除掩膜层。
在其中一个实施例中，掩膜层为多晶硅掩膜层。
在其中一个实施例中，去除掩膜层的步骤之后、去除牺牲层的步骤之前，还包括步骤：
于电容孔内形成导电层；
回蚀导电层至暴露出牺牲层。
在其中一个实施例中，去除掩膜层的步骤之后、于电容孔内形成导电层的步骤之前，还包括步骤：
去除预设剩余厚度的刻蚀停止层，以暴露电容接触窗。
在其中一个实施例中，牺牲层包括第三氧化层。
在其中一个实施例中，第三氧化层的形成厚度为100nm～300nm。
另一方面，本发明实施例还提供了一种电容器制造方法，在采用前述的电容孔形成方法的步骤之后，还包括步骤：
在导电层表面形成介电层，并在电容孔内的介电层表面形成上电极层，以形成电容器。
上述电容器制造方法，在主体层上增加一层牺牲层，使得在深孔电容刻蚀时通常会出现的缺陷位置由主体层转移至牺牲层的相应位置处，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路。此外，本申请提出利用在顶层掩膜层去除之后，再完全打开电容底层停止层，进而有效防止在多晶硅掩膜层去除时对电容接触窗中的多晶硅层的损伤，从而能够有效提升电容最终的导电性。
一种电容器，电容器采用前述任一项电容器制造方法制造得到。
一种半导体存储器，包括：衬底；还包括前述的电容器；电容器设置于衬底上。
附图说明
图1-图2为传统技术中常用的电容蚀刻示意图；
图3为一个实施例中电容孔形成方法的第一示意性流程图；
图4-图7为一个实施例中电容孔形成方法第一示意性流程图中各步骤所呈现的结构示意图；
图8为一个实施例中电容孔形成方法的第二示意性流程图；
图9-图11为一个实施例中电容孔形成方法第二示意性流程图中各步骤所呈现的结构示意图；
图12为一个实施例中电容孔形成方法的第三示意性流程图；
图13-图14为一个实施例中电容孔形成方法第三示意性流程图中各步骤所呈现的结构示意图。
元件标号说明
101半导体衬底；102电容底部接触窗；103电容底部刻蚀停止层；104电容第一氧化层；105电容中间支撑层；106电容第二氧化层；107电容顶部支撑层；108电容多晶硅掩膜层；
201衬底；202电容接触窗203刻蚀停止层；204第一氧化层；205第一支撑层；206第二氧化层；207第二支撑层；208掩膜层；301牺牲层；302导电层。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
对于电容孔形成的方式，在20nm(纳米)以下的DRAM制程中，传统技术常用的方法是利用2～3层支撑层，通常为Nitride(氮化物)或SiCN(氮碳化硅)等，然后夹2层的氧化层，最后氧化层会被去除，即利用支撑层及氧化层交叠使用的Film stack(薄膜叠层)来进行蚀刻得到所需要的电容孔。
具体的，如图1所示为深孔电容刻蚀的Film Stack，传统刻蚀的方式是电容这一道刻蚀是在顶层Poly Mask(掩膜，即光罩)打开的基础上，利用CH2F2/C4F6/C4F8/O2等气体去蚀刻Nitride或SiCN层，利用C4F6/C4F8/O2/NF3等气体去蚀刻氧化层。目前方式是深孔电容这一道蚀刻到103电容底层刻蚀停止层打开后结束，进而会导致图1中B位置出现Bowing(即Oxide Bowing，氧化层出现弓形形貌)，严重的最后会出现电容孔Short(短路)。
进一步的，如图2所示，传统技术利用CL2/HBR等气体去将顶层的108多晶硅掩膜层去除，进而会对107电容支撑层Nitride或SiCN有一定侧蚀，从而导致如图2中A位置严重的出现电容孔Short，同时CL2/HBR气体蚀刻108掩膜层时，刻蚀气体和等离子体会对电容孔底部接触窗(即102层)里面填充的多晶硅层或钨层有一定损伤，最终影响电容导电性。
本申请涉及一种电容孔形成方法、电容器制造方法、电容器及半导体存储器，可应用于20nm以下DRAM的制程中。具体的，本申请提供了一种改善深孔电容Short及增加电容导电性能的方法，可用于形成20nm以下存储器高密度电容器的电容孔。利用本申请提供的形成电容器的电容孔的方法，可以减少电容孔由于Oxide Bowing或顶部Nitride侧蚀太多导致的Short；同时可以使电容孔底部与电容孔底部的接触窗之间的导电性增加。
在一个实施例中，如图3所示，提供了一种电容孔形成方法，以该方法应用于半导体存储器件为例进行说明，包括以下步骤：
步骤S310，提供衬底；
具体而言，如图4所示，提供衬底201，衬底可以为半导体衬底；具体地，衬底201可以包括硅衬底、锗衬底、锗硅衬底以及碳化硅衬底等，或者本领域技术人员已知的其他材料。若应用于动态随机存储器，则衬底201还可以包括在内存数组中的晶体管字符线(Wordline)及位线(Bitline)。
可以理解的是，在衬底201中可以形成有浅沟槽隔离结构、掺杂区或者其它公知的半导体结构等，本申请对此不做限定。
在一个具体的实施例中，衬底201中形成有电容接触窗；例如，在衬底201的上表面内还形成有电容器的接触窗202(即电容接触窗)。
进一步的，如图5所示，202为电容孔底部的电容接触窗，通常里面填充的物质为多晶硅导电层或W(钨)等物质。在一个具体的示例中，电容接触窗202的填充物质为多晶硅或钨。
步骤S320，形成叠层结构于衬底上；叠层结构包括依次层叠的刻蚀停止层、第一氧化层、第一支撑层、第二氧化层、第二支撑层和牺牲层；
具体而言，如图4所示，于衬底201上依次形成主体层和牺牲层；可以采用化学气相沉积法(CVD，Chemical Vapor Deposition)或ALD(Atomic layer deposition，原子层沉积)等工艺。在一个具体的实施例中，如图5所示，主体层可以包括依次层叠的刻蚀停止层203、第一氧化层204、第一支撑层205、第二氧化层206、第二支撑层207；
具体地，于衬底201上形成刻蚀停止层203，以提供蚀刻终止或其他功能，在一个具体的示例中，可以采用化学气相沉积法等工艺，沉积刻蚀停止层，即203为电容底层的刻蚀停止层，通常可以为Nitride等物质；进一步的，于刻蚀停止层203上依次形成第一氧化层204、第一支撑层205、第二氧化层206、第二支撑层207、牺牲层301；此外，可在牺牲层301上形成掩膜层208；以上，可以采用等离子体增强化学气相沉积(PECVD，Plasma EnhancedChemical Vapor Deposition)等工艺。
其中，204为第一氧化层，其材质可以选用PSG(磷硅玻璃)/BPSG(硼磷硅玻璃)/Oxide等物质；205为第一支撑层，即电容支撑层，其材质可以选用Nitride或SiCN等物质；206层为第二氧化层，其材质可以选用Oxide类物质；207层为第二支撑层，也即电容支撑层，其材质可以选用Nitride或SiCN等物质；208为电容顶部的掩膜层，在一个具体的示例中，掩膜层可以选用对等离子体干法刻蚀叠层结构步骤中的等离子体具有吸收作用的材料，以减轻等离子体被掩膜层反弹从而形成上述Bowing的现象；进一步地，掩膜层可以为多晶硅掩膜层。
在一个具体的示例中，刻蚀停止层203的厚度范围介于10nm～50nm之间；第一氧化层204的厚度范围介于500nm～800nm之间；第一支撑层205的厚度范围介于20nm～80nm之间；第二氧化层206的厚度范围介于300nm～600nm之间；第二支撑层207的厚度范围介于100nm～300nm之间；多晶硅掩膜层208的厚度范围介于500nm～800nm之间。
在一个具体的实施例中，如图5所示，在主体层和多晶硅掩膜层208之间还包括牺牲层301；
在一个具体的示例中，牺牲层301可以包括第三氧化层；第三氧化层的形成厚度为100nm～300nm；具体而言，牺牲层301可以为氧化层；牺牲层301的厚度为100nm～300nm。
需要说明的是，本申请提出前期薄膜叠层，可采用CVD或ALD(Atomic layerdeposition，原子层沉积)等工艺实现在207电容支撑层和208多晶硅掩膜层之间加一层厚度约100～300nm的Oxide类物质(即牺牲层301)。一方面，能够将电容孔蚀刻时、电容最容易出现的Bowing转移至这新增的一层上，由于这一层最终会被去除，有效减少了电容Bowing导致的Short；另一方面，能够将电容多晶硅掩膜层去除时容易出现的顶层支撑层侧蚀，转移到新增加的这一层上，进而有效减少由于侧蚀导致的电容孔顶部Short。
步骤S330，刻蚀出电容孔于叠层结构中；
具体而言，可以采用光刻工艺及等离子体干法刻蚀工艺或其它深孔刻蚀工艺于叠层结构中刻蚀出电容孔；本申请提出在主体层上增加一层牺牲层，使得在深孔电容刻蚀时通常会出现的缺陷位置由主体层转移至牺牲层的相应位置处，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路。
具体地，本申请将电容孔蚀刻过程中、电容最容易出现的Bowing转移至这新增的一层上，即如图6、图7所示，将原本发生在氧化层106的缺陷，转移到当前新增的牺牲层301上。在一个具体的示例中，如图6所示，使得在深孔电容刻蚀时通常会出现的Bowing位置由第二氧化层206层转移至牺牲层301的相应位置处；又如，如图7所示，在将多晶硅掩膜层208去除时(即去除掩膜层)，原本第二支撑层207顶部侧蚀变成了牺牲层301的顶部侧蚀，进而能够将电容多晶硅掩膜层去除时容易出现的顶层支撑层侧蚀，转移到新增加的这一层上，进而有效减少由于侧蚀导致的电容孔顶部Short。
即本申请在电容孔形成过程中，提出在电容支撑层207和多晶硅掩膜层208之间加一层厚度约100～300nm的Oxide类物质；从而，如图6、图7所示，使得在深孔电容刻蚀时通常会出现的缺陷位置由第二氧化层206层转移至牺牲层301的相应位置处。
步骤S340，去除牺牲层。
具体而言，本申请提出的电容孔形成方法，在深孔电容顶层支撑层和多晶硅掩膜层之间增加一层最后会被移除的牺牲层(例如，Oxide层)，即在深孔电容刻蚀中为了防止侧蚀对下层材料的影响，在中间增加一层最终会被移除的材料，能够改善深孔电容Short。
在一个具体的实施例中，去除牺牲层301的步骤中：可以采用C4F6、C4F8、O2以及NF3中的至少一种作为刻蚀气体去除牺牲层301。即本申请提出利用C4F6/C4F8/O2/NF3等气体将材质为氧化层的牺牲层301去除。
以上电容孔形成方法中，在主体层上增加一层牺牲层，使得在深孔电容刻蚀时通常会出现的缺陷位置由主体层转移至牺牲层的相应位置处，并在电容孔刻蚀后去除该牺牲层，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路。
在一个实施例中，如图8所示，提供了一种电容孔形成方法，以该方法应用于半导体存储器件为例进行说明，包括以下步骤：
步骤S410，提供衬底；衬底中形成有电容接触窗；
步骤S420，形成叠层结构于衬底上；叠层结构包括依次层叠的刻蚀停止层、第一氧化层、第一支撑层、第二氧化层、第二支撑层、牺牲层以及掩膜层；
步骤S430，刻蚀出电容孔于叠层结构中；
具体而言，步骤S410～S430的具体实现过程，可以参阅前述步骤S310～S330的描述，此处不再赘述，相应的各步骤所呈现的结构示意图可参阅图4-图7。
步骤S440，去除掩膜层；
如图7所示，在将多晶硅掩膜层208去除时(即去除掩膜层)，原本第二支撑层207顶部侧蚀变成了牺牲层301(也即第三氧化层)的顶部侧蚀；进而减少了侧蚀导致的电容孔顶部短路。
在一个具体的实施例中，在电容器的制程中，在去除掩膜层的步骤中：采用Cl2和HBr中的至少一种作为刻蚀气体去除掩膜层。
步骤S450，于电容孔内形成导电层；
如图9所示，于电容孔内形成导电层302(即形成下电极层)；
例如，采用ALD于电容孔内沉积形成导电层302；即于电容孔的底部及侧壁形成导电层(也即下电极层)；该导电层302同时会覆盖牺牲层301表面。导电层的材料可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；在一个具体的示例中，导电层302可以为TiN(氮化钛)电极层；该TiN电极层的厚度范围介于5nm～15nm之间。
步骤S460，回蚀导电层至暴露出牺牲层；
如图10所示，回蚀导电层302(即下电极层)至暴露出牺牲层301；
需要说明的是，在回蚀导电层302的过程中，可以通过常规的回刻蚀方法(Etchback)实现；例如，可以选取偏压功率(Bias power)较强的功率模式，然后通过控制刻蚀时间，使得刻蚀过程停止在牺牲层301以下位置；同时，导电层302的剩余高度可保留在第二支撑层207一半位置以上即可。
在一个具体的实施例中，回蚀下电极层直至暴露出牺牲层的步骤中：采用Cl2、Ar中的至少一种作为刻蚀气体回蚀导电层302；即本申请提出采用CL2/Ar等气体去将顶层的TiN回蚀掉，以露出牺牲层301。
步骤S470，去除牺牲层。
如图11所示，去除暴露出的牺牲层301；
需要说明的是，亦可先形成导电层302，再去除牺牲层301；或者先去除牺牲层301，再形成导电层302；在一个具体的示例中，本申请提出先形成导电层302再去除牺牲层301，这样设置的好处是防止直接去除牺牲层301时，损伤到下面的第一氧化层204和第二氧化层206。
在一个具体的实施例中，去除牺牲层的步骤中：采用C4F6、C4F8、O2以及NF3中的至少一种作为刻蚀气体去除牺牲层。即本申请提出利用C4F6/C4F8/O2/NF3等气体将顶层的牺牲层301去除。
以上电容孔形成方法中，本申请提出在第二支撑层和掩膜层之间，增加一层氧化层(即牺牲层)，使得在深孔电容刻蚀时通常会出现的缺陷位置由第二氧化层转移至牺牲层的相应位置处，并在电容孔刻蚀后移除该新增的氧化层，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路。
在一个实施例中，如图12所示，提供了一种电容孔形成方法，以该方法应用于半导体存储器件为例进行说明，包括以下步骤：
步骤S510，提供衬底；衬底中形成有电容接触窗；
步骤S520，形成叠层结构于衬底上；叠层结构包括依次层叠的刻蚀停止层、第一氧化层、第一支撑层、第二氧化层、第二支撑层、牺牲层以及掩膜层；
步骤S530，刻蚀出电容孔于叠层结构中；其中，在刻蚀过程中，保留刻蚀停止层至预设剩余厚度、以遮蔽电容接触窗；
步骤S540，去除掩膜层；
步骤S550，去除预设剩余厚度的刻蚀停止层，以暴露电容接触窗；
步骤S560，于电容孔内形成导电层；
步骤S570，回蚀导电层至暴露出牺牲层；
步骤S580，去除牺牲层。
具体而言，步骤S510～S520的具体实现过程，可以参阅前述步骤S310～S320的描述，此处不再赘述，相应的各步骤所呈现的结构示意图可参阅图4-图7。
对于步骤S530而言，可以采用光刻工艺及等离子体干法刻蚀工艺或其它深孔刻蚀工艺于叠层结构中刻蚀出电容孔；一方面，即如图13或图14所示，将原本发生在氧化层206的缺陷，转移到当前新增的氧化层(即牺牲层301)上；另一方面，如图13所示，在刻蚀过程中，保留刻蚀停止层203至预设剩余厚度、以遮蔽电容接触窗。
进一步的，本申请提出对于刻蚀停止层203，电容孔刻蚀时不刻蚀到底，而是留一部分；对于电容底部的刻蚀停止层，在电容孔形成过程中不完全吃开，即留预设剩余厚度的底层停止层不刻蚀，进而能够防止在多晶硅掩膜层去除时、对电容接触窗中多晶硅层的损伤，从而有效提升电容最终的导电性。
在一个具体的实施例中，预设剩余厚度为5nm～10nm；即可以预留5～10nm的底层停止层不刻蚀。如此，在将多晶硅掩膜层208去除时，由于刻蚀停止层203未完全打开(即未完全刻蚀)，电容接触窗202中的多晶硅导电层不会被去除多晶硅掩膜层的刻蚀剂等损伤，进而有效提升了电容最终的导电性。
对于步骤S540，如图14所示，在将多晶硅掩膜层208去除时(即去除掩膜层)，原本第二支撑层207顶部侧蚀变成了牺牲层301(即新增的氧化层)的顶部侧蚀；同时，于刻蚀停止层203，本申请提出不完全刻蚀，而是留5～10nm的底层停止层不打开。
在一个具体的实施例中，在电容器的制程中，在去除掩膜层的步骤中：采用第一刻蚀气体去除掩膜层；第一刻蚀气体可以包括Cl2和HBr中的至少一种。
具体而言，由于刻蚀停止层203未完全打开，进而使得电容接触窗202中的多晶硅导电层不会被Cl2/HBR等损伤，进而有效提升电容最终的导电性。
针对步骤S550，在去除掩膜层之后，去除预设剩余厚度的刻蚀停止层，以暴露电容接触窗，具体结构可如图7所示。即采用相应的刻蚀气体将底层刻蚀停止层203完全打开。
在一个具体的实施例中，去除预设剩余厚度的刻蚀停止层，以暴露电容接触窗的步骤中：采用CH2F2、C4F6、C4F8及O2中的至少一种作为刻蚀气体蚀刻刻蚀停止层。
步骤S560～S580的具体实现过程，可以参阅前述步骤S450～S470的描述，此处不再赘述，相应的各步骤所呈现的结构示意图可参阅图9-图11。
以上电容孔形成方法中，在第二支撑层和掩膜层之间，增加一层氧化层(即牺牲层)，使得在深孔电容刻蚀时通常会出现的缺陷位置由第二氧化层转移至牺牲层的相应位置处，进而有效减少了氧化层出现弓形形貌导致的短路，以及侧蚀导致的电容孔顶部短路；同时，对于电容底部的刻蚀停止层，在电容孔形成过程中不完全吃开，即留预设剩余厚底的底层停止层不刻蚀，进而能够防止在多晶硅掩膜层去除时、对电容接触窗中多晶硅层的损伤，从而有效提升电容最终的导电性。
应该理解的是，虽然图3、图8、图12的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3、图8、图12中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，提供了一种电容器制造方法，在采用前述的电容孔形成方法的步骤之后，还包括以下步骤：
在导电层表面形成介电层，并在电容孔内的介电层表面形成上电极层，以形成电容器。
具体而言，本申请在电容孔形成过程中，提出在电容支撑层207和多晶硅掩膜层208之间加一层厚度约100～300nm的Oxide类物质；从而，如图6、图7、图13或图14所示，使得在深孔电容刻蚀时通常会出现的缺陷位置由第二氧化层206层转移至牺牲层301的相应位置处。
进一步的，如图7或图14所示，在将多晶硅掩膜层208去除时(即去除掩膜层)，原本第二支撑层207顶部侧蚀变成了牺牲层301的顶部侧蚀，进而能够将电容多晶硅掩膜层去除时容易出现的顶层支撑层侧蚀，转移到新增加的这一层上，进而有效减少由于侧蚀导致的电容孔顶部Short。同时，如图13所示，于刻蚀停止层203，本申请提出不完全刻蚀，而是留5～10nm的底层停止层不打开；
由于刻蚀停止层203未完全打开，进而使得电容接触窗202中的多晶硅导电层不会被去除掩膜层的Cl2/HBR等气体损伤，进而有效提升电容最终的导电性。
如图14演变至图7结构所示，在去除掩膜层之后，去除预设剩余厚度的刻蚀停止层，以暴露电容接触窗。即采用相应的刻蚀气体将底层刻蚀停止层203完全打开。
在一个具体的实施例中，去除预设剩余厚度的刻蚀停止层，以暴露电容接触窗的步骤中：采用CH2F2、C4F6、C4F8及O2中的至少一种作为刻蚀气体蚀刻刻蚀停止层。
如图9所示，于电容孔内形成导电层302(也即下电极层)；
例如，采用ALD于电容孔内沉积形成导电层302；即于电容孔的底部及侧壁形成导电层(也即下电极层)；该导电层302同时会覆盖牺牲层301表面。导电层的材料可以包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；在一个具体的示例中，导电层302可以为TiN(氮化钛)电极层；该TiN电极层的厚度范围介于5nm～15nm之间。
如图10所示，回蚀导电层302至暴露出牺牲层301；
在一个具体的实施例中，回蚀导电层302直至暴露出牺牲层301的步骤中：采用Cl2、Ar中的至少一种作为刻蚀气体回蚀导电层302；即本申请提出采用CL2/Ar等气体去将顶层的TiN回蚀掉，以露出牺牲层301。
如图11所示，去除暴露出的牺牲层；
在一个具体的实施例中，去除牺牲层的步骤中：采用C4F6、C4F8、O2以及NF3中的至少一种作为刻蚀气体去除牺牲层。即本申请提出利用C4F6/C4F8/O2/NF3等气体将顶层的牺牲层301去除。
进一步的，在导电层表面形成介电层，并在电容孔内的介电层表面形成上电极层，以形成电容器；
例如，采用化学气相沉积等方法沉积导电层302(即下电极层)的表面形成电容介质层；电容介质层的材质可以包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种。最后，还可包括于电容器上沉积上电极的步骤，上电极的材料可以选用为多晶硅等。
需要说明的是，后续电容孔再填充介电层等、以制备电容器，本申请不再详细赘述。
以上，本申请提出的电容器制造方法，在深孔电容顶层支撑层和多晶硅掩膜层之间增加一层最后会被移除的Oxide层，即在深孔电容刻蚀中为了防止侧蚀对下层材料的影响，在中间增加一层最终会被移除的材料；同时，在深孔电容刻蚀的时候，底层停止层先不完全打开，在顶层多晶硅掩膜层被完全去除后再去打开，能够改善深孔电容Short及增加电容导电性能。
在一个实施例中，本申请提供了一种电容器，电容器采用前述任一项电容器制造方法得到。
具体而言，本申请提出的电容器，在第二支撑层和掩膜层之间，新增加一层氧化层(即牺牲层)，使得在深孔电容刻蚀时通常会出现的弯曲位置由第二氧化层转移至牺牲层的相应位置处，由于这一层在电容器制程中最终被去除，进而有效减少了氧化层出现弓形形貌导致的短路；同时，将电容多晶硅掩膜层去除时易出现的顶层支撑层侧蚀，转移到新增加的氧化层上，有效减少了由于侧蚀导致的电容孔顶部短路；最后，本申请利用在顶层多晶硅掩膜层去除之后，再完全打开电容底层停止层，进而有效防止在多晶硅掩膜层去除时对电容接触窗中的多晶硅层的损伤，从而能够有效提升电容最终的导电性。
以上，本申请可以解决刻蚀电容孔刻蚀时顶层支撑层和中间支撑层之间的那层氧化层常常发生的Bowing问题，所导致的电容Short；同时能够解决在刻蚀电容孔时顶层多晶硅掩膜层去除时，会对电容顶层Nitride支撑层有一定的侧蚀，由于电容孔顶部被撑大而导致的Short。进一步，能够解决在刻蚀电容孔时顶层多晶硅掩膜层去除时，刻蚀的气体和等离子体会对电容孔底部接触窗里面填充的多晶硅层造成的损伤，从而最终影响电容导电性。
在一个实施例中，一种半导体存储器，包括：衬底；还包括前述的电容器；电容器设置于衬底上。
在一个具体的实施例中，半导体存储器可以为20nm以下的DRAM。
具体而言，本申请提出一种改善深孔电容Short及增加电容导电性能的方法,可用于形成20nm以下存储器高密度电容器的电容孔。利用这种新的形成电容器的电容孔的方法，可以减少电容孔由于Oxide Bowing或顶部Nitride侧蚀太多导致的Short；同时可以使电容孔底部与电容孔底部的接触窗之间的导电性增加。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种电容孔形成方法，其特征在于，包括步骤：
提供衬底；形成叠层结构于所述衬底上；所述叠层结构包括依次层叠的刻蚀停止层、第一氧化层、第一支撑层、第二氧化层、第二支撑层和牺牲层；所述叠层结构还包括形成于所述牺牲层上的掩膜层；所述掩膜层为多晶硅掩膜层；所述牺牲层包括第三氧化层；所述衬底中形成有电容接触窗，所述电容接触窗的填充物质为多晶硅或钨；
刻蚀出电容孔于所述叠层结构中；在所述刻蚀过程中，保留所述刻蚀停止层至预设剩余厚度，以遮蔽所述电容接触窗；
去除所述掩膜层；
去除所述牺牲层。
2.如权利要求1所述的电容孔形成方法，其特征在于，所述预设剩余厚度为5nm～10nm。
3.如权利要求1所述的电容孔形成方法，其特征在于，所述去除所述掩膜层的步骤之后、所述去除所述牺牲层的步骤之前，还包括步骤：
于所述电容孔内形成导电层；
回蚀所述导电层至暴露出所述牺牲层。
4.如权利要求3所述的电容孔形成方法，其特征在于，
所述去除所述掩膜层的步骤之后、所述于所述电容孔内形成导电层的步骤之前，还包括步骤：
去除所述预设剩余厚度的所述刻蚀停止层，以暴露所述电容接触窗。
5.如权利要求1至4任一项所述的电容孔形成方法，其特征在于，所述第三氧化层的形成厚度为100nm～300nm。
6.一种电容器制造方法，其特征在于，采用权利要求3或4所述方法形成电容孔之后，还包括步骤：
在所述导电层表面形成介电层，并在所述电容孔内的所述介电层表面形成上电极层，以形成电容器。
7.一种电容器，其特征在于，所述电容器采用权利要求6所述的电容器制造方法制造得到。
8.一种半导体存储器，其特征在于，包括：衬底；
还包括如权利要求7所述的电容器；所述电容器设置于所述衬底上。
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