KR100968425B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성과정에서 발생하는 응력(stress)을 완화시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자의 제조방법은 스토리지노드콘택플러그를 형성하는 단계와 상기 스토리지노드콘택플러그 상부에 장벽금속막을 형성하는 단계와 제1열처리를 통하여 상기 스토리지노드콘택플러그와 상기 장벽금속막 사이에 오믹콘택층을 형성하는 단계와 상기 오믹콘택층 형성시 발생된 응력을 완화시키기 위한 제2열처리를 실시하는 단계 및 상기 오믹콘택층 상부에 캐패시터의 하부전극을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 반도체 소자의 캐패시터 형성과정에서 발생된 응력을 완화시켜 반도체 소자의 리프레시 특성을 향상시킬 수 있다.
캐패시터, 응력, 급속열처리, 퍼니스열처리
Description
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 실린더형 MIM 캐패시터의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 실린더형 MIM 캐패시터의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 분리절연막 26 : 오픈영역
27 : 장벽금속막 27A : 오믹콘택층
28 : 하부전극용 금속막 29 : 하부전극
30 : 유전막 31 : 상부전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 캐패시터 형성과정에서 발생하는 응력(stress)을 완화시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 제한된 면적 내에서 큰 충전용량을 얻기 위해서는 얇은 유전막 두께를 확보하거나, 3차원적 캐패시터 구조를 통하여 유효면적을 증가시키거나, 고유전상수(High-k)를 갖는 유전막을 적용하는등 몇가지 조건을 만족하여야 한다. 이에 따라, 80nm 이하의 메모리(memory) 소자에서는 충전용량을 확보하기 위하여 캐패시터의 전극을 기존의 폴리실리콘막(poly-Si) 대신에 티타늄질화막(TiN)과 같은 금속막을 사용하고, 3차원적 구조 즉, 실린더형(cylinder) 또는 콘케이브형(concave) 구조를 갖는 MIM(Metal-Insulator-Metal) 캐패시터 구조를 채택하고 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 실린더형 MIM 캐패시터제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 트랜지스터, 워드라인 및 비트라인 등이 형성된 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 기판(11)의 소정 영역과 연결되는 스토리지노드콘택플러그(13)를 형성한다.
이어서, 식각정지막(etch stopper, 14)과 분리절연막(15)을 형성한 후, 분리절연막(15)과 식각정지막(14)을 식각하여 스토리지노드콘택플러그(13) 표면을 노출시키는 오픈영역(16)을 형성한다.
이어서, 오픈영역(16)이 형성된 전면에 하부전극용 금속막 예컨대, 티타늄질화막을 증착한 후, 하부전극 분리 공정을 진행하여 오픈영역(16) 내부에만 하부전극(18)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 습식딥아웃(Wet Dip Out) 공정을 통하여 남아있는 분리절연막(15)을 제거하여 실린더형의 하부전극(18)을 완성한다.
후속으로, 고유전상수를 갖는 유전막과 상부전극을 형성한다.
상술한 종래기술은 하부전극(18)과 스토리지노드콘택플러그(13) 사이의 접촉저항을 낮추기 위해 오믹콘택층(ohmic contact, 17)을 형성해야 하며, 이를 위해 티타늄질화막을 증착하기 전에 티타늄막 증착 및 열처리를 진행하여 티타늄실리사이드막을 형성하고 있다. 여기서, 오믹콘택층(17)으로 사용되는 티타늄실리사이드막을 형성하기 위한 열처리로서 800℃ ~ 850℃ 범위의 높은 온도에서 급속열처리(Rapid Thermal Anneal, RTA)를 진행한다.
그러나, 종래기술은 오믹콘택층 형성을 위한 고온(800℃ ~ 850℃)의 급속열처리(RTA)로 인해 캐패시터의 하부구조물에 큰 응력을 초래하게 된다.
따라서, 큰 응력을 완화시키기 위해서 하부전극용 티타늄질화막 증착 후에 퍼니스열처리(furnace annealing)를 진행하고 있다.
그러나, 하부전극(18)으로 금속물질을 사용하고, 실린더형 구조를 적용하기 때문에 600℃ 이상의 온도로 퍼니스열처리를 진행하면 도 1b에 도시된 것처럼, 벙커(bunker, 19)와 같은 결함이 발생하는 것을 피할 수 없다. 이는 600℃ 이상의 온도로 퍼니스열처리를 진행할 경우, 하부전극용 티타늄질화막이 결정화되기 때문이 며, 후속 습식딥아웃 공정시 식각케미컬이 결정화된 티타늄질화막을 쉽게 침투하여 도 1b에 도시된 것처럼, 벙커(19)와 같은 결함이 발생하게 된다.
이를 해결하고자 600℃ 이하의 온도에서 퍼니스열처리을 진행하면, 고온의 급속열처리로 인하여 발생된 응력을 완화시키는 효과가 저하되어 반도체 소자의 리프레시(refresh) 특성이 열화되는 문제점이 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 스토리지노드콘택플러그와 캐패시터 사이에 오믹콘택층을 형성과정에서 발생하는 응력을 완화시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 반도체 소자의 캐패시터를 형성하는 과정에서 벙커와 같은 결함이 발생하는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 스토리지노드콘택플러그를 형성하는 단계와 상기 스토리지노드콘택플러그 상부에 장벽금속막을 형성하는 단계와 제1열처리를 통하여 상기 스토리지노드콘택플러그와 상기 장벽금속막 사이에 오믹콘택층을 형성하는 단계와 상기 오믹콘택층 형성시 발생된 응력을 완화시키 기 위한 제2열처리를 실시하는 단계 및 상기 오믹콘택층 상부에 캐패시터의 하부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. 이때, 제1열처리와 제2열처리는 서로 다른 방식의 열처리방법 예컨대, 제1열처리는 급속열처리방식을 제2열처리는 퍼니스열처리방식을 사용한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 실린더형 MIM 캐패시터 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 트랜지스터, 워드라인 및 비트라인 등이 형성된 기판(21) 상부에 층간절연막(22)을 형성한다. 그 다음 층간절연막(22)을 선택적으로 식각하여 기판(21)의 소정영역과 연결되는 스토리지노드콘택홀을 형성한 후, 이를 실리콘함유막 예컨대, 폴리실리콘막으로 매립하여 스토리지노드콘택플러그(23)를 형성한다.
다음으로, 스토리지노드콘택플러그(23)가 형성된 층간절연막(22) 상에 식각정지막(24) 및 분리절연막(25)을 차례로 적층한다. 여기서, 분리절연막(25)은 산화막계열 예컨대, PSG(Phosphorus Silicate Class), BPSG(Boron Phosphorus Silicate Class), USG(Undoped Silicate Class), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 및 고밀도플라즈마산화막(High Density Plasma, HDP)으로 이루어진 그룹에서 선택된 어느 하나로 구성된 단일막 또는 이들의 적층막을 사용할 수 있으며, 10000Å ~ 30000Å 정도의 두께로 형성한다. 그리고, 식각정지막(24)은 분리절연막(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 것으로, 실리콘질화막으로 형성할 수 있으며, 500Å ~ 1500Å 정도의 두께로 형성한다.
다음으로, 분리절연막(25)과 식각정지막(24)을 식각하여 스토리지노드콘택플러그(23) 표면을 노출시키는 오픈영역(26)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 오픈영역(26)이 형성된 전면에 장벽금속막(Barrier Metal, 27)을 형성한다. 여기서, 장벽금속막(27)은 스토리지노드콘택플러그(23)와 캐패시터의 하부전극 사이의 상호 확산을 방지하기 위한 것으로, 내열금속막(refractory metal) 예컨대, Ti, Co, Mo, Pt, Ir, Ru, Cr, Ta 및 Zr으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있으며, 20Å ~ 100Å 두께로 형성한다.
다음으로, 후속 공정을 통하여 형성될 캐패시터의 하부전극과 스토리지노드콘택플러그(23) 사이의 접촉저항을 감소시키기 위하여 스토리지노드콘택플러그(23) 상부에 오믹콘택층(ohmic contact)(27A)을 형성한다. 여기서, 오믹콘택층(27A)은 스토리지노드콘택플러그(23)와 장벽금속막(27)을 제1열처리를 통하여 반응시켜 금속실리사이드막으로 형성한다. 이때, 제1열처리는 급속열처리(RTA)방식을 사용하며, 700℃ ~ 900℃ 온도범위 및 0.1 ~ 5 Torr 압력범위에서 10초 ~ 300초 동안 실시한다. 예컨대, 장벽금속막(27)을 티타늄막으로 형성한 경우, 급속열처리(RTA)를 통하여 티타늄실리사이드막으로 오믹콘택층(27A)을 형성할 수 있다.
이와 같이, 오믹콘택층(27A)을 금속실리사이드막으로 형성하기 위한 고 온(700℃ ~ 900℃)의 급속열처리(RTA)로 인하여 캐패시터 하부구조물 예컨대, 스토리지노드콘택플러그에 큰 응력을 초래하게 된다.
다음으로, 도 2c에 도시된 바와 같이, 본 발명은 고온(700℃ ~ 900℃)의 급속열처리(RTA)로 인하여 발생된 캐패시터 하부구조물의 응력을 완화시키기 위하여 제2열처리를 실시한다. 이때, 제2열처리는 퍼니스열처리 방식을 사용하며, 650℃ ~ 800℃ 온도범위 및 0.1 ~ 760 Torr 압력범위에서 10분 ~ 120분 동안 실시한다.
여기서, 본 발명은 종래의 MIM 캐패시터 형성방법과 다르게 캐패시터의 하부전극용 금속막을 형성하기 이전에 퍼니스열처리를 먼저 실시하는 것을 특징으로 한다. 따라서, 종래의 캐패시터의 하부전극용 금속막 예컨대, 티타늄질화막이 결정화되는 것을 방지하기 위하여 퍼니스열처리을 600℃ 이하의 온도에서 실시하는 것에 비하여 본 발명의 퍼니스열처리는 하부전극용 금속막 예컨대, 티타늄질화막의 형성 이전에 실시하기 때문에 티타늄질화막의 결정화를 고려하지 않아도 된다. 그러므로, 고온(700℃ ~ 900℃)의 급속열처리과정에서 발생된 큰 응력을 완화시킬 수 있는 충분한 온도 즉, 650℃ ~ 800℃ 온도범위에서 퍼니스열처리을 실시할 수 있다. 이로써, 오믹콘택층을 형성하기 위한 급속열처리 과정에서 캐패시터 하부구조물에 인가된 큰 응력을 완화시켜 반도체 소자 특히, DRAM(Dynamic Random Access Memory)에서의 리프레시 특성이 열화되는 것을 방지할 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 오픈영역(26)이 형성된 전면에 하부전극용 금속막(28)을 형성한다. 이때, 하부전극용 금속막(28)은 물리기상증착(Physical Vapor Deposition, PVD), 화학기상증착(Chemical Vapor Deposition, CVD), 원자층증착(Atomic Layer Deposition, ALD) 및 전기도금법(Electro plating) 으로 이루어진 그룹에서 선택된 어느 한 방법을 사용하여 형성할 수 있으며, 100Å ~ 500Å 두께로 형성한다. 또한, 하부전극용 금속막(28)은 TiN, TaN, W, WNx, HfN, Ru, RuO2, Pt, Ir 및 IrO2 으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다.
다음으로, 인접한 하부전극 사이를 분리하기 위하여 분리절연막(25) 상부에 형성된 하부전극용 금속막(28) 및 장벽금속막(27)을 에치백(etchback) 또는 화학적기계적연마법(Chemcial Mechanical Polishing, CMP) 중 선택된 어느 한 방법을 사용하여 제거한다.
다음으로, 도 2e에 도시된 바와 같이, 습식딥아웃 공정을 통하여 남아있는 분리절연막(25)을 제거함으로써 실린더형의 하부전극(29)을 완성한다. 이때, 습식딥아웃 공정시, 식각케미컬로는 BOE(Buffered Oxide Echant) 또는 HF를 사용할 수 있다.
여기서, 본 발명은 종래기술과 다르게 캐패시터의 하부전극용 금속막(28) 예컨대, 티늄질화막을 형성하기 전에 퍼니스열처리을 미리 실시함으로써, 하부전극용 티타늄질화막이 결정화되지 않으므로 종래에 비하여 습식딥아웃 공정시 식각케미컬이 티타늄질화막을 쉽게 침투할 수 없다. 따라서, 도 1b에 도시된 것처럼 벙커(19)와 같은 결함이 발생하는 것을 방지할 수 있으며, 이를 통하여 반도체 소자의 안정성 및 수율(Yield)을 향상시킬 수 있는 효과가 있다.
다음으로, 도 2f에 도시된 바와 같이, 하부전극(29)이 형성된 전면에 고유전상수를 갖는 유전막(30)을 형성한다. 유전막(30)은 유기금속화학기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 원자층화학기상증착법(Atomic Layer Chemical Vapor Deposition, ALCVD) 중 선택된 어느 한 방법을 이용하여 형성할 수 있으며, TaON, Ta2O5, TiO2, Al2O3, HfO2, SrTiO3 및 (Ba,Sr)TiO3 으로 이루어진 그룹에서 선택된 어느 하나로 구성된 단일막 또는 이들의 적층막으로 형성할 수 있다.
다음으로, 유전막(30) 상부에 상부전극(31)을 형성한다. 상부전극(31)은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2 으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은, 본 발명은 퍼니스열처리를 하부전극용 금속막을 형성하기전에 미리 실시함으로써, 오믹콘택층을 위한 급속열처리시 발생된 응력을 효과적으 로 완화시켜 반도체 소자의 특성이 열화되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 반도체 소자의 캐패시터를 형성하는 과정에서 벙커와 같은 결함이 발생하는 것을 방지하여 안정적인 반도체 소자를 제조할 수 있으며, 반도체 소자의 수율을 증가시킬 수 있는 효과가 있다.
Claims (15)
- 스토리지노드콘택플러그를 형성하는 단계;상기 스토리지노드콘택플러그 상부에 장벽금속막을 형성하는 단계;제1열처리를 실시하여 상기 스토리지노드콘택플러그와 상기 장벽금속막 사이에 오믹콘택층을 형성하는 단계;제2열처리를 실시하여 상기 오믹콘택층 형성시 발생된 응력을 완화시키는 단계; 및상기 오믹콘택층 상부에 캐패시터의 하부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제1열처리 및 상기 제2열처리는 서로 다른 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 제1열처리는 급속열처리방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 제2열처리는 퍼니스열처리방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3항에 있어서,상기 제1열처리는 0.1 ~ 5 Torr 범위의 압력에서 10초 ~ 300초 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4항에 있어서,상기 제2열처리는 0.1 ~ 760 Torr 범위의 압력에서 10분 ~ 120분 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항, 제 3항 또는 제 5항중 어느 한 항에 있어서,상기 제1열처리는 700℃ ~ 900℃ 범위의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항, 제 4항 또는 제 6항중 어느 한 항에 있어서,상기 제2열처리는 650℃ ~ 800℃ 범위의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 스토리지노드콘택플러그는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 장벽금속막은 내열금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10항에 있어서,상기 장벽금속막은 Ti, Co, Mo, Pt, Ir, Ru, Cr, Ta 및 Zr로 이루어진 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 오믹콘택층은 금속실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 캐패시터의 하부전극은 실린더형(cylinder) 또는 콘케이브형(concave)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 캐패시터의 하부전극은 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14항에 있어서,상기 캐패시터의 하부전극은 TiN, TaN, W, WNx, HfN, Ru, RuO2, Pt, Ir 및 IrO2 로 이루어진 그룹에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도 체 소자의 제조방법.
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