KR20060131516A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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Abstract

집적도를 높이면서 소자 불량률을 억제할 수 있는 반도체 집적 회로 장치 및 그 제조 방법이 제공된다. 반도체 집적 회로 장치는, 메모리 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판과, 메모리 셀 어레이 영역에 형성된 다수의 커패시터로서, 각 커패시터는 스토리지 전극, 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함하고, 유전막 및 플레이트 노드는 다수의 스토리지 전극에 공통되어 연장되고 주변 회로 영역과의 경계부까지 연장된 다수의 커패시터와, 커패시터를 덮는 층간 절연막과, 층간 절연막 내에 형성된 다수의 제1 금속 콘택이 메모리 셀 어레이 영역의 가장자리를 따라 주변 회로 영역에 배열된 제1 금속 콘택 영역과, 층간 절연막 내에 형성된 다수의 제2 금속 콘택이 제1 금속 콘택 영역과 이격되어 배열된 제2 금속 콘택 영역과, 플레이트 전극과 동일층에 형성되고 메모리 셀 어레이 영역의 가장자리를 따라 제1 금속 콘택 영역 및 제2 금속 콘택 영역 사이에 배열된 라인 패턴을 포함한다.
반도체, 메모리, 크랙, 평탄화

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit apparatus and method of fabricating the same}
도 1a는 종래 기술에 의한 반도체 집적 회로 장치의 단면을 나타낸 TEM 이미지이다.
도 1b는 도 1a의 층간 절연막을 평탄화한 후 반도체 집적 회로 장치의 평면을 나타낸 TEM 이미지이다.
도 2는 본 발명의 일 실시예에 의한 반도체 집적 회로 장치를 나타내는 단면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 의한 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 11은 본 발명의 일 실시예에 의한 반도체 집적 회로 장치의 레이아웃(layout)을 나타낸 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10: 커패시터 20: 층간 절연막
100: 반도체 집적 회로 장치 110: 반도체 기판
112: 소자 분리막 114: 게이트 절연막
116: 게이트 전극 118: 스페이서
119: 소스/드레인 영역 120: 제1 층간 절연막
121: 자기 정렬 콘택 122: 제2 층간 절연막
124: 비트 라인 콘택홀 126: 비트 라인 콘택
128: 비트 라인 130: 제3 층간 절연막
132: 스토리지 전극 콘택홀 134: 스토리지 전극 콘택
136: 스토리지 전극 138: 유전막
140: 플레이트 전극 142: 라인 패턴
144: 제4 층간 절연막 146: 돌출부
148: 금속 콘택홀 150: 금속 콘택
150a: 제1 금속 콘택 영역 150b: 제2 금속 콘택 영역
152: 배선
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 층간 절연막의 평탄화 과정에서 크랙(crack) 발생을 억제할 수 있는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치, 특히 반도체 메모리 소자는 크게 데이터의 휘발 특성이 있는 램(RAM; Random Access Memory) 제품들과 휘발 특성이 없는 롬(ROM; Read Only Memory) 제품들로 구분될 수 있다. 상기 램 제품들 중에서 특히, 하나의 트랜지스터와 하나의 커패시터(capacitor)로 구성되는 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM) 등의 반도체 집적 회로 장치에서는 커패시터의 정전 용량, 즉 커패시턴스(capacitance)에 의해 데이터 저장능력이 좌우된다. 따라서 커패시턴스가 부족할 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 하는데, 이러한 데이터 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 소위, 리프레쉬(refresh) 동작이 필수적으로 수반되어야 한다. 이러한 리프레쉬 동작은 커패시턴스에 의해 영항을 받으므로 커패시턴스를 증가시키는 것은 리프레쉬 특성을 증가시킬 수 있는 주요 방법 중의 하나라고 할 수 있다. 그러나 최근 반도체 집적 회로 장치의 집적 밀도가 증가함에 따라 칩당 단위 셀의 면적이 감소되고 있으며, 그로 인해 커패시터를 형성할 수 있는 면적 또한 크게 감소되고 있는 실정이다.
일반적으로 커패시턴스는, 하부 전극으로서 기능하는 스토리지 전극과 상부 전극으로서 기능하는 플레이트 전극이 서로 접촉하는 단면적에 비례하고, 상기 두 전극간의 거리에는 반비례하는 특성을 가진다. 따라서 제한된 같은 면적내에 보다 큰 표면적을 가지는 하부전극을 형성하기 위해서, 비트 라인(bit line) 하부에 커패시터를 형성하는 CUB(Capacitor Under Bit-line) 구조에서 비트 라인 상부에 커패시터를 형성하는 COB(Capacitor Over Bit-line) 구조를 가지는 반도체 집적 회로 장치가 계발되었다.
종래 기술에 의한 반도체 집적 회로 장치의 경우, COB 구조를 가진 스택형 커패시터를 이용하여 커패시터의 용량은 크게 증가시켰으나, 스택형 커패시터가 형 성되는 메모리 셀 어레이 영역과 주변 회로 영역 간에 단차가 커지게 된다. 이러한 단차를 줄이기 위해 후속 공정에서 커패시터 상부에 층간 절연막을 증착한 후 화학 기계적 연마 공정을 이용하여 절연막을 평탄화한다. 하지만, 평탄화 공정 수행시 메모리 셀 어레이 영역과 주변 회로 영역 간의 단차 부분에서 크랙(crack)이 발생하여 불량 소자의 원인이 되고 있다.
도 1a는 종래 기술에 의한 반도체 집적 회로 장치의 단면을 나타낸 TEM(Transmission Electron Microscope) 이미지이다. 도 1을 참조하면, 반도체 집적 회로 장치의 메모리 셀 어레이 영역에 형성된 커패시터(10) 상부에 층간 절연막(Inter-Layer Dielectic; ILD)(20)이 형성되어 있다. 메모리 셀 어레이 영역과 주변 회로 영역 간의 단차를 줄이기 위해 층간 절연막(20)을 커패시터(10)의 형상에 따라 컨포말(conformal)하게 증착한 후 평탄화 공정을 수행한다.
도 1b는 도 1a의 층간 절연막을 평탄화한 후 반도체 집적 회로 장치의 평면을 나타낸 TEM 이미지이다. 도 1b에 도시된 바와 같이 메모리 셀 어레이 영역과 주변 회로 영역의 경계부분을 따라 크랙(B)이 형성되어 있음을 알 수 있다. 이러한 크랙(B)은 도 1a에서 메모리 셀 어레이 영역과 주변 회로 영역 간의 단차에 의해 층간 절연막(20)에 형성된 홈부(A) 때문에 발생한 것이다.
따라서, 반도체 집적 회로 장치의 집적도를 높이기 위해서는 메모리 셀 어레이 영역과 주변 회로 영역 간의 단차가 커지게 되는데, 이러한 단차는 메모리 셀 어레이 영역과 주변 회로 영역의 경계 부분을 따라 크랙을 형성함으로써 소자 불량의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 집적도를 높이면서 소자 불량률을 억제할 수 있는 반도체 집적 회로 장치를 제공하고자 하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 메모리 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판과, 상기 메모리 셀 어레이 영역에 형성된 다수의 커패시터로서, 상기 각 커패시터는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함하고, 상기 유전막 및 상기 플레이트 노드는 상기 다수의 스토리지 전극에 공통되어 연장되고 상기 주변 회로 영역과의 경계부까지 연장된 다수의 커패시터와, 상기 커패시터를 덮는 층간 절연막과, 상기 층간 절연막 내에 형성된 다수의 제1 금속 콘택이 상기 메모리 셀 어레이 영역의 가장자리를 따라 상기 주변 회로 영역에 배열된 제1 금속 콘택 영역과, 상기 층간 절연막 내에 형성된 다수의 제2 금속 콘택이 상기 제1 금속 콘택 영역과 이격되어 배열된 제2 금속 콘택 영역과, 상기 플레이트 전극과 동일층에 형성되고 상기 메모리 셀 어레이 영역의 가장자리를 따라 상 기 제1 금속 콘택 영역 및 상기 제2 금속 콘택 영역 사이에 배열된 라인 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 메모리 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판을 준비하는 단계와, 상기 메모리 셀 어레이 영역에 형성된 다수의 커패시터로서, 상기 각 커패시터는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함하고, 상기 유전막 및 상기 플레이트 노드는 상기 다수의 스토리지 전극에 공통되어 연장되고 상기 주변 회로 영역과의 경계부까지 연장된 다수의 커패시터를 형성하는 단계로서, 상기 플레이트 전극과 동일층에, 상기 메모리 셀 어레이 영역의 가장자리를 따라 이격되어 상기 주변 회로 영역에 배열된 라인 패턴을 동시에 형성하는 단계와, 상기 커패시터와 상기 라인 패턴을 덮는 층간 절연막을 형성하는 단계와, 상기 주변 회로 영역의 상기 층간 절연막 내에 상기 라인 패턴의 양측에 각각 배열된 제1 및 제2 금속 콘택을 포함하는 제1 및 제2 금속 콘택 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 반도체 집적 회로 장치는 비트 라인(bit line) 하부에 커패시터를 형성하는 CUB(Capacitor Under Bit-line) 구조 및 비트 라인 상부에 커패시터를 형성하는 COB(Capacitor Over Bit-line) 구조에 적용될 수 있다. 특히 본 발명의 반도체 집적 회로 장치가 COB 구조인 경우 반도체 집적 회로 장치는 원통(cylinder)형, 박스(box)형, 핀(fin)형 등의 3차원적 구조의 스택형 커패시터들을 포함하며, 이하 설명의 편의를 위하여 원통형 커패시터를 이용하여 반도체 집적 회로 장치를 설명한다.
도 2는 본 발명의 일 실시예에 의한 반도체 집적 회로 장치를 나타내는 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(110)에는 메모리 셀 어레이 영역과 주변 회로 영역을 구분하는 소자 분리막(112)이 형성되어 있다. 여기서, 반도체 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다. 그리고, 소자 분리막(112)은 예를 들어, 실리콘 부분 산화(local oxidation of silicon; LOCOS), 개량된 LOCOS 공정 또는 STI(Shallow Trench Isolation) 공정 등을 사용하여 형성할 수 있다.
이어서, 반도체 기판(110)의 메모리 셀 어레이 영역 상부에 게이트 절연막 (114)이 형성되어 있고, 그 위에 다결정 실리콘 등으로 이루어진 게이트 전극(116)이 형성되어 있다. 게이트 전극(116)의 측벽에는 스페이서(spacer)(118)가 형성되고, 이러한 스페이서(118)가 형성되어 있는 게이트 전극(116)을 자기정렬된 이온주입 마스크로 이용하여 불순물을 이온주입하여 소스/드레인 영역(119)이 반도체 기판(110) 내에 형성되어 있다. 따라서, 반도체 기판(110) 상에 게이트 절연막(114), 게이트 전극(116), 스페이서(118) 및 소스/드레인 영역(119)을 포함하는 트랜지스터가 형성된다.
이러한 반도체 기판(110) 상에는 소스/드레인 영역(119)에 접촉하는 자기 정렬 콘택(self-aligned contact)(121)이 형성되어 있고, 그 외 영역에는 제1 층간 절연막(ILD; Inter-Layer Dielectric)(120)이 형성되어 있다. 여기서, 제1 층간 절연막(120)으로는, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Borosilicate Glass), PSG (PhosphoSilicate Glass), BPSG (BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma)막 등을 사용할 수 있다. 제1 층간 절연막(120)은 CVD 계열의 방식을 이용하여 형성될 수 있다. 여기서, CVD 계열의 방식은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다.
이와 같이 제1 층간 절연막(120)과 자기 정렬 콘택(121)이 형성된 반도체 기판(110) 상에 제2 층간 절연막(122)이 형성되어 있다. 여기서, 제2 층간 절연막 (122)으로는, FOX, TOSZ, USG, BSG, PSG, BPSG, PE-TEOS, FSG, HDP막 등을 사용할 수 있다. 제2 층간 절연막(122)은 CVD 계열의 방식을 이용하여 형성될 수 있다.
제2 층간 절연막(122) 내에 형성된 비트 라인 콘택(bit line contact)(126)은 반도체 기판(110)의 소스/드레인 영역(119) 중 드레인 영역에 접촉하는 자기 정렬 콘택(121)과 제2 층간 절연막(122) 상에 형성된 비트 라인(bit line)(128)을 연결한다. 비트 라인 콘택(126)으로는 도전성 물질, 예를 들어 텅스텐(W) 또는 텅스텐 합금을 사용할 수 있다. 그리고, 비트 라인(128)으로는 Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합을 사용할 수 있다.
비트 라인(128)이 형성된 제2 층간 절연막(122) 상에 제3 층간 절연막(130)이 형성되어 있다. 여기서, 제3 층간 절연막(130)으로는, FOX, TOSZ, USG, BSG, PSG, BPSG, PE-TEOS, FSG, HDP막 등을 사용할 수 있다. 제3 층간 절연막(130)은 CVD 계열의 방식을 이용하여 형성될 수 있다.
제3 층간 절연막(130) 내에 형성된 스토리지 전극 콘택(storage electrode contact)(134)은 반도체 기판(110)의 소스/드레인 영역(119) 중 소스 영역에 접촉하는 자기 정렬 콘택(121)과 제3 층간 절연막(130) 상에 형성된 스토리지 전극(storage electode)(136)을 연결한다. 스토리지 전극 콘택(134)으로는 도전성 물질, 예를 들어 다결정 실리콘 등을 사용할 수 있다.
스토리지 전극(136)은 제3 층간 절연막(130) 상에 형성되며, 집적도와 커패 시턴스를 높이기 위해 원통형으로 형성될 수 있다. 스토리지 전극(136)으로는 도전성 물질을 사용할 수 있으며, 예를 들어 다결정 실리콘 및/또는 금속 물질을 사용할 수 있다. 금속 물질로는 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합을 사용할 수 있다. 또한, 스토리지 전극(136)은 금속 물질과 다결정 실리콘이 적층된 구조를 가질 수 있다.
스토리지 전극(136) 상에는 스토리지 전극(136)의 프로파일을 따라 컨포말하게 유전막(138)이 형성되어 있다. 여기서, 유전막(138)은 커패시터의 사이즈가 축소되더라도 원하는 커패시턴스(capacitance)를 구현하기 위하여, 고유전 상수(high-k)를 갖는 고유전막일 수 있다. 이러한 고유전막이 갖는 고유전 특성은 강한 이온 분극(the strong ionic polarization)의 결과이다. 따라서, 유전막(138)은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5, TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들의 적층막(예를 들어, 라미네이트 구조(laminate structure))일 수 있다. 또한, 유전막(138)으로는 ONO(Oxide-Nitride-Oxide)와 같은 고유전율을 가지는 적층막을 사용할 수 있다. 유전막(138)은 10 내지 150Å의 두께로 CVD 계열의 방식을 이용하여 형성할 수 있다.
유전막(138)으로 절연된 원통형 스토리지 전극(136) 상부에는 플레이트 전극(plate electrode)(140)이 다수의 스토리지 전극(136)에 공통되어 메모리 셀 어레 이 영역 전반에 걸쳐 형성되고, 메모리 셀 어레이 영역과 주변 회로 영역의 경계부까지 연장되어 형성되어 있다. 플레이트 전극(140)으로는 도전성 물질을 사용할 수 있으며, 예를 들어 다결정 실리콘 및/또는 금속 물질을 사용할 수 있다. 금속 물질로는 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합을 사용할 수 있다. 또한, 플레이트 전극(140)은 금속 물질과 다결정 실리콘이 적층된 구조를 가질 수 있다. 예를 들어, 플레이트 전극(140)으로 TiN과 다결정 실리콘이 적층된 다층 구조가 사용될 수 있다.
그리고, 주변 회로 영역에는 플레이트 전극(140)과 소정 간격 이격되어 배치된 라인 패턴(line pattern)(142)이 형성되어 있다. 이러한 라인 패턴(142)은 반도체 집적 회로 장치(100)의 메모리 셀 어레이 영역과 주변 회로 영역의 단차를 평탄화하는 과정에서 크랙 발생을 방지하는 역할을 한다. 이에 관해서는 후에 자세히 설명한다. 반도체 집적 회로 장치(100)의 제조 공정의 간편화를 위하여 라인 패턴(142)은 제3 층간 절연막(130) 상에 플레이트 전극(140)과 동일한 물질로 동일한 제조 단계에서 형성할 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 라인 패턴(142)은 단차에 의한 크랙 발생을 방지하는 것을 목적으로 하므로 별개의 물질을 이용하여 별개의 제조 단계에서 라인 패턴(142)을 형성할 수도 있다. 라인 패턴(142)은 제4 층간 절연막(144)의 평탄화 공정에서의 크랙 발생을 방지하기 위해 약 100 - 1000 ㎚의 폭(W1)으로 형성할 수 있다. 또한, 반도체 집적 회로 장치의 집적 도를 향상시키기 위해 플레이트 전극(140)의 가장자리를 따라 금속 콘택(150)이 통과하게 되므로, 플레이트 전극(140)과 라인 패턴(142) 사이로 금속 콘택(150)이 통과하기 위해 라인 패턴(142)은 플레이트 전극(140)으로부터 약 500 - 2000 ㎚의 이격 거리(W2)를 두고 형성될 수 있다.
플레이트 전극(140)과 라인 패턴(142)이 형성된 제3 층간 절연막(130) 상에 평탄화된 제4 층간 절연막(144)이 형성되어 있다. 제4 층간 절연막(144)으로는, FOX, TOSZ, USG, BSG, PSG, BPSG, PE-TEOS, FSG, HDP막 등을 사용할 수 있다. 제4 층간 절연막(144)은 CVD 계열의 방식을 이용하여 약 2000 - 4000㎚의 두께로 형성될 수 있다.
제4 층간 절연막(144) 내에 형성된 금속 콘택(metal contact; MC)(150)은 제4 층간 절연막(144) 상에 형성된 배선(152)과 비트 라인(128)을 연결한다. 예를 들어, 금속 콘택(150)으로는 텅스텐(W) 또는 텅스텐 합금을 사용할 수 있다. 그리고, 배선(152)으로는 Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합을 사용할 수 있다. 예를 들어, 배선(152)으로 Ti, TiN 및 Al이 적층된 다층막 구조가 사용될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 반도체 집적 회로 장치(100)의 경우, 집적도를 향상시키기 위해 소정의 금속 콘택(150)은 플레이트 전극(140)과 가까운 거리에 배치될 수 있다. 따라서, 라인 패턴(142)은 금속 콘택(150)을 사이에 두고 플레이트 전극(140)과 소정 간격 이격되어 배치될 수 있다. 또한, 라인 패턴(142) 은 금속 콘택(150) 간의 여분의 공간에 배치됨으로써 반도체 집적 회로 장치(100)의 집적도에 영향을 주지 않는다.
이하, 도 3 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 3 내지 도 10은 본 발명의 일 실시예에 의한 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 3에 도시된 바와 같이, 소자 분리막(112)에 의해 메모리 셀 어레이 영역과 주변 회로 영역으로 구분된 반도체 기판(110) 상에 일반적인 방법을 이용하여 게이트 절연막(114), 게이트 전극(116), 스페이서(118) 및 소스/드레인 영역(119)을 포함하는 트랜지스터와, 트랜지스터가 형성된 반도체 기판(110) 상에 소스/드레인 영역(119)에 접촉하는 자기 정렬 콘택(121)과 그 외 영역에 제1 층간 절연막(120)을 형성한다.
제1 층간 절연막(120) 상에 제2 층간 절연막(122)을 형성한 후 화학 기계적 연마(CMP) 또는 에치백(etch-back)을 이용하여 제2 층간 절연막(122)을 평탄화한다.
그리고, 식각 마스크(미도시)를 이용하여 제2 층간 절연막(122)을 식각하여 소스/드레인 영역(119) 중 드레인 영역에 접촉하는 자기 정렬 콘택(121)을 노출시키는 비트 라인 콘택홀(124)을 형성한다.
도 4를 참조하면, 제2 층간 절연막(122) 내에 형성된 비트 라인 콘택홀(124) 내에 도전성 물질을 채워 넣어서 비트 라인 콘택(126)을 형성한다. 그리고, 제2 층 간 절연막(122) 상에 비트 라인 콘택(126)과 연결되는 비트 라인(128)을 형성한다.
도 5를 참조하면, 비트 라인(128)이 형성된 제2 층간 절연막(122) 상에 제3 층간 절연막(130)을 형성한 후 화학 기계적 연마(CMP) 또는 에치백(etch-back)을 이용하여 제3 층간 절연막(130)을 평탄화한다.
그리고, 식각 마스크(미도시)를 이용하여 제3 층간 절연막(130) 및 제2 층간 절연막(122)을 식각하여 소스/드레인 영역(119) 중 소스 영역에 접촉하는 자기 정렬 콘택(121)을 노출시키는 스토리지 전극 콘택홀(132)을 형성한다.
도 6을 참조하면, 제2 층간 절연막(122) 및 제3 층간 절연막(130) 내에 형성된 스토리지 전극 콘택홀(132) 내에 도전성 물질을 채워 넣어서 스토리지 전극 콘택(134)을 형성한다.
이어서, 제3 층간 절연막(130) 상에 스토리지 전극 콘택(134)과 연결된 원통형 스토리지 전극(136)을 형성한다. 그리고, 스토리지 전극(136)의 프로파일을 따라 컨포말하게 유전막(138)을 형성한다.
도 7을 참조하면, 유전막(138)으로 절연된 스토리지 전극(136) 상부에 위치하는 플레이트 전극(140)과 제3 층간 절연막(130) 상에 위치하는 라인 패턴(142)을 형성한다. 플레이트 전극(140)은 메모리 셀 어레이 영역 전반에 걸쳐 스토리지 전극(136) 상부에 위치한다. 그리고, 라인 패턴(142)은 플레이트 전극(140)과 소정 간격 이격되어 주변 회로 영역 상에 위치한다.
도 8을 참조하면, 플레이트 전극(140)과 라인 패턴(142)이 형성된 제3 층간 절연막(130) 상에 제4 층간 절연막(144)을 형성한다. 제3 층간 절연막(130) 상의 메모리 셀 어레이 영역에는 스토리지 전극(136), 유전막(138) 및 플레이트 전극(140)으로 이루어진 커패시터가 형성되어 있기 때문에, 제4 층간 절연막(144)은 메모리 셀 어레이 영역과 주변 회로 영역 사이에 큰 단차를 가지고 형성된다. 다만, 도 8에 도시된 바와 같이, 제3 층간 절연막(130) 상의 주변 회로 영역에 형성된 라인 패턴(142)으로 인하여, 라인 패턴(142) 상부의 제4 층간 절연막(144)에는 돌출부(146)가 형성된다. 이러한 제4 층간 절연막(144)의 단차에 형성된 돌출부(146)는 메모리 셀 어레이 영역과 주변 회로 영역 사이의 제4 층간 절연막(144)에 형성되는 단차를 감소시키는 역할을 하며, 이는 후속하는 평탄화 공정에서 큰 단차로 인한 크랙 발생을 억제하는 작용을 한다.
도 9를 참조하면, 제4 층간 절연막(144)을 평탄화하기 전에 메모리 셀 어레이 영역 상의 제4 층간 절연막(144)을 식각 마스크(미도시)를 이용하여 제거한다.
이어서 도 10을 참조하며, 화확 기계적 연마를 이용하여 제4 층간 절연막(144)을 평탄화한다. 앞서 언급한 바와 같이, 주변 회로 영역 상의 라인 패턴(142)으로 인하여 메모리 셀 어레이 영역과 주변 회로 영역 사이의 제4 층간 절연막(144)의 단차가 감소함으로써, 제4 층간 절연막(144)을 평탄화하는 공정에서 메모리 셀 어레이 영역과 주변 회로 영역 경계 부분의 크랙 발생을 억제할 수 있다.
그리고, 식각 마스크(미도시)를 이용하여 제4 층간 절연막(144) 및 제3 층간 절연막(130)을 식각하여 비트 라인(128)을 노출시키는 금속 콘택홀(148)을 형성한다.
이 후, 제3 층간 절연막(130) 및 제4 층간 절연막(144) 내에 형성된 금속 콘 택홀(148) 내에 도전성 물질을 채워 넣어서 금속 콘택(150)을 형성한다. 그리고, 도 2에 도시된 바와 같이, 제4 층간 절연막(144) 상에 금속 콘택(150)과 연결되는 배선(152)을 형성한다.
이하, 도 11을 참조하여, 본 발명의 일 실시예에 의한 반도체 집적 회로 장치에 사용되는 라인 패턴의 배치에 대하여 설명한다. 도 11은 본 발명의 일 실시예에 의한 반도체 집적 회로 장치의 레이아웃(layout)을 나타낸 도면이다.
도 11에 도시된 바와 같이, 메모리 셀 어레이 영역 내에는 플레이트 전극(140)이 배치되고, 주변 회로 영역에는 플레이트 전극(140)의 주위에 다수의 금속 콘택에 형성되는 제1 금속 콘택 영역(150a)이 배치된다. 그리고, 주변 회로 영역에는 제1 금속 콘택 영역(150a)을 사이에 두고 플레이트 전극(140)과 소정 간격 이격된 라인 패턴(142)이 배치된다. 라인 패턴(142)의 주위에는 다수의 금속 콘택이 형성되는 제2 금속 콘택 영역(150b)이 배치된다.
이와 같이, 반도체 집적 회로 장치의 구조상 플레이트 전극(140)과 금속 콘택이 인접하여 위치하는 경우, 금속 콘택 간의 여분의 공간에 라인 패턴(142)을 형성함으로써 반도체 집적 회로 장치의 집적도에 영향을 주지 않으면서 평탄화 공정에서 발생하는 크랙을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 높은 커패시턴스를 유지하기 위해 반도체 집적 회로 장치의 메모리 셀 어레이 영역과 주변 회로 영역 간의 단차가 커짐으로써 평탄화 공정시 발생할 수 있는 크랙을 방지할 수 있다.
둘째, 금속 콘택 사이의 여분의 공간에 크랙 방지를 위한 라인 패턴을 형성함으로써 소자의 집적도에 영향을 주지 않는다.
셋째, 라인 패턴을 플레이트 전극과 동시에 형성함으로써 추가 공정 없이 크랙을 방지할 수 있다.

Claims (21)

  1. 메모리 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판;
    상기 메모리 셀 어레이 영역에 형성된 다수의 커패시터로서, 상기 각 커패시터는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함하고, 상기 유전막 및 상기 플레이트 노드는 상기 다수의 스토리지 전극에 공통되어 연장되고 상기 주변 회로 영역과의 경계부까지 연장된 다수의 커패시터;
    상기 커패시터를 덮는 층간 절연막;
    상기 층간 절연막 내에 형성된 다수의 제1 금속 콘택이 상기 메모리 셀 어레이 영역의 가장자리를 따라 상기 주변 회로 영역에 배열된 제1 금속 콘택 영역;
    상기 층간 절연막 내에 형성된 다수의 제2 금속 콘택이 상기 제1 금속 콘택 영역과 이격되어 배열된 제2 금속 콘택 영역; 및
    상기 플레이트 전극과 동일층에 형성되고 상기 메모리 셀 어레이 영역의 가장자리를 따라 상기 제1 금속 콘택 영역 및 상기 제2 금속 콘택 영역 사이에 배열된 라인 패턴을 포함하는 반도체 집적 회로 장치.
  2. 제1 항에 있어서,
    상기 라인 패턴은 상기 플레이트 전극과 동일한 물질로 이루어진 반도체 집적 회로 장치.
  3. 제1 항에 있어서,
    상기 라인 패턴은 다결정 실리콘 및/또는 금속 물질로 이루어진 반도체 집적 회로 장치.
  4. 제3 항에 있어서,
    상기 라인 패턴은 TiN과 다결정 실리콘이 적층된 구조를 가지는 반도체 집적 회로 장치.
  5. 제1 항에 있어서,
    상기 라인 패턴은 상기 플레이트 전극으로부터 약 500 - 2000 ㎚ 만큼 이격되어 배치된 반도체 집적 회로 장치.
  6. 제1 항에 있어서,
    상기 라인 패턴은 약 100 - 1000 ㎚의 폭을 가지는 반도체 집적 회로 장치.
  7. 제1 항에 있어서,
    상기 층간 절연막은 FOX, TOSZ, USG, BSG, PSG, BPSG, PE-TEOS, FSG 또는 HDP막인 반도체 집적 회로 장치.
  8. 제7 항에 있어서,
    상기 라인 패턴은 TiN과 다결정 실리콘이 적층된 구조를 가지고, 상기 층간 절연막은 PE-TEOS인 반도체 집적 회로 장치.
  9. 제1 항에 있어서,
    상기 제1 및 제2 금속 콘택은 텅스텐 또는 텅스텐 합금으로 이루어진 반도체 집적 회로 장치.
  10. 메모리 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판을 준비하는 단계;
    상기 메모리 셀 어레이 영역에 형성된 다수의 커패시터로서, 상기 각 커패시터는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함하고, 상기 유전막 및 상기 플레이트 노드는 상기 다수의 스토리지 전극에 공통되어 연장되고 상기 주변 회로 영역과의 경계부까지 연장된 다수의 커패시터를 형성하는 단계로서, 상기 플레이트 전극과 동일층에, 상기 메모리 셀 어레이 영역의 가장자리를 따라 이격되어 상기 주변 회로 영역에 배열된 라인 패턴을 동시에 형성하는 단계;
    상기 커패시터와 상기 라인 패턴을 덮는 층간 절연막을 형성하는 단계; 및
    상기 주변 회로 영역의 상기 층간 절연막 내에 상기 라인 패턴의 양측에 각각 배열된 제1 및 제2 금속 콘택을 포함하는 제1 및 제2 금속 콘택 영역을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 라인 패턴은 상기 플레이트 전극과 동일한 물질로 이루어진 반도체 집적 회로 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 라인 패턴은 상기 플레이트 전극과 동시에 형성되는 반도체 집적 회로 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 라인 패턴은 다결정 실리콘 및/또는 금속 물질로 이루어진 반도체 집적 회로 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 라인 패턴은 TiN과 다결정 실리콘이 적층된 구조를 가지는 반도체 집적 회로 장치의 제조 방법.
  15. 제10 항에 있어서,
    상기 라인 패턴은 상기 플레이트 전극으로부터 약 500 - 2000 ㎚ 만큼 이격되어 배치된 반도체 집적 회로 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 라인 패턴은 약 100 - 1000 ㎚의 폭을 가지는 반도체 집적 회로 장치의 제조 방법.
  17. 제10 항에 있어서, 상기 층간 절연막을 형성한 후,
    상기 메모리 셀 어레이 영역 상의 상기 층간 절연막을 부분 식각하는 단계; 및
    상기 층간 절연막을 화학 기계적 연마로 평탄화하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제10 항에 있어서,
    상기 층간 절연막은 FOX, TOSZ, USG, BSG, PSG, BPSG, PE-TEOS, FSG 또는 HDP막인 반도체 집적 회로 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 라인 패턴은 TiN과 다결정 실리콘이 적층된 구조를 가지고, 상기 층간 절연막은 PE-TEOS인 반도체 집적 회로 장치의 제조 방법.
  20. 제10 항에 있어서,
    상기 층간 절연막을 형성하는 단계는 ALD, PEALD, MOCVD 또는 PECVD를 이용하여 형성하는 단계인 반도체 집적 회로 장치의 제조 방법.
  21. 제10 항에 있어서,
    상기 제1 및 제2 금속 콘택은 텅스텐 또는 텅스텐 합금으로 이루어진 반도체 집적 회로 장치의 제조 방법.
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