JP2000332216A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000332216A JP11137628A JP13762899A JP2000332216A JP 2000332216 A JP2000332216 A JP 2000332216A JP 11137628 A JP11137628 A JP 11137628A JP 13762899 A JP13762899 A JP 13762899A JP 2000332216 A JP2000332216 A JP 2000332216A
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Abstract

(57)【要約】 【課題】 半導体メモリと論理回路が同一半導体基板に
混載された半導体装置において、半導体メモリの大容量
化と論理回路の高集積化とを共に実現することができる
半導体装置及びその製造方法を提供する。 【解決手段】 基板１０内の拡散層１３Ａ或いは下層配
線１４に埋め込み金属層から成る第１の金属層２８が接
続され、さらに第１の金属配線層２９、埋め込み金属層
から成る第２の金属層３１、第２の金属配線層３２が順
次接続され、第１の金属配線層２９の上下を挟む絶縁層
２７Ａ，２７Ｂを貫通する溝内及び絶縁層２７Ｂ上に容
量素子Ｃが形成されて成る半導体装置１を構成する。ま
た、半導体装置１の製造にあたって、第１の層間絶縁層
２７Ａ上の金属配線層２９を覆って第２の層間絶縁層２
７Ｂを形成し、第１及び第２の層間絶縁層２７Ａ，２７
Ｂのメモリセル部２の少なくとも一部を除去した後、第
１及び第２の層間絶縁層２７Ａ，２７Ｂの除去された部
分に容量素子Ｃを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＤＲＡＭ等
の半導体メモリと論理回路とが混載された半導体装置及
びその製造方法に係わる。
【０００２】
【従来の技術】近年、大容量の半導体メモリと高集積さ
れた高速の論理回路とを混載したＬＳＩの需要が急速に
高まっている。
【０００３】そして、大容量の半導体メモリを実現する
ためには、論理回路の形成プロセスとの整合性が比較的
良好で、単位セル面積の小さいＤＲＡＭセルが適してお
り、さらにその中でもセル面積の小さい構造として、ビ
ット線上に容量素子が設けられた、いわゆるＣＯＢ型
（Capacitor Over Bitline）のメモリセル構造が望まし
い。
【０００４】このＣＯＢ型の半導体メモリを有する半導
体装置の概略断面図を図１０に示す。この半導体装置１
０１は、メモリセル部１０２及び周辺回路部１０３から
成る半導体メモリと論理回路１０４とを同一半導体基板
１１０上に混載して構成されている。この半導体メモリ
は、いわゆるＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）を構成するものである。
【０００５】メモリセル部１０２では、図示しないが多
数の平行なワード線ＷＬとビット線ＢＬがマトリクス状
に配置される。そして、ビット線（ＢＬ）１１９の上方
に、記憶ノード電極（下部電極）１２４と誘電体膜１２
５とプレート電極（上部電極）１２６とから成る容量素
子Ｃが形成されて、前述したＣＯＢ型のメモリセル構造
を構成する。
【０００６】容量素子Ｃの記憶ノード電極（下部電極）
１２４は、各メモリセル毎に分離されて形成されてい
る。誘電体膜１２５及びプレート電極１２６は、複数の
（もしくは全ての）メモリセルに共通に形成される。
【０００７】半導体メモリの周辺回路部１０３及び論理
回路１０４では、素子分子層１１２により分離された半
導体基板１１０内の領域に形成された拡散層１１３Ａに
接続するように、積層された絶縁膜１１５，１１６，１
１８，１２０，１２１，１２２，１２７及び平坦化絶縁
層１３０を貫通する接続孔内に例えばチタン膜及びＴｉ
Ｎ膜の積層構造のバリア層（密着層）１２８Ａとタング
ステン膜から成る埋め込み層１２８Ｂとの積層構造のコ
ンタクト層１２８が形成されている。
【０００８】さらに、このコンタクト層１２８に接続す
るように、平坦化絶縁層１３０上に上層配線である３層
構造１３１Ａ，１３１Ｂ，１３１Ｃの金属配線層１３１
が形成されている。
【０００９】尚、図１０中、１１１Ｎは例えばＰ型の半
導体基板１１０内に形成されたＮ型のウエル領域、１１
ＰはＮ型のウエル領域１１１Ｎ内に形成されたＰ型のウ
エル領域、１１３Ｂはメモリセル部１０２の拡散層、１
１４（１１４Ａ，１１４Ｂ）は２層構造のゲート電極、
１１７は容量素子Ｃの記憶ノード電極１２４のコンタク
ト部をそれぞれ示す。また、ゲート電極１１４が幅広に
形成されている部分は、メモリセル部１０２のビット線
（ＢＬ）１１９と周辺回路部１０３とを接続する部分を
示す。この部分ではプラグ状のコンタクト層１１７´に
より、ビット線（ＢＬ）１１９とゲート電極１１４とが
接続されている。この幅広のゲート電極１１４から左方
に伸びる破線は、この断面にはない半導体メモリのワー
ド線（ＷＬ）がゲート電極１１４と同じ高さ位置に延長
されることを示している。
【００１０】この半導体装置１０１の製造工程を図１１
及び図１２に示す。まず、メモリセル部１０２となる領
域にＮ型のウエル領域１１１ＮとＰ型のウエル領域１１
１Ｐが形成された半導体基板１１０に、素子分離層１１
２を形成する。そして、この素子分離層１１２により分
離された基板１１０に拡散層１１３Ａ，１１３Ｂを形成
する。
【００１１】次に、表面にゲート絶縁膜となる薄い絶縁
膜（図示せず）を形成した後、２層構造１１４Ａ，１１
４Ｂのゲート電極１１４を形成し、全体を覆って絶縁膜
（窒化膜）１１５を形成する。この状態を図１１Ａに示
す。図中破線で示すワード線ＷＬもこのとき形成され
る。
【００１２】次に、全体を覆って層間絶縁層１１６を形
成し、表面に薄い絶縁膜１１８を形成する。そして、こ
の絶縁膜１１８上に、２層構造１１９Ａ，１１９Ｂのビ
ット線（ＢＬ）１１９を形成し、全体を覆って絶縁膜
（窒化膜）１２０を形成する。さらに、全体を覆って層
間絶縁層１２１を形成する。
【００１３】その後、拡散層１１３Ｂに達するように、
層間絶縁層１２１・絶縁膜（窒化膜）１２０・絶縁膜１
１８・層間絶縁層１１６・絶縁膜（窒化膜）１１５を貫
通する接続孔を形成し、この接続孔内に記憶ノード電極
のコンタクト層１１７として、例えば多結晶シリコン層
を形成する。さらに、表面を平坦化した後、図１１Ｂに
示すように、全体を覆って絶縁膜（窒化膜）１２２を形
成する。この絶縁膜（窒化膜）１２２は、後にエッチン
グのストッパとなる。
【００１４】次に、メモリセル部１０２において、絶縁
膜（窒化膜）１２２及びその下の層間絶縁層１２１に、
エッチングにより各メモリセルに対応した開口をコンタ
クト層１１７まで達するように形成する。そして、この
開口を埋めてかつ上方に延在する記憶ノード電極（下部
電極）１２４を形成する。
【００１５】この記憶ノード電極１２４の形成は、例え
ば次のように行うことができる。表面に犠牲膜となる酸
化膜（図示せず）を堆積し、この酸化膜及び絶縁膜（窒
化膜）１２２を貫通し、さらにその下の層間絶縁層１２
０内のコンタクト層１１７と接続する深さまで、記憶ノ
ード電極（下部電極）１２４を規定するパターンの溝を
形成する。そして、この溝を埋めるように記憶ノード電
極１２４の材料を堆積し、溝の側壁及び底に残存するよ
うにして記憶ノード電極１２４を形成する。
【００１６】記憶ノード電極（下部電極）１２４を覆っ
て、メモリセル部１０２全体に誘電体膜１２５とプレー
ト電極（上部電極）１２６を形成し、容量素子Ｃを構成
する。
【００１７】そして、図１２Ｃに示すように、この容量
素子Ｃを覆って全体に層間絶縁層１２７を形成する。
【００１８】次に、メモリセル部１０２の段差を平坦化
するための平坦化絶縁層１３０を堆積し、その表面を平
坦化する。その後、平坦化絶縁層１３０から下方の絶縁
膜１２７，１２２，１２０，１１８，１１６，１１５を
貫通する接続孔を形成し、この接続孔に埋め込み金属層
から成るコンタクト層１２８を形成する。
【００１９】
【発明が解決しようとする課題】しかしながら、このＣ
ＯＢ型のメモリセル構造では、充分に大容量にするため
には、容量素子Ｃの高さを増大させる必要があり、例え
ば０．２５μｍルールにおいても約１μｍに達する。こ
れによりメモリセル部１０２に生じる段差を平坦化した
場合には、周辺回路部１０３や論理回路１０４における
コンタクト層１２８の接続孔の深さが約２μｍ程度にも
なり、今後微細化が進んだ場合には周辺回路部１０３や
論理回路１０４の高集積化がますます困難になると推測
される。
【００２０】また、容量素子Ｃによる段差の平坦化工程
も、微細化が進むことによりさらに複雑化する。
【００２１】図１０の構成において接続孔のアスペクト
比が高くなると、具体的には例えばコンタクト層１２８
のバリア層１２８Ａに用いられるＴｉＮ膜の形成が困難
になる。
【００２２】一方、接続孔の形成を優先させて、メモリ
セル部１０２の容量素子Ｃにより生じる段差を平坦化し
ないで残したままで、周辺回路部１０３や論理回路１０
４の配線を形成する製造方法も考えられるが、段差の影
響により上層配線の金属配線層１３１の形成に支障をき
たし、この場合も高集積化が困難になる。
【００２３】また、容量素子Ｃの誘電体膜１２５に高誘
電率材料を用いることにより、所望の容量を確保するた
めに必要な容量素子Ｃの高さを低減する方法も検討され
ている。しかし、現在提案されている高誘電率材料で
は、誘電率は高いものの、数ｎｍ〜十数ｎｍオーダーに
薄膜化することが困難であり、微細化された容量素子Ｃ
に適用することが難しい。
【００２４】従って、大容量化を図るためには、容量素
子Ｃの高さがより増大することになり、高集積論理回路
との整合性が失われていく。
【００２５】上述した問題の解決のために、本発明にお
いては、半導体メモリと論理回路が同一半導体基板に混
載された半導体装置において、半導体メモリの大容量化
と論理回路の高集積化とを共に実現することができる半
導体装置及びその製造方法を提供するものである。
【００２６】
【課題を解決するための手段】本発明の半導体装置は、
メモリセル部及び周辺回路部から成る半導体メモリと、
論理回路とを同一半導体基板上に混載して成り、メモリ
セル部においてビット線の上方に容量素子が形成され、
周辺回路部及び論理回路において半導体基板内に形成さ
れた拡散層に接続して或いは半導体基板上の下層配線に
接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋
め込み金属層から成る第１の金属層が形成され、この第
１の金属層に接続して半導体基板の主面に略平行に第１
の金属配線層が形成され、この第１の金属配線層に接続
して絶縁膜を貫通する接続孔内に埋め込まれた埋め込み
金属層から成る第２の金属層が形成され、容量素子より
上層の絶縁層上に第２の金属層に接続して第２の金属配
線層が形成され、メモリセル部において第１の金属配線
層の上下を挟む絶縁層を貫通する溝が形成され、この溝
内及び絶縁層上に容量素子が形成されて成るものであ
る。
【００２７】他の本発明の半導体装置は、メモリセル部
及び周辺回路部から成る半導体メモリと、論理回路とを
同一半導体基板上に混載して成り、メモリセル部におい
てビット線の上方に容量素子が形成され、周辺回路部及
び論理回路において半導体基板内に形成された拡散層に
接続して或いは半導体基板上の下層配線に接続して、絶
縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層
から成る第１の金属層が形成され、この第１の金属層に
接続して半導体基板の主面に略平行に第１の金属配線層
が形成され、この第１の金属配線層に接続して絶縁膜を
貫通する接続孔内に埋め込まれた埋め込み金属層から成
る第２の金属層が形成され、容量素子より上層の絶縁層
上に第２の金属層に接続して第２の金属配線層が形成さ
れ、メモリセル部において第１の金属配線層上の絶縁層
が除去され、少なくともこの絶縁層が除去された部分に
容量素子が形成されて成るものである。
【００２８】本発明の半導体装置の製造方法は、メモリ
セル部及び周辺回路部から成る半導体メモリと論理回路
とを同一半導体基板上に混載して成る半導体装置の製造
にあたって、周辺回路部及び論理回路において第１の層
間絶縁層上に金属配線層を形成する工程と、金属配線層
を覆って第２の層間絶縁層を形成する工程と、メモリセ
ル部において第１及び第２の層間絶縁層の少なくとも一
部を除去する工程とを有し、第１及び第２の層間絶縁層
の除去された部分に容量素子を形成するものである。
【００２９】上述の本発明の半導体装置の構成によれ
ば、第１の金属配線層を介して第２の金属層と第１の金
属層が接続されていることにより、容量素子によって生
じる拡散層或いは下層配線と第２の金属配線層との高さ
の差を第１の金属配線層で緩和することができる。これ
により、埋め込み金属層から成る第２の金属層を浅くす
ることができる。また、第１の金属配線層の上下を挟む
絶縁層を貫通する溝内及び絶縁層上に容量素子が形成さ
れていることにより、容量素子の上端面が絶縁層の上端
面に近くなり、従来容量素子によって生じていた段差を
なくすことができる。
【００３０】上述の本発明の他の半導体装置の構成によ
れば、少なくとも第１の金属配線層上の絶縁層が除去さ
れた部分に容量素子を形成することにより、同様に容量
素子の上端面が絶縁層の上端面に近くなり、従来容量素
子によって生じていた段差をなくすことができる。
【００３１】上述の本発明製法によれば、金属配線層が
形成された後に容量素子が形成されるため、容量素子に
よる段差の影響を受けないで金属配線層を形成すること
ができる。
【００３２】
【発明の実施の形態】本発明は、メモリセル部及び周辺
回路部から成る半導体メモリと、論理回路とを同一半導
体基板上に混載して成る半導体装置であって、メモリセ
ル部においてビット線の上方に容量素子が形成され、周
辺回路部及び論理回路において半導体基板内に形成され
た拡散層に接続して或いは半導体基板上の下層配線に接
続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め
込み金属層から成る第１の金属層が形成され、この第１
の金属層に接続して半導体基板の主面に略平行に第１の
金属配線層が形成され、この第１の金属配線層に接続し
て絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金
属層から成る第２の金属層が形成され、容量素子より上
層の絶縁層上に第２の金属層に接続して第２の金属配線
層が形成され、メモリセル部において第１の金属配線層
の上下を挟む絶縁層を貫通する溝が形成され、この溝内
及び絶縁層上に容量素子が形成されて成る半導体装置で
ある。
【００３３】また本発明は、上記半導体装置において、
第１の金属配線層が第１の金属層と同一の材料により一
体化して形成されている構成とする。
【００３４】また本発明は、上記半導体装置において、
第２の金属配線層が第２の金属層と同一の材料により一
体化して形成されている構成とする。
【００３５】また本発明は、上記半導体装置において、
第１の金属配線層または第２の金属配線層が絶縁膜に埋
め込まれた埋め込み金属層から成る構成とする。
【００３６】本発明は、メモリセル部及び周辺回路部か
ら成る半導体メモリと、論理回路とを同一半導体基板上
に混載して成る半導体装置であって、メモリセル部にお
いてビット線の上方に容量素子が形成され、周辺回路部
及び論理回路において半導体基板内に形成された拡散層
に接続して或いは半導体基板上の下層配線に接続して、
絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属
層から成る第１の金属層が形成され、この第１の金属層
に接続して半導体基板の主面に略平行に第１の金属配線
層が形成され、この第１の金属配線層に接続して絶縁膜
を貫通する接続孔内に埋め込まれた埋め込み金属層から
成る第２の金属層が形成され、容量素子より上層の絶縁
層上に第２の金属層に接続して第２の金属配線層が形成
され、メモリセル部において第１の金属配線層上の絶縁
層が除去され、少なくともこの絶縁層が除去された部分
に容量素子が形成されて成る半導体装置である。
【００３７】また本発明は、上記半導体装置において、
絶縁層の除去されて残った部分に沿って、容量素子の配
線取り出し部が形成された構成とする。
【００３８】また本発明は、上記半導体装置において、
第１の金属配線層が第１の金属層と同一の材料により一
体化して形成されている構成とする。
【００３９】また本発明は、上記半導体装置において、
第２の金属配線層が第２の金属層と同一の材料により一
体化して形成されている構成とする。
【００４０】また本発明は、上記半導体装置において、
第１の金属配線層または第２の金属配線層が絶縁膜に埋
め込まれた埋め込み金属層から成る構成とする。
【００４１】本発明は、メモリセル部及び周辺回路部か
ら成る半導体メモリと論理回路とを同一半導体基板上に
混載して成る半導体装置の製造方法であって、周辺回路
部及び論理回路において、第１の層間絶縁層上に金属配
線層を形成する工程と、金属配線層を覆って第２の層間
絶縁層を形成する工程と、メモリセル部において第１及
び第２の層間絶縁層の少なくとも一部を除去する工程と
を有し、第１及び第２の層間絶縁層の除去された部分に
容量素子を形成する半導体装置の製造方法である。
【００４２】また本発明は、上記半導体装置の製造方法
において、第１及び上記第２の層間絶縁層の一部を除去
して各メモリセルに対応する溝を形成し、この溝の底及
び内壁に容量素子の下部電極を形成する。
【００４３】また本発明は、上記半導体装置の製造方法
において、下部電極を形成した後、メモリセル部の第２
の層間絶縁層を除去し、下部電極を覆って誘電体膜及び
上部電極を形成して容量素子を形成する。
【００４４】また本発明は、上記半導体装置の製造方法
において、上部電極の配線引き出し部を、残った第２の
層間絶縁層に沿って形成する。
【００４５】まず、本発明の一実施の形態として、半導
体装置の概略構成図（平面図）を図１に示す。この半導
体装置１は、メモリセル部２及び周辺回路部３から成る
半導体メモリ５と論理回路４とを同一半導体基板上に混
載して構成されている。
【００４６】メモリセル部２では、多数の平行なワード
線ＷＬとビット線ＢＬがマトリクス状に配置されてい
る。周辺回路部３では、ワード線ＷＬを駆動するための
駆動回路６としてアドレスデコーダー等が設けられてい
る。尚、図示しないがビット線ＢＬに対しても同様にア
ドレスデコーダー等の駆動回路が設けられる。
【００４７】メモリセル部２には、基板内に形成された
拡散層９が斜め方向に配置されている。これは後述する
ように基板より上方に容量素子を形成するので、容量素
子の記憶ノード電極と拡散層９とを接続するコンタクト
部８（図中×印）をビット線ＢＬ及びワード線ＷＬのな
い位置に形成する必要があるからである。また、図中○
印で示す７は、拡散層９とビット線ＢＬとのコンタクト
部を示し、ワード線ＷＬのない位置に形成される。
【００４８】次に、図１の平面図のＡ−Ａにおける断面
図を図２に示す。図２に示すように、この半導体装置１
では、同一の半導体基板１０上に半導体メモリ５のメモ
リセル部２及び周辺回路部３と論理回路４が形成され
る。この半導体メモリ５は、図１０の場合と同様にＤＲ
ＡＭを構成するものである。
【００４９】そして、メモリセル部２において、ビット
線（ＢＬ）１９の上方に容量素子Ｃが形成されて、前述
したＣＯＢ型のメモリセル構造を構成する。
【００５０】まず、メモリセル部２では、例えばＰ型の
半導体基板１０内の素子分離層１２で分離された各領域
に拡散層１３Ｂが形成されている。この拡散層１３Ｂ
は、図１に示した拡散層９である。これら素子分離層１
２及び拡散層１３Ｂの表面は、例えばＳｉ3 Ｎ4 或いは
ＳｉＯ2 からなる絶縁膜１５で覆われている。さらにこ
の絶縁膜１５上を上面が平坦化された層間絶縁層１６が
覆っている。
【００５１】層間絶縁層１６の上に絶縁膜１８を介し
て、ビット線（ＢＬ）１９が２層構造１９Ａ，１９Ｂで
形成されている。ビット線１９は、窒化膜（Ｓｉ
3 Ｎ4 ）からなる絶縁膜２０で覆われている。この絶縁
膜（窒化膜）２０上には層間絶縁層２１が形成されてい
る。絶縁膜１５・層間絶縁層１６・絶縁膜１８・絶縁膜
（窒化膜）２０・層間絶縁層２１の拡散層１３Ｂ上の位
置に接続孔が形成されており、この接続孔を通じて図１
に×印で示した記憶ノード電極のコンタクト部８となる
コンタクト層１７が拡散層１３Ｂに接続して形成されて
いる。
【００５２】尚、図２中ゲート電極１４が幅広に形成さ
れている部分は、メモリセル部２のビット線（ＢＬ）１
９と周辺回路部３とを接続する部分を示す。この部分で
はプラグ状のコンタクト層により、ビット線（ＢＬ）１
９とゲート電極１４とが接続されている。また、図１の
Ａ−Ａの位置以外に設けられるワード線ＷＬは、図示し
ないがこの幅広のゲート電極１４に接続され、さらに左
方に破線で示すようにゲート電極と同じ高さ位置に延長
されている。
【００５３】本実施の形態においては、特にメモリセル
部２のこの層間絶縁層２１より上の構造、特に容量素子
Ｃの構造が、図１０に示した構成とは異なっている。層
間絶縁層２１の上には、絶縁膜（窒化膜）２２が形成さ
れ、さらに比較的厚い層間絶縁層２７が形成されてい
る。そして、層間絶縁層２１の一部・絶縁膜（窒化膜）
２２・層間絶縁層２７を通じて形成された溝の中に、上
方に伸びるように容量素子Ｃの記憶ノード電極（下部電
極）２４が各メモリセル毎に分離されて形成されてい
る。この記憶ノード電極２４は、上述のコンタクト層１
７に接続されている。
【００５４】そして、記憶ノード電極（下部電極）２４
を覆って、上述の溝内及び層間絶縁層２７上に誘電体膜
２５が形成され、さらにこの誘電体膜２５を覆って櫛形
のプレート電極（上部電極）２６が形成されている。誘
電体膜２５及びプレート電極２６は、複数の（もしくは
全ての）メモリセルに共通に形成される。これら記憶ノ
ード電極（下部電極）２４、誘電体膜２５及びプレート
電極（上部電極）２６により、前述の容量素子Ｃが構成
される。
【００５５】即ち容量素子Ｃは、層間絶縁層２７を貫通
する溝内に形成され、さらに櫛形のプレート電極（上部
電極）２６の上面は層間絶縁層２７上にある。
【００５６】さらに、容量素子Ｃは、その全体が平坦化
絶縁層３０により覆われている。この平坦化絶縁層３０
は、メモリセル部２とその他の部分３，４に共通して全
面的に形成され、これの上に上層配線として後述する金
属配線層３２が形成されている。
【００５７】一方、半導体メモリの周辺回路部３及び論
理回路４では、素子分子層１２により分離された半導体
基板１０内の領域に拡散層１３Ａが形成されている。基
板１０上には、図示しない薄いゲート絶縁膜を介して２
層構造１４Ａ，１４Ｂのゲート電極１４が形成されてい
る。
【００５８】このゲート電極１４上を前述の絶縁膜（窒
化膜）１５が覆い、メモリセル部２と同様に、さらに絶
縁膜１５の上を上面が平坦化された層間絶縁層１６が覆
っている。この層間絶縁層１６上には、メモリセル部２
と同様に、絶縁膜１８とビット線１９を覆う絶縁膜（窒
化膜）２０とが積層形成されている。この絶縁膜（窒化
膜）２０上には、メモリセル部２と同様に、層間絶縁層
２１が形成され、その上には絶縁膜（窒化膜）２２が形
成されている。
【００５９】絶縁膜（窒化膜）２２上には、メモリセル
部２で容量素子Ｃが形成されている層間絶縁層２７が形
成されている。この層間絶縁層２７は、図２中破線で境
界を示す２つの部分２７Ａ及び２７Ｂから構成され、こ
れらの２つの部分２７Ａ及び２７Ｂが第１の金属配線層
２９を挟んでいる。
【００６０】そして、層間絶縁層２７内の２つの部分２
７Ａ及び２７Ｂの境界線上に、半導体基板１０の主面に
略平行に、３層構造２９Ａ，２９Ｂ，２９Ｃの第１の金
属配線層２９が形されている。この第１の金属配線層２
９は、例えばＴｉ膜・ＴｉＮ膜の積層膜２９Ａ，Ａｌ−
Ｃｕ膜２９Ｂ，ＴｉＮ膜２９Ｃの３層構造により構成す
ることができる。
【００６１】さらに、この第１の金属配線層２９の下方
には、積層された絶縁膜１５，１６，１８，２０，２
１，２２及び層間絶縁層２７の一部２７Ａを貫通する接
続孔が形成され、この接続孔内に例えばチタン膜及びＴ
ｉＮ膜の積層構造のバリア層（密着層）２８Ａとタング
ステン膜から成る埋め込み層２８Ｂとの積層構造の第１
のコンタクト層２８が形成されている。この第１のコン
タクト層２８により、第１の金属配線層２９と、拡散層
１３Ａ或いはゲート電極１４とが接続されている。
【００６２】第１の金属配線層２９上も、前述の層間絶
縁層２７（２７Ｂ）が覆っていて、その上に前述の平坦
化絶縁層３０が形成されている。そして、この平坦化絶
縁層３０上に、３層構造３２Ａ，３２Ｂ，３２Ｃの第２
の金属配線層３２が形成されている。
【００６３】この第２の金属配線層３２は、論理回路４
及び周辺回路部３に形成されるだけでなく、メモリセル
部２の容量素子Ｃの上方にも形成されている。そして、
容量素子Ｃのプレート電極（上部電極）２６や記憶ノー
ド電極（下部電極）２４の上端面は、第１の金属配線層
２９と第２の金属配線層３２との中間付近の高さに位置
する。
【００６４】第１の金属配線層２９と第２の金属配線層
３２との間は、平坦化絶縁層３０及び層間絶縁層２７の
一部２７Ｂに形成された接続孔内の第２のコンタクト層
３１により接続されている。この第２のコンタクト層３
１は、第１のコンタクト層２８と同様の積層構造を有し
ている。
【００６５】これにより、第２の金属配線層３２は、第
２のコンタクト層３１・第１の金属配線層２９・第１の
コンタクト層２８を通じて、基板１０内の拡散層１３Ａ
やゲート電極１４に接続され、例えば駆動回路６に含ま
れるワード線ＷＬを駆動するトランジスタ等の回路に接
続される。
【００６６】また、メモリセル部２の容量素子Ｃの上部
電極２６の層間絶縁層２７上に形成された部分（配線引
き出し部）と、第２の金属配線層３２との間を、平坦化
絶縁層３０に形成された接続孔内の同様の構成の第２の
コンタクト層３１が接続している。
【００６７】上述の本実施の形態の半導体装置１の構成
によれば、第１の金属配線層２９が第１のコンタクト層
２８及び第２のコンタクト層３１で拡散層１３Ａや第２
の金属配線層３２と接続されているので、第２のコンタ
クト層３１用の接続孔を形成する際に、エッチングスト
ッパとして第１の金属配線層２９を用いることができる
と共に、このエッチングの位置ずれに対するマージンを
大きくすることができる。また、第２のコンタクト層３
１用の接続孔を形成する際のオーバーエッチングの量を
少なくすることができる。
【００６８】また、第１の金属配線層２９は、金属層で
ありしかも比較的厚く形成することが可能なので、容易
に低抵抗化を図ることができる。従って、第１の金属配
線層２９を局所配線に用いることができる。
【００６９】そして、第１の金属配線層２９を厚く形成
することができるので、容量素子Ｃにより形成される上
層配線（第２の金属配線層３２）と基板１０内の拡散層
１３Ａ或いは下層配線１４との高さの差を、第１の金属
配線層２９により緩和することができる。これにより、
第１のコンタクト層２８及び第２のコンタクト層３１を
浅く、即ちアスペクト比を低減して形成することがで
き、これら第１のコンタクト層２８及び第２のコンタク
ト層３１を容易に形成することができる。
【００７０】従って、容量素子Ｃによる高さの差が大き
くなってもコンタクト層２８，３１の形成が可能になる
ので、ビット線１９から第２の金属配線層３２までの空
間領域を充分に使用して、容量を確保するための高さが
充分にある容量素子Ｃを形成することができ、半導体メ
モリ４の大容量化を図ることができる。
【００７１】また、容量素子Ｃの上端面が層間絶縁層２
７の上端面に近くなり、従来容量素子Ｃによって生じて
いた段差をなくすことができるので、上層配線である第
２の金属配線層３２を容易に形成することができる。
【００７２】さらに、この上層配線である第２の金属配
線層３２がメモリセル部２の容量素子Ｃの上にも形成さ
れているので、この第２の金属配線層３２を例えばワー
ド線ＷＬの裏打ち配線又はワード線ＷＬをデコードする
サブデコード線やプレート電極線、或いは駆動回路６の
シャント配線として機能させることができる。
【００７３】このような機能を有する金属配線層は、図
１０に示す従来の構成では拡散層に直接コンタクトされ
た第１層の金属配線となっていたが、本実施の形態では
第２層の金属配線となっている。尚、本実施の形態では
第１の金属配線層２９が第１層の金属配線に該当する。
【００７４】また、論理回路４の領域における第１の金
属配線層２９及び第２の金属配線層３２により、いわゆ
るスタンダードセル即ちいくつかの部品をまとめた機能
ブロックを標準化したものを構成することができる。こ
のスタンダードセルを使用し、デコード線まで含めたＤ
ＲＡＭの機能を有する機能ブロック（マクロセル）も第
１層及び第２層の金属配線２９，３２で構成することに
よって、搭載された機能セルの相互間の結線を第３層以
降の金属配線で行うことが可能になる。これにより、い
くつかのスタンダードセルを集めて大規模な半導体装置
を構成することが可能になる。
【００７５】尚、本実施の形態の半導体装置１のように
半導体メモリ５例えばＤＲＡＭを混載した論理回路４で
は、汎用のＤＲＡＭと比較して金属配線層の層数が増加
するため、ＤＲＡＭの機能を有する機能ブロックを組み
込んでも論理回路４の集積度にはほとんど影響しない。
【００７６】また、第１の金属配線層２９と第２の金属
配線層３２は、例えば後述する材料を用いて構成するこ
とにより、１００ｍΩ／□以下の抵抗値とすることがで
きる。
【００７７】そして、本実施の形態によれば、上述の効
果を有することにより周辺回路部３や論理回路４のさら
なる高集積化を図ることができる。即ち、大容量化と高
集積化を共に実現することができる。
【００７８】次に、本実施の形態の半導体装置１の製造
方法を説明する。図３及び図４に、本実施の形態の半導
体装置１の製造工程図を示す。
【００７９】まず、従来公知の方法等を用いて、層間絶
縁層２１までの各層を形成し、メモリセル部２において
絶縁膜１５，１６，１８，２０，２１を貫通して拡散層
１３Ｂに達する接続孔を形成し、この接続孔内に記憶ノ
ード電極のコンタクト層１７として、例えば多結晶シリ
コン層を形成して、熱処理で活性化する。
【００８０】次に、全体を覆って絶縁膜（窒化膜）２２
を形成する。ここまでの工程は、図１１Ａ及び図１１Ｂ
に示した工程と同様である。
【００８１】次に、この絶縁膜（窒化膜）２２を覆っ
て、後に形成される第１の金属配線層２９の下の絶縁膜
の総膜厚が所望の膜厚となるように、層間絶縁層２７Ａ
を形成する。本実施の形態では、容量素子Ｃを形成する
前に、この層間絶縁層２７Ａ上に第１の金属配線層２９
を形成するので、この層間絶縁層２７Ａを形成した後に
新たに厚い絶縁層を堆積して平坦化を行う必要がない。
【００８２】そして、周辺回路部３及び論理回路４にお
いて、絶縁膜１５，１６，１８，２０，２１，２２，２
７を貫通して拡散層１３Ａに達する接続孔を形成する。
【００８３】続いて、この接続孔内に、バリア層２８Ａ
として、遠距離スパッタ法やコリメーテッドスパッタ
（コリメートスパッタ）法を用いて、例えばＴｉＮ膜を
所定の膜厚、例えば５０ｎｍ堆積し、続いて例えばＴｉ
膜を所定の膜厚、例えば３０ｎｍ程度の膜厚で順次堆積
する。さらに、埋め込み層２８Ｂとして、例えばＷ膜を
所定の膜厚、例えば６００ｎｍ程度の厚さに堆積する。
【００８４】そして、これらの層に対してエッチバック
を行って、接続孔内に埋め込み金属層からなる第１のコ
ンタクト層２８を形成する。この工程は、通常のブラン
ケット接続を用いたプラグ状のＷ膜等の形成に用いられ
ている製法と基本的には同じである。
【００８５】次に、メモリセル部２を除く領域の層間絶
縁層２７Ａ上に、第１のコンタクト層２８に接続するよ
うに、３層構造２９Ａ，２９Ｂ，２９Ｃの第１の金属配
線層２９を所望のパターンに形成する。図３Ａは、この
状態を示している。
【００８６】ここで、例えば図２に示すように第１の金
属配線層２９をＴｉ膜とＴｉＮ膜の積層膜２９Ａ・Ａｌ
−Ｃｕ膜２９Ｂ・ＴｉＮ膜２９Ｃの積層構造により構成
した場合には、それぞれ例えば積層膜２９ＡのＴｉ膜と
ＴｉＮ膜を所定の膜厚、例えば３０ｎｍ程度と５０ｎｍ
程度とし、例えばＡｌ−Ｃｕ膜２９Ｂを所定の膜厚、例
えば５００ｎｍ程度、ＴｉＮ膜２９Ｃを所定の膜厚、例
えば７０ｎｍ程度とする。この場合にはこれらの総膜厚
が６５０ｎｍ程度となる。
【００８７】次に、図３Ｂに示すように、第１の金属配
線層２９を覆って、第１の金属配線層２９の下の層間絶
縁層２７Ａと同一材料（例えばＳｉＯ2 ）の層間絶縁層
２７Ｂを堆積し、その上面を平坦化する。２つの層間絶
縁層２７Ａ及び２７Ｂが同一材料であるため、堆積後は
一体化した層間絶縁層２７となり、第１の金属配線層２
９を挟んで形成される。
【００８８】次に、図４Ｃに示すように、層間絶縁層２
７に記憶ノード電極（下部電極）２４を規定するパター
ンの溝３３を形成する。このとき、溝３３が層間絶縁層
２７の下の絶縁膜（窒化膜）２２を貫通し、さらにその
下の層間絶縁層２１の一部を除去してコンタクト層１７
に達するようにする。
【００８９】続いて、この溝３３内に下部電極２４の材
料を堆積した後、溝３３の内壁及び底に残るようにして
下部電極２４を形成する。
【００９０】次に、溝３３内の下部電極２４と、層間絶
縁層２７上を覆って、誘電体膜２５及びプレート電極
（上部電極）２６の材料を順次堆積する。さらに、これ
ら誘電体膜２５及びプレート電極２６の材料を、メモリ
セル部２及び配線取り出し部が残るようにパターニング
する。このようして、図４Ｄに示すように、記憶ノード
電極（下部電極）２４と誘電体膜２５とプレート電極
（上部電極）２６から成る容量素子Ｃが形成される。
【００９１】尚、記憶ノード電極２４とプレート電極２
６の材料には、ＷＮ，ＴｉＮ等の金属材料を用いること
ができる。
【００９２】また、誘電体膜２５には、例えば比較的薄
膜化が可能なＴａ2 Ｏ5 を用いることができ、所望の膜
厚、例えば１０ｎｍ程度堆積する。
【００９３】このように誘電体膜２５にＴａ2 Ｏ5 を用
いた場合、有機系ＣＶＤ法により膜形成を行うため、ソ
ースガスからのカーボンがＴａ2 Ｏ5 に取り込まれるこ
とがある。そこで、この取り込まれたカーボンを除去す
るために、熱処理やオゾン雰囲気での紫外線照射などを
行い、誘電体膜２５のリーク特性を改善する。尚、この
処理工程は、先に形成された第１の金属配線層２９のＡ
ｌ−Ｃｕ膜２９ＢにあるＡｌが溶融しないように、３５
０℃〜４５０℃の温度範囲で行う必要がある。また、以
降の工程も同様の理由により４５０℃以下で行うように
する。
【００９４】次に、容量素子Ｃを覆って平坦化絶縁層３
０を形成し、さらに平坦化絶縁層３０を貫通し、容量素
子Ｃの上部電極２６の配線引き出し部或いは第１の金属
配線層２９に達するように接続孔を形成する。接続孔内
に第２のコンタクト層３１を形成し、平坦化絶縁層３０
上に所定のパターンの第２の金属配線層３２を形成す
る。その後は図示しないが第２の金属配線層３２を覆う
絶縁層等を形成する。
【００９５】このようにして、図１及び図２に示す構造
の半導体装置１を製造することができる。
【００９６】従来、容量素子Ｃの誘電体膜２５は窒化膜
が用いられ、製造工程において７００℃以上の熱処理を
行っている。即ちＣＶＤ法による堆積、活性化、酸化の
際にこの温度になる。この温度はアルミが融ける温度で
ある。従って、容量素子Ｃを形成した後に金属配線層を
形成する必要があった。
【００９７】これに対し、本実施の形態の製法において
は、容量素子Ｃの下部電極２４及び上部電極２６の材料
を、従来の多結晶シリコン電極から金属電極例えばＷ
Ｎ，ＴｉＮ等耐酸化性の金属窒化物に替えることによ
り、低温プロセスが可能になっている。
【００９８】従って、Ａｌを含む第１の金属配線層２９
を形成した後に、容量素子Ｃを形成することが可能にな
り、メモリセル部２とその他の部分３，４とにおいて、
各層の堆積工程や平坦化工程を整合性をもたせて行うこ
とができる。
【００９９】ここで、例えば電解メッキとＣＭＰ（化学
的機械的研磨法）とを組み合わせて金属配線層を形成す
る方法では、ＣＭＰを行うために下地の層をウエハ全体
にわたって平坦化しておく必要があった。
【０１００】これに対し、本実施の形態によれば、平坦
化された層間絶縁層と金属配線層とを複数層繰り返して
形成する一連の工程の中で、論理回路４における平坦性
に影響のない製造方法で容量素子Ｃを形成するため、通
常の論理回路４に専用のプロセスである配線製造工程を
容易に適用することができる。即ち、従来容量素子Ｃを
形成した後に段差を埋めるために行っていた平坦化工程
が不要となるので、製造工程を簡略化することができ
る。
【０１０１】続いて、本発明の他の実施の形態について
説明する。本実施の形態は、第１及び第２の金属配線層
を埋め込み金属層により形成し、第２の金属配線層とそ
の下のコンタクト層とを同一材料で一体化して形成する
場合である。
【０１０２】図５は、本発明の他の実施の形態の半導体
装置の概略断面図を示す。図５の断面図は、図２と同様
に図１の平面図のＡ−Ａにおける断面図に相当する。
【０１０３】この半導体装置４１は、層内配線となる第
１の金属配線層２９を、層間絶縁層３５の下部に埋め込
まれた埋め込み金属層により形成している。第１の金属
配線層２９は、バリア層２９Ａと埋め込み層２９Ｂとの
積層構造になっている。
【０１０４】また、同様に上層配線となる第２の金属配
線層３２は、絶縁層３８に埋め込まれた埋め込み金属層
により形成し、さらに第２のコンタクト層３１と同一の
材料、即ちバリア層３１Ａと埋め込み層３１Ｂとの積層
構造で、第２のコンタクト層と一体化して形成してい
る。
【０１０５】それぞれの埋め込み金属層の材料は、例え
ば次のようになる。第１のコンタクト層２８は、先の実
施の形態と同様に、バリア層２８Ａに例えばＴｉＮ膜と
Ｔｉ膜の積層膜、埋め込み層２８ＢにＷ膜を用いること
ができる。第１の金属配線層２９には、この図５の場合
は第１のコンタクト層２８とは異なる材料を用いて構成
し、例えばＣｕのデュアルダマシン法を適用して、例え
ばＣＶＤ法により形成したＣｕから成る下地のバリア層
２９Ａと、他の方法例えばめっき法により形成したＣｕ
から成る埋め込み層２９Ｂとから構成することができ
る。
【０１０６】また、第２のコンタクト層３１と一体化し
た第２の金属配線層３２には、この第１の金属配線層２
９と同じ材料、即ち例えばＣｕから成る下地のバリア層
３１Ａと、他の方法で形成したＣｕから成る埋め込み層
３１Ｂとから構成することができる。この第２のコンタ
クト層３１と一体化した第２の金属配線層３２には、第
１のコンタクト層２８と同じＷ膜等を用いることも可能
である。
【０１０７】尚、第１の金属配線層２９に第１のコンタ
クト層２８と同じＷ膜等を用いる場合には、図５に示す
第２の金属配線層３２と同様に一体化された構造にす
る。この場合には、第１の金属配線層２９を第１のコン
タクト層２８と同時に形成する。
【０１０８】本実施の形態では、第１の金属配線層２９
及び第２の金属配線層３２が埋め込み金属層となってい
るので、それぞれの金属配線層２９，３２が埋め込まれ
た層間絶縁層３５，３８の下に、金属配線層２９，３２
を埋め込む溝を形成する際にエッチングストッパとなる
絶縁膜（窒化膜）３４，３７が形成されている。尚、絶
縁膜（窒化膜）３７の下には、図２の平坦化絶縁層３０
と同様の目的で、平坦化絶縁層３６が形成されている。
【０１０９】その他の構成は、図１及び図２に示した半
導体装置１と同様であるので、同一符号を付して重複説
明を省略する。
【０１１０】本実施の形態の半導体装置４１によれば、
先の実施の形態の半導体装置１と同様の効果を有し、さ
らに第２の金属配線層３２を、その下の第２のコンタク
ト層と同一の材料で一体化していることにより、同時に
形成して製造工程数を削減することができる。従って、
さらに製造工程が簡略化される。
【０１１１】また、第１の金属配線層２９及び第２の金
属配線層３２を埋め込み金属層により形成しているの
で、その表面を平坦化することができ、金属配線層２
９，３２によって段差が生じない。
【０１１２】この半導体装置４１の製造方法を説明す
る。まず、従来の半導体装置１０１の図１１Ａ及び図１
１Ｂに示したと同じ工程を行う。即ち記憶ノード電極の
コンタクト層１７を形成した後、全体に絶縁膜（窒化
膜）２２を形成する。ここまでは先の実施の形態の製造
工程と同じである。
【０１１３】次に、絶縁膜（窒化膜）２２上に層間絶縁
層２７を堆積し、その上に絶縁膜（窒化膜）３４を形成
する。この絶縁膜（窒化膜）３４は前述のようにエッチ
ングストッパとなるものである。さらに、絶縁膜（窒化
膜）３４上に、後に形成する第１の金属配線層２９の厚
さに相当する膜厚の絶縁層３５Ａを堆積する。
【０１１４】そして、この絶縁層３５Ａにエッチングに
より絶縁膜（窒化膜）３４に達するように、第１の金属
配線層２９を規定する溝を形成する。続いて、薄いバリ
ア層２９Ａを形成した後、溝を埋めるように埋め込み層
２９Ｂを形成し、エッチバックを行って、図６Ａに示す
ように、埋め込み金属層による第１の金属配線層２９を
形成する。
【０１１５】次に、図６Ｂに示すように、第１の金属配
線層２９を覆って層間絶縁層３５Ｂを堆積する。この層
間絶縁層３５Ｂは、第１の金属配線層２９が埋め込まれ
た絶縁層３５Ａと同一材料を用いる。これにより一体化
された層間絶縁層３５が形成される。
【０１１６】次に、図７Ｃに示すように、層間絶縁層３
５・絶縁膜（窒化膜）３４・層間絶縁層２７に記憶ノー
ド電極（下部電極）２４を規定するパターンの溝３３を
形成する。このとき、溝３３が層間絶縁層２７の下の絶
縁膜（窒化膜）２２を貫通し、さらにその下の層間絶縁
層２１の一部を除去してコンタクト層１７に達するよう
にする。
【０１１７】続いて、この溝３３内に下部電極２４の材
料を堆積した後、溝３３の内壁及び底に残るようにして
下部電極２４を形成する。
【０１１８】次に、溝３３内の下部電極２４と、層間絶
縁層３５上を覆って、誘電体膜２５及びプレート電極
（上部電極）２６の材料を順次堆積する。さらに、これ
ら誘電体膜２５及びプレート電極２６の材料を、メモリ
セル部２及び配線取り出し部が残るようにパターニング
する。このようして、図７Ｄに示すように、記憶ノード
電極（下部電極）２４と誘電体膜２５とプレート電極
（上部電極）２６から成る容量素子Ｃが形成される。
【０１１９】尚、記憶ノード電極２４と誘電体膜２５と
プレート電極２６の材料には、先の実施の形態の半導体
装置１と同様の材料を用いることができる。
【０１２０】次に、容量素子Ｃを覆って平坦化絶縁層３
６を形成し、その上に絶縁膜（窒化膜）３７、絶縁層３
８を順次堆積する。続いて、絶縁層３８に第２の金属配
線層３２を規定する溝を、また絶縁層３８の下の絶縁膜
３７，３６，３５に第１の金属配線層２９或いは容量素
子Ｃのプレート電極２６の配線引き出し部に達する接続
孔をそれぞれ形成する。この溝と接続孔とは、マスクパ
ターンを変えた２回のエッチング工程により形成するこ
とができ、いずれを先に形成しても構わない。
【０１２１】次に、溝と接続孔の内部にバリア層３１Ａ
を形成し、さらに埋め込み層３１Ｂで溝と接続孔を埋め
る。そして、エッチバックを行うことにより埋め込み金
属層による第２の金属配線層３２を形成する。
【０１２２】その後は図示しないが、必要に応じて層間
絶縁層やさらに上の金属配線層を形成する。このように
して、図５に示す構成の半導体装置４１を製造すること
ができる。
【０１２３】次に、本発明のさらに他の実施の形態を示
す。図８は、本発明のさらに他の実施の形態の半導体装
置の概略断面図を示す。この図８の断面図は、図２と同
様に、図１の平面図のＡ−Ａにおける断面図に相当す
る。
【０１２４】この半導体装置５１は、特にメモリセル部
２の層間絶縁層３５が除去され、この層間絶縁層３５に
メモリセル部２を囲うように凹部３５Ｘが形成されてい
る。そして、この凹部３５Ｘに沿って、容量素子Ｃのプ
レート電極（上部電極）２６の配線取り出し部が延長さ
れ、さらに末端は層間絶縁層３５の上まで達している。
【０１２５】また、この半導体装置５１では、容量素子
Ｃの構成が先の実施の形態とは異なっている。尚、記憶
ノード電極（下部電極）２４の形状は、先の実施の形態
と同様の形状である。
【０１２６】本実施の形態では、メモリセル部２の層間
絶縁層３５が除去されているため、隣接するメモリセル
の記憶ノード電極（下部電極）２４間に層間絶縁膜３５
が存在していない。そして、隣接するメモリセルの記憶
ノード電極（下部電極）２４間には、層間絶縁層３５の
代わりに、記憶ノード電極（下部電極）２４のコ字形状
の内側の面と同様に誘電体膜２５とプレート電極（上部
電極）２６が形成されている。これにより、先の各実施
の形態の半導体装置１，４１と比較して、下部電極２４
と誘電体膜２５とが接触する面積が多くなっている。
【０１２７】また、層間絶縁層３５の凹部３５Ｘに沿っ
て形成された、容量素子Ｃのプレート電極（上部電極）
２６の配線取り出し部の途中に、第２の金属配線層３２
からのコンタクト層が接続されている。このコンタクト
層とプレート電極２６の配線取り出し部との接続位置の
高さは、第１の金属配線層２９の高さに近くなってい
る。このため、プレート電極２６の配線取り出し部と接
続する第２のコンタクト層の深さと、第１の金属配線層
２９と接続する第２のコンタクト層の深さとがほぼ揃っ
ている。
【０１２８】尚、本実施の形態では、第１の金属配線層
２９を埋め込み金属層とするためにエッチングストッパ
として形成された絶縁膜（窒化膜）３４が、メモリセル
部２の層間絶縁層３５の除去の際のエッチングストッパ
を兼ねている。また、容量素子Ｃの高さは先に示した各
実施の形態の半導体装置１，４１とほぼ同じになってい
る。
【０１２９】その他の構成は、図５に示した半導体装置
４１と同様であるので、同一符号を付して重複説明を省
略する。
【０１３０】本実施の形態では、上述の構成とすること
により、記憶ノード電極（下部電極）２４の隣接するメ
モリセルの側、即ちコ字形状の外側の面にも容量を形成
することができ、容量を構成する実効面積が増えるた
め、容量素子Ｃの容量を増大させることができる。
【０１３１】コンタクト層の接続孔を形成するエッチン
グの際には、最も深い接続孔に合わせてエッチングの条
件を設定するので、接続孔の深さの差が大きいと、浅い
接続孔においてオーバーエッチングが発生しやすくなる
問題がある。これに対して、本実施の形態では、上述の
ように第２のコンタクト層の深さがほぼ揃っていること
により、このオーバーエッチングの発生を抑制すること
ができる。
【０１３２】次に、この半導体装置５１の製造方法を説
明する。まず、先の実施の形態の半導体装置４１の図６
Ａ〜図７Ｃに示した工程と同様の工程を行う。次に、先
の実施の形態の半導体装置４１と同様に、記憶ノード電
極（下部電極）２４を規定する溝３３内に下部電極２４
の材料を堆積した後、溝３３の内壁及び底に残るように
して下部電極２４を形成する。
【０１３３】その後に、異方性及び／又は等方性エッチ
ングによって、図９Ａに示すように、メモリセル部２の
層間絶縁層３５を除去する。このとき、層間絶縁層３５
の下の絶縁膜（窒化膜）３４がエッチングストッパとな
る。
【０１３４】これにより、下部電極２４の周囲の層間絶
縁層３５が除去されると共に、層間絶縁層３５に図８に
示した凹部３５Ｘが形成される。また、コ字状の下部電
極２４の内側と外側に開口が形成される。
【０１３５】次に、記憶ノード電極（下部電極）２４を
覆って、誘電体膜２５及びプレート電極（上部電極）２
６の材料を順次堆積する。そして、これら誘電体膜２５
及びプレート電極２６の材料を、メモリセル部及び配線
取り出し部が残るようにパターニングして、図９Ｂに示
すように、記憶ノード電極２４と誘電体膜２５とプレー
ト電極２６から成る容量素子Ｃが形成される。
【０１３６】このとき、プレート電極２６の配線取り出
し部を、層間絶縁層３５の凹部３５Ｘに沿って層間絶縁
層３５上まで形成する。
【０１３７】次に、全体を覆って平坦化絶縁層３６を形
成し、さらに絶縁膜（窒化膜）３７と絶縁層３８とを順
次形成する。そして、その後は先の実施の形態の半導体
装置４１と同様に、埋め込み金属層による第２の金属配
線層３２を第２のコンタクト層と一体化して形成する。
このようにして、図８に示す半導体装置５１を製造する
ことができる。
【０１３８】ここで、本実施の形態の場合には、絶縁層
３５，３４，２７に溝３３を形成し、溝３３の内壁及び
底に下部電極２４を形成した後、下部電極２４を残して
その周囲の層間絶縁層３５を除去するので、先の実施の
形態よりレジストマスクは１枚増え、エッチング工程が
１工程増える。従って、本実施の形態の半導体装置５１
の構成は、特に製造工程の簡略化よりも容量を大きくす
ることを優先したい場合に適している。
【０１３９】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。
【０１４０】
【発明の効果】上述の本発明によれば、容量を確保する
ための高さが充分にある容量素子を形成することが可能
である。さらに、金属配線層用の接続孔を浅くすること
ができ、容量素子の影響を受けないで金属配線層を形成
することができるため、高集積化が可能である。従っ
て、半導体メモリと論理回路を混載した半導体装置にお
いて、大容量化と高集積化を共に実現することができ
る。
【０１４１】また、従来容量素子を形成した後に段差を
埋めるために行っていた平坦化工程が不要となり、製造
工程を簡略化することができる。
【０１４２】また、メモリセル部において第１の金属配
線層上の絶縁層を除去し、この絶縁層が除去された部分
に容量素子を形成したときには、下部電極と誘電体膜が
接触する面積を多くすることにより、容量素子の実効面
積を増加させ、さらに容量を大きくすることが可能にな
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の概略構成
図（平面図）である。
【図２】図１のＡ−Ａにおける概略断面図である。
【図３】Ａ、Ｂ 図１の半導体装置の製造工程を示す工
程図である。
【図４】Ｃ、Ｄ 図１の半導体装置の製造工程を示す工
程図である。
【図５】本発明の他の実施の形態の半導体装置の概略断
面図である。
【図６】Ａ、Ｂ 図５の半導体装置の製造工程を示す工
程図である。
【図７】Ｃ、Ｄ 図５の半導体装置の製造工程を示す工
程図である。
【図８】本発明のさらに他の実施の形態の半導体装置の
概略断面図である。
【図９】Ａ、Ｂ 図８の半導体装置の製造工程を示す工
程図である。
【図１０】ＣＯＢ型の半導体メモリを有する半導体装置
の概略断面図である。
【図１１】Ａ、Ｂ 図１０の半導体装置の製造工程を示
す工程図である。
【図１２】Ｃ 図１０の半導体装置の製造工程を示す工
程図である。
【符号の説明】
１，４１，５１ 半導体装置、２ メモリセル部、３
周辺回路部、４ 論理回路、５ 半導体メモリ、６ 駆
動回路、７ ビット線コンタクト、８ 記憶ノードコン
タクト、９，１３Ａ，１３Ｂ 拡散層、１０ 半導体基
板、１２ 素子分離層、１４ ゲート電極、１５，１
８，３８ 絶縁膜、１６，２１，２７，３５層間絶縁
層、１７ コンタクト層、１９ ビット線（ＢＬ）、２
０，２２，３４，３７ 絶縁膜（窒化膜）、２４ 記憶
ノード電極（下部電極）、２５ 誘電体膜、２６ プレ
ート電極（上部電極）、２８ 第１のコンタクト層、２
９ 第１の金属配線層、３０，３６ 平坦化絶縁層、３
１ 第２のコンタクト層、３２第２の金属配線層、３３
コンタクトホール、ＷＬ ワード線、ＢＬ ビット
線、Ｃ 容量素子

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル部及び周辺回路部から成る半
    導体メモリと、論理回路とを同一半導体基板上に混載し
    て成る半導体装置であって、 上記メモリセル部において、ビット線の上方に容量素子
    が形成され、 上記周辺回路部及び上記論理回路において、半導体基板
    内に形成された拡散層に接続して、或いは該半導体基板
    上の下層配線に接続して、絶縁膜を貫通する接続孔内に
    埋め込まれた埋め込み金属層から成る第１の金属層が形
    成され、 上記第１の金属層に接続して、上記半導体基板の主面に
    略平行に第１の金属配線層が形成され、 上記第１の金属配線層に接続して、絶縁膜を貫通する接
    続孔内に埋め込まれた埋め込み金属層から成る第２の金
    属層が形成され、 上記容量素子より上層の絶縁層上に上記第２の金属層に
    接続して、第２の金属配線層が形成され、 上記メモリセル部において、上記第１の金属配線層の上
    下を挟む絶縁層を貫通する溝が形成され、 上記溝内及び上記絶縁層上に上記容量素子が形成されて
    成ることを特徴とする半導体装置。
  2. 【請求項２】 上記第１の金属配線層が上記第１の金属
    層と同一の材料により一体化して形成されていることを
    特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 上記第２の金属配線層が上記第２の金属
    層と同一の材料により一体化して形成されていることを
    特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 上記第１の金属配線層または上記第２の
    金属配線層が絶縁膜に埋め込まれた埋め込み金属層から
    成ることを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 メモリセル部及び周辺回路部から成る半
    導体メモリと、論理回路とを同一半導体基板上に混載し
    て成る半導体装置であって、 上記メモリセル部において、ビット線の上方に容量素子
    が形成され、 上記周辺回路部及び上記論理回路において、半導体基板
    内に形成された拡散層に接続して、或いは該半導体基板
    上の下層配線に接続して、絶縁膜を貫通する接続孔内に
    埋め込まれた埋め込み金属層から成る第１の金属層が形
    成され、 上記第１の金属層に接続して、上記半導体基板の主面に
    略平行に第１の金属配線層が形成され、 上記第１の金属配線層に接続して、絶縁膜を貫通する接
    続孔内に埋め込まれた埋め込み金属層から成る第２の金
    属層が形成され、 上記容量素子より上層の絶縁層上に上記第２の金属層に
    接続して、第２の金属配線層が形成され、 上記メモリセル部において、上記第１の金属配線層上の
    絶縁層が除去され、 少なくとも上記絶縁層が除去された部分に上記容量素子
    が形成されて成ることを特徴とする半導体装置。
  6. 【請求項６】 上記絶縁層の除去されて残った部分に沿
    って、上記容量素子の配線取り出し部が形成されたこと
    を特徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 上記第１の金属配線層が上記第１の金属
    層と同一の材料により一体化して形成されていることを
    特徴とする請求項５に記載の半導体装置。
  8. 【請求項８】 上記第２の金属配線層が上記第２の金属
    層と同一の材料により一体化して形成されていることを
    特徴とする請求項５に記載の半導体装置。
  9. 【請求項９】 上記第１の金属配線層または上記第２の
    金属配線層が絶縁膜に埋め込まれた埋め込み金属層から
    成ることを特徴とする請求項５に記載の半導体装置。
  10. 【請求項１０】 メモリセル部及び周辺回路部から成る
    半導体メモリと、論理回路とを同一半導体基板上に混載
    して成る半導体装置の製造方法であって、 上記周辺回路部及び上記論理回路において、第１の層間
    絶縁層上に金属配線層を形成する工程と、 上記金属配線層を覆って第２の層間絶縁層を形成する工
    程と、 上記メモリセル部において、上記第１及び第２の層間絶
    縁層の少なくとも一部を除去する工程とを有し、 上記第１及び第２の層間絶縁層の除去された部分に容量
    素子を形成することを特徴とする半導体装置の製造方
    法。
  11. 【請求項１１】 上記第１及び上記第２の層間絶縁層の
    一部を除去して各メモリセルに対応する溝を形成し、該
    溝の底及び内壁に上記容量素子の下部電極を形成するこ
    とを特徴とする請求項１０に記載の半導体装置の製造方
    法。
  12. 【請求項１２】 上記下部電極を形成した後、上記メモ
    リセル部の上記第２の層間絶縁層を除去し、上記下部電
    極を覆って誘電体膜及び上部電極を形成して容量素子を
    形成することを特徴とする請求項１１に記載の半導体装
    置の製造方法。
  13. 【請求項１３】 上記上部電極の配線引き出し部を、残
    った上記第２の層間絶縁層に沿って形成することを特徴
    とする請求項１２に記載の半導体装置の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法
US7563668B2 (en) 2002-10-07 2009-07-21 Renesas Technology Corp. Semiconductor device and method of manufacturing same
JP2009246374A (ja) * 2009-06-04 2009-10-22 Renesas Technology Corp 半導体装置
JP2010226130A (ja) * 2010-05-31 2010-10-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
EP2388820A2 (en) 2010-05-19 2011-11-23 Renesas Electronics Corporation Integration of memory cells comprising capacitors with logic circuits comprising interconnects
US8093642B2 (en) 2008-04-10 2012-01-10 Elpida Memory, Inc. Semiconductor memory device and method of manufacturing the same
US8258039B2 (en) 2009-07-02 2012-09-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2012256950A (ja) * 2012-10-01 2012-12-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
EP2565923A2 (en) 2011-09-02 2013-03-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US8455925B2 (en) 2010-02-10 2013-06-04 Renesas Electronic Coporation Semiconductor device and method for manufacturing the same
US10249627B2 (en) 2016-11-03 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
US6762445B2 (en) * 2001-07-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect
JP4658486B2 (ja) * 2003-06-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
KR100593746B1 (ko) * 2004-12-24 2006-06-28 삼성전자주식회사 디램의 커패시터들 및 그 형성방법들
KR100703970B1 (ko) * 2005-06-16 2007-04-06 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
JP2008300381A (ja) * 2007-05-29 2008-12-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
KR101432619B1 (ko) 2008-07-07 2014-08-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2010287853A (ja) * 2009-06-15 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2011044488A (ja) * 2009-08-19 2011-03-03 Elpida Memory Inc 半導体装置およびその製造方法
US8222103B1 (en) * 2011-02-15 2012-07-17 Globalfoundries Inc. Semiconductor device with embedded low-K metallization
CN108695239B (zh) * 2017-04-07 2021-09-21 联华电子股份有限公司 具有接触插塞的半导体结构及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2974252B2 (ja) * 1989-08-19 1999-11-10 富士通株式会社 半導体記憶装置
KR960006068A (ko) * 1994-07-29 1996-02-23 가네꼬 히사시 반도체 장치 및 이의 제조 방법
JP4167727B2 (ja) * 1995-11-20 2008-10-22 株式会社日立製作所 半導体記憶装置
KR100195214B1 (ko) * 1996-05-22 1999-06-15 윤종용 반도체 메모리장치 및 그 제조방법
JPH09321242A (ja) * 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
JPH10173151A (ja) * 1996-12-16 1998-06-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW399319B (en) * 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
JPH1117145A (ja) * 1997-06-27 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
US6037216A (en) * 1998-11-02 2000-03-14 Vanguard International Semiconductor Corporation Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072074B2 (en) 2002-10-07 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
US7563668B2 (en) 2002-10-07 2009-07-21 Renesas Technology Corp. Semiconductor device and method of manufacturing same
US7884480B2 (en) 2002-10-07 2011-02-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
JP2006245113A (ja) * 2005-03-01 2006-09-14 Elpida Memory Inc 半導体記憶装置の製造方法
US8093642B2 (en) 2008-04-10 2012-01-10 Elpida Memory, Inc. Semiconductor memory device and method of manufacturing the same
JP2009246374A (ja) * 2009-06-04 2009-10-22 Renesas Technology Corp 半導体装置
US8258039B2 (en) 2009-07-02 2012-09-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8471322B2 (en) 2009-07-02 2013-06-25 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8455925B2 (en) 2010-02-10 2013-06-04 Renesas Electronic Coporation Semiconductor device and method for manufacturing the same
EP2388820A2 (en) 2010-05-19 2011-11-23 Renesas Electronics Corporation Integration of memory cells comprising capacitors with logic circuits comprising interconnects
US8648441B2 (en) 2010-05-19 2014-02-11 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
JP2010226130A (ja) * 2010-05-31 2010-10-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
EP2565923A2 (en) 2011-09-02 2013-03-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US8946800B2 (en) 2011-09-02 2015-02-03 Renesas Electronics Corporation Semiconductor device with protective layer and method of manufacturing same
JP2012256950A (ja) * 2012-10-01 2012-12-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US10249627B2 (en) 2016-11-03 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device

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