JPH0321062A

JPH0321062A - 半導体記憶装置

Info

Publication number: JPH0321062A
Application number: JP1154733A
Authority: JP
Inventors: Takashi Yamada; 敬山田; Fumio Horiguchi; 文男堀口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1991-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置に係り、特にＭＯＳＦＥＴや
ＤＲＡＭ等のストレージノード電極構造に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯＳ型ＤＲＡＭの高集積化、大容量化が
急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフ１−エラーなどが問題になっている。

このような問題を解決し、高集積化、大容量化をはかる
ために、多結晶シリコン等で形成されたストレージノー
ドをシリコン基板上に形成し、キャパシタの占有面積を
拡大し、キャパシタ容量を増やし，蓄積電荷量を増大さ
せるいろいろな方法が提案されている。

その１つに、ＭＯＳキャパシタをメモリセル領域上に積
層し、該キャパシタ９１電極と、半導体基板上に形成さ
れたスイッチングトランジスタのｌ電極とを導通させる
ようにすることにより、実質的にＭＯＳキャパシタの静
電容量を増大させるようにした積層型メモリセルと呼ば
れるメモリセル構造が提案されている。

この積層型メモリセルは、第１２図に示すように、ｐ型
のシリコン基板１０１内に形成された素子分離絶縁膜１
０２によって素子分離された１メモリセル領域内にｎ一
型拡散層からなるソース・ドレイン領域１０４と、ソー
ス・ドレイン領域１０４間にゲート絶縁膜１０５を介し
てゲート電極１０６とを形成しスイッチングトランジス
タとしてのＭＯＳＦＥＴを構成すると共に、この上層に
ＭＯＳＦＥＴのソース領域１０４にコンタク１−するよ
うにＭＯＳＦＥＴのゲート電極１０６および隣接メモリ
セルのＭＯＳＦＥＴのゲー１〜電極（ワード線）上に絶
縁膜１０７を介して形成された第ｌのキャパシタ電極（
ストレージノード電極）１１０と、第２のキャパシタ電
極１１２によって絶縁膜１１１を挟みキャパシタを形成
してなるものである。１０７’，　１０７″は層間絶縁
し、１０８はストレージノートコンタク１へ、１１３は
ビッ１一線コンタクト、１．１４はビット線である。

このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ストレージ電
極の段差を利用できることから、キャパシタ容量をプレ
ーナ構造の数倍乃至数十倍に高めることができる。

この例では、　容量を形成する絶縁膜１１１がストレー
ジノード電極１１０，　１１０’　の上面及び側面のみ
に形成されているのでキャパシタ容量を高めることがで
きたといっても限度があった。そこで、さらにキャパシ
タ容量を高めるために、前記ス１・レージノード電極の
ストレージノードコンタク１一部３ −４をのぞいた裏面の一部に容量を形成する絶縁膜を形成す
ることも考えられている。このように、裏面の可能な部
分を容量形成に利用すれば、キャパシタ容量の増大はさ
らに可能になる。

（発明が解決しようとする課題）しかしながら、このような改良型のメモリセル構造のＤ
ＲＡＭにおいても、高集積化に伴う素子の微細化がさら
に進むと、メモリセル占有面積がさらに縮小化され、ス
トレージノード電極の平坦部の面積がますます縮小され
，十分なキャパシタ容量を確保することができないとい
う問題が生じている。

本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積のさらなる縮小化に際しても、十分なキャパ
シタ容量を確保することができるメモリセル構造を提供
することを目的とする。

〔発明の構或〕

（課題を解決するための手段）そこで、本発明のＤＲＡＭでは、ストレージノードコン
タク１〜部側壁とストレージノード電極との間に間隙を
形成し、この間隙部に沿ったス１一レージノード電極部
をもキャパシタとして使うことを特徴としている。

また、ストレージノード電極は、ＭＯＳＦＥＴのソース
またはドレイン領域に接続するにあたりパッド層を介在
させることも可能である。さらに、前記ストレージコン
タクト部内のストレージノード電極を２層以上の多層に
することもできる。

（作用）上記構造によれば、これまでキャパシタとして用いてい
なかったストレージノードコンタクト部内側壁に沿った
スＩ・レージノード電極部をキャパシタとして使うこと
ができるため、この分キャパシタとして用いる電極の表
面積が大きくなり、キャパシタ容量を増大することがで
きる。また、パッド層の介在によってゲート電極とス１
−レーシノードコンタクト部とはより接近可能になるの
で、ストレージノードコンタクト部を大きくとることが
できるようになる。そのため、コンタクト部内のストレ
ージノード電極を多層にするなど、電極表面をさらに大
きくすることができる。

さらに、コンタクト部内を利用したキャパシタ増大方法
であるためたとえば、何層も、ストレージノード電極を
上に重ねていくタイプとは異なり、ストレージノード電
極による段差を最小限におさえることができる。その結
果、平坦化が容易になり、その上の配線が容易になる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）乃至第１図（ｃ）は、本発明実施例の積層
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡＡ′断面図およびＢ−
Ｂ’断面図である。

このＤＲＡＭは、ストレージノードコンタクト部側壁と
ストレージノード電極との間に間隙を形戊することによ
り、この間隙に沿ったストレージノード電極の側面をも
キャパシタとして用いることに特徴を有するもので、他
の部分については、従来例の積層形メモリセル構造と同
様である。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

まず、比抵抗５Ω（７）程度のｐ型のシリコン基板工内
に、通常のＬＯＣＯＳ法により素子分離絶縁膜２および
パンチスルーストツパ用の　ｐ一型拡散層３を形成する
。そして、熱酸化法により膜厚１０ｎｍ程度の酸化シリ
コン層からなるゲート絶縁膜５および膜厚３００ｎｍの
多結晶シリコン層等からなるゲート電極６を形成し、フ
ォトリソ法および反応性イオンエッチング法によってこ
れらをパターニングする。そして、このゲー１〜電極６
をマスクとしてリン（Ｐ）またはヒ素（Ａｓ）イオンを
イオン注入し、　ｎ一型拡散層からなるソース・トレイ
ン領域４ａ，４ｂを形成し、スイッチングトランジスタ
としてＭＯＳＦＥＴを形成する。さらに、この上層に、
ＣＶＤ法によって、例えばＢＰＳＧ膜を堆積したのち、
熱処理により平坦化することにより、層間絶縁膜７ａを
形成する（第２図）。

なお、素子分離形成法，ゲート材，層間絶縁膜の形戊方
法などは、周知のどの様な方法や材料を７ −８も用いることが可能である。

次に、ストレージノードコンタクトを形成する。

すなわち、例えば１０ｎｍ〜３００ｎｍ程度のシリコン
窒化膜１１を層間絶縁膜７ａの全面に堆積し、その後、
ＣＶＤシリコン酸化膜１２をその全面に堆積した後、フ
ォ１〜リングラフィ技術と反応性イオンエッチング技術
によりストレージノードコンタクト部ｌ３を開孔する。

そしてストレージノードコンタクト部を含めて酸化膜１
２の全面にシリコン窒化膜を例えば１０〜１００ｎｍ程
度堆積し、　その後反応性イオンエッチンク技術により
、このシリコン窒化膜をエッチングすることにより、ス
トレージノードコンタクト部１３側壁にのみシリコン窒
化膜１４を残す。このときオーバーエッチングによりシ
リコン窒化膜１４の上部が前記コンタクト部ｌ３の上面
より、ＣｖＤ酸化膜１２の膜厚程度、コンタクト部１３
中におちこむ様にするとよい（第３図）。

次に、前記コンタクト部内全面に、ＣＶＤシリコン酸化
膜１５を２０〜１５０ｎｍ程度堆積したのち、反応性イ
オンエッチングにより、ストレージノードコンタクト部
内のｐ型シリコン基板ｌが露出するまでエッチングする
。これにより、シリコン窒化膜１１．　１４はＣＶＤシ
リン酸化膜１２．　１５とで覆われることになる。その
後、ＣＶＤシリコン酸化膜１２，１５の全面に多結晶シ
リコン膜を堆積し、ヒ素あるいはリンをイオン注入して
、あるいはリン拡散法によりドーピングした後、フォ１
〜リングラフィ技術および反応性イオンエッチング法に
より多結晶シリコンをパターニングして、ストレージノ
ード電極１６を形成する（第４図）。

次に、ＣＶＤシリコン酸化膜１２．　１５をエッチング
除去する工程を行なう。これは例えばＮＨ４Ｆ液により
、エッチングする（第５図）。このときシリコン窒化膜
１１．　１４がストツパとなるため、下の層間絶縁膜７
ａがエッチングされることはない。この工程により、本
発明の基本である、ストレージノードコンタクト部１３
側壁部において、側壁とストレージノード電極ｌ６との
間に間隙のある構造が得られる。

次に、ＣＶＤ法により窒化シリコン膜をシリコン窒化膜
１１，］．４およびストレージノード電極１６の全面に
４〜１０ｎｍ程度堆積し、例えば９５０℃の水蒸気雰囲
気中で３０分程度酸化することにより、シリコン酸化膜
とシリコン窒化膜との２層構造のキャパシタ絶縁膜１７
を形成する。さらに、キャパシタ絶縁膜１７の全面に多
結晶シリコンを堆積しドーピングした後、フォトリング
ラフイ技術と反応性イオンエッチング技術等により、パ
ターニングし、プレート電極■８を形成する（第６図）
。必要であれば、この後、このプレート電極１８をマス
クとして不要部のキャパシタ絶縁膜ｌ７を除去する。こ
のときキャパシタ絶縁膜としては酸化シコン膜と窒化シ
リコン膜の２層構造膜の他、酸化シリコン膜や、五酸化
タンタル（Ｔａｚｏｓ）等の金属酸化膜を用いる様にし
ても良い。

その後、ＣＶＤシリコン酸化膜などにより、層間絶縁膜
７ｂを形成し、ビット線コンタクト１９をフォトリソグ
ラフイ技術と反応性イオンエッチング法により開孔する
（第ｌ図）。

そして、アルミニウムやポリサイド膜などを堆積し、さ
らにフォトリングラフィ技術および反応性イオンエッチ
ング法あるいは等方性エッチング法（ＣＤＥ法など）に
より、パターニングし、ビット線２０を形成した後、層
間絶緑膜７ｃとしての酸化シリコン膜を形成し、第１図
（ａ）乃至第１図（ｃ）に示したようなセル部の基本構
造が完或する。

上記構造によれば、ストレージノードコンタクト部側壁
に沿ったストレージノード電極部も、キャパシタとして
使えるため、キャパシタ容量の増大をはかることができ
る。

第１の実施例では、ストレージノード電極として、堆積
した多結晶シリコンをパターニングすることにより形成
したが、これを選択Ｓｉ或長技術によるＳｉ成長層で形
成してもよい。この場合、ストレージノード電極のパタ
ーニングが、特に必要なくなり、また、多結晶シリコン
の場合より、Ｓｉ基板界面との接触状態が良好となるた
めストレージノードコンタクトの低抵抗化をはかること
ができる。

一１１ー一１２ーまた、第４図の様に多結晶シリコンをパターニングせず
に、エッチバックによりストレージノードコンタクト中
にのみ、ストレージノード電極を形成して残す様にして
も良い。こうすれば、多結晶シリコンをパターニングす
る必要がない。

さて、本発明の様に、コンタクト部の内部をうまくキャ
パシタとして用いる場合、なるべくストレージノードコ
ンタクト部を大きく開孔することが望まれる。このため
には、ストレージノードコンタクト部■３をゲート電極
６にかかる様に開孔する様な何らかのセルファライン・
コンタクト形成方法を本発明のキャパシタ構造に取り入
れることが望ましい。

第７図では、導電性のパッド層２２を、ストレージノー
ド電極１６ａ，　１６ｂとＭＯＳＦＥＴのソースまたは
ドレイン領域４，４ａ，４ｂとの間に、介在させている
。そのため、ゲート電極６とストレージノードコンタク
ト部１３とは、このパッド層２２をはさんで対向するこ
とになる。即ち、ストレージノードコンタクト部１３は
、このパッド層２２上に開孔することにより、ゲート電
極６とのショートを防いだセルファラインコンタクトを
実現しているので、ストレージノードコンタクト部１３
はゲートにオーバーラップするように形成することが可
能になった。

キャパシタ構造としては、単に、第１図の実施例の様な
構造を用いてもコンタクト部の大きくなった効果により
、かなりのキャパシタ容量を増大できることになるが、
本実施例では、ストレージノード電極をコンタクト部内
において二層にしている。

すなわちス１ヘレージノードコンタクト部１３とストレ
ージノード電極１６ｂとの間の間隙にもう王層のストレ
ージノード電極１６ａを形成している。　これにより、
さらに、キャパシタ容量を前記第１図の実施例のものよ
り増大させることが可能になる。

以下、本実施例（第２の実施例）の製造方法を説明する
。

第工の実施例と同様にして素子分離絶縁時にゲート電極
６、層間絶縁膜７ｄを形成したのち、パッドコンタク１
一部２１をフォトリソグラフィ技術と反応性イオンエッ
チング技術などによって開孔する。

そして、例えば開孔部を含めた層間絶縁膜７ｄの全面に
堆積した多結晶シリコンを、ドーピング、パターニング
して、パッド層２２を形成する（第８図）。

このとき、パッドコンタクト部２１をも、何らかのセル
ファラインコンタクト技術により、ゲートにオーバーラ
ップするように形成してもよい。また、パッド層２２を
選択Ｓｉ成長技術を用いて形成することができる。さら
に、本実施例では、ストレージノードコンタクト部側だ
けにパッド層を形成したが，ビット線コンタクト部にも
パッド層を形成してもよい。

その後、ＣＶＤシリコン酸化膜などにより層間絶縁膜７
ａを形成し、第１の実施例で示した様に、シリコン窒化
膜１１，ＣＶＤシリコン酸化膜１２を堆積したあとスト
レージノードコンタクト部１３を開孔する。こののち、
多結晶シリコンをＣＶＤシリコン酸化膜１２およびスト
レージノートコンタクト部１３全面に堆積し、ドーピン
グし、反応性イオンエッチングによりエッチングして、
多結晶シリコンがストレージノードコンタク１〜部中に
のみ残る様にパターニングして第１のストレージノード
電極１６ａを形成する（第９図）。　このとき、ストレ
ージノードコンタクト部開孔後、第工の実施例に示した
様に、窒化シリコン膜とＣＶＤシリコン酸化膜とをコン
タク１一部側壁に形成してから、その上に第１のストレ
ージノード電極１６ａを形成してもよい。この様にする
と、第↑のストレージノード電極１６ａとコンタクト部
１３の側壁にも間隙が形成されるためキャパシタ容量が
さらに増大することになる。

この後、ＣＶＤシリコン酸化膜を全面に堆積した後、反
応性イオンエッチングにより前記多結晶シリコン１６ａ
を覆う様にＣＶＤシリコン酸イヒ゛膜２３を形成する。

つぎに、下地パッド層が同時露出するので、この上に、
第２のストレージノード電極１６ｂを、　例えば選択Ｓ
ｉ或長法により形成する（第１０図）。

このとき、第２のストレージノード電極１６ｂは、ー１
５− −１６− ドーピングした多結晶シリコンをエッチ・バックにより
埋め込むことによって形成しても良いし、第１の実施例
の様に、ドーピングした多結晶シリコンを、パターニン
グして形成しても良い。

その後、例えばＮＨ４Ｆ液によりＣＶＤシリコン酸化膜
１２．　２３をエッチング除去し、キャパシタ絶縁膜１
７を形成し、プレート電極１８を形成し、眉間絶縁膜７
ｂ，ビット線コンタクト１９，ビット線２０，層間絶縁
膜７ｃと順次形成して、本実施例のセルができあがる（
第７図）。

さいごに、第１１図は、第３の実施例を示している。こ
の例は、第２の実施例（第ｌＯ図）に用いられている第
１のストレージノード電極１６ａと第２のストレージノ
ード電極１６ｂの中間にさらに、第３のストレージノー
ド電極１６ｃを形成するものである。この場合、第ｌの
ストレージノード電極１６ａを覆うようにＣＶＤシリコ
ン酸化膜２３を側壁に残し、つぎに、やはりＣＶＤシリ
コン酸化膜２４をこのストレージノード電極１６ｃが覆
われるように形成し、つぎに、第２のストレージノード
電極１６ｂを、例えばＳｉ選択威長により形成する。つ
ぎに、間隙を形成してから、キャパシタ絶縁膜、プレー
ト電極を順次形成する。この様に、コンタクト部を大き
く開孔することにより、コンタク１へ部中に何層ものス
トレージノード電極が形成可能となる。そのために、コ
ンタクト部より上のストレージノード電極の突起を小さ
くできるため形状が平坦になり、その上のビット線形成
時のパターニングが容易となる。

本発明は、ストレージノード電極の構造に関するもので
あるが、発明の要旨を逸脱しない範囲で他に適用が可能
である。たとえば、先にビッ１〜線を形成してからスト
レージノード電極を形成するタイプのスタックドキャパ
シタセルにも適用できることは勿論である。

〔発明の効果〕

以上、説明したきた様に、本発明の半導体記憶装置によ
れば、ストレージノードコンタクト部側壁とストレージ
ノード電極との間の間隙を利用して、キャパシタ容量の
増大をはかることができるため、メモリセル占有面積の
縮小化に際しても、十分なキャパシタ容量を確保するこ
とができる。

【図面の簡単な説明】

第ｌ図（ａ）乃至（ｃ）は、本発明の第１実施例の積層
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡ−Ａ’断面図およびＢ
−Ｂ’断面図、第２図（ａ）　，　（ｂ）　ｌ　（Ｃ）
乃至第６図（ａ）　Ｐ　（ｂ）　ｌ　（Ｃ）は、同構或
のＤＲＡＭを得るための工程説明図、第７図（ａ）乃至
（ｃ）は、本発明の第２実施例の積層形メモリセル構造
のＤＲＡＭのビット線方向に隣接する２ビット分を示す
平面図、そのＡ−Ａ’断面図およびＢ−Ｂ’断面図、第
８図（ａ）　，　（ｂ）　，　（ｃ）乃至第１０図（ａ
）　，　（ｂ）　，　（Ｃ）は、同構造のＤＲＡＭを得
るための工程説明図、第１１図（ａ）乃至（ｃ）は、本
発明の第３実施例の積層形メモリ構造のＤＲＡＭのビッ
ト線方向に隣接する２ビット分を示す平面図、そのＡ−
Ａ’断面図およびＢＢ′断面図、および第１２図は，従
来例である。工・・・ｐ型シリコン基板　２・・・素子分離絶縁膜３
・・・Ｐ型拡散層　４　，　４ａ，　４ｂ・・・ｎ一型
拡散層５・・・ゲート絶縁膜　　６・・・ゲート電極７
ａ，　７ｂ，　７ｃ，　７ｄ−層間絶縁膜１１．　１４
・・・シリコン窒化膜

Claims

【特許請求の範囲】

（１）ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースまたはドレイン領域に、スト
レージノードコンタクトを介して接続されたストレージ
ノード電極とキャパシタ絶縁膜とプレート電極とからな
るキャパシタとによってメモリセルを形成してなる半導
体記憶装置において、前記ストレージノード電極とスト
レージノードコンタクト部側壁との間に間隙が形成され
この間隙中において前記プレート電極が前記キャパシタ
絶縁膜を介して前記ストレージノード電極に対向して形
成されていることを特徴とする半導体記憶装置。
（２）前記ストレージノード電極と前記ＭＯＳＦＥＴの
ソースまたはドレイン領域との間に導電性のパッド層を
介在させることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
（３）前記ストレージノードコンタクト部内のストレー
ジノード電極は、２層以上の多層に形成されていること
を特徴とする特許請求の範囲第１項または第２項記載の
半導体記憶装置。