JPH07211794A - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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JPH07211794A
JPH07211794A JP6164835A JP16483594A JPH07211794A JP H07211794 A JPH07211794 A JP H07211794A JP 6164835 A JP6164835 A JP 6164835A JP 16483594 A JP16483594 A JP 16483594A JP H07211794 A JPH07211794 A JP H07211794A
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insulating layer
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Abstract

(57)【要約】 【目的】 シリンダ構造のキャパシタ空間の改良に関
し、大容量のキャパシタを備えた半導体メモリ装置を提
供する。 【構成】 前記電荷蓄積キャパシタのストリッジノード
が前記転送トランジスタ上方の絶縁層14を介してソー
スまたはドレーン領域のいずれかに接続形成されたシリ
ンダ状の下部電極16と、この下部電極16の上に下部
電極16と連結されて形成されたカバー状の上部電極1
9と、から構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に関し、特に大容量のキャパシタを備えた
半導体メモリ装置及びその製造方法に関する。
【0002】
【従来の技術】半導体装置の発展により、一つの半導体
チップ上に多くの素子を集積する高い集積度についての
研究が行われている。特にDRAMのメモリセルにおい
ては、素子の大きさを最少にするために、多様なセル構
造が提案された。
【0003】高集積化のため、チップ上で占有する面積
を最少にするという面から、メモリセルは一つのトラン
ジスタと一つのキャパシタにて構成するのが望ましい。
このように一つのトランジスタと一つのキャパシタとに
構成されたメモリセルにおいては、信号電荷はトランジ
スタ(スイッチングトランジスタ)に連結されるキャパ
シタのストリッジノードに記憶される。よって半導体メ
モリ装置の高集積化によりメモリセルの大きさが小さく
なると、キャパシタの大きさも小さくなるのでストリッ
ジノードに記憶できる信号電荷も減少することとなる。
したがって所望する信号を御動作しないで、伝達するた
めには、信号伝達に必要とするキャパシタ容量を確保し
なければならなく、このためメモリセルのキャパシタス
トリッジノードがある決められた値以上の表面積を有さ
ねばならない。したがって、メモリセル大きさが小さく
なるにつれ、キャパシタストリッジノードが半導体基板
上の制限された領域内において相対的に大きい表面積を
有するようになった。
【0004】キャパシタストリッジノードの表面積を増
大するための種々の方法が提案された。3次元構造のキ
ャパシタを形成するのは、キャパシタストリッジノード
の表面積を増大してキャパシタ容量を最大にすることが
できる方法として、現在までフィン構造、シリンダ構
造、ボックス構造等のような3次元構造のキャパシタが
提案された。その中で、シリンダー構造は単位面積に対
するキャパシタ容量を最大に確保できるので16M D
RAM以上のメモリ素子に適用されていた。
【0005】一般のシリンダ型キャパシタの製造方法を
図1〜図7を参照して説明する。まず、図1に示すよう
に、フィールド酸化膜2により活性領域と素子分離領域
とからなる半導体基板1上に、一般のMOSトランジス
タ製造工程によりゲート電極3とソース/ドレーン領域
(S/D)とからなるセルトランジスタを形成した後、
その全面に絶縁層45を形成する。前記絶縁層4を選択
的にエッチングして前記セルトランジスタのソースまた
はドレーン領域を露出するコンタクトホールを形成す
る。
【0006】図2に示すように、前記結果物全面に第1
ポリシリコン層5を1500〜2000Åの厚さで形成
し、その上に酸化膜6を5000〜6000Åの厚さで
形成する。キャパシタストリッジノード形成用マスクを
利用したフォトリソグラフィ工程によりフォトレジスト
パターン7を前記酸化膜6上に形成する。図3に示すよ
うに、前記フォトレジストパターン7をマスクとして前
記酸化膜6及び第1ポリシリコン層5をストリッジノー
ドパターンによってエッチングする。図4に示すよう
に、前記フォトレジストパターンを除去し、その全面に
第2ポリシリコン層8を形成する。図5に示すように、
第2ポリシリコン層8をエッチバックして前記酸化膜6
及び第1ポリシリコン層5の側面に第2ポリシリコンの
側壁8Aを形成する。
【0007】図6に示すように、前記酸化膜6を除去す
ることにより第1ポリシリコン層5と第2ポリシリコン
層の側壁8Aとからなるシリンダ構造のキャパシタスト
リッジノードを形成する。図7に示すように、前記キャ
パシタストリッジノードの全表面にキャパシタ誘電体膜
9を形成し、キャパシタ誘電体膜9の全面に導電物質を
蒸着してキャパシタプレート電極10を形成することに
よりシリンダ構造のキャパシタを完成する。
【0008】
【発明が解決しようとする課題】前述した従来技術は、
キャパシタストリッジノードの占有面積の面から考察し
てみると、ストリッジノードパターンの外周部にのみシ
リンダ(図7の符号「9」にて示した側壁部)が形成さ
れて、これによりシリンダ内部には空間が形成されるか
ら、3次元の空間利用の効率性が低下している。本発明
は、上記問題点を解決するためのもので、シリンダ構造
のキャパシタ空間の改良に関し、大容量のキャパシタを
備えた半導体メモリ装置を提供することを目的とする。
本発明は、さらにキャパシタ容量を極大化することがで
きる半導体メモリ装置を提供することを目的とする。
【0009】
【課題を解決するための手段】上記の目的を達成する本
発明は、ゲート電極13、ゲート絶縁膜12及びソース
/ドレーン領域S/Dからなる転送トランジスタと、ス
トリッジノード、誘電体膜及びプレート電極からなる電
荷蓄積キャパシタとで構成されるメモリセルがマトリッ
クス状で配列される半導体メモリ装置において、前記電
荷蓄積キャパシタのストリッジノードが前記転送トラン
ジスタ上方の絶縁層14を介してソースまたはドレーン
領域のいずれかに接続形成されたシリンダ状の下部電極
16と、この下部電極16上に下部電極16と一部連結
されて形成されたカバー状の上部電極19とから構成さ
れる。
【0010】上記の目的を達成する本発明の他の態様
は、半導体基板100上にゲート電極13、ゲート絶縁
膜12及びソース/ドレーン領域S/Dからなる転送ト
ランジスタを形成する工程と、前記転送トランジスタの
形成された半導体基板の全面に第1絶縁層14を形成す
る工程と、前記第1絶縁層14を選択的にエッチングし
て前記転送トランジスタのソースまたはドレーン領域の
いずれかを露出する工程と、前記結果物の全面に第1導
電層を形成する工程と、前記第1導電層16を選択的に
エッチングして部分的な段差を形成する工程と、前記第
1導電層上に第1導電層の表面が部分的に露出されるよ
うに絶縁層を選択的に形成する工程と、前記結果物の全
面に第2導電層19を形成して前記第1導電層16と部
分的に接続する工程と、前記第2導電層19を所定のス
トリッジノードパターンでパターニングする工程と、前
記第1導電層16上に形成された絶縁層を除去する工程
と、及び前記第1導電層16を前記ストリッジノードパ
ターンでパターニングする工程と、を含んでいる。
【0011】
【実施例】以下、本発明のTFT−LCDを図面に基づ
いて詳述する。本発明の半導体メモリ装置のキャパシタ
は、キャパシタストリッジノードがシリンダ状の下部構
造とシリンダ内部空間に形成される上部構造とからなる
複合構造を有し、これによりキャパシタ容量を極大化さ
せている。図8乃至図15を参照して本発明の第1実施
例について説明する。一般のDRAMセルは、転送トラ
ンジスタと電荷蓄積キャパシタとからなり、転送トラン
ジスタはゲート電極、ゲート絶縁膜及びソース/ドレー
ン電極から構成される。電荷蓄積キャパシタは転送トラ
ンジスタから転送された電荷を蓄積するもので、キャパ
シタストリッジノードが転送トランジスタのドレーンま
たはソース電極に連結される。
【0012】図8に示すように、本発明の第1実施例に
よる半導体メモリ装置は前述したように、ゲート電極1
3、ゲート絶縁膜12及びソース/ドレーン領域S/D
からなる転送トランジスタと、絶縁層14を介して前記
転送トランジスタの上方に形成され、転送トランジスタ
のソースまたはドレーン電極S/Dに連結されたキャパ
シタストリッジノード21を備える。前記キャパシタス
トリッジノード21は転送トランジスタのソースまたは
ドレーン電極S/Dに連結されたシリンダ状の下部構造
と、この下部構造のシリンダ状部分に形成されたカバー
状の上部構造とからなる。
【0013】図9は本発明の第1実施例による半導体メ
モリ装置のキャパシタストリッジノード電極部分を示す
斜視図である。シリンダ状の構造物16の内部に、もう
一つのカバー状の構造物19が一部以外間隔をおいて形
成されている。これらがキャパシタストリッジノードを
構成するので、キャパシタの有効面積を増大させること
ができる。したがってキャパシタ容量も増大する。
【0014】本発明の第1実施例による半導体メモリ装
置の製造方法を図10〜図15を参照して詳述する。図
10に示すように、半導体基板100上に通常のLOC
OS工程により4000Å程度の厚さの素子分離用フィ
ールド酸化膜11を形成して素子分離領域と活性領域と
を定めた後、その全面に酸化工程により100Å〜20
0Å程度の厚さのゲート酸化膜12を形成する。
【0015】以後、化学気相蒸着法により3000Å〜
4000Å程度の厚さで不純物がドーピングされたポリ
シリコン層を形成した後、所定のゲート電極パターンで
パターニングしてゲート電極13を形成する。As+
オン等の不純物を1014〜1015cm-3 濃度で60〜8
0KeV の加速度エネルギーにより基板に注入し、熱処
理してn型不純物拡散領域を形成することにより、ソー
ス/ドレーン電極S/Dを形成する。このようにして、
ゲート電極13、ゲート絶縁膜12及びソース/ドレー
ン電極S/Dから構成される転送トランジスタを形成す
る。
【0016】前記転送トランジスタの形成された半導体
基板の全面に第1絶縁層14としては、例えば酸化膜ま
たは窒化膜をCVDもしくは低圧化学気相蒸着(LPC
VD)法により形成する。前記第1絶縁層14を写真エ
ッチング工程により選択的にエッチングして前記転送ト
ランジスタのソースまたはドレーン電極S/Dを露出す
るコンタクトホール15を形成する。
【0017】図11に示すように、前記第1絶縁層14
が形成された半導体基板100の全面に、第1導電層1
6として例えば520〜620℃温度でLPCVD法に
よりSi26 またはPH3ガスを用いてドーピングされ
た非晶質シリコン層もしくはポリシリコン層を3000
Å〜5000Å程度の厚さに形成する。この時、前記第
1導電層16の望ましい厚さは前記形成されたコンタク
トホール15が詰められる厚さ、すなわちコンタクトホ
ールの半径以上の厚さとする。前記第1導電層16上に
第2絶縁層17として例えば酸化膜もしくは窒化膜をC
VDまたはPECVD法により100Å程度の厚さで形
成する。
【0018】図12に示すように、前記第2絶縁層17
上にフォトレジストPR1を塗布した後写真エッチング
工程により所定パターンでパターニングする。このフォ
トレジストパターンをマスクとして前記第2絶縁層17
と第1導電層16とを反応性イオンエッチング(RI
E)のような異方性乾式エッチングにより選択的にエッ
チングする。この時前記第2絶縁層17はCF4とH2
含むガスを、第1導電層16であるシリコン層はCCL
2 とO2 等のガスを用いてエッチングする。前記第1導
電層16はシリンダ側壁の高さに相当する段差を形成す
るために、一定の厚さだけエッチングし、シリンダの底
部となる部分は残す。
【0019】図13に示すように、前記フォトレジスト
パターンを除去した後、その全面に第3絶縁層18とし
て例えば酸化膜または窒化膜をCVDもしくはPECV
D法により、約1000Å程度の厚さで形成する。また
マスクを用いずエッチバックして前記第2絶縁層17及
び第1導電層16のエッチングされた側面に側壁スペー
サ18を形成する。
【0020】前記した結果物の全面に第2導電層19と
して、例えばLPCVD法によってドーピングされたシ
リコン層を1000Å程度の厚さで形成する。図14に
示すように、前記第2導電層19上にフォトレジストP
R2を塗布した後写真エッチング工程により所定のキャ
パシタストリッジノードパターンでパターニングする。
【0021】フォトレジストパターンPR2をマスクと
して前記第2導電層19を選択的にエッチングし、前記
第2絶縁層17を露出させた後、第2絶縁層17と側壁
スペーサ19を湿式エッチングにより除去する。この時
絶縁層が酸化膜である場合は弗素(HF)を含む溶液を
利用し、窒化膜である場合は燐酸(H3PO4)を含む溶
液を利用して湿式エッチングする。
【0022】前記第3絶縁層及び側壁スペーサを完全除
去し、これにより露出される前記第1導電層16を前記
フォトレジストPR2をマスクとして選択的にエッチン
グする。図15に示すように、前記フォトレジストパタ
ーンを除去することにより、シリンダ状の下部構造16
と、この下部構造のシリンダ底部に下部が連結され、全
体として下部構造を覆うように形成されたカバー状の上
部構造19とからなるキャパシタストリッジノード20
を完成する。
【0023】キャパシタストリッジノード20の全表面
に、キャパシタ誘電体膜21を形成し、その全面に導電
物質を蒸着しパターニングしてキャパシタプレート電極
22を形成する。これにより、図8に示すような本発明
の第1実施例による半導体メモリ装置のキャパシタが完
成される。
【0024】本発明の第2実施例による半導体メモリ装
置の製造方法を図16、17を参照して詳述する。この
製造方法は第1実施例の図10〜図12の工程と同様
に、前記第2絶縁層17上にフォトレジストFR1を塗
布した後、写真エッチング工程により所定パターンでパ
ターニングする。前記フォトレジストパターン(図示せ
ず)をマスクとして前記第2絶縁層17を反応性イオン
エッチング(RIE)のような異方性乾式エッチングに
より、CF4 とH2 を含むガスを用いて選択的にエッチ
ングする。前記第1導電層16を、等方性エッチングに
よりエッチングし、図17に示すように、次に異方性エ
ッチングして第1導電層16にアンダーカットを発生さ
せてシリンダ内部の側壁を成形する。その後は図13乃
至図15の工程と同様に、本発明の第2実施例の半導体
メモリ装置のキャパシタを完成する。また、この第2実
施例においては、図16に示すように、前記第1導電層
16の等方性エッチングだけ行った後、以後の工程へ進
行することもある。
【0025】本発明の第3実施例による半導体メモリ装
置の製造方法を図18〜図24を参照して詳述する。こ
の製造方法は、図18に示すように、半導体基板100
上に通常のLOCOS工程により4000Å程度の厚さ
の素子分離用フィールド酸化膜11を形成して素子分離
領域と活性領域とを定めた後、その全面に酸化工程によ
り100Å〜200Å程度の厚さのゲート酸化膜12を
形成する。
【0026】以後、全面に化学気相蒸着法により300
0Å〜4000Å程度の厚さで不純物のドーピングされ
たポリシリコン層を形成した後、所定のゲート電極パタ
ーンでパターニングしてゲート電極13を形成する。A
+ イオン等の不純物を1014 〜1015cm-3 の濃度で
60〜80KeV の加速度エネルギーにより基板に注入
し、熱処理してn型不純物拡散領域を形成することによ
り、ソース/ドレーン電極S/Dを形成する。このよう
に、ゲート電極13、ゲート絶縁層12及びソース/ド
レーン電極S/Dから構成される転送トランジスタを形
成する。
【0027】前記転送トランジスタの形成された半導体
基板の全面に第1絶縁層14として、例えば酸化膜また
は窒化膜をCVDもしくは低圧化学気相蒸着(LPCV
D)法により形成する。前記第1絶縁層14を写真エッ
チング工程により選択的にエッチングして前記転送トラ
ンジスタのソースまたはドレーン電極S/Dを露出させ
るコンタクトホール15を形成する。
【0028】図19に示すように、前記第1絶縁層14
の形成された半導体基板100の全面に、第1導電層1
6として、例えば520〜620℃の温度でLPCVD
法によりSi26 またはPH3ガスを用いてドーピング
された非晶質シリコン層もしくはポリシリコン層を30
00Å〜5000Å程度の厚さに形成する。この時、前
記第1導電層16の望ましい厚さは、前記形成されたコ
ンタクトホール15が詰められる厚さ、すなわちコンタ
クトホールの半径以上の厚さである。
【0029】図20に示すように、フォトレジストPR
1を塗布した後、写真エッチング工程により所定パター
ンでパターニングする。このフォトレジストパターンを
マスクとして前記第1導電層16を反応性イオンエッチ
ング(RIE)のような異方性乾式エッチングにより選
択的にエッチングする。この時前記第1導電層16であ
るシリコン層はCCL2 とO2 等のガスを用いてエッチ
ングする。前記第1導電層16はシリンダ側壁高さに相
当する段差を形成するために、一定の厚さだけエッチン
グし、シリンダの底部となる部分を残す。
【0030】図21に示すように、前記フォトレジスト
パターンを除去した後、その全面に第2絶縁層17とし
て、例えば酸化膜または窒化膜をCVDもしくはPEC
VD法により、約1000Å程度の厚さで形成する。前
記第2絶縁層17上にフォトレジストPR3を塗布した
後、写真エッチング工程により所定パターンでパターニ
ングする。
【0031】図22に示すように、前記フォトレジスト
パターンPR3をマスクとして前記第2絶縁層17を選
択的にエッチングして前記第1導電層16の一部を露出
し、その全面に第2導電層19として、例えばLPCV
D法によってドーピングされたシリコン層を1000Å
程度の厚さに形成する。
【0032】図23に示すように、前記第2導電層19
上にフォトレジストパターンPR2を塗布した後、写真
エッチング工程により所定キャパシタストリッジノード
パターンでパターニングする。このフォトレジストパタ
ーンPR2をマスクとして前記第2導電層19を選択的
にエッチングして前記第2絶縁層17を露出し、第2絶
縁層17を湿式エッチングにより除去する。この時絶縁
層が酸化膜である場合は弗素(HF)を含む溶液を利用
し、窒化膜である場合は燐酸(H3PO4)を含む溶液を
利用して湿式エッチングする。
【0033】図24に示すように、前記第2導電層を除
去してから露出される第1導電層16を前記フォトレジ
ストパターンPR2をマスクとして選択的にエッチング
し、前記フォトレジストパターンを除去することによ
り、シリンダ状の下部構造16と、この下部構造のシリ
ンダの内部に下部が連結されたカバー状の上部構造19
とからなるキャパシタストリッジノード20を完成す
る。次に、キャパシタストリッジノード20の全表面に
キャパシタ誘電体膜21を形成し、その全面に導電物質
を蒸着しパターニングしてキャパシタプレート電極22
を形成する。これにより、第3実施例の半導体メモリ装
置のキャパシタを完成する。
【0034】本発明の第4実施例による半導体メモリ装
置の製造方法を図25〜図31を参照して詳述する。こ
の製造方法においても、第1実施例乃至第3実施例と同
様に、半導体基板上にゲート電極13、ゲート絶縁膜1
2、ソースまたはドレーン電極S/Dから構成される転
送トランジスタを形成する。前記転送トランジスタの形
成された半導体基板の全面に第1絶縁層14として、例
えば酸化膜または窒化膜をCVDもしくは低圧化学気相
蒸着(LPCVD)法により形成する。前記第1絶縁層
14を写真エッチング工程により選択的にエッチングし
て前記転送トランジスタのソースまたはドレーン電極S
/Dを露出するコンタクトホール15を形成する。
【0035】図25に示すように、前記第1絶縁層14
の形成された半導体基板100の全面に、第1導電層1
6として、例えば520〜620℃温度でLPCVD法
によりSi26 またはPH3ガスを用いてドーピングさ
れた非晶質シリコン層もしくはポリシリコン層を300
0Å〜5000Å程度の厚さに形成する。この時、前記
第1導電層の望ましい厚さは前記形成されたコンタクト
ホール15が詰められる厚さ、すなわちコンタクトホー
ルの半径以上の厚さとする。
【0036】前記第1導電層16上にフォトレジストP
R4を塗布した後、写真エッチング工程によりフォトレ
ジストをパターニングして所定のフォトレジストパター
ンを形成する。このフォトレジストパターンをマスクと
して前記第1導電層16をエッチングする。この時、前
記第1導電層16を一定の厚さだけエッチングして(完
全にエッチングせず)第1導電層に段差を形成する。
【0037】図26に示すように、前記フォトレジスト
パターンPR4を除去した後、その全面に絶縁層とし
て、例えば酸化膜または窒化膜をCVDもしくはPEC
VD法により、約1000Å程度の厚さに形成する。マ
スクを用いずエッチバックして前記第1導電層16の段
差部分に第1側壁スペーサ23を形成する。図27に示
すように、第1側壁スペーサ23をマスクとして前記第
1導電層16を、形成使用とするシリンダの側壁高さに
相当する分の厚さだけエッチングする。
【0038】図28に示すように、前記結果物の全面に
さらに絶縁層として、例えば酸化膜または窒化膜をCV
DもしくはPECVD法により、約1000Å程度の厚
さに形成する。マスクを用いずエッチバックして前記第
1導電層16の段差部分に第2側壁スペーサ24を形成
する。図29に示すように、前記結果物の全面に第2導
電層19として、例えばLPCVD法によりドーピング
されたシリコン層を約1000Å程度の厚さで形成す
る。図30に示すように、前記第2導電層19上にフォ
トレジストPR2を塗布し、これを写真エッチング工程
により所定のキャパシタストリッジノードパターンでパ
ターニングする。
【0039】前記フォトレジストPR2をマスクとして
前記第2導電層19を選択的にエッチングすることによ
り露出される前記第1側壁スペーサ23及び第2側壁ス
ペーサ24を湿式エッチングにより除去する。この時、
前記第1側壁スペーサ23及び第2側壁スペーサ24が
酸化膜である場合は弗素(HF)を含む溶液を利用し、
窒化膜である場合は燐酸(H3PO4)を含む溶液を利用
して湿式エッチングする。前記側壁スペーサを完全除去
し、露出される第1導電層16をフォトレジストPR2
をマスクとして選択的にエッチングする。
【0040】図31に示すように、前記フォトレジスト
パターンを除去することにより、シリンダ状の下部構造
16と、この下部構造のシリンダの内部に下部が連結さ
れたカバー状の上部構造19とからなるキャパシタスト
リッジノード20を完成する。次に、キャパシタストリ
ッジノード20の全表面にキャパシタ誘電体膜21を形
成し、その全面に導電物質を蒸着しパターニングしてキ
ャパシタプレート電極22を形成する。これにより、第
4実施例の半導体メモリ装置のキャパシタを完成する。
【0041】本発明の第5実施例による半導体メモリ装
置の製造方法を図32〜図38を参照して詳述する。こ
の製造方法においても、前記第1実施例乃至第3実施例
と同様に、半導体基板上にゲート電極13、ゲート絶縁
膜12、ソースまたはドレーン電極S/Dから構成され
る転送トランジスタを形成する。前記転送トランジスタ
の形成された半導体基板の全面に第1絶縁層14とし
て、例えば酸化膜または窒化膜をCVDもしくは低圧化
学気相蒸着(LPCVD)法により形成する。前記第1
絶縁層14を写真エッチング工程により選択的にエッチ
ングして前記転送トランジスタのソースまたはドレーン
電極S/Dを露出するコンタクトホール15を形成す
る。
【0042】図32に示すように、前記第1絶縁層14
の形成された半導体基板100の全面に、第1導電層1
6として、例えば520〜620℃温度でLPCVD法
によりSi26 またはPH3ガスを用いてドーピングさ
れた非晶質シリコン層もしくはポリシリコン層を300
0Å〜5000Å程度の厚さに形成する。この時、前記
第1導電層16の望ましい厚さは前記形成されたコンタ
クトホール15が詰められる厚さ、すなわちコンタクト
ホールの半径以上の厚さとする。
【0043】前記第1導電層16上にフォトレジストP
R4を塗布した後、写真エッチング工程によりフォトレ
ジストをパターニングして所定のフォトレジストパター
ンPR4を形成する。このフォトレジストパターンをマ
スクとして前記第1導電層16をエッチングする。この
時、前記第1導電層16を一定の厚さだけエッチングし
て(完全にエッチングせず)第1導電層に段差を形成す
る。
【0044】図33に示すように、前記フォトレジスト
パターンPR4を除去した後、その結果物の全面に絶縁
層として、窒化膜25をCVDもしくはPECVD法に
より、約1000Å程度の厚さで形成する。この上にフ
ォトレジストパターンを塗布し写真エッチング工程によ
りパターニングして所定のフォトレジストパターンPR
5を形成する。これをマスクとして前記窒化膜を選択的
にエッチングして前記第1導電層16の一定部分を露出
させる。
【0045】図34に示すように、前記窒化膜25をマ
スクとして前記露出された部分の第1導電層16を異方
性エッチングにより選択的に一定厚さだけエッチングす
る。図35に示すように、前記結果物の全面に第2導電
層19として、例えばLPCVD法によりドーピングさ
れたシリコン層を約1000Å程度の厚さで形成する。
図26に示すように、前記結果物の全面にフォトレジス
トを塗布し、これを写真エッチング工程により所定のキ
ャパシタストリッジノードパターンPR6を形成し、こ
れをマスクとして前記第2導電層19及び窒化膜25を
異方性乾式エッチングして、前記第1導電層16の段差
部に、側壁スペーサ25Aを形成する。
【0046】図37に示すように、前記フォトレジスト
パターンPR6及び側壁スペーサ25Aをマスクとして
前記第1導電層16を一定の厚さだけエッチングし、前
記フォトレジストパターンを除去する。図38に示すよ
うに、前記第2導電層19と第1導電層16間の窒化膜
25及び側壁スペーサ25Aを湿式エッチングにより除
去する。これにより、二重シリンダ状のキャパシタスト
リッジノード20を完成する。以後、上述した実施例と
同様に、キャパシタストリッジノード20の全表面にキ
ャパシタ誘電体膜を形成し、その全面に導電物質を蒸着
しパターニングしてキャパシタプレート電極22を形成
することにより、第5実施例の半導体メモリ装置のキャ
パシタを完成する。
【0047】次に、本発明の第6実施例による半導体メ
モリ装置の製造方法を図40〜図45を参照して詳述す
る。前記各実施例と同様の方法により、半導体基板上に
ゲート電極13、ゲート絶縁膜12、ソースまたはドレ
ーン電極S/Dから構成される転送トランジスタを形成
する。前記転送トランジスタの形成された半導体基板の
全面に第1絶縁層14として、例えば酸化膜または窒化
膜をCVDもしくは低圧化学気相蒸着(LPCVD)法
により形成する。前記第1絶縁層14を写真エッチング
工程により選択的にエッチングして前記転送トランジス
タのソースまたはドレーン電極S/Dを露出するコンタ
クトホール15を形成する。
【0048】図39に示すように、前記第1絶縁層14
の形成された半導体基板100の全面に、第1導電層1
6として、例えば520〜620℃温度でLPCVD法
によりSi26 またはPH3ガスを用いてドーピングさ
れた非晶質シリコン層もしくはポリシリコン層を100
0Å程度の厚さで形成し、その上に絶縁層26として酸
化膜または窒化膜をCVDもしくはPECVD法により
1000Å程度の厚さで形成する。図40に示すよう
に、前記絶縁層26上にフォトレジストパターンPR7
を塗布し写真エッチング工程によりパターニングして所
定のフォトレジストパターンPR7を形成する。これを
マスクとして前記絶縁層26を選択的にエッチングす
る。
【0049】図41に示すように、前記フォトレジスト
パターンPR7をマスクとして前記第1導電層16を異
方性エッチングにより選択的にエッチングし、前記フォ
トレジストパターンを除去する。図42に示すように、
前記結果物の全面に第2導電層19として、例えばLP
CVD法によりドーピングされたシリコン層を約100
0Å程度の厚さで形成する。
【0050】図43に示すように、前記第2導電層19
の全面にフォトレジストを塗布し、写真エッチング工程
により、前記絶縁層パターン26より小さいフォトレジ
ストパターンPR8を形成し、これをマスクとして前記
第2導電層19をエッチングする。前記絶縁層26を部
分露出すると共に、その絶縁層26の側壁に第2導電層
からなる側壁スペーサ19Aを形成する。図44に示す
ように、前記フォトレジストPR7を除去する。図45
に示すように、前記絶縁層26を湿式エッチングにより
除去する。これにより、第1導電層16からなる下部の
シリンダ状の下部構造物と第2導電層19と側壁19A
とからなる下部構造と連結されたカバーの上部構造とか
らなるキャパシタストリッジノード20を完成する。
【0051】図46は図45のストリッジノード20を
示した斜視図で、第1導電層16に第2導電層19が側
壁を介して部分的に連結された構造を示したものであ
る。以後、上述した実施例と同様の工程により、キャパ
シタストリッジノード20の全表面にキャパシタ誘電体
膜を形成し、その全面に導電物質を蒸着しパターニング
してキャパシタプレート電極22を形成することによ
り、第6実施例の半導体メモリ装置のキャパシタを完成
する。
【0052】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置及びその製造方法によれば、半導体メモリ装置
のキャパシタストリッジノードを上部のカバー状の構造
物と下部のシリンダ状の構造物とが連結された形状を有
するように製造することにより、3次元の空間構造を効
率的に活用してキャパシタの容量を増大させる。
【図面の簡単な説明】
【図1】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図2】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図3】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図4】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図5】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図6】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図7】 従来シリンダ構造のキャパシタストリッジノ
ードを備えた半導体メモリ装置の製造方法を示す工程図
である。
【図8】 本発明の第1実施例による半導体メモリ装置
のキャパシタ構造を示す断面図である。
【図9】 本発明の第1実施例による半導体メモリ装置
のキャパシタストリッジノード構造を示す斜視図であ
る。
【図10】 本発明の第1実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図11】 本発明の第1実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図12】 本発明の第1実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図13】 本発明の第1実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図14】 本発明の第1実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図15】 本発明の第1実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図16】 本発明の第2実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図17】 本発明の第2実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図18】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図19】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図20】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図21】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図22】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図23】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図24】 本発明の第3実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図25】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図26】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図27】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図28】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図29】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図30】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図31】 本発明の第4実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図32】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図33】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図34】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図35】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図36】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図37】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図38】 本発明の第5実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図39】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図40】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図41】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図42】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図43】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図44】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図45】 本発明の第6実施例による半導体メモリ装
置の製造方法を示す工程図である。
【図46】 図9の本発明の第6実施例により製造され
た半導体メモリ装置のキャパシタストリッジ電極部分を
示す斜視図である。
【符号の説明】
100…半導体基板、12…ゲート絶縁膜、13…ゲー
ト電極、14…第1絶縁層、15…コンタクトホール、
16…第1導電層、17…第2絶縁層、18,23,2
4…側壁スペーサ、19…第1導電層、20…キャパシ
タストリッジノード、21…キャパシタ誘電体膜、22
…キャパシタプレート電極、25,26…絶縁層、PR
1〜PR8…フォトレジストパターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822

Claims (26)

    【特許請求の範囲】
  1. 【請求項1】 ゲート電極(13)、ゲート絶縁膜(1
    2)及びソース/ドレーン領域(S/D)からなる転送
    トランジスタと、ストリッジノード、誘電体膜及びプレ
    ート電極からなる電荷蓄積キャパシタとで構成されるメ
    モリセルが、マトリックス状に配列される半導体メモリ
    装置において、 前記電荷蓄積のキャパシタのストリッジノードが、前記
    転送トランジスタ上方の絶縁層(14)を介してソース
    またはドレーン領域のいずれかに接続されたシリンダ状
    の下部電極(16)と、この下部電極(16)上に下部
    電極(16)と一部が連結されて形成されたカバー状の
    上部電極(19)と、から構成されることを特徴とする
    半導体メモリ装置。
  2. 【請求項2】 前記ストリッジノードの上部電極及び下
    部電極は、部分的に空間的な間隔を有することを特徴と
    する請求項1記載の半導体メモリ装置。
  3. 【請求項3】 前記ストリッジノードの上部電極は、そ
    の中心部が前記下部電極に連結され、外縁部で隔離され
    る形態で形成されることを特徴とする請求項1記載の半
    導体メモリ装置。
  4. 【請求項4】 前記ストリッジノードの上部電極は、そ
    の外縁部が前記下部電極に連結され、それ以外の部分が
    隔離される形態で形成されることを特徴とする請求項1
    記載の半導体メモリ装置。
  5. 【請求項5】 前記ストリッジノードの上部電極は、平
    面的に前記下部電極より部分的に小さいか、または同じ
    大きさを有することを特徴とする請求項1記載の半導体
    メモリ装置。
  6. 【請求項6】 前記ストリッジノードの上部電極は、平
    坦外縁部と前記下部電極との接続部分である曲面をなす
    中心部とからなることを特徴とする請求項1記載の半導
    体メモリ装置。
  7. 【請求項7】 前記ストリッジノードの上部電極は、外
    縁部と中心部間に、少なくとも1個以上の段差を有する
    ことを特徴とする請求項1記載の半導体メモリ装置。
  8. 【請求項8】 半導体基板(100)上にゲート電極
    (13)、ゲート絶縁膜(12)及びソース/ドレーン
    領域(S/D)からなる転送トランジスタを形成する工
    程と、 前記転送トランジスタの形成された半導体基板の全面に
    第1絶縁層(14)を形成する工程と、 前記第1絶縁層(14)を選択的にエッチングして前記
    転送トランジスタのソースまたはドレーン領域のいずれ
    かを露出する工程と、 前記結果物の全面に第1導電層(16)を形成する工程
    と、 前記第1導電層(16)を選択的にエッチングして部分
    段差を形成する工程と、 前記第1導電層(16)上に第1導電層の表面が部分露
    出されるように絶縁層を選択的に形成する工程と、 前記結果物の全面に第2導電層(19)を形成して前記
    第1導電層(16)と部分的に接続する工程と、 前記第2導電層(19)を所定のストリッジノードパタ
    ーンでパターニングする工程と、 前記第1導電層(16)上に形成された絶縁層を除去す
    る工程、及び前記第1導電層(16)を前記ストリッジ
    ノードパターンでパターニングする工程と、を含むこと
    を特徴とする半導体メモリ装置の製造方法。
  9. 【請求項9】 前記第1導電層(16)を選択的にエッ
    チングして部分段差を形成する工程は、前記第1導電層
    (16)上に絶縁層を形成する工程と、前記絶縁層(1
    6)を写真エッチングにより所定のパターンでパターニ
    ングする工程と、前記絶縁層パターンをマスクとして前
    記第1導電層の中心部分を一定深さでエッチングする工
    程と、からなることを特徴とする請求項8記載の半導体
    メモリ装置の製造方法。
  10. 【請求項10】 前記絶縁層パターンをマスクとして前
    記第1導電層をエッチングする工程は、異方性乾式エッ
    チングで行うことを特徴とする請求項9記載の半導体メ
    モリ装置の製造方法。
  11. 【請求項11】 前記絶縁層パターンをマスクとして前
    記第1導電層をエッチングする工程は、等方性エッチン
    グで行うことを特徴とする請求項9記載の半導体メモリ
    装置の製造方法。
  12. 【請求項12】 前記絶縁層パターンをマスクとして前
    記第1導電層をエッチングする工程は、等方性エッチン
    グと異方性エッチングとの組み合わせで行うことを特徴
    とする請求項9記載の半導体メモリ装置の製造方法。
  13. 【請求項13】 前記第1導電層(16)上に第1導電
    層の表面が部分露出されるように絶縁層を選択的に形成
    する工程は、前記第1導電層(16)上に第2絶縁層
    (17)を形成する工程と、前記第2絶縁層(16)を
    写真エッチング工程により所定パターンでパターニング
    する工程とを順次施した後、結果物の全面に第3絶縁層
    (18)を形成し、それをエッチングして前記第2絶縁
    層(17)及び第1導電層(16)のエッチングされた
    側面に側壁スペーサ(18)を形成することにより行う
    ことを特徴とする請求項8記載の半導体メモリ装置の製
    造方法。
  14. 【請求項14】 前記第1導電層(16)を選択的にエ
    ッチングして部分的に段差を形成する工程は、前記第1
    導電層(16)上にフォトレジストを塗布する工程と、
    前記フォトレジストを写真エッチング工程でパターニン
    グする工程と、前記フォトレジストパターン(PR1)
    をマスクとして前記第1導電層の中心部分を一定深さで
    エッチングする工程と、からなることを特徴とする請求
    項8記載の半導体メモリ装置の製造方法。
  15. 【請求項15】 前記第1導電層(16)上に第1導電
    層の表面が部分的に露出されるように絶縁層を選択的に
    形成する工程は、前記第1導電層に段差を形成した後、
    その結果物全面に第2絶縁層(17)を形成する工程
    と、前記第2絶縁層(17)を写真エッチング工程で選
    択的にエッチングする工程と、からなることを特徴とす
    る請求項8記載の半導体メモリ装置の製造方法。
  16. 【請求項16】 前記第1導電層(16)を選択的にエ
    ッチングして部分的に段差を形成する工程は、前記第1
    導電層(16)上にフォトレジストを塗布する工程と、
    前記フォトレジストを写真エッチング工程でパターニン
    グする工程と、前記フォトレジストパターン(PR4)
    をマスクとして前記第1導電層の外縁部分を一定深さで
    エッチングする工程と、その結果物の全面に絶縁層(2
    3)を形成しそれをエッチバックして前記第1導電層の
    エッチングされた側面に側壁スペーサ(23)を形成す
    る工程と、前記側壁スペーサ(23)をマスクとして前
    記第1導電層を一定深さでエッチングする工程と、から
    なることを特徴とする請求項8記載の半導体メモリ装置
    の製造方法。
  17. 【請求項17】 前記第1導電層(16)上に第1導電
    層の表面が部分的に露出されるように絶縁層を選択的に
    形成する工程は、前記第1導電層(16)上にフォトレ
    ジストを塗布する工程と、前記フォトレジストを写真エ
    ッチング工程でパターニングする工程と、前記フォトレ
    ジストパターン(PR4)をマスクとして前記第1導電
    層の外縁部分を一定深さでエッチングする工程と、その
    結果物全面に絶縁層(23)を形成しそれをエッチバッ
    クして前記第1導電層のエッチングされた側面に側壁ス
    ペーサ(23)を形成する工程と、前記側壁スペーサ
    (23)をマスクとして前記第1導電層を一定深さでエ
    ッチングする工程とを順次行って、第1導電層に段差を
    形成した後、結果物全面に絶縁層を形成しそれをエッチ
    バックして前記第1導電層の段差部分に側壁スペーサ
    (24)を形成する工程を行うことによりなされること
    を特徴とする請求項8記載の半導体メモリ装置の製造方
    法。
  18. 【請求項18】 前記第1導電層(16)上に形成され
    た絶縁層を形成する工程は、湿式エッチングにより行う
    ことを特徴とする請求項8記載の半導体メモリ装置の製
    造方法。
  19. 【請求項19】 前記第1導電層(16)をストリッジ
    ノードパターンでパターニングする工程の後、前記スト
    リッジノードパターンでパターニングされた第1導電層
    及び第2導電層の全表面にキャパシタ誘電体膜(21)
    を形成する工程と、キャパシタ誘電体膜(21)の全面
    に導電物質を蒸着してキャパシタプレート電極(22)
    を形成する工程と、をさらに含むことを特徴とする請求
    項8記載の半導体メモリ装置の製造方法。
  20. 【請求項20】 半導体基板(100)上にゲート電極
    (13)、ゲート絶縁膜(12)及びソース/ドレーン
    領域(S/D)からなる転送トランジスタを形成する工
    程と、 前記転送トランジスタの形成された半導体基板の全面に
    第1絶縁層(14)を形成する工程と、 前記第1絶縁層(14)を選択的にエッチングして前記
    転送トランジスタのソースまたはドレーン領域のいずれ
    かを露出する工程と、 前記結果物の全面に第1導電層(16)を形成する工程
    と、 前記第1導電層(16)の外縁部分を選択的にエッチン
    グして段差を形成する工程と、 前記第1導電層(16)上に第1絶縁層(25)を形成
    する工程と、 前記絶縁層(25)を選択的にエッチングして前記第1
    導電層の中心部分を露出する工程と、 前記絶縁層(25)をマスクとして前記第1導電層を一
    定深さでエッチングする工程と、 前記結果物の全面に第2導電層(19)を形成する工程
    と、 前記第2導電層上にフォトレジストを塗布した後、写真
    エッチング工程でパターニングして所定のフォトレジス
    トパターン(PR6)を形成する工程と、 前記フォトレジストパターン(PR6)をマスクとして
    前記第2導電層(19)と絶縁層(25)を異方性乾式
    エッチングして前記第1導電層の段差部分に側壁スペー
    サ(25A)を形成する工程と、 前記フォトレジストパターン(PR6)及び側壁スペー
    サ(25A)をマスクとして前記第1導電層をエッチン
    グする工程と、 前記フォトレジストパターンを除去する工程、及び残っ
    ている絶縁層(25)及び側壁スペーサ(25A)を除
    去する工程と、を含むことを特徴とする半導体メモリ装
    置の製造方法。
  21. 【請求項21】 前記絶縁層(25)は、窒化膜で形成
    することを特徴とする請求項20記載の半導体メモリ装
    置の製造方法。
  22. 【請求項22】 前記残っている絶縁層(25)及び側
    壁スペーサ(25A)を除去する工程の後、結果物の全
    面にキャパシタ誘電体膜(21)を形成する工程と、キ
    ャパシタ誘電体膜(21)の全面に導電物質を蒸着して
    キャパシタプレート電極(22)を形成する工程とを、
    さらに含むことを特徴とする請求項20記載の半導体メ
    モリ装置の製造方法。
  23. 【請求項23】 半導体基板(100)上にゲート電極
    (13)、ゲート絶縁膜(12)及びソース/ドレーン
    領域(S/D)からなる転送トランジスタを形成する工
    程と、 前記転送トランジスタの形成された半導体基板の全面に
    第1絶縁層(14)を形成する工程と、 前記第1絶縁層(14)を選択的にエッチングして前記
    転送トランジスタのソースまたはドレーン領域のいずれ
    かを露出する工程と、 前記結果物の全面に第1導電層(16)を形成する工程
    と、 前記第1導電層(16)上に絶縁層(26)を形成する
    工程と、 前記絶縁層(26)の外縁部分を選択的にエッチングす
    る工程と、 前記絶縁層(26)をマスクとして前記第1導電層をエ
    ッチングする工程と、 前記結果物の全面に第2導電層(19)を形成する工程
    と、 前記第2導電層(19)の全面にフォトレジストを塗布
    した後、写真エッチング工程で前記絶縁層パターン(2
    6)より小さい大きさのフォトレジストパターン(PR
    8)を形成する工程と、 前記フォトレジストパターン(PR8)をマスクとして
    前記第2導電層(19)を異方性エッチングして前記絶
    縁層(16)を部分的に露出すると共に、前記絶縁層
    (26)の側面に第2導電層からなる側壁スペーサ(1
    9A)を形成する工程と、 前記フォトレジストパターン(PR8)を除去する工
    程、及び前記絶縁層(26)を除去する工程と、を含む
    ことを特徴とする半導体メモリ装置の製造方法。
  24. 【請求項24】 前記第2導電層(19)は、前記側壁
    スペーサの一部分を介して第1導電層(16)と部分的
    に連結されることを特徴とする請求項23記載の半導体
    メモリ装置の製造方法。
  25. 【請求項25】 前記絶縁層(26)を除去する工程
    は、湿式エッチングにより行うことを特徴とする請求項
    23記載の半導体メモリ装置の製造方法。
  26. 【請求項26】 前記絶縁層(26)を除去する工程の
    後、結果物の全面にキャパシタ誘電体膜(21)を形成
    する工程と、キャパシタ誘電体膜(21)の全面に導電
    物質を蒸着してキャパシタプレート電極(22)を形成
    する工程と、をさらに含むことを特徴とする請求項23
    記載の半導体メモリ装置の製造方法。
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