JPH1098163A

JPH1098163A - 半導体記憶装置のキャパシタ構造及びその形成方法

Info

Publication number: JPH1098163A
Application number: JP8252095A
Authority: JP
Inventors: Masahiro Yoshida; 匡宏吉田; Hideyuki Ando; 秀幸安藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-04-14
Also published as: DE69731802D1; CN1149677C; CN1185657A; EP0831531B1; DE69731802T2; EP0831531A1; TW360973B; US6236078B1; US6333226B1

Abstract

(57)【要約】【課題】半導体記憶装置におけるデータ保持に供する
キャパシタを、容量が大きく、ビット線コンタクト孔の
アスペクト比が小さい構造にする。【解決手段】Ｓｉ半導体基板１０には、ドレイン領域
１２およびソース領域１４を有した転送トランジスタ２
０が形成されており、そのドレイン領域１２に層間絶縁
膜２６のドレインコンタクト孔３０を介してストレージ
ノード３２の下端が接続する。ストレージノード３２
は、層間絶縁膜２６の上面に延在する膜上延在部３６
と、その膜上延在部３６から突出するフィン電極部３８
とを具えている。フィン電極部３８は、キャパシタ領域
３４内にこのキャパシタ領域３４よりも小さい領域に延
在し、層間絶縁膜２６に形成されるビット線コンタクト
孔４０の側の膜上延在部３６と離間した構造となってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
におけるデータの記憶に供するキャパシタの構造と、そ
の形成方法とに関する。

【０００２】

【従来の技術】従来、半導体記憶装置（例えば、ＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ））の、信号
電荷を蓄積するためのキャパシタとしてスタック型（積
み上げ型）キャパシタが多用されている。スタック型キ
ャパシタは、電極として積層した導電層の間に誘電体膜
を形成した構造のキャパシタである。さらに、キャパシ
タ面積を拡大するために、電極形状をフィン（ひれ）型
にしたものもある（文献「特開平１−１４７８５
７」）。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のスタック型キャパシタ構造にあっては、デバイ
スの微細化に伴うメモリセル面積の制限により、ソフト
エラー耐性に必要なキャパシタのＣ_S 容量（キャパシタ
の電気容量）を充分に得ることができなかった。つま
り、デバイスが微細化するにつれて、キャパシタ面積が
減少する結果Ｃ_S 容量が減少するので、ソフトエラー耐
性が劣化してしまうといった問題があった。また、デー
タ記憶保持に要する電荷量を蓄積することも、Ｃ_S 容量
が小さいため困難であった。

【０００４】また、フィン型構造にした場合には、メモ
リセルの厚みがフィンの分だけ増大するから、ビット線
コンタクトホールのアスペクト比が増大してしまうとい
った問題があった。

【０００５】従って、従来より、ソフトエラー耐性に必
要なＣ_S 容量を有し、メモリセルの厚みが増大しにくい
構造の半導体記憶装置のキャパシタ構造及びその形成方
法の出現が望まれていた。

【０００６】

【課題を解決するための手段及び作用】この出願に係る
第１発明の半導体記憶装置のキャパシタ構造によれば、
第１導電層に絶縁膜の第１開口を介してキャパシタを構
成するストレージノードが接続された半導体記憶装置で
あって、このストレージノードが前記絶縁膜の上側のキ
ャパシタ領域に延在する膜上延在部と、この膜上延在部
から突出するフィン電極部とを有している構造の半導体
記憶装置のスタック型キャパシタ構造において、前記フ
ィン電極部は、前記キャパシタ領域内であって、当該キ
ャパシタ領域よりも小さな領域を占有するように設けら
れていることを特徴とする。

【０００７】このように、このキャパシタ構造は、キャ
パシタ領域内に当該キャパシタ領域よりも小さな領域を
占有するフィン電極部を有したストレージノードを具え
ている。従って、従来のスタック型キャパシタに比べ
て、このフィン電極部の表面積の分だけキャパシタ面積
が増加するからＣ_S 容量が増加する。また、上述した領
域にフィン電極部を設けた構造であるから、従来のフィ
ン型キャパシタに比べてメモリセルの厚みを小さくする
ことができる。

【０００８】この発明の半導体記憶装置のキャパシタ構
造の好適な構成例によれば、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される前記半導体記憶
装置であって、前記フィン電極部は、前記第２開口の側
の前記膜上延在部と離間して設けられていることを特徴
とする。

【０００９】このように、第２開口の側のフィン電極部
を膜上延在部と離間させた状態にしている。このため、
フィンを設けても、第２開口が形成される側のメモリセ
ルの厚みが増大するのを防ぐことができる。従って、第
２開口のアスペクト比を従来のスタック型キャパシタと
同等に保つことができ、ビット線が形成しやすい。

【００１０】この発明の半導体記憶装置のキャパシタ構
造において、好ましくは、この前記フィン電極部は、前
記第２開口とは反対側の前記膜上延在部から突出し、前
記第２開口の側へ前記膜上延在部と離間して延在する庇
形状であるのが良い。

【００１１】また、この発明の半導体記憶装置のキャパ
シタ構造において、好ましくは、第２導電層に前記絶縁
膜の第２開口を介してビット線が接続される前記半導体
記憶装置であって、前記フィン電極部は、前記第２開口
とは反対側の前記膜上延在部から突出し、前記第２開口
の側の前記膜上延在部と接続した覆形状であるのが良
い。

【００１２】また、上述した半導体記憶装置のキャパシ
タ構造の好適例によれば、前記膜上延在部の下面と前記
絶縁膜の上面とを離間しておくのが良い。

【００１３】このように、膜上延在部の下面と絶縁膜の
上面との間に間隙を有した構造であるから、この膜上延
在部はフィン電極として機能する。従って、上述した各
キャパシタ構造のＣ_S 容量を、この膜上延在部の下面の
表面積の分だけ大きくすることができる。

【００１４】また、上述した半導体記憶装置のキャパシ
タ構造の好適例によれば、前記膜上延在部および前記フ
ィン電極部の表面が凹凸を有するのが良い。

【００１５】このように、膜上延在部とフィン電極部の
表面を凹凸を有した面（粗面とも称する。）にすること
により、これら膜上延在部とフィン電極部の表面積が増
大し、従って、Ｃ_S 容量を増大させることができる。

【００１６】また、この出願に係る第２発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１導電
層に絶縁膜の第１開口を介してキャパシタを構成するス
トレージノードが接続され、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される半導体記憶装置
のキャパシタ構造を形成するに当たり、（ａ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜およびストッパ膜を順次に積層する工程と、（ａ
２）前記絶縁膜および前記ストッパ膜の前記第１導電層
の上方の領域に前記第１開口を形成する工程と、（ａ
３）前記ストッパ膜の上面と前記第１開口から露出する
前記第１導電層とに亘り第１ストレージノード材料膜を
形成する工程と、（ａ４）前記第１ストレージノード材
料膜の上面に第１犠牲膜を形成する工程と、（ａ５）前
記第１犠牲膜および前記第１ストレージノード材料膜を
パターニングする工程と、（ａ６）前記パターニングさ
れた前記第１犠牲膜および前記第１ストレージノード材
料膜を第２ストレージノード材料膜で覆う工程と、（ａ
７）前記第１犠牲膜が露出するように前記第２ストレー
ジノード材料膜のパターニングを行う工程と、（ａ８）
前記第１犠牲膜を除去する工程と、（ａ９）前記第１お
よび第２ストレージノード材料膜の表面に誘電体膜を形
成する工程と、（ａ１０）前記誘電体膜の上にセルプレ
ート材料膜を形成する工程とを含むことを特徴とする。

【００１７】このように、上述した各工程に従い、キャ
パシタ領域内に当該キャパシタ領域よりも小さな領域を
占有するフィン電極部を具えたストレージノードを、前
述の第１および第２ストレージノード材料膜で以て、形
成することができる。

【００１８】また、前記（ａ７）工程を、前記第２開口
を形成する側の前記第１犠牲膜が露出するように前記第
２ストレージノード材料膜の一部を除去する工程とする
ことにより、前述の第１および第２ストレージノード材
料膜で以て、第２開口の側の膜上延在部と離間したフィ
ン電極部を具えたストレージノードを形成することがで
きる。

【００１９】また、この出願に係る第３発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１導電
層に絶縁膜の第１開口を介してキャパシタを構成するス
トレージノードが接続され、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される半導体記憶装置
のキャパシタ構造を形成するに当たり、（ｂ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜、ストッパ膜および第２犠牲膜を順次に積層する工
程と、（ｂ２）前記絶縁膜、前記ストッパ膜および前記
第２犠牲膜の前記第１導電層の上方の領域に前記第１開
口を形成する工程と、（ｂ３）前記第２犠牲膜の上面と
前記第１開口から露出する前記第１導電層とに亘り第１
ストレージノード材料膜を形成する工程と、（ｂ４）前
記第１ストレージノード材料膜の上面に第１犠牲膜を形
成する工程と、（ｂ５）前記第１犠牲膜および前記第１
ストレージノード材料膜をパターニングする工程と、
（ｂ６）前記パターニングされた前記第１犠牲膜および
前記第１ストレージノード材料膜を第２ストレージノー
ド材料膜で覆う工程と、（ｂ７）前記第１犠牲膜が露出
するように前記第２ストレージノード材料膜のパターニ
ングを行う工程と、（ｂ８）前記第１犠牲膜を除去する
工程と、（ｂ９）前記第２犠牲膜を除去する工程と、
（ｂ１０）前記第１および第２ストレージノード材料膜
の表面に誘電体膜を形成する工程と、（ｂ１１）前記誘
電体膜の上にセルプレート材料膜を形成する工程とを含
むことを特徴とする。

【００２０】このように、上述した各工程に従い、キャ
パシタ領域内に当該キャパシタ領域よりも小さな領域を
占有するフィン電極部を具えていて膜上延在部の下面と
絶縁膜の上面とが離間した構造のストレージノードを、
前述の第１および第２ストレージノード材料膜で以て、
形成することができる。

【００２１】また、前記（ｂ７）工程を、前記第２開口
を形成する側の前記第１犠牲膜が露出するように前記第
２ストレージノード材料膜を除去する工程とすることに
より、第２開口の側の膜上延在部と離間したフィン電極
部を具えていて膜上延在部の下面と絶縁膜の上面とが離
間した構造のストレージノードを、前述の第１および第
２ストレージノード材料膜で以て、形成することができ
る。

【００２２】また、この出願に係る第４発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１導電
層に絶縁膜の第１開口を介してキャパシタを構成するス
トレージノードが接続され、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される半導体記憶装置
のキャパシタ構造を形成するに当たり、（ｃ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜およびストッパ膜を順次に積層する工程と、（ｃ
２）前記絶縁膜および前記ストッパ膜の前記第１導電層
の上方の領域に前記第１開口を形成する工程と、（ｃ
３）前記ストッパ膜の上面と前記第１開口から露出する
前記第１導電層とに亘り第１ストレージノード材料膜を
形成する工程と、（ｃ４）前記ストッパ膜の上面に形成
された前記第１ストレージノード材料膜の上面に粗面膜
を形成する工程と、（ｃ５）前記粗面膜および前記第１
ストレージノード材料膜の上面に第１犠牲膜を形成する
工程と、（ｃ６）前記粗面膜、前記第１犠牲膜および前
記第１ストレージノード材料膜をパターニングする工程
と、（ｃ７）前記パターニングされた前記粗面膜、前記
第１犠牲膜および前記第１ストレージノード材料膜を第
２ストレージノード材料膜で覆う工程と、（ｃ８）前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜のパターニングを行う工程と、（ｃ９）前記第１
犠牲膜を除去する工程と、（ｃ１０）前記粗面膜、前記
第１および第２ストレージノード材料膜の表面に誘電体
膜を形成する工程と、（ｃ１１）前記誘電体膜の上にセ
ルプレート材料膜を形成する工程とを含むことを特徴と
する。

【００２３】このように、上述した各工程に従い、キャ
パシタ領域内に当該キャパシタ領域よりも小さな領域を
占有するフィン電極部を具えていて膜上延在部およびフ
ィン電極部の表面が粗面であるストレージノードを、前
述の第１および第２ストレージノード材料膜で以て、形
成することができる。

【００２４】また、前記（ｃ８）工程を、前記第２開口
の側の前記第２ストレージノード材料膜を除去する工程
とすることにより、第２開口の側の膜上延在部と離間し
たフィン電極部を具えていて膜上延在部およびフィン電
極部の表面が粗面であるストレージノードを、前述の第
１および第２ストレージノード材料膜で以て、形成する
ことができる。

【００２５】また、この出願に係る第５発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１導電
層に絶縁膜の第１開口を介してキャパシタを構成するス
トレージノードが接続され、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される半導体記憶装置
のキャパシタ構造を形成するに当たり、（ｄ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜、粗面膜およびストッパ膜を順次に積層する工程
と、（ｄ２）前記絶縁膜、前記粗面膜および前記ストッ
パ膜の前記第１導電層の上方の領域に前記第１開口を形
成する工程と、（ｄ３）前記ストッパ膜の上面と前記第
１開口から露出する前記第１導電層とに亘り第１ストレ
ージノード材料膜を形成する工程と、（ｄ４）前記スト
ッパ膜および前記第１ストレージノード材料膜の上面に
第１犠牲膜を形成する工程と、（ｄ５）前記第１犠牲膜
および前記第１ストレージノード材料膜をパターニング
する工程と、（ｄ６）前記パターニングされた前記第１
犠牲膜および前記第１ストレージノード材料膜を第２ス
トレージノード材料膜で覆う工程と、（ｄ７）前記第１
犠牲膜が露出するように前記第２ストレージノード材料
膜のパターニングを行う工程と、（ｄ８）前記第１犠牲
膜を除去する工程と、（ｄ９）前記第１および第２スト
レージノード材料膜の表面に誘電体膜を形成する工程
と、（ｄ１０）前記誘電体膜の上にセルプレート材料膜
を形成する工程とを含むことを特徴とする。

【００２６】このように、上述した各工程に従い、キャ
パシタ領域内に当該キャパシタ領域よりも小さな領域を
占有するフィン電極部を具えていて膜上延在部およびフ
ィン電極部の表面が粗面であるストレージノードを、前
述の第１および第２ストレージノード材料膜で以て、形
成することができる。

【００２７】また、好ましくは、前記粗面膜をＳＯＧ膜
で形成するとき、前記（ｄ１）工程は、（ｍ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜および前記ＳＯＧ膜を順次に積層する工程と、（ｍ
２）前記ＳＯＧ膜の上面をエッチングして粗面にする工
程と、（ｍ３）前記エッチングしたＳＯＧ膜の上にスト
ッパ膜を形成する工程とを含む工程とするのが良い。

【００２８】ここで、ＳＯＧ（spin-on-glass ）膜と
は、ケイ素化合物を有機溶剤に溶解した溶液、およびこ
れを塗布・焼成することによって形成されるＳｉＯ₂
（二酸化ケイ素）を主成分とする膜の総称である。この
ＳＯＧ膜の表面は均一にエッチングされないという特性
を有しているから、（ｍ２）工程を行って粗面膜を形成
することができる。

【００２９】また、前記（ｄ７）工程を、前記第２開口
を形成する側の前記第１犠牲膜が露出するように前記第
２ストレージノード材料膜を除去する工程とすることに
より、第２開口の側の膜上延在部と離間したフィン電極
部を具えていて膜上延在部およびフィン電極部の表面が
粗面であるストレージノードを、前述の第１および第２
ストレージノード材料膜で以て、形成することができ
る。

【００３０】また、この出願に係る第６発明の半導体記
憶装置のキャパシタ構造の形成方法において、第１導電
層に絶縁膜の第１開口を介してキャパシタを構成するス
トレージノードが接続され、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される半導体記憶装置
のキャパシタ構造を形成するに当たり、（ｅ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜、ストッパ膜および第２犠牲膜を順次に積層する工
程と、（ｅ２）前記絶縁膜、前記ストッパ膜および前記
第２犠牲膜の前記第１導電層の上方の領域に前記第１開
口を形成する工程と、（ｅ３）前記第２犠牲膜の上面と
前記第１開口から露出する前記第１導電層とに亘り第１
ストレージノード材料膜を形成する工程と、（ｅ４）前
記第２犠牲膜の上面に形成された前記第１ストレージノ
ード材料膜の上面に粗面膜を形成する工程と、（ｅ５）
前記粗面膜および前記第１ストレージノード材料膜の上
面に第１犠牲膜を形成する工程と、（ｅ６）前記粗面
膜、前記第１犠牲膜および前記第１ストレージノード材
料膜をパターニングする工程と、（ｅ７）前記パターニ
ングされた前記粗面膜、前記第１犠牲膜および前記第１
ストレージノード材料膜を第２ストレージノード材料膜
で覆う工程と、（ｅ８）前記第１犠牲膜が露出するよう
に前記第２ストレージノード材料膜のパターニングを行
う工程と、（ｅ９）前記第１犠牲膜を除去する工程と、
（ｅ１０）前記第２犠牲膜を除去する工程と、（ｅ１
１）前記粗面膜、前記第１および第２ストレージノード
材料膜の表面に誘電体膜を形成する工程と、（ｅ１２）
前記誘電体膜の上にセルプレート材料膜を形成する工程
とを含むことを特徴とする。

【００３１】このように、上述した各工程に従い、前述
の第１および第２ストレージノード材料膜で以てストレ
ージノードを形成することができる。この場合のストレ
ージノードは、キャパシタ領域内に当該キャパシタ領域
よりも小さな領域を占有するフィン電極部を具えていて
膜上延在部の下面と絶縁膜の上面とが離間しており、膜
上延在部およびフィン電極部の表面が粗面である。

【００３２】また、前記（ｅ８）工程を、前記第２開口
を形成する側の前記第１犠牲膜が露出するように前記第
２ストレージノード材料膜を除去する工程とすることに
より、前述の第１および第２ストレージノード材料膜で
以て、ストレージノード、すなわち、第２開口の側の膜
上延在部と離間したフィン電極部を具え、膜上延在部の
下面と絶縁膜の上面とが離間していて、しかも、膜上延
在部およびフィン電極部の表面が粗面であるストレージ
ノードを形成することができる。

【００３３】また、この出願に係る第７発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１導電
層に絶縁膜の第１開口を介してキャパシタを構成するス
トレージノードが接続され、第２導電層に前記絶縁膜の
第２開口を介してビット線が接続される半導体記憶装置
のキャパシタ構造を形成するに当たり、（ｆ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜、粗面膜、ストッパ膜および第２犠牲膜を順次に積
層する工程と、（ｆ２）前記絶縁膜、前記粗面膜、前記
ストッパ膜および前記第２犠牲膜の前記第１導電層の上
方の領域に前記第１開口を形成する工程と、（ｆ３）前
記第２犠牲膜の上面と前記第１開口から露出する前記第
１導電層とに亘り第１ストレージノード材料膜を形成す
る工程と、（ｆ４）前記第１ストレージノード材料膜の
上面に第１犠牲膜を形成する工程と、（ｆ５）前記第１
犠牲膜および前記第１ストレージノード材料膜をパター
ニングする工程と、（ｆ６）前記パターニングされた前
記第１犠牲膜および前記第１ストレージノード材料膜を
第２ストレージノード材料膜で覆う工程と、（ｆ７）前
記第１犠牲膜が露出するように前記第２ストレージノー
ド材料膜のパターニングを行う工程と、（ｆ８）前記第
１犠牲膜を除去する工程と、（ｆ９）前記第２犠牲膜を
除去する工程と、（ｆ１０）前記粗面膜、前記第１およ
び第２ストレージノード材料膜の表面に誘電体膜を形成
する工程と、（ｆ１１）前記誘電体膜の上にセルプレー
ト材料膜を形成する工程とを含むことを特徴とする。

【００３４】このように、上述した各工程に従い、前述
の第１および第２ストレージノード材料膜で以てストレ
ージノード、すなわち、キャパシタ領域内に当該キャパ
シタ領域よりも小さな領域を占有するフィン電極部を具
え、膜上延在部の下面と絶縁膜の上面とが離間してい
て、しかも、膜上延在部およびフィン電極部の表面が粗
面であるストレージノードを形成することができる。

【００３５】また、好ましくは、前記粗面膜をＳＯＧ膜
で形成するとき、前記（ｆ１）工程は、（ｎ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜および前記ＳＯＧ膜を順次に積層する工程と、（ｎ
２）前記ＳＯＧ膜の上面をエッチングして粗面にする工
程と、（ｎ３）前記エッチングしたＳＯＧ膜の上にスト
ッパ膜および第２犠牲膜を順次に積層する工程とを含む
工程とするのが良い。

【００３６】このように、ＳＯＧ膜の表面をエッチング
することにより粗面膜を形成することができる。

【００３７】また、前記（ｆ７）工程を、前記第２開口
を形成する側の前記第１犠牲膜が露出するように前記第
２ストレージノード材料膜を除去する工程とすることに
より、前述の第１および第２ストレージノード材料膜で
以て、第２開口の側の膜上延在部と離間したフィン電極
部を具え、膜上延在部の下面と絶縁膜の上面とが離間し
てなり、しかも、膜上延在部およびフィン電極部の表面
が粗面であるストレージノードを形成することができ
る。

【００３８】

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明の構
成、大きさ及び配置関係が理解できる程度に概略的に示
す図であり、また、以下に記載する数値条件等は単なる
一例であるに過ぎないから、従って、この発明は、この
実施の形態に何ら限定されない。

【００３９】［第１の実施の形態］図１は、第１の実施
の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、転送トランジスタおよびキャパシ
タ領域を含む位置で切って取って示す切り口の断面の図
である。尚、以下の図において、キャパシタを構成する
ストレージノード３２、キャパシタ窒化膜４２およびセ
ルプレート４４にハッチングを付して示し、他はハッチ
ングを省略してある。

【００４０】図２は、各実施の形態のＤＲＡＭセルの構
成を示す平面図である。図２には、主として、ＤＲＡＭ
セルを構成する第１ワード線１８、転送トランジスタ２
０、キャパシタ領域３４、ドレインコンタクト孔３０、
ビット線コンタクト孔４０およびビット線４６を示して
ある。また、別のメモリセルの制御に用いるビット線４
６と第２ワード線２４も共に示してある。上述した図１
は、図２のＩ−Ｉ線の位置で切って取って示す切り口の
断面の図に相当している。但し、図の複雑化を回避する
ために、図１にはビット線４６を省略して示してあり、
また、図１および図２にはキャパシタの上部電極として
のセルプレートおよびビット線間を絶縁するために設け
られる絶縁層を、省略して示してある。

【００４１】図１に示す第１構成例は、第１導電層に絶
縁膜の第１開口を介してキャパシタを構成するストレー
ジノードが接続された半導体記憶装置である。この実施
の形態では、第１導電層は、Ｓｉ半導体基板１０に不純
物を注入して形成したドレイン領域（ドレイン電極）１
２である。同様に、Ｓｉ半導体基板１０には、不純物注
入により第２導電層としてのソース領域（ソース電極）
１４が形成されている。それぞれの導電型は、例えば、
Ｓｉ半導体基板１０をｐ層とし、ドレイン領域１２およ
びソース領域１４をｎ⁺ 層として形成している。

【００４２】また、これらドレイン領域１２およびソー
ス領域１４間のＳｉ半導体基板１０上の領域に、絶縁膜
を介して第１ワード線（ゲート電極）１８が設けられて
いる。この第１ワード線１８に与えられる信号によっ
て、ドレイン領域１２およびソース領域１４間の導通の
制御が行われる。このように、Ｓｉ半導体基板１０に
は、ドレイン領域１２、ソース領域１４および第１ワー
ド線１８を有する転送トランジスタ２０が形成されてい
る。尚、図１には、フィールド酸化膜２２の上部に、他
のメモリセルを制御するための第２ワード線２４も示し
ている。個々の転送トランジスタ２０は、フィールド酸
化膜２２により電気的に分離されている。そして、メモ
リセル領域が、１つのメモリセル領域には１つの転送ト
ランジスタが含まれるようにして、フィールド酸化膜２
２により画成されている。

【００４３】転送トランジスタ２０の上には、層間絶縁
膜２６が積層されている。転送トランジスタ２０は、こ
の層間絶縁膜２６に覆われている。また、層間絶縁膜２
６の上面には、形成時に必要であるストッパ窒化膜２８
が積層されている。この層間絶縁膜２６およびストッパ
窒化膜２８に第１開口としてのドレインコンタクト孔３
０が形成されている。このドレインコンタクト孔３０に
は、キャパシタの下部電極となるストレージノード３２
が埋め込まれている。従って、ストレージノード３２の
下部が上述したドレイン領域１２に接続された構成とな
っている。

【００４４】このストレージノード３２は、層間絶縁膜
２６（およびストッパ窒化膜２８）の上側のキャパシタ
領域３４に延在する膜上延在部３６と、この膜上延在部
３６から突出するフィン電極部３８とを有している構造
である。上述したように、ストレージノード３２は、ド
レインコンタクト孔３０に接続した状態で形成されてい
る。この実施の形態では、ドレインコンタクト孔３０か
ら露出するドレイン領域１２と、ドレインコンタクト孔
３０の内壁面すなわち層間絶縁膜２６の表面とに連続し
た形状となるように、ストレージノード３２は形成され
ている。従って、ストレージノード３２のドレインコン
タクト孔３０に埋め込まれている部分（以下、カップ部
分と称する。）は、断面がＵ字形状であるカップの底が
ドレイン領域１２に接続した格好となっている。

【００４５】さらに、ストレージノード３２は、ドレイ
ンコンタクト孔３０の内壁面から連続して層間絶縁膜２
６の上部領域にまで延在するように形成されている。こ
の層間絶縁膜２６の上部領域（キャパシタ領域３４）に
延在するストレージノード３２の部分が膜上延在部３６
である。このように、ストレージノード３２は、ドレイ
ンコンタクト孔３０に埋め込まれたカップ部分の縁に接
続された膜上延在部３６を有している。

【００４６】フィン電極部３８は、この膜上延在部３６
の上面から突出しているストレージノード３２の部分で
ある。この実施の形態のフィン電極部３８は、キャパシ
タ領域３４内に、このキャパシタ領域３４よりも小さな
領域（図１の記号ｐで示される範囲の領域）を占有する
ように、設けられている。

【００４７】また、この第１の実施の形態のＤＲＡＭセ
ルは、ソース領域１４に層間絶縁膜２６の第２開口とし
てのビット線コンタクト孔４０を介してビット線が接続
される半導体記憶装置である。このとき、この実施の形
態のフィン電極部３８は、ビット線コンタクト孔４０の
側の膜上延在部３６と離間して設けられている構造とな
っている。従って、ビット線コンタクト孔４０に対向す
る側のストレージノード３２の膜上延在部３６には、フ
ィン電極部３８が接続されていない。このように、ビッ
ト線コンタクト孔４０に隣接する膜上延在部３６の上面
には、フィン電極部３８が接続していない。その離間部
分からは、ストレージノード３２のカップ部分の内壁面
が露出する構造となっている。

【００４８】具体的に、この実施の形態のフィン電極部
３８は、ビット線コンタクト孔４０とは反対側の膜上延
在部３６から突出し、ビット線コンタクト孔４０の側へ
膜上延在部３６と離間して延在する庇形状である。

【００４９】図３は、第１の実施の形態のキャパシタ構
造の説明に供する、ストレージノード３２の形状を示す
斜視図である。この図３のＩ−Ｉ線の位置で切って取っ
て示す切り口の断面は、図１に示したストレージノード
３２を取り出して示した断面に相当する。

【００５０】この実施の形態のストレージノード３２
は、カップ形状のカップ部分（図３の記号ａで示される
部分）と、そのカップ部分の縁に接続された膜上延在部
３６と、膜上延在部３６から突出するフィン電極部３８
とを具えた構成である。フィン電極部３８は、膜上延在
部３６に下端が接続され、その接続部から上方（図３の
Ｙ方向）に延在し、ある程度の高さまで延在した後に直
角方向すなわち基板の上面に実質的に平行な方向（図３
のＸ方向）にＬ字形状となるように折れ曲がり、そこか
らさらに水平方向（図３のＸ方向）に膜上延在部３６と
離間した状態で延在する庇形状となっている。水平方向
Ｘに延在する庇部分（図３の記号ｂで示される部分）の
下側には、底がドレイン領域１２と接続されるカップ部
分ａの内壁面で構成された凹部４８が位置している。そ
して、この庇部分ｂの延在方向にビット線コンタクト孔
４０が設けられている。また、その庇部分ｂの先端が、
膜上延在部３６と接続されない構造となっている。

【００５１】図４は、第１の実施の形態のキャパシタ構
造の説明に供する、主として、この実施の形態のキャパ
シタ領域３４と、転送トランジスタ２０との配置関係
と、ストレージノード３２の平面構成とを示す図であ
る。

【００５２】先ず、ストレージノード３２を構成する膜
上延在部３６の外縁がキャパシタ領域３４を定めてい
る。そして、膜上延在部３６の接続部５０（図４の斜線
を付した部分）にフィン電極部３８が接続されている。
その接続部５０は、ドレインコンタクト孔３０に関し
て、ビット線コンタクト孔４０とは反対側の膜上延在部
３６の上面に位置している。その接続部５０に、断面が
Ｌ字形状であるフィン電極部３８の一端が接続されてい
る。そのフィン電極部３８の他端は、コンタクト孔３０
と膜上延在部３６の上方をビット線コンタクト孔４０の
側へ水平に延在する。そして、そのフィン電極部３８の
占有領域（図４の記号ｐで示す領域）は、キャパシタ領
域３４内のこのキャパシタ領域３４よりも小さい領域と
なっている。

【００５３】この実施の形態のフィン電極部３８は、ド
レインコンタクト孔３０の上側を覆う庇形状となってい
る。図１の断面図とこの図４の平面図において理解出来
るように、転送トランジスタ２０のドレイン領域１２
は、ドレインコンタクト孔３０を含む領域に位置してい
る。また、転送トランジスタ２０のソース領域１４は、
ビット線コンタクト孔４０を含む領域に位置している。
これらドレイン領域１２およびソース領域１４間の基板
１０上には、上述したように、第１ワード線１８が設け
られている。この図４では、その第１ワード線１８の一
部が、キャパシタ領域３４に含まれるように示してあ
る。

【００５４】以上説明した形状のストレージノード３２
の層間絶縁膜２６から露出している表面には、キャパシ
タ誘電膜としてのキャパシタ窒化膜４２が形成されてい
る。第１の実施の形態の構成では、カップ部分ａ（また
は凹部４８）の内壁面と、膜上延在部３６の上面および
側面と、フィン電極部３８の表面にキャパシタ窒化膜４
２が形成されている。そして、このキャパシタ窒化膜４
２の上に導電性材料を積層して、キャパシタの上部電極
としてのセルプレート４４とする（図１及び図３参
照）。

【００５５】このように、ストレージノード３２、キャ
パシタ窒化膜４２およびセルプレート４４を以てキャパ
シタは構成される。続いて、このセルプレート４４の上
側には、ビット線との間の電気的な分離を図るための絶
縁層が設けられ、その絶縁層の上面にビット線が形成さ
れる。絶縁層には、その絶縁層の上面から基板１０の上
面に達するビット線コンタクト孔４０が形成され、その
ビット線コンタクト孔４０に、ソース領域１４に接続す
るようにしてビット線が埋め込まれる。

【００５６】図４７は、実施の形態のＤＲＡＭセルと対
比するために、従来のＤＲＡＭセルの構成を示す断面
（図２のＩ−Ｉ線に相当する位置で切って取って示す切
り口の断面）の図である。図４７の（Ａ）には、フィン
を具えないスタック型キャパシタを有したＤＲＡＭセル
の構成を示す。図４７（Ａ）に示す構成は、図１に示す
第１の実施の形態のＤＲＡＭセルのフィン電極部３８が
無い構成に相当している。また、図４７の（Ｂ）には、
１枚のフィンを具えるスタック型キャパシタを有したＤ
ＲＡＭセルの構成を示す。図４７（Ｂ）に示す構成は、
図４７（Ａ）に示す従来のスタック型キャパシタの膜上
延在部３６の下面とストッパ窒化膜２８の表面との間
が、距離Δｈだけ離間した構成に相当している。すなわ
ち、図４７（Ａ）の膜上延在部３６に相当する部分がフ
ィン（図４７（Ｂ）の記号ｆで示す部分）となっている
構成である。

【００５７】このように、図４７の（Ａ）に示す従来の
スタック型キャパシタ構造よりも、第１の実施の形態の
キャパシタ構造の方が、フィン電極部３８の表面積の分
だけキャパシタ面積が大きい。従って、このキャパシタ
面積の大きい分だけ、キャパシタの電気容量（Ｃ_S 容量
と称する。）が大きい構造となっている。

【００５８】また、第１の実施の形態のキャパシタ構造
は、上述したように、キャパシタ領域３４内にこのキャ
パシタ領域３４よりも小さい領域を占有するようにして
フィン電極部３８が形成された構造となっている。一
方、図４７の（Ｂ）に示す従来の１枚フィン型のスタッ
ク型キャパシタの場合には、フィンｆの延在する領域が
キャパシタ領域３４と等しい構成である。このように、
この第１の実施の形態のキャパシタ構造は、図４７
（Ｂ）に示す従来の１枚フィン型のスタック型キャパシ
タに比べて、フィンが占有する領域が小さい。このた
め、フィンが延在していない領域をキャパシタ領域３４
内に有した構造となっている。

【００５９】そのフィンが延在していないキャパシタ領
域３４では、フィンの分だけメモリセルの厚み（ここで
は、基板１０の表面からセルプレート４４の上面までの
高さ。または、ビット線を設けるため、このセルプレー
ト４４の上に積層される絶縁層の上面までの高さ。）を
小さくすることができる。このように、従来はフィンを
設けることによりメモリセルの厚みが増大してしまって
いた領域を、この第１の実施の形態では、従来に比べて
小さい領域に抑えた構成としている。従って、フィンが
延在する領域を調整することによって、ビット線コンタ
クト孔側のメモリセルの厚みを低減させることができ
る。よって、ビット線コンタクト孔４０の深さを浅く構
成することが可能になり、このコンタクト孔４０のアス
ペクト比（孔深／孔径）を従来より小さくすることがで
きる。

【００６０】ビット線コンタクト孔４０のアスペクト比
を低減させるには、図１および図３に示したキャパシタ
構造のように、ビット線コンタクト孔４０側の、フィン
電極部３８と膜上延在部３６との間を離間させた構造と
するのが良い。このように構成すれば、ビット線コンタ
クト孔４０側のメモリセル（ＤＲＡＭセル）の厚みを従
来より小さくすることができる。

【００６１】例えば、従来のビット線コンタクト孔４０
側の基板表面からセルプレート４４までの高さ（図４７
（Ｂ）の記号ｈ０で示す高さ）に比べて、第１の実施の
形態におけるこれに相当する高さ（図１の記号ｈで示す
高さ）の方が小くなっている（フィンｆの下面とストッ
パ窒化膜２８の上面との間の距離Δｈの分だけ小さ
い。）。よって、同じ１枚フィン型のキャパシタ構造で
あっても、従来の構成（図４７（Ｂ））に比べて、第１
の実施の形態の構成（図１、図３および図４）の方が、
ビット線コンタクト孔４０のアスペクト比を小さくする
ことができる構成となっていることが分かる。従って、
ビット線４６が形成しやすい構造である。

【００６２】このように、第１の実施の形態のキャパシ
タ構造によれば、従来のスタック型キャパシタ（図４７
（Ｂ））よりもＣ_S 容量が増加し、しかも従来のスタッ
ク型キャパシタ（図４７（Ｂ））の場合と同等のアスペ
クト比が得られる。

【００６３】＜実施の形態の形成方法＞次に、この第１
の実施の形態のキャパシタ構造の形成方法につき、図１
４から図１６を参照して、説明する。これら図１４、図
１５および図１６は、第１の実施の形態のキャパシタ構
造の製造工程を示す断面の図である。

【００６４】先ず、（ａ１）工程：ドレイン領域１２お
よびソース領域１４が形成されたＳｉ半導体基板１０上
に層間絶縁膜２６およびストッパ窒化膜２８を順次に積
層する（図１４の（Ａ））。

【００６５】この実施の形態の層間絶縁膜２６は、材料
としてノンドープのシリコン酸化膜を用い、ＣＶＤ法
（化学気相成長法）により、２０００Å〜５０００Å程
度の膜厚となるように形成している。また、ストッパ窒
化膜２８は、材料として窒化シリコンを用い、ＣＶＤ法
により膜厚が１００Å〜３００Åの膜厚となるように形
成する。このストッパ窒化膜２８はエッチングストッパ
として働き、後に行うエッチング工程の際に、層間絶縁
膜２６までエッチングしてしまうのを防止するために設
けられる。尚、シリコン半導体基板１０には、予め、メ
モリセル領域を画成するためのフィールド酸化膜２２
を、ＬＯＣＯＳ法（ローカル酸化法）により、膜厚が４
０００Å〜６０００Åとなるように形成してある。

【００６６】次に、（ａ２）工程：層間絶縁膜２６およ
びストッパ窒化膜２８のドレイン領域１２の上方の領域
にドレインコンタクト孔３０を形成する（図１４の
（Ｂ））。

【００６７】このコンタクト孔３０は、通常のホトリソ
グラフィおよびエッチングにより形成する。このコンタ
クト孔３０は、ストッパ窒化膜２８の上面から基板１０
の上面にまで達するホールである。この実施の形態で
は、コンタクト孔３０の口径は約０．５μｍである。

【００６８】次に、（ａ３）工程：ストッパ窒化膜２８
の上面とドレインコンタクト孔３０から露出するドレイ
ン領域１２とに亘り第１ストレージノード材料膜を形成
する（図１４の（Ｃ））。

【００６９】この第１ストレージノード材料膜として
は、第１ポリシリコン層５２を用いている。この第１ポ
リシリコン層５２は、材料としてポリシリコンを用い、
ＣＶＤ法により膜厚が１０００Å〜２０００Åとなるよ
うに形成する。また、この第１ポリシリコン層５２の導
電性を良くするため、加速エネルギ３０〜６０ＫｅＶ
で、ドーズ量４．０〜６．０Ｅ１５ｃｍ^-2となるように
Ａｓ⁺ を注入している。そして、Ｎ₂ 雰囲気中で温度８
００〜１０００℃、時間２０〜４０分のアニールを、注
入したＡｓ⁺ を拡散させるために行う。

【００７０】次に、（ａ４）工程：第１ポリシリコン層
５２の上面に第１犠牲膜を形成する（図１４の
（Ｄ））。

【００７１】この第１犠牲膜としては、第１ＰＳＧ膜５
４を用いている。この第１ＰＳＧ膜５４は、材料として
ＰＳＧ（Phospo-silicate-glass ）を用いており、ＣＶ
Ｄ法により、１０００Å〜２０００Åとなるように形成
する。この第１ＰＳＧ膜５４によって、ドレインコンタ
クト孔３０が埋められる。

【００７２】次に、（ａ５）工程：第１ＰＳＧ膜５４お
よび第１ポリシリコン層５２をパターニングする（図１
５の（Ａ））。

【００７３】このパターニングは、通常のフォトリソグ
ラフィおよびエッチング技術を用いて行う。先ず、第１
ＰＳＧ膜５４の上面にレジスト層を形成し、フォトリソ
グラフィを行って、ドレインコンタクト孔３０を含む領
域を開口とするマスクを形成する。続いて、このマスク
を用いて、第１ＰＳＧ膜５４を酸化膜エッチング装置で
エッチングする。そして、このマスクを用いて、第１ポ
リシリコン層５２をポリシリコンエッチング装置でエッ
チングする。

【００７４】次に、（ａ６）工程：パターニングされた
第１ＰＳＧ膜５４および第１ポリシリコン層５２を第２
ストレージノード材料膜で覆う（図１５の（Ｂ））。

【００７５】この第２ストレージノード材料膜として
は、第２ポリシリコン層５６を用いている。この第２ポ
リシリコン層５６は、材料としてポリシリコンを用い、
ＣＶＤ法により膜厚が１０００Å〜２０００Åとなるよ
うに形成する。また、この第２ポリシリコン層５６の導
電性を良くするため、リン濃度が４．０〜６．０Ｅ２０
ｃｍ^-3となるようにリン拡散を行っている。また、ＨＦ
エッチング（フッ酸溶液等を用いたウエットエッチン
グ）により、第２ポリシリコン層５６の表面を覆うリン
ガラスを除去している。

【００７６】次に、（ａ７）工程：第１ＰＳＧ膜５４が
露出するように第２ポリシリコン層５６のパターニング
を行う（図１５の（Ｃ））。

【００７７】このパターニングは、通常のフォトリソグ
ラフィおよびエッチング技術を用いて行う。また、この
（ａ７）工程は、ビット線コンタクト孔４０を形成する
側の第１ＰＳＧ膜５４が露出するように、第２ポリシリ
コン層５６を除去する工程となっている。すなわち、ビ
ット線コンタクト孔４０を形成する側とは反対側の第１
ポリシリコン層５２の一側面に接し、第１ポリシリコン
層５２の上側に延在する第２ポリシリコン層５６の一部
分（図１５（Ｂ）の記号ａで示す範囲の領域）が残存す
るように、第２ポリシリコン層５６を除去する。

【００７８】次に、（ａ８）工程：第１ＰＳＧ膜５４を
除去する（図１６の（Ａ））。

【００７９】この工程では、第１ＰＳＧ膜５４を、先の
工程（ａ７）で露出させた部分からエッチングし、第１
ＰＳＧ膜５４全部を除去する。このエッチングとして、
ＨＦエッチングや等方性ドライエッチングを用いるのが
好適である。以上の工程に従い、第１ポリシリコン層５
２と第２ポリシリコン層５６とからなるストレージノー
ド３２が形成される。

【００８０】次に、（ａ９）工程：第１および第２ポリ
シリコン層５２および５６の表面に誘電体膜を形成する
（図１６の（Ｂ））。

【００８１】この実施の形態では、誘電体膜として、キ
ャパシタ窒化膜４２を用いている。このキャパシタ窒化
膜４２は、材料として窒化シリコンを用い、ＣＶＤ法に
より膜厚が６０Å〜８０Åとなるように形成する。この
工程に従い、第１および第２ポリシリコン層５２および
５４の露出している表面に、キャパシタ窒化膜４２を形
成する。

【００８２】次に、（ａ１０）工程：キャパシタ窒化膜
４２の上にセルプレート材料膜を形成する。

【００８３】この実施の形態では、セルプレート材料膜
としてポリシリコンを用い、ＣＶＤ法により、膜厚が１
０００Å〜２０００Åとなるように積層する。この実施
の形態では、前述したように、ドレインコンタクト孔３
０の口径を０．５μｍとし、第１ストレージノード材料
膜としての第１ポリシリコン層５２の膜厚が０．１μｍ
となるように形成しているので、コンタクト孔内部（図
３の凹部４８）には、セルプレート材料膜が埋め込まれ
る。続いて、通常のフォトリソグラフィおよびエッチン
グ技術を用いてこのセルプレート材料膜に対してパター
ニングを施し、セルプレート４４を形成する（図１６の
（Ｃ））。

【００８４】この後、絶縁層の形成、ビット線コンタク
ト孔４０の形成、メタル配線（ビット線）の形成、最終
保護膜の形成を行い、半導体記憶装置が完成する。

【００８５】以上説明した製造工程に従えば、前述した
第１の実施の形態のキャパシタ構造（図１）を形成する
ことができる。また、この製造工程によれば、上述した
第２ストレージノード材料膜としての第２ポリシリコン
層５６を工程（ａ７）で説明した通りにパターニングし
ているので、続く（ａ８）の工程では、エッチング液が
回り込みやすく、第１犠牲膜としての第１ＰＳＧ膜５４
のエッチングを行いやすい。

【００８６】［第２の実施の形態］図５は、第２の実施
の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、ビット線、転送トランジスタおよ
びキャパシタ領域を含む位置で切って取って示す切り口
の断面の図である。尚、第１の実施の形態の構成と同じ
構成については、説明を省略する場合がある。

【００８７】先ず、この第２の実施の形態のストレージ
ノード３２のフィン電極部３８は、第１の実施の形態と
同様に、膜上延在部３６から突出し、キャパシタ領域３
４内であって、このキャパシタ領域３４よりも小さな領
域（図５の記号ｐで示す範囲の領域）を占有するように
設けてある。

【００８８】また、この第２の実施の形態のＤＲＡＭセ
ルは、ソース領域１４に層間絶縁膜２６の第２開口とし
てのビット線コンタクト孔４０を介してビット線が接続
される半導体記憶装置である。このとき、この実施の形
態のフィン電極部３８は、ビット線コンタクト孔４０と
は反対側の膜上延在部３６から突出し、ビット線コンタ
クト孔４０の側の膜上延在部３６に接続する覆形状とし
てある。従って、第１の実施の形態のフィン電極部３８
と異なり、ビット線コンタクト孔４０に対向する側のス
トレージノード３２の膜上延在部３６にも、フィン電極
部３８が接続されている。

【００８９】図６は、第２の実施の形態のキャパシタ構
造の説明に供する、ストレージノード３２の形状を示す
斜視図である。この図６のＩ−Ｉ線の位置で切って取っ
て示す切り口の断面が、図５に示すストレージノード３
２の断面の図に相当している。

【００９０】この実施の形態のストレージノード３２
は、カップ形状のカップ部分（図６の記号ａで示す部
分）と、そのカップ部分の縁に接続された膜上延在部３
６と、膜上延在部３６から突出するフィン電極部３８と
を具えている。フィン電極部３８は、膜上延在部３６に
一端が接続され、その接続部から上方（図６のＹ方向）
に延在し、ある程度の高さまで延在した後に直角方向す
なわち基板の上面に平行な方向（図６のＸ方向）に折れ
曲がり、そこからさらに水平方向（図６のＸ方向）に膜
上延在部３６と離間した状態で延在し、再び直角方向に
下向きに折れ曲がって、膜上延在部３６に他端が接続す
る。このように、この実施の形態のフィン電極部３８
は、膜上延在部３６と２箇所で接続される屋根形状（覆
形状）となっている。

【００９１】この覆部分（図６の記号ｂで示す部分）に
よって、ドレインコンタクト孔３０が覆われている。つ
まり、コンタクト孔３０と膜上延在部３６の上方を水平
方向Ｘに延在する屋根部分ｂの下側に、底がドレイン領
域１２と接続するカップ部分ａの内壁面で構成された凹
部４８が位置するように構成してある。このように、こ
のフィン電極部３８の断面（Ｉ−Ｉ線の位置の断面）は
逆Ｕ字形状を呈するように構成されている。

【００９２】図７は、第２の実施の形態のキャパシタ構
造の説明に供する、主として、この実施の形態のキャパ
シタ領域３４と、転送トランジスタ２０との配置関係
と、ストレージノード３２の平面構成を示す図である。

【００９３】先ず、第２の実施の形態のストレージノー
ド３２を構成する膜上延在部３６の外縁がキャパシタ領
域３４を定めている。そして、膜上延在部３６の２箇所
の接続部５０ａおよび５０ｂ（図７の斜線を付して示す
各部分）にフィン電極部３８が接続されている。その接
続部５０ａは、ドレインコンタクト孔３０に関して、ビ
ット線コンタクト孔４０とは反対側の膜上延在部３６の
上面に位置している。また、接続部５０ｂは、ドレイン
コンタクト孔３０に関して、ビット線コンタクト孔４０
と同じ側の膜上延在部３６の上面に位置している。これ
ら接続部５０ａおよび５０ｂに、断面が逆Ｕ字形状であ
るフィン電極部３８の各端部が接続される。そして、こ
れら接続部５０ａおよび５０ｂの間に、このフィン電極
部３８の前述した覆部分が膜上延在部３６と離間した状
態で延在している。そのフィン電極部３８の占有領域
（図７の記号ｐで示す領域）は、第１の実施の形態の構
成と同様に、キャパシタ領域３４内のこのキャパシタ領
域３４よりも小さい領域となっている。

【００９４】以上説明した第２の実施の形態のキャパシ
タ構造を、従来のキャパシタ構造と対比する。先ず、図
４７の（Ａ）に示す従来のスタック型キャパシタ構造よ
りも、第２の実施の形態のキャパシタ構造の方が、フィ
ン電極部３８の表面積の分だけキャパシタ面積が大き
い。従って、このキャパシタ面積の大きい分だけ、Ｃ_S
容量が大きな構造となっている。

【００９５】また、上述したように、第２の実施の形態
のキャパシタ構造は、キャパシタ領域３４内にこのキャ
パシタ領域３４よりも小さい領域を占有するようにして
フィン電極部３８を形成している。一方、図４７の
（Ｂ）に示す従来の１枚フィン型のスタック型キャパシ
タの場合には、フィンｆの延在する領域がキャパシタ領
域３４と等しい構成である。このように、この実施の形
態のキャパシタ構造は、図４７（Ｂ）に示す従来の１枚
フィン型のスタック型キャパシタに比べて、フィンが占
有する領域が小さい。このため、フィンが延在していな
い領域をキャパシタ領域３４内に有した構造となってい
る。

【００９６】そのフィンが延在していないキャパシタ領
域３４では、フィンの分だけメモリセルの厚みを小さく
することができる。このように、フィンを設けることに
よりメモリセルの厚みが増大してしまっていた領域を、
従来に比べて小さい領域に抑えることができる。従っ
て、フィンが延在する領域を調整することによって、ビ
ット線コンタクト孔側のメモリセルの厚みを低減させる
ことが可能である。このように、フィンの形状を調整す
ることで、ビット線コンタクト孔４０の深さを小さくす
ることが可能であるから、このコンタクト孔４０のアス
ペクト比（孔深／孔径）を従来より小さくすることがで
きる。

【００９７】ビット線コンタクト孔４０のアスペクト比
を低減させるには、図５および図６に示したキャパシタ
構造のように、フィン電極部３８のビット線コンタクト
孔４０側に延在する部分を、膜上延在部３６が延在する
領域内に含むように構成すればよい。このように構成す
れば、ビット線コンタクト孔４０側のメモリセル（ＤＲ
ＡＭセル）の厚みを従来より小さくすることができる。
従って、従来よりも、ビット線コンタクト孔４０のアス
ペクト比を小さくすることができる。よって、ビット線
４６が形成しやすくなる。

【００９８】このように、この第２の実施の形態のキャ
パシタ構造によれば、従来のスタック型キャパシタ（図
４７（Ｂ））よりもＣ_S 容量が増加し、しかも従来のス
タック型キャパシタ（図４７（Ｂ））の場合と同等のア
スペクト比が得られる。

【００９９】＜実施の形態の形成方法＞次に、この第２
の実施の形態のキャパシタ構造の形成方法につき、図１
７および図１８を参照して、説明する。これら図１７お
よび図１８は、第２の実施の形態のキャパシタ構造の製
造工程を示す断面の図である。尚、この第２の実施の形
態の製造工程は、前述した第１の実施の形態の（ａ７）
工程が異なるだけで、他は同じである。この（ａ７）工
程のパターニングの施し方が、第１の実施の形態と異な
る。第２の実施の形態の場合の（ａ７）工程は、ドレイ
ンコンタクト孔３０を間にして、ビット線コンタクト孔
４０に近い側の第１ポリシリコン層５２および第１ＰＳ
Ｇ膜５４の側面部と、ビット線コンタクト孔４０に遠い
側の第１ポリシリコン層５２および第１ＰＳＧ膜５４の
側面部との２箇所で接続し、これら接続部の間に直線的
に延在する第２ポリシリコン層５６の領域（図１５
（Ｂ）に相当する工程図である図１７（Ａ）の記号ｂで
示す領域）が残存するようにパターニングを行う。この
残存部分は第１ＰＳＧ膜５４の上面と上述の２箇所の側
面部とを覆っていて、これら側面部以外の第１ＰＳＧ膜
５４の側面部は覆っていない（図１７（Ｂ））。

【０１００】次に、第１ＰＳＧ膜５４の、第２ポリシリ
コン層５６が覆っていない部分に対してエッチングを施
す。このエッチングにより第１ＰＳＧ膜５４を除去する
（図１７（Ｃ））。次に、第１および第２ポリシリコン
層５２および５６の露出している表面にキャパシタ窒化
膜４２を形成する（図１８（Ａ））。そして、次に、セ
ルプレート材料膜をキャパシタ窒化膜４２の上に形成
し、このセルプレート材料膜をパターニングしてセルプ
レート４４とする（図１８（Ｂ））。

【０１０１】以上説明した製造工程によれば、前述した
第２の実施の形態のキャパシタ構造（図５）を形成する
ことができる。

【０１０２】［第３の実施の形態］図８は、第３の実施
の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、ビット線、転送トランジスタおよ
びキャパシタ領域を含む位置で切って取って示す切り口
の断面の図である。尚、第１の実施の形態の構成と同じ
構成については、説明を省略する場合がある。

【０１０３】先ず、この第３の実施の形態のストレージ
ノード３２のフィン電極部３８は、第１の実施の形態と
同様に、膜上延在部３６から突出し、キャパシタ領域３
４内にこのキャパシタ領域３４よりも小さな領域（図８
の記号ｐで示す領域）を占有するように、設けられてい
る。

【０１０４】また、この第３の実施の形態のＤＲＡＭセ
ルは、ソース領域１４に層間絶縁膜２６のビット線コン
タクト孔４０を介してビット線が接続される半導体記憶
装置である。このとき、第１の実施の形態と同様に、こ
の実施の形態のフィン電極部３８は、ビット線コンタク
ト孔４０の側の膜上延在部３６と離間して設けられてい
る。第１の実施の形態で説明したように、フィン電極部
３８は、ビット線コンタクト孔４０とは反対側の膜上延
在部３６から突出し、ビット線コンタクト孔４０の側へ
膜上延在部３６と離間して延在する庇形状とするのが良
い。従って、この第３の実施の形態のストレージノード
３２の形状は、第１の実施の形態の構成（図３）と同じ
形状となっている。また、平面的な配置関係も第１の実
施の形態の構成（図４）と同じである。

【０１０５】この第３の実施の形態は、膜上延在部３６
の下面（例えば、図８の矢印ｍで示す面）と層間絶縁膜
２６の上面（例えば、図８の矢印ｎで示す面）とが離間
した構造となっている。そして、キャパシタ窒化膜４２
がこの膜上延在部３６の下面にも形成されている。この
ため、第１の実施の形態に比べて、この膜上延在部３６
の下面の分だけキャパシタ面積を広げることができる。
よって、Ｃ_S 容量もこのキャパシタ面積の増加分だけ大
きくなる。

【０１０６】以上説明した第３の実施の形態のキャパシ
タ構造を、従来のキャパシタ構造と対比する。先ず、図
４７の（Ｂ）に示す従来構成の１枚フィンを有したスタ
ック型キャパシタ構造より、第３の実施の形態のキャパ
シタ構造の方がフィン電極部３８の表面積の分だけキャ
パシタ面積が大きい。従って、このキャパシタ面積の大
きい分だけＣ_S 容量が大きい。

【０１０７】また、図４８に従来構成の２枚フィンを有
したスタック型キャパシタ構造の断面の図を示す。第１
の実施の形態で説明したように、第３の実施の形態のキ
ャパシタ構造は、キャパシタ領域３４内にこのキャパシ
タ領域３４よりも小さい領域を占有するフィン電極部３
８を具えている。一方、図４８に示す従来の２枚フィン
型のスタック型キャパシタの場合には、フィン（図４８
の記号ｆで示す部分）の延在する領域がキャパシタ領域
３４と等しい。従って、第３の実施の形態のキャパシタ
構造は、図４８に示す従来構成の２枚フィン型のスタッ
ク型キャパシタに比べて、フィンが占有する領域が小さ
い構造となっている。このため、フィンが延在していな
い領域をキャパシタ領域３４内に有している。

【０１０８】そのフィンが延在していないキャパシタ領
域３４では、フィンを設けた領域に比べて、メモリセル
の厚みを小さくすることができる。このように、フィン
を設けることによりメモリセルの厚みが増大してしまっ
ていた領域を、従来に比べて小さい領域に抑えることが
できる。また、フィンが延在する領域を設定することに
より、ビット線コンタクト孔側のメモリセルの厚みを低
減させることができる。よって、ビット線コンタクト孔
４０の深さを浅くすることが可能であり、このコンタク
ト孔４０のアスペクト比（孔深／孔径）を従来より小さ
くすることができる。

【０１０９】ビット線コンタクト孔４０のアスペクト比
を低減させるには、図８および図３に示したキャパシタ
構造のように、ビット線コンタクト孔４０側の、フィン
電極部３８と膜上延在部３６との間を離間させた構造と
するのが良い。このように構成すれば、ビット線コンタ
クト孔４０側のメモリセル（ＤＲＡＭセル）の厚みを従
来の２枚フィン型のスタック型キャパシタより小さくす
ることができる。

【０１１０】例えば、従来のビット線コンタクト孔４０
側の基板表面からセルプレート４４までの高さ（図４８
の記号ｈ０で示す高さ）に比べて、第３の実施の形態に
おけるこれに相当する高さ（図８の記号ｈで示す高さ）
の方が小さい。よって、同じ２枚フィン型のキャパシタ
構造であっても、従来の構成（図４８）に比べて、第３
の実施の形態の構成（図８）の方が、ビット線コンタク
ト孔４０のアスペクト比が小さい。従って、ビット線が
形成しやすくなる。

【０１１１】よって、この第３の実施の形態のキャパシ
タ構造によれば、従来の１枚フィン型のスタック型キャ
パシタ（図４７（Ｂ））よりもＣ_S 容量が大きく、しか
も、この従来構成と同等のアスペクト比のビット線コン
タクト孔を形成することができる。また、このビット線
コンタクト孔のアスペクト比は、従来の２枚フィン型の
スタック型キャパシタ（図４８）より小さい。

【０１１２】＜実施の形態の形成方法＞次に、第３の実
施の形態のキャパシタ構造の形成方法につき、図１９か
ら図２２を参照して、説明する。これら図１９〜図２２
は、第３の実施の形態のキャパシタ構造の製造工程を示
す断面の図である。また、第１の実施の形態の製造工程
で説明した構成については、同じ番号を付して示してあ
り、その材料や形成方法についての説明を省略する場合
がある。

【０１１３】先ず、（ｂ１）工程：ドレイン領域１２お
よびソース領域１４が形成されたＳｉ半導体基板１０上
に層間絶縁膜２６、ストッパ窒化膜２８および第２犠牲
膜を順次に積層する（図１９の（Ａ））。

【０１１４】この実施の形態では第２犠牲膜として、第
２ＰＳＧ膜５８を用いている。この第２ＰＳＧ膜５８
は、材料としてＰＳＧを用いて、ＣＶＤ法により膜厚が
１０００Å〜２０００Åとなるように形成する。

【０１１５】次に、（ｂ２）工程：層間絶縁膜２６、ス
トッパ窒化膜２８および第２ＰＳＧ膜５８のドレイン領
域１２の上方の領域にドレインコンタクト孔３０を形成
する（図１９の（Ｂ））。

【０１１６】この工程に従い、その開口部からドレイン
領域１２が露出するドレインコンタクト孔３０を形成す
る。

【０１１７】次に、（ｂ３）工程：第２ＰＳＧ膜５８の
上面とドレインコンタクト孔３０から露出するドレイン
領域１２とに亘り第１ストレージノード材料膜（第１ポ
リシリコン層５２）を形成する（図１９の（Ｃ））。

【０１１８】この第１ポリシリコン層５２には、第１の
実施の形態で説明したように、不純物注入及び熱処理を
施してある。

【０１１９】次に、（ｂ４）工程：第１ポリシリコン層
５２の上面に第１犠牲膜（第１ＰＳＧ膜５４）を形成す
る（図２０の（Ａ））。

【０１２０】第１ＰＳＧ膜５４を第１ポリシリコン層５
２の上に積層して、ドレインコンタクト孔３０を第１Ｐ
ＳＧ膜５４により埋める。

【０１２１】次に、（ｂ５）工程：第１ＰＳＧ膜５４お
よび第１ポリシリコン層５２をパターニングする（図２
０の（Ｂ））。

【０１２２】この工程では、第１ＰＳＧ膜５４および第
１ポリシリコン層５２のドレインコンタクト孔３０を含
む領域が残存するようにパターニングを行う。

【０１２３】次に、（ｂ６）工程：パターニングされた
第１ＰＳＧ膜５４および第１ポリシリコン層５２を第２
ストレージノード材料膜（第２ポリシリコン層５６）で
覆う（図２０の（Ｃ））。

【０１２４】第２ポリシリコン層５６は、第１ＰＳＧ膜
５４、第１ポリシリコン層５２およびストッパ窒化膜２
８の表面に積層する。尚、第１の実施の形態の製造工程
で説明したように、第２ポリシリコン層５６にリン拡散
を施す。そして、第２ポリシリコン層５６の表面に形成
されているリンガラスをＨＦエッチングにより除去す
る。

【０１２５】次に、（ｂ７）工程：第１ＰＳＧ膜５４が
露出するように第２ポリシリコン層５６のパターニング
を行う（図２１の（Ａ））。

【０１２６】この工程（ｂ７）では、ビット線コンタク
ト孔４０を形成する側の第１ＰＳＧ膜５４が露出するよ
うに、第２ポリシリコン層５６を除去する。すなわち、
このパターニングによって、第１ポリシリコン層５２の
一側面に接して第１ポリシリコン層５２の上側に延在す
る第２ポリシリコン層５６の一部分（図２０（Ｃ）の記
号ａで示す領域）が残存するように、第２ポリシリコン
層５６を除去する。

【０１２７】次に、（ｂ８）工程：第１ＰＳＧ膜５４を
除去する（図２１の（Ｂ））。

【０１２８】この工程では、第２ポリシリコン層５６か
ら露出している第１ＰＳＧ膜５４の部分からエッチング
を行い、第１ＰＳＧ膜５４を全て除去する。

【０１２９】次に、（ｂ９）工程：第２ＰＳＧ膜５８を
除去する（図２１の（Ｃ））。

【０１３０】この実施の形態では、第１および第２ＰＳ
Ｇ膜５４および５８として、両者共に同じＰＳＧ膜を用
いており、実際には、この（ｂ９）工程は、先に説明し
た（ｂ８）工程と同時に行う。これら第１および第２Ｐ
ＳＧ膜５４および５８の除去は、第１の実施の形態の製
造工程で説明したように、ＨＦエッチングまたは等方性
ドライエッチングを用いて行うのが好適である。このよ
うに、第２ＰＳＧ膜５８を除去することにより、第１お
よび第２ポリシリコン層５２および５６の下面とストッ
パ窒化膜２８の上面との間が離間する。

【０１３１】次に、（ｂ１０）工程：第１および第２ポ
リシリコン層５２および５６の表面にキャパシタ窒化膜
４２を形成する（図２２の（Ａ））。

【０１３２】この工程によって、第１および第２ポリシ
リコン層５２および５６の露出している表面にキャパシ
タ窒化膜４２を形成する。

【０１３３】次に、（ｂ１１）工程：キャパシタ窒化膜
４２の上にセルプレート材料膜を形成する。

【０１３４】この工程では、第１および第２ポリシリコ
ン層５２および５６からなるストレージノードと、キャ
パシタ窒化膜４２とを覆うようにして、セルプレート材
料膜を積層する。そして、積層したセルプレート材料膜
のパターニングを行い、セルプレート４４とする（図２
２の（Ｂ））。

【０１３５】以上説明した製造工程によれば、第３の実
施の形態のキャパシタ構造（図８）を形成することがで
きる。また、この製造工程によれば、上述した第２スト
レージノード材料膜としての第２ポリシリコン層５６を
工程（ｂ７）で説明した通りにパターニングしているの
で、続く（ｂ８）の工程では、エッチング液が回り込み
やすく、第１犠牲膜としての第１ＰＳＧ膜５４のエッチ
ングを行いやすい。

【０１３６】［第４の実施の形態］図９は、第４の実施
の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、転送トランジスタおよびキャパシ
タ領域を含む位置で切って取って示す切り口の断面の図
である。尚、前述した各実施の形態の構成と同じ構成に
ついては、説明を省略する場合がある。

【０１３７】この第４の実施の形態のキャパシタ構造
は、ストレージノード３２の形状については、第２の実
施の形態の構成（図５および図６）と同じ形状である。
第２の実施の形態と異なる構成として、第４の実施の形
態のキャパシタ構造は、膜上延在部３６の下面と層間絶
縁膜２６の上面とが離間している（図９）。このように
構成すれば、第３の実施の形態で説明したように、膜上
延在部３６の下面の表面積の分だけキャパシタ面積を増
加させることができる。従って、第２の実施の形態のキ
ャパシタ構造に比べて、そのキャパシタ面積の増加分だ
けＣ_S 容量が増加している構成となっている。

【０１３８】次に、この第４の実施の形態のキャパシタ
構造を、従来のキャパシタ構造と比べる。先ず、１枚フ
ィンを有した従来のスタック型キャパシタ（図４７
（Ｂ））に比べると、フィン電極部３８の分だけキャパ
シタ面積従ってＣ_S 容量が大きい。

【０１３９】また、この第４の実施の形態のキャパシタ
構造は、第１、第２および第３の実施の形態の構成と同
様に、キャパシタ領域３４内にこのキャパシタ領域３４
よりも小さい領域（図９の記号ｐで示す領域）を占有す
るようにしてフィン電極部３８が形成された構成であ
る。前述したように、キャパシタ領域３４内にフィン電
極部３８が延在していない領域がある。そして、その領
域では、フィンの分だけメモリセルの厚みが低減されて
いる。

【０１４０】この第４の実施の形態のキャパシタ構造
は、フィン電極部３８の延在していない領域が、ビット
線コンタクト孔４０側に面するように、形成されてい
る。よって、２枚フィンを有した従来のスタック型キャ
パシタ（図４８）に比べると、この第４の実施の形態の
構成の方が、ビット線コンタクト孔４０の孔の深さを浅
く形成することができる。よって、第４の実施の形態の
構成（図９）の方が、従来の構成（図４８）に比べて、
ビット線コンタクト孔４０のアスペクト比を小さくする
ことができる構成となっている。

【０１４１】このように、この第４の実施の形態のキャ
パシタ構造によれば、１枚フィンを有した従来のスタッ
ク型キャパシタ（図４７（Ｂ））に比べてＣ_S 容量が大
きく、また、２枚フィンを有した従来のスタック型キャ
パシタ（図４８）に比べて上述のアスペクト比を小さく
することができる。

【０１４２】＜実施の形態の形成方法＞次に、第４の実
施の形態のキャパシタ構造の形成方法につき、図２３お
よび図２４を参照して、説明する。これら図２３および
図２４は、第４の実施の形態のキャパシタ構造の製造工
程を示す断面の図である。尚、この第４の実施の形態の
製造工程は、前述した第３の実施の形態の（ｂ７）工程
が異なるだけで、他は同じである。この（ｂ７）工程の
パターニングの行い方が第３の実施の形態と異なる。

【０１４３】第４の実施の形態の場合の（ｂ７）工程
は、ドレインコンタクト孔３０に関して、ビット線コン
タクト孔４０に近い側の第１ポリシリコン層５２および
第１ＰＳＧ膜５４の側面部と、ビット線コンタクト孔４
０に遠い側の第１ポリシリコン層５２および第１ＰＳＧ
膜５４の側面部との２箇所で接続し、これら接続部の間
に直線的に延在する第２ポリシリコン層５６の領域（図
２０（Ｃ）に相当する工程図である図２３（Ａ）の記号
ｂで示す領域）が残存するようにパターニングを行う。
この残存部分は第１ＰＳＧ膜５４の上面と上述の２箇所
の側面部とを覆うようになっていて、上述した側面部以
外の第１ＰＳＧ膜５４の側面部には第２ポリシリコン層
５６が覆っていない（図２３（Ｂ））。

【０１４４】次に、第２ポリシリコン層５６に覆われて
いない第１ＰＳＧ膜５４の部分に対してエッチングを施
し、この第１ＰＳＧ膜５４を除去する（図２３
（Ｃ））。続いて、第２ＰＳＧ膜５８を除去する（図２
４（Ａ））。第３の実施の形態で説明したように、これ
ら第１および第２ＰＳＧ膜５４および５８の除去は、同
時に行ってもよい。

【０１４５】次に、第１および第２ポリシリコン層５２
および５６の露出している表面にキャパシタ窒化膜４２
を形成する（図２４（Ｂ））。そして、セルプレート材
料膜をキャパシタ窒化膜４２の上に形成し、セルプレー
ト材料膜をパターニングしてセルプレート４４とする
（図２４（Ｃ））。

【０１４６】以上説明した製造工程によれば、前述した
第４の実施の形態のキャパシタ構造（図９）を形成する
ことができる。

【０１４７】［第５の実施の形態］図１０は、第５の実
施の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、転送トランジスタおよびキャパシ
タ領域を含む位置で切って取って示す切り口の断面の図
である。尚、上述した各実施の形態と同じ構成について
は、説明を省略する場合がある。

【０１４８】この第５の実施の形態のキャパシタ構造
は、第１の実施の形態で説明したキャパシタ構造のスト
レージノード３２の表面が凹凸を有する構成である。主
として、キャパシタ窒化膜４２が形成されている表面部
分に凹凸が付されている構成となっている。従って、第
１の実施の形態のキャパシタ構造に比べて、第５の実施
の形態の構成の方がその凹凸の分だけキャパシタ面積が
大きい。よって、キャパシタ面積の大きい分だけ、第５
の実施の形態の構成の方がＣ_S 容量が大きい。

【０１４９】＜実施の形態の形成方法＞次に、この第５
の実施の形態のキャパシタ構造の形成方法につき、図２
５から図２７を参照して、説明する。これら図２５〜図
２７は、第５の実施の形態のキャパシタ構造の製造工程
を示す断面の図である。尚、下記の工程（ｃ１）〜（ｃ
３）については、第１の実施の形態の工程（ａ１）〜
（ａ３）と同じ工程であるから、説明及び図示を省略す
る。

【０１５０】先ず、（ｃ１）工程：ドレイン領域１２お
よびソース領域１４が形成されたＳｉ半導体基板１０上
に層間絶縁膜２６およびストッパ窒化膜２８を順次に積
層する（図１４（Ａ））。

【０１５１】次に、（ｃ２）工程：層間絶縁膜２６およ
びストッパ窒化膜２８のドレイン領域１２の上方の領域
にドレインコンタクト孔３０を形成する（図１４
（Ｂ））。

【０１５２】次に、（ｃ３）工程：ストッパ窒化膜２８
の上面とドレインコンタクト孔３０から露出するドレイ
ン領域１２とに亘り第１ポリシリコン層５２を形成する
（図１４（Ｃ））。

【０１５３】次に、（ｃ４）工程：ストッパ窒化膜２８
の上面に形成された第１ポリシリコン層５２の上面に粗
面膜を形成する（図２５（Ａ））。

【０１５４】この粗面膜として、表面に凹凸を有する粗
面ポリシリコン層６０を用いている。この粗面ポリシリ
コン層６０は、ポリシリコン層の生成条件（温度、圧
力）をコントロールすることにより生成することができ
る。例えば、ＣＶＤ法を温度５７５℃、圧力０．２０Ｔ
ｏｒｒの下で行うことにより、膜厚が５００Å〜２００
０Åの粗面ポリシリコン層を形成することができる。さ
らに、粗面ポリシリコン層６０には、導電性を良くする
ために不純物を導入しておく。

【０１５５】次に、（ｃ５）工程：粗面ポリシリコン層
６０および第１ポリシリコン層５２の上面に第１ＰＳＧ
膜５４を形成する（図２５（Ｂ））。

【０１５６】この第１ＰＳＧ膜５４は、第１の実施の形
態の製造工程で説明したように、膜厚が１０００Å〜２
０００Åとなるように形成する。この第１ＰＳＧ膜５４
の表面は、粗面ポリシリコン層６０の凹凸が反映して、
凹凸ができている。

【０１５７】次に、（ｃ６）工程：粗面ポリシリコン層
６０、第１ＰＳＧ膜５４および第１ポリシリコン層５２
をパターニングする（図２５（Ｃ））。

【０１５８】このパターニングにより、粗面ポリシリコ
ン層６０、第１ＰＳＧ膜５４および第１ポリシリコン層
５２のドレインコンタクト孔３０を含む領域が残存する
ように、他の部分を除去する。尚、図２５（Ｃ）には、
粗面ポリシリコン層６０と第１ポリシリコン層５２を一
体構造とし、これら両者を共に第１ポリシリコン層５２
として示してある。

【０１５９】次に、（ｃ７）工程：パターニングされた
粗面ポリシリコン層６０、第１ＰＳＧ膜５４および第１
ポリシリコン層５２を第２ポリシリコン層５６で覆う
（図２６（Ａ））。

【０１６０】第１ＰＳＧ膜５４の上面に積層された第２
ポリシリコン層５６の表面には、第１ＰＳＧ膜５４の凹
凸が反映される。

【０１６１】次に、（ｃ８）工程：第１ＰＳＧ膜５４が
露出するように第２ポリシリコン層５６のパターニング
を行う（図２６（Ｂ））。

【０１６２】このパターニングは、ビット線コンタクト
孔４０を形成する側の第２ポリシリコン層５６を除去す
るように行う。すなわち図２６（Ａ）の記号ａで示す範
囲の領域の第２ポリシリコン層５６が残存するように、
他の第２ポリシリコン層の部分を除去する。

【０１６３】次に、（ｃ９）工程：第１ＰＳＧ膜５４を
除去する（図２６（Ｃ））。

【０１６４】第１ＰＳＧ膜５４の全部を除去することに
より、第１ポリシリコン層５２と第２ポリシリコン層５
６との間にスペースができる。

【０１６５】次に、（ｃ１０）工程：粗面ポリシリコン
層６０、第１および第２ポリシリコン層５２および５６
の表面にキャパシタ窒化膜４２を形成する（図２７
（Ａ））。

【０１６６】このキャパシタ窒化膜４２は、膜厚６０〜
８０Åとなるように形成する。このキャパシタ窒化膜４
２は、第１および第２ポリシリコン層５２および５６
や、粗面ポリシリコン層６０の表面の凹凸を反映するよ
うに、これら層上に形成する。

【０１６７】次に、（ｃ１１）工程：キャパシタ窒化膜
４２の上にセルプレート材料膜を形成する。

【０１６８】形成したセルプレート材料膜にパターニン
グを施し、セルプレート４４とする（図２７（Ｂ））。

【０１６９】以上説明した各工程に従い、上述した第５
の実施の形態のキャパシタ構造を作成することができ
る。また、この第５の実施の形態のキャパシタ構造は、
次に説明する別の形成方法によっても、形成することが
できる。

【０１７０】＜別の形成方法＞次に、第５の実施の形態
のキャパシタ構造の別の形成方法につき、図２８から図
３１を参照して、説明する。これら図２８〜図３１は、
第５の実施の形態のキャパシタ構造の製造工程の変形例
を示す断面の図である。

【０１７１】先ず、（ｄ１）工程：ドレイン領域１２お
よびソース領域１４が形成されたＳｉ半導体基板１０上
に層間絶縁膜２６、ストッパ窒化膜２８および粗面膜を
順次に積層する。

【０１７２】この工程では、この粗面膜を以下の副工程
（ｍ１）、（ｍ２）および（ｍ３）に従い、形成する。

【０１７３】先ず、（ｍ１）副工程：ドレイン領域１２
およびソース領域１４が形成されたＳｉ半導体基板１０
上に層間絶縁膜２６およびＳＯＧ膜６２を順次に積層す
る（図２８（Ａ））。

【０１７４】このＳＯＧ（Spin-on-glass ）膜６２は、
膜厚が１０００〜２０００Åとなるように、層間絶縁膜
２６上に塗布する。

【０１７５】次に、（ｍ２）副工程：ＳＯＧ膜６２をエ
ッチングする（図２８（Ｂ））。

【０１７６】工程（ｍ１）で形成されたＳＯＧ膜６２の
上面を、約２００〜５００Åだけエッチングする。例え
ば、エッチングとしては、ドライエッチングを用いるの
が好適である。そして、例えば、ＳＯＧ膜６２を１００
０Å塗布して、ＳＯＧのエッチングレートからエッチン
グ時間を見積もっておき、ＳＯＧ膜６２の上面が３００
Åだけ除去されるようにエッチングを行う。ＳＯＧは、
その表面が均一にエッチングされないという性質を有し
ているので、これらの工程（ｍ１）および（ｍ２）によ
り、表面に凹凸を有した粗面膜を形成することができ
る。

【０１７７】次に、（ｍ３）副工程：エッチングしたＳ
ＯＧ膜６２の上にストッパ窒化膜２８を形成する（図２
８（Ｃ））。

【０１７８】このストッパ窒化膜２８は、膜厚が１００
〜３００Åとなるように形成する。このストッパ窒化膜
２８の表面は、ＳＯＧ膜６２の凹凸が反映して、凹凸が
できている。

【０１７９】次に、（ｄ２）工程：層間絶縁膜２６、Ｓ
ＯＧ膜６２およびストッパ窒化膜２８のドレイン領域１
２の上方の領域にドレインコンタクト孔３０を形成する
（図２９（Ａ））。

【０１８０】このドレインコンタクト孔３０は、その開
口からドレイン領域１２が露出するように形成する。

【０１８１】次に、（ｄ３）工程：ストッパ窒化膜２８
の上面とドレインコンタクト孔３０から露出するドレイ
ン領域１２とに亘り第１ポリシリコン層５２を形成する
（図２９（Ｂ））。

【０１８２】ストッパ窒化膜２８の上面に積層した第１
ポリシリコン層５２の表面には、そのストッパ窒化膜２
８の表面の凹凸が反映された面となる。

【０１８３】次に、（ｄ４）工程：ストッパ窒化膜２８
および第１ポリシリコン層５２の上面に第１ＰＳＧ膜５
４を形成する（図２９（Ｃ））。

【０１８４】この第１ＰＳＧ膜５４によって、ドレイン
コンタクト孔３０が埋め込まれる。この第１ＰＳＧ膜５
４の表面には、第１ポリシリコン層５２の凹凸が反映さ
れた形状の面となっている。

【０１８５】次に、（ｄ５）工程：第１ＰＳＧ膜５４お
よび第１ポリシリコン層５２をパターニングする（図３
０（Ａ））。

【０１８６】このパターニングによって、第１ＰＳＧ膜
５４および第１ポリシリコン層５２のドレインコンタク
ト孔３０を含む領域を残存させ、他の部分を除去する。

【０１８７】次に、（ｄ６）工程：パターニングされた
第１ＰＳＧ膜５４および第１ポリシリコン層５２を第２
ポリシリコン層５６で覆う（図３０（Ｂ））。

【０１８８】この第２ポリシリコン層５６の表面は、第
１ＰＳＧ膜５４の凹凸が反映された面となっている。

【０１８９】次に、（ｄ７）工程：第１ＰＳＧ膜５４が
露出するように第２ポリシリコン層５６のパターニング
を行う（図３０（Ｃ））。

【０１９０】このパターニングは、ビット線コンタクト
孔を形成する側の第２ポリシリコン層５６を除去するよ
うに行う。すなわち、図３０（Ｂ）に示す記号ａで示す
範囲の領域が残存するように、他の部分を除去する。

【０１９１】次に、（ｄ８）工程：第１ＰＳＧ膜５４を
除去する（図３１（Ａ））。

【０１９２】この工程で、第１ＰＳＧ膜５４の全部が除
去され、第１および第２ポリシリコン層５２および５６
の間にスペースができる。

【０１９３】次に、（ｄ９）工程：第１および第２ポリ
シリコン層５２および５６の表面にキャパシタ窒化膜４
２を形成する（図３１（Ｂ））。

【０１９４】キャパシタ窒化膜４２は、露出している第
１および第２ポリシリコン層５２および５６の表面に形
成する。そして、このキャパシタ窒化膜４２の表面は、
第１および第２ポリシリコン層５２および５６の表面の
凹凸が反映された面となる。

【０１９５】次に、（ｄ１０）工程：キャパシタ窒化膜
４２の上にセルプレート材料膜を形成する。

【０１９６】このセルプレート材料膜をパターニングし
て、セルプレート４４とする（図３１（Ｃ））。

【０１９７】以上説明した工程に従い、上述した第５の
実施の形態のキャパシタ構造を形成することができる。

【０１９８】［第６の実施の形態］図１１は、第６の実
施の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、転送トランジスタおよびキャパシ
タ領域を含む位置で切って取って示す切り口の断面の図
である。尚、上述した各実施の形態と同じ構成について
は、説明を省略する場合がある。

【０１９９】この第６の実施の形態のキャパシタ構造
は、第２の実施の形態で説明したキャパシタ構造のスト
レージノード３２の表面が粗面となっている構成であ
る。従って、ストレージノード３２の層間絶縁膜２６や
ストッパ窒化膜２８から露出している部分の表面には、
凹凸が形成されている。このように凹凸を付した表面に
キャパシタ窒化膜４２が形成される。従って、第２の実
施の形態のキャパシタ構造に比べて、第６の実施の形態
の構成の方が、その凹凸の分だけキャパシタ面積が大き
い。よって、そのキャパシタ面積の大きい分だけ第６の
実施の形態の構成の方がＣ_S 容量が大きい。

【０２００】＜実施の形態の形成方法＞次に、この第６
の実施の形態のキャパシタ構造の形成方法につき、図３
２および図３３を参照して、説明する。これら図３２お
よび図３３は、第６の実施の形態のキャパシタ構造の製
造工程を示す断面の図である。尚、この第６の実施の形
態の製造工程は、第５の実施の形態で説明した工程（ｃ
８）が異なるだけで、他は同じである。この（ｃ８）工
程で行うパターニングの仕方が異なるだけである。

【０２０１】第６の実施の形態の場合の（ｃ８）工程
は、ドレインコンタクト孔３０に関して、ビット線コン
タクト孔４０に近い側の第１ポリシリコン層５２および
第１ＰＳＧ膜５４の側面部と、ビット線コンタクト孔４
０に遠い側の第１ポリシリコン層５２および第１ＰＳＧ
膜５４の側面部との２箇所で接続し、これら接続部の間
に直線的に延在する第２ポリシリコン層５６の領域（図
２６（Ａ）に相当する工程図である図３２（Ａ）の記号
ｂで示す領域）が残存するようにパターニングを行う。
この残存部分は第１ＰＳＧ膜５４の上面と上述の２箇所
の側面部とを覆うようになっていて、上述した側面部以
外の第１ＰＳＧ膜５４の側面部には第２ポリシリコン層
５６が覆っていない（図３２（Ｂ））。

【０２０２】次に、上述した実施の形態の製造工程と同
様にして、第１ＰＳＧ膜５４の除去（図３２（Ｃ））、
キャパシタ窒化膜４２の形成（図３３（Ａ））およびセ
ルプレート４４の形成（図３３（Ｂ））を行うことによ
り、第６の実施の形態のキャパシタ構造を形成すること
ができる。

【０２０３】また、この第６の実施の形態のキャパシタ
構造は、次に説明する別の形成方法によっても、形成す
ることができる。

【０２０４】＜別の形成方法＞第６の実施の形態のキャ
パシタ構造の別の形成方法につき、図３４および図３５
を参照して、説明する。これら図３４および図３５は、
第６の実施の形態のキャパシタ構造の製造工程の変形例
を示す断面の図である。尚、この第６の実施の形態の製
造工程の変形例は、第５の実施の形態で説明した変形例
の製造工程（ｄ７）が異なるだけで他は同じである。こ
の（ｄ７）工程で行うパターニングの仕方が異なるだけ
である。

【０２０５】第６の実施の形態の場合の（ｄ７）工程
は、ドレインコンタクト孔３０に関して、ビット線コン
タクト孔４０に近い側の第１ポリシリコン層５２および
第１ＰＳＧ膜５４の側面部と、ビット線コンタクト孔４
０に遠い側の第１ポリシリコン層５２および第１ＰＳＧ
膜５４の側面部との２箇所で接続し、これら接続部の間
に直線的に延在する第２ポリシリコン層５６の領域（図
３０（Ｂ）に相当する工程図である図３４（Ａ）の記号
ｂで示す領域）が残存するようにパターニングを行う。
この残存部分は第１ＰＳＧ膜５４の上面と上述の２箇所
の側面部とを覆うようになっていて、上述した側面部以
外の第１ＰＳＧ膜５４の側面部には第２ポリシリコン層
５６が覆っていない（図３４（Ｂ））。

【０２０６】この後は、第１ＰＳＧ膜５４の除去（図３
４（Ｃ））、キャパシタ窒化膜４２の形成（図３５
（Ａ））およびセルプレート４４の形成（図３５
（Ｂ））を行うことにより、第６の実施の形態のキャパ
シタ構造を形成することができる。

【０２０７】［第７の実施の形態］図１２は、第７の実
施の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、転送トランジスタおよびキャパシ
タ領域を含む位置で切って取って示す切り口の断面の図
である。尚、上述した各実施の形態と同じ構成について
は、説明を省略する場合がある。

【０２０８】この第７の実施の形態のキャパシタ構造
は、第３の実施の形態で説明したキャパシタ構造のスト
レージノード３２の表面が粗面となっている構成であ
る。従って、ストレージノード３２の層間絶縁膜２６や
ストッパ窒化膜２８から露出している部分に、凹凸がで
きている構成となっている。このような凹凸を付した表
面にキャパシタ窒化膜４２が形成される。従って、第３
の実施の形態のキャパシタ構造に比べて、第７の実施の
形態の構成の方が、その凹凸の分だけキャパシタ面積が
大きい。よって、そのキャパシタ面積の大きい分だけ、
従来に比べ第７の実施の形態の構成の方がＣ_S 容量が大
きい。

【０２０９】＜実施の形態の形成方法＞次に、この第７
の実施の形態のキャパシタ構造の形成方法につき、図３
６から図３８を参照して、説明する。これら図３６〜図
３８は、第７の実施の形態のキャパシタ構造の製造工程
を示す断面の図である。尚、下記の工程（ｅ１）〜（ｅ
３）については、第３の実施の形態の工程（ｂ１）〜
（ｂ３）と同じ工程であるから、説明及び図示を省略す
る。

【０２１０】先ず、（ｅ１）工程：ドレイン領域１２お
よびソース領域１４が形成されたＳｉ半導体基板１０上
に層間絶縁膜２６、ストッパ窒化膜２８および第２ＰＳ
Ｇ膜５８を順次に積層する（図１９（Ａ））。

【０２１１】次に、（ｅ２）工程：層間絶縁膜２６、ス
トッパ窒化膜２８および第２ＰＳＧ膜５８のドレイン領
域１２の上方の領域にドレインコンタクト孔３０を形成
する（図１９（Ｂ））。

【０２１２】次に、（ｅ３）工程：第２ＰＳＧ膜５８の
上面とドレインコンタクト孔３０から露出するドレイン
領域１２とに亘り第１ポリシリコン層５２を形成する
（図１９（Ｃ））。

【０２１３】次に、（ｅ４）工程：第２ＰＳＧ膜５８の
上面に形成された第１ポリシリコン層５２の上面に粗面
ポリシリコン層６０を形成する（図３６（Ａ））。

【０２１４】この粗面ポリシリコン層６０は、第５の実
施の形態で説明したように、表面に凹凸を有したポリシ
リコン層である。また、上述したように、導電性を良く
するために不純物を導入してある。

【０２１５】次に、（ｅ５）工程：粗面ポリシリコン層
６０および第１ポリシリコン層５２の上面に第１ＰＳＧ
膜５４を形成する（図３６（Ｂ））。

【０２１６】粗面ポリシリコン層６０の上面に形成した
第１ＰＳＧ膜５４の表面には、この粗面ポリシリコン層
６０の表面の凹凸が反映された面となっている。

【０２１７】次に、（ｅ６）工程：粗面ポリシリコン層
６０、第１ＰＳＧ膜５４および第１ポリシリコン層５２
をパターニングする（図３６（Ｃ））。

【０２１８】このパターニングにより粗面ポリシリコン
層６０、第１ＰＳＧ膜５４および第１ポリシリコン層５
２のドレインコンタクト孔３０を含む領域の部分だけを
残し、他の部分を除去する。尚、図には、粗面ポリシリ
コン層６０と第１ポリシリコン層５２とを一体構造と
し、これらを第１ポリシリコン層５２として示してあ
る。

【０２１９】次に、（ｅ７）工程：パターニングされた
粗面ポリシリコン層６０、第１ＰＳＧ膜５４および第１
ポリシリコン層５２を第２ポリシリコン層５６で覆う
（図３７（Ａ））。

【０２２０】この第２ポリシリコン層５６の表面は、第
１ＰＳＧ膜５４の表面の凹凸が反映した形状の面となっ
ている。

【０２２１】次に、（ｅ８）工程：第１ＰＳＧ膜５４が
露出するように第２ポリシリコン層５６のパターニング
を行う（図３７（Ｂ））。

【０２２２】この工程のパターニングは、ビット線コン
タクト孔を形成する側の第２ポリシリコン層５６を除去
するように行う。このパターニングにより、図３７
（Ａ）に記号ａで示す範囲の領域の第２ポリシリコン層
５６だけを残存させ、他の領域の第２ポリシリコン層５
６を除去する。

【０２２３】次に、（ｅ９）工程：第１ＰＳＧ膜５４を
除去する（図３７（Ｃ））。

【０２２４】この工程では、第１ＰＳＧ膜５４の全部を
除去する。この第１ＰＳＧ膜５４の除去と同時に、（ｅ１０）工程：第２ＰＳＧ膜５８を除去する（図３８
（Ａ））。

【０２２５】第２ＰＳＧ膜５８を除去した結果、第１お
よび第２ポリシリコン層の下側の表面がストッパ窒化膜
２８と離間した状態になる。

【０２２６】次に、（ｅ１１）工程：粗面ポリシリコン
層６０、第１および第２ポリシリコン層５２および５６
の表面にキャパシタ窒化膜４２を形成する（図３８
（Ｂ））。

【０２２７】露出している第１および第２ポリシリコン
層５２および５６と、粗面ポリシリコン層６０との表面
にキャパシタ窒化膜４２を形成する。このキャパシタ窒
化膜４２の表面は、これら粗面ポリシリコン層６０およ
び第２ポリシリコン層５６の表面の凹凸を反映した面と
なっている。

【０２２８】次に、（ｅ１２）工程：キャパシタ窒化膜
４２の上にセルプレート材料膜を形成する。

【０２２９】セルプレート材料膜にパターニングを施し
て、セルプレート４４とする（図３８（Ｃ））。

【０２３０】以上説明した製造工程に従い、第７の実施
の形態のキャパシタ構造を形成することができる。ま
た、この第７の実施の形態のキャパシタ構造は、次に説
明する別の形成方法によっても形成することができる。

【０２３１】＜別の形成方法＞この第７の実施の形態の
キャパシタ構造の別の形成方法につき、図３９から図４
２を参照して、説明する。これら図３９〜図４２は、第
７の実施の形態のキャパシタ構造の製造工程の変形例を
示す断面の図である。

【０２３２】先ず、（ｆ１）工程：ドレイン領域１２お
よびソース領域１４が形成されたＳｉ半導体基板１０上
に層間絶縁膜２６、ＳＯＧ膜６２、ストッパ窒化膜２８
および第２ＰＳＧ膜５８を順次に積層する（図３９
（Ａ））。

【０２３３】ＳＯＧ膜６２は、第５の実施の形態で説明
した工程（図２８（Ａ）、（Ｂ）および（Ｃ））と同様
にして、層間絶縁膜２６の上面に形成することができ
る。

【０２３４】先ず、（ｎ１）副工程：ドレイン領域１２
およびソース領域１４が形成されたＳｉ半導体基板１０
上に層間絶縁膜２６およびＳＯＧ膜６２を順次に積層す
る（図２８（Ａ））。

【０２３５】次に、（ｎ２）副工程：ＳＯＧ膜６２の上
面をエッチングして粗面にする（図２８（Ｂ））。

【０２３６】次に、（ｎ３）副工程：エッチングしたＳ
ＯＧ膜６２の上にストッパ窒化膜２８および第２ＰＳＧ
膜５８を順次に積層する（図３９（Ａ））。

【０２３７】形成したＳＯＧ膜６２は表面に凹凸を有し
た粗面膜である。従って、このＳＯＧ膜６２の上に順次
に形成されるストッパ窒化膜２８および第２ＰＳＧ膜５
８の表面も、ＳＯＧ膜６２の凹凸が反映した面となって
いる。

【０２３８】次に、（ｆ２）工程：層間絶縁膜２６、Ｓ
ＯＧ膜６２、ストッパ窒化膜２８および第２ＰＳＧ膜５
８のドレイン領域１２の上方の領域にドレインコンタク
ト孔３０を形成する（図３９（Ｂ））。

【０２３９】このドレインコンタクト孔３０は、その開
口部からドレイン領域１２が露出するような位置に形成
する。

【０２４０】次に、（ｆ３）工程：第２ＰＳＧ膜５８と
ドレインコンタクト孔３０から露出するドレイン領域１
２とに亘り第１ポリシリコン層５２を形成する（図３９
（Ｃ））。

【０２４１】第１ポリシリコン層５２の第２ＰＳＧ膜５
８の上面に形成した領域の表面は、この第２ＰＳＧ膜５
８の表面の凹凸が反映した面となっている。

【０２４２】次に、（ｆ４）工程：第１ポリシリコン層
５２の上面に第１ＰＳＧ膜５４を形成する（図４０
（Ａ））。

【０２４３】第１ＰＳＧ膜５４の表面は、第１ポリシリ
コン層５２の表面の凹凸が反映された面となっている。

【０２４４】次に、（ｆ５）工程：第１ＰＳＧ膜５４お
よび第１ポリシリコン層５２のパターニングを行う（図
４０（Ｂ））。

【０２４５】このパターニングは、ドレインコンタクト
孔３０を含む領域の第１ＰＳＧ膜５４および第１ポリシ
リコン層５２を残存させ、他の部分を除去するように行
う。

【０２４６】次に、（ｆ６）工程：パターニングされた
第１ＰＳＧ膜５４および第１ポリシリコン層５２を第２
ポリシリコン層５６で覆う（図４０（Ｃ））。

【０２４７】この第２ポリシリコン層５６の表面は、第
１および第２ＰＳＧ膜５４および５８の表面の凹凸が反
映された面となっている。

【０２４８】次に、（ｆ７）工程：第１ＰＳＧ膜５４が
露出するように第２ポリシリコン層５６のパターニング
を行う（図４１（Ａ））。

【０２４９】このパターニングは、ビット線コンタクト
孔を形成する側の第２ポリシリコン層５６を除去するよ
うに行う。従って、図４０（Ａ）の記号ａで示す範囲の
領域の第２ポリシリコン層５６を除いて、他の領域の第
２ポリシリコン層５６を除去する。

【０２５０】次に、（ｆ８）工程：第１ＰＳＧ膜５４を
除去する（図４１（Ｂ））。

【０２５１】ここで、第１ＰＳＧ膜５４の全部を除去す
る。

【０２５２】次に、（ｆ９）工程：第２ＰＳＧ膜５８を
除去する（図４１（Ｃ））。

【０２５３】この第２ＰＳＧ膜５８の除去は、上述の第
１ＰＳＧ膜５４の除去と同時に行ってもよい。この第２
ＰＳＧ膜５８の除去の結果、第１および第２ポリシリコ
ン層５２および５６の下側表面とストッパ窒化膜２８と
の間を離間させた状態にすることができる。

【０２５４】次に、（ｆ１０）工程：第１および第２ポ
リシリコン層５２および５６の表面にキャパシタ窒化膜
４２を形成する（図４２（Ａ））。

【０２５５】第１および第２ポリシリコン層５２および
５６の露出している表面にキャパシタ窒化膜４２を形成
する。このキャパシタ窒化膜４２の表面は、第１および
第２ポリシリコン層５２および５６の表面の凹凸が反映
された面となっている。

【０２５６】次に、（ｆ１１）工程：キャパシタ窒化膜
４２の上にセルプレート材料膜を形成する。

【０２５７】セルプレート材料膜にはパターニングを施
して、セルプレート４４とする（図４２（Ｂ））。

【０２５８】以上説明した製造工程に従い、第７の実施
の形態のキャパシタ構造を形成することができる。ま
た、この変形例の製造工程に従って形成した第７の実施
の形態のキャパシタ構造は、第１および第２ポリシリコ
ン層５２および５６の下面側にも凹凸を有した形状とな
っている。従って、これら第１および第２ポリシリコン
層５２および５６から構成されるストレージノード３２
の表面積がさらに増大し、従って、Ｃ_S 容量がさらに増
大した構成となっている。

【０２５９】［第８の実施の形態］図１３は、第８の実
施の形態のＤＲＡＭセルの構成を示す図である。この図
は、ＤＲＡＭセルを、転送トランジスタおよびキャパシ
タ領域を含む位置で切って取って示す切り口の断面の図
である。尚、上述した各実施の形態と同じ構成について
は、説明を省略する場合がある。

【０２６０】この第８の実施の形態のキャパシタ構造
は、第４の実施の形態で説明したキャパシタ構造のスト
レージノード３２の表面が粗面となっている構成であ
る。従って、ストレージノード３２の層間絶縁膜２６や
ストッパ窒化膜２８から露出している部分に、凹凸が形
成されている構成となっている。このような凹凸を付し
た表面にキャパシタ窒化膜４２が形成されている。従っ
て、第４の実施の形態のキャパシタ構造に比べて、第８
の実施の形態の構成の方が、その凹凸の分だけキャパシ
タ面積が大きい。よって、そのキャパシタ面積の大きい
分だけ第８の実施の形態の構成の方がＣ_S 容量が大き
い。

【０２６１】＜実施の形態の形成方法＞次に、この第８
の実施の形態のキャパシタ構造の形成方法につき、図４
３および図４４を参照して、説明する。これら図４３お
よび図４４は、第８の実施の形態のキャパシタ構造の製
造工程を示す断面の図である。尚、この第８の実施の形
態の製造工程は、第７の実施の形態で説明した製造工程
の工程（ｅ８）が異なるだけであり他は同じである。こ
の工程（ｅ８）で行うパターニングの仕方が異なるだけ
である。

【０２６２】第８の実施の形態の場合の（ｅ８）工程
は、ドレインコンタクト孔３０に関して、ビット線コン
タクト孔４０に近い側の第１ポリシリコン層５２および
第１ＰＳＧ膜５４の側面部と、ビット線コンタクト孔４
０に遠い側の第１ポリシリコン層５２および第１ＰＳＧ
膜５４の側面部との２箇所で接続し、これら接続部の間
に直線的に延在する第２ポリシリコン層５６の領域（図
３７（Ａ）に相当する工程図である図４３（Ａ）の記号
ｂで示す領域）が残存するようにパターニングを行う
（図４３（Ｂ））。この残存部分は第１ＰＳＧ膜５４の
上面と上述の２箇所の側面部とを覆うようになってい
て、上述した側面部以外の第１ＰＳＧ膜５４の側面部に
は第２ポリシリコン層５６が覆っていない（図４３
（Ｂ））。

【０２６３】この後は、第１ＰＳＧ膜５４の除去（図４
３（Ｃ））、第２ＰＳＧ膜５８の除去（図４４
（Ａ））、キャパシタ窒化膜４２の形成（図４４
（Ｂ））およびセルプレート４４の形成（図４４
（Ｃ））を行うことにより、第８の実施の形態のキャパ
シタ構造を形成することができる。

【０２６４】また、この第８の実施の形態のキャパシタ
構造は、次に説明する別の形成方法によっても、形成す
ることができる。

【０２６５】＜別の形成方法＞第８の実施の形態のキャ
パシタ構造の別の形成方法につき、図４５および図４６
を参照して、説明する。これら図４５および図４６は、
第８の実施の形態のキャパシタ構造の製造工程の変形例
を示す断面の図である。尚、この第８の実施の形態の製
造工程の変形例は、第７の実施の形態で説明した変形例
の製造工程の工程（ｆ７）が異なるだけで他は同じであ
る。この工程（ｆ７）で行うパターニングの仕方が異な
るだけである。

【０２６６】第８の実施の形態の場合の（ｆ７）工程
は、ドレインコンタクト孔３０に関して、ビット線コン
タクト孔４０に近い側の第１ポリシリコン層５２および
第１ＰＳＧ膜５４の側面部と、ビット線コンタクト孔４
０に遠い側の第１ポリシリコン層５２および第１ＰＳＧ
膜５４の側面部との２箇所で接続し、これら接続部の間
に直線的に延在する第２ポリシリコン層５６の領域（図
４０（Ｃ）に相当する工程図である図４５（Ａ）の記号
ｂで示す領域）が残存するようにパターニングを行う
（図４５（Ｂ））。この残存部分は第１ＰＳＧ膜５４の
上面と上述の２箇所の側面部とを覆うようになってい
て、上述した側面部以外の第１ＰＳＧ膜５４の側面部に
は第２ポリシリコン層５６が覆っていない（図４５
（Ｂ））。

【０２６７】この後は、第１ＰＳＧ膜５４の除去（図４
５（Ｃ））、第２ＰＳＧ膜５８の除去（図４６
（Ａ））、キャパシタ窒化膜４２の形成（図４６
（Ｂ））およびセルプレート４４の形成（図４６
（Ｃ））を行うことにより、第８の実施の形態のキャパ
シタ構造を形成することができる。

【０２６８】また、この変形例の製造工程に従って形成
した第８の実施の形態のキャパシタ構造は、第１および
第２ポリシリコン層５２および５６の下面側にも凹凸を
有した形状となっている。従って、これら第１および第
２ポリシリコン層５２および５６から構成されるストレ
ージノード３２の表面積がさらに増大し、従って、Ｃ_S
容量がさらに増大した構成となっている。

【０２６９】

【発明の効果】この出願に係る第１発明の半導体記憶装
置のキャパシタ構造によれば、キャパシタ領域内に当該
キャパシタ領域よりも小さな領域を占有するフィン電極
部を有したストレージノードを具えている。従って、従
来のスタック型キャパシタに比べて、このフィン電極部
の表面積の分だけキャパシタ面積が増加するからＣ_S 容
量が増加する。また、上述した領域にフィン電極部を設
けた構造であるから、従来のフィン型キャパシタに比べ
てメモリセルの厚みを小さくすることができる。

【０２７０】この発明の半導体記憶装置のキャパシタ構
造の好適な構成例によれば、第２開口の側のフィン電極
部を膜上延在部と離間させた状態にしている。このた
め、フィンを設けても、第２開口が形成される側のメモ
リセルの厚みが増大するのを防ぐことができる。従っ
て、第２開口のアスペクト比を従来のスタック型キャパ
シタと同等に保つことができ、ビット線が形成しやす
い。

【０２７１】好ましくは、この発明の半導体記憶装置の
キャパシタ構造において、この前記フィン電極部は、前
記第１開口の側の前記膜上延在部から突出し、前記第２
開口の側へ前記膜上延在部と離間して延在する庇形状で
あるのが良い。

【０２７２】また、好ましくは、この発明の半導体記憶
装置のキャパシタ構造において、第２導電層に前記絶縁
膜の第２開口を介してビット線が接続される前記半導体
記憶装置であって、前記フィン電極部は、前記第２開口
とは反対側の前記膜上延在部から突出し、前記第２開口
の側の前記膜上延在部と接続した覆形状であるのが良
い。

【０２７３】また、上述した半導体記憶装置のキャパシ
タ構造によれば、膜上延在部の下面と絶縁膜の上面との
間に間隙を有した構造であるから、この膜上延在部はフ
ィン電極として機能する。従って、上述した各キャパシ
タ構造のＣ_S 容量を、この膜上延在部の下面の表面積の
分だけ大きくすることができる。

【０２７４】また、上述した半導体記憶装置のキャパシ
タ構造によれば、膜上延在部とフィン電極部の表面を凹
凸を有した面にすることにより、これら膜上延在部とフ
ィン電極部の表面積が増大し、従って、Ｃ_S 容量を増大
させることができる。

【０２７５】また、この出願に係る第２発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１およ
び第２ストレージノード材料膜で以て、キャパシタ領域
内に当該キャパシタ領域よりも小さな領域を占有するフ
ィン電極部を具えたストレージノードを形成することが
できる。

【０２７６】また、（ａ７）工程を、前記第２開口を形
成する側の前記第１犠牲膜が露出するように前記第２ス
トレージノード材料膜の一部を除去する工程とすること
により、前述の第１および第２ストレージノード材料膜
で以て、第２開口の側の膜上延在部と離間したフィン電
極部を具えたストレージノードを形成することができ
る。

【０２７７】また、この出願に係る第３発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１およ
び第２ストレージノード材料膜で以て、キャパシタ領域
内に当該キャパシタ領域よりも小さな領域を占有するフ
ィン電極部を具えるとともに、膜上延在部の下面と絶縁
膜の上面とが離間した構造のストレージノードを形成す
ることができる。

【０２７８】また、（ｂ７）工程を、前記第２開口を形
成する側の前記第１犠牲膜が露出するように前記第２ス
トレージノード材料膜を除去する工程とすることによ
り、前述の第１および第２ストレージノード材料膜で以
て、第２開口の側の膜上延在部と離間したフィン電極部
を具えていて膜上延在部の下面と絶縁膜の上面とが離間
した構造のストレージノードを形成することができる。

【０２７９】また、この出願に係る第４発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１およ
び第２ストレージノード材料膜で以て、キャパシタ領域
内に当該キャパシタ領域よりも小さな領域を占有するフ
ィン電極部を具え、しかも、膜上延在部およびフィン電
極部の表面が粗面であるストレージノードを形成するこ
とができる。

【０２８０】また、（ｃ８）工程を、前記第２開口の側
の前記第２ストレージノード材料膜を除去する工程とす
ることにより、前述の第１および第２ストレージノード
材料膜で以て、第２開口の側の膜上延在部と離間したフ
ィン電極部を具えていて膜上延在部およびフィン電極部
の表面が粗面であるストレージノードを形成することが
できる。

【０２８１】また、この出願に係る第５発明の半導体記
憶装置のキャパシタ構造によれば、第１および第２スト
レージノード材料膜で以て、キャパシタ領域内に当該キ
ャパシタ領域よりも小さな領域を占有するフィン電極部
を具えていて膜上延在部およびフィン電極部の表面が粗
面であるストレージノードを形成することができる。

【０２８２】また、好ましくは、前記粗面膜をＳＯＧ膜
で形成するとき、前記（ｄ１）工程は、（ｍ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜および前記ＳＯＧ膜を順次に積層する工程と、（ｍ
２）前記ＳＯＧ膜の上面をエッチングして粗面にする工
程と、（ｍ３）前記エッチングしたＳＯＧ膜の上にスト
ッパ膜を形成する工程とを含む工程とするのが良い。

【０２８３】また、（ｄ７）工程を、前記第２開口を形
成する側の前記第１犠牲膜が露出するように前記第２ス
トレージノード材料膜を除去する工程とすることによ
り、前述の第１および第２ストレージノード材料膜で以
て、第２開口の側の膜上延在部と離間したフィン電極部
を具え、しかも、膜上延在部およびフィン電極部の表面
が粗面であるストレージノードを形成することができ
る。

【０２８４】また、この出願に係る第６発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１およ
び第２ストレージノード材料膜で以て、キャパシタ領域
内に当該キャパシタ領域よりも小さな領域を占有するフ
ィン電極部を具え、また、膜上延在部の下面と絶縁膜の
上面とが離間しており、しかも膜上延在部およびフィン
電極部の表面が粗面であるストレージノードを形成する
ことができる。

【０２８５】また、（ｅ８）工程を、前記第２開口を形
成する側の前記第１犠牲膜が露出するように前記第２ス
トレージノード材料膜を除去する工程とすることによ
り、前述の第１および第２ストレージノード材料膜で以
て、第２開口の側の膜上延在部と離間したフィン電極部
を具え、膜上延在部の下面と絶縁膜の上面とが離間して
おり、しかも膜上延在部およびフィン電極部の表面が粗
面であるストレージノードを形成することができる。

【０２８６】また、この出願に係る第７発明の半導体記
憶装置のキャパシタ構造の形成方法によれば、第１およ
び第２ストレージノード材料膜で以て、キャパシタ領域
内に当該キャパシタ領域よりも小さな領域を占有するフ
ィン電極部を具え、また、膜上延在部の下面と絶縁膜の
上面とが離間しており、しかも膜上延在部およびフィン
電極部の表面が粗面であるストレージノードを形成する
ことができる。

【０２８７】また、好ましくは、前記粗面膜をＳＯＧ膜
で形成するとき、前記（ｆ１）工程は、（ｎ１）前記第
１および第２導電層が形成された半導体基板上に前記絶
縁膜および前記ＳＯＧ膜を順次に積層する工程と、（ｎ
２）前記ＳＯＧ膜の上面をエッチングして粗面にする工
程と、（ｎ３）前記エッチングしたＳＯＧ膜の上にスト
ッパ膜および第２犠牲膜を順次に積層する工程とを含む
工程とするのが良い。

【０２８８】また、（ｆ７）工程を、前記第２開口を形
成する側の前記第１犠牲膜が露出するように前記第２ス
トレージノード材料膜を除去する工程とすることによ
り、前述の第１および第２ストレージノード材料膜で以
て、第２開口の側の膜上延在部と離間したフィン電極部
を具え、膜上延在部の下面と絶縁膜の上面とが離間して
おり、しかも膜上延在部およびフィン電極部の表面が粗
面であるストレージノードを形成することができる。

【図面の簡単な説明】

【図１】第１の実施の形態のＤＲＡＭセルの構成を示す
図である。

【図２】ＤＲＡＭセルの平面構成を示す図である。

【図３】第１の実施の形態のキャパシタ構造を示す図で
ある。

【図４】第１の実施の形態のキャパシタ構造の平面構成
を示す図である。

【図５】第２の実施の形態のＤＲＡＭセルの構成を示す
図である。

【図６】第２の実施の形態のキャパシタ構造を示す図で
ある。

【図７】第２の実施の形態のキャパシタ構造の平面構成
を示す図である。

【図８】第３の実施の形態のＤＲＡＭセルの構成を示す
図である。

【図９】第４の実施の形態のＤＲＡＭセルの構成を示す
図である。

【図１０】第５の実施の形態のＤＲＡＭセルの構成を示
す図である。

【図１１】第６の実施の形態のＤＲＡＭセルの構成を示
す図である。

【図１２】第７の実施の形態のＤＲＡＭセルの構成を示
す図である。

【図１３】第８の実施の形態のＤＲＡＭセルの構成を示
す図である。

【図１４】第１の実施の形態の製造工程を示す図であ
る。

【図１５】図１４に続く、第１の実施の形態の製造工程
を示す図である。

【図１６】図１５に続く、第１の実施の形態の製造工程
を示す図である。

【図１７】第２の実施の形態の製造工程を示す図であ
る。

【図１８】図１７に続く、第２の実施の形態の製造工程
を示す図である。

【図１９】第３の実施の形態の製造工程を示す図であ
る。

【図２０】図１９に続く、第３の実施の形態の製造工程
を示す図である。

【図２１】図２０に続く、第３の実施の形態の製造工程
を示す図である。

【図２２】図２１に続く、第３の実施の形態の製造工程
を示す図である。

【図２３】第４の実施の形態の製造工程を示す図であ
る。

【図２４】図２３に続く、第４の実施の形態の製造工程
を示す図である。

【図２５】第５の実施の形態の製造工程を示す図であ
る。

【図２６】図２５に続く、第５の実施の形態の製造工程
を示す図である。

【図２７】図２６に続く、第５の実施の形態の製造工程
を示す図である。

【図２８】第５の実施の形態の製造工程の変形例を示す
図である。

【図２９】図２８に続く、第５の実施の形態の製造工程
の変形例を示す図である。

【図３０】図２９に続く、第５の実施の形態の製造工程
の変形例を示す図である。

【図３１】図３０に続く、第５の実施の形態の製造工程
の変形例を示す図である。

【図３２】第６の実施の形態の製造工程を示す図であ
る。

【図３３】図３２に続く、第６の実施の形態の製造工程
を示す図である。

【図３４】第６の実施の形態の製造工程の変形例を示す
図である。

【図３５】図３４に続く、第６の実施の形態の製造工程
の変形例を示す図である。

【図３６】第７の実施の形態の製造工程を示す図であ
る。

【図３７】図３６に続く、第７の実施の形態の製造工程
を示す図である。

【図３８】図３７に続く、第７の実施の形態の製造工程
を示す図である。

【図３９】第７の実施の形態の製造工程の変形例を示す
図である。

【図４０】図３９に続く、第７の実施の形態の製造工程
の変形例を示す図である。

【図４１】図４０に続く、第７の実施の形態の製造工程
の変形例を示す図である。

【図４２】図４１に続く、第７の実施の形態の製造工程
の変形例を示す図である。

【図４３】第８の実施の形態の製造工程を示す図であ
る。

【図４４】図４３に続く、第８の実施の形態の製造工程
を示す図である。

【図４５】第８の実施の形態の製造工程の変形例を示す
図である。

【図４６】図４５に続く、第８の実施の形態の製造工程
の変形例を示す図である。

【図４７】従来のＤＲＡＭセルの構成を示す図である。

【図４８】従来のＤＲＡＭセルの構成を示す図である。

【符号の説明】

１０：Ｓｉ半導体基板１２：ドレイン領域１４：ソース領域１８：第１ワード線２０：転送トランジスタ２２：フィールド酸化膜２４：第２ワード線２６：層間絶縁膜２８：ストッパ窒化膜３０：ドレインコンタクト孔３２：ストレージノード３４：キャパシタ領域３６：膜上延在部３８：フィン電極部４０：ビット線コンタクト孔４２：キャパシタ窒化膜
４４：セルプレート４６：ビット線４８：凹部５０、５０ａ、５０ｂ：接続部５２：第１ポリシリコン層５４：第１ＰＳＧ膜５６：第２ポリシリコン層５８：第２ＰＳＧ膜６０：粗面ポリシリコン層６２：ＳＯＧ膜

Claims

【特許請求の範囲】

【請求項１】第１導電層に絶縁膜の第１開口を介して
キャパシタを構成するストレージノードが接続された半
導体記憶装置であって、該ストレージノードが前記絶縁
膜の上側のキャパシタ領域に延在する膜上延在部と、該
膜上延在部から突出するフィン電極部とを有している構
造の半導体記憶装置のスタック型キャパシタ構造におい
て、前記フィン電極部は、前記キャパシタ領域内に当該キャ
パシタ領域よりも小さな領域を占有するように設けられ
ていることを特徴とする半導体記憶装置のキャパシタ構
造。
【請求項２】請求項１に記載の半導体記憶装置のキャ
パシタ構造において、第２導電層に前記絶縁膜の第２開口を介してビット線が
接続される前記半導体記憶装置であって、前記フィン電
極部は、前記第２開口の側の前記膜上延在部と離間して
設けられていることを特徴とする半導体記憶装置のキャ
パシタ構造。
【請求項３】請求項２に記載の半導体記憶装置のキャ
パシタ構造において、前記フィン電極部は、前記第２開口とは反対側の前記膜
上延在部から突出し、前記第２開口の側へ前記膜上延在
部と離間して延在する庇形状であることを特徴とする半
導体記憶装置のキャパシタ構造。
【請求項４】請求項１に記載の半導体記憶装置のキャ
パシタ構造において、第２導電層に前記絶縁膜の第２開口を介してビット線が
接続される前記半導体記憶装置であって、前記フィン電
極部は、前記第２開口とは反対側の前記膜上延在部から
突出し、前記第２開口の側の前記膜上延在部と接続した
覆形状であることを特徴とする半導体記憶装置のキャパ
シタ構造。
【請求項５】請求項１から請求項４のいずれか一項に
記載の半導体記憶装置のキャパシタ構造において、前記膜上延在部の下面と前記絶縁膜の上面とが離間して
いることを特徴とする半導体記憶装置のキャパシタ構
造。
【請求項６】請求項１から請求項５のいずれか一項に
記載の半導体記憶装置のキャパシタ構造において、前記膜上延在部および前記フィン電極部の表面が凹凸を
有することを特徴とする半導体記憶装置のキャパシタ構
造。
【請求項７】第１導電層に絶縁膜の第１開口を介して
キャパシタを構成するストレージノードが接続され、第
２導電層に前記絶縁膜の第２開口を介してビット線が接
続される半導体記憶装置のキャパシタ構造を形成するに
当たり、（ａ１）前記第１および第２導電層が形成され
た半導体基板上に前記絶縁膜およびストッパ膜を順次に
積層する工程と、（ａ２）前記絶縁膜および前記ストッ
パ膜の前記第１導電層の上方の領域に前記第１開口を形
成する工程と、（ａ３）前記ストッパ膜の上面と前記第
１開口から露出する前記第１導電層とに亘り第１ストレ
ージノード材料膜を形成する工程と、（ａ４）前記第１
ストレージノード材料膜の上面に第１犠牲膜を形成する
工程と、（ａ５）前記第１犠牲膜および前記第１ストレ
ージノード材料膜をパターニングする工程と、（ａ６）
前記パターニングされた前記第１犠牲膜および前記第１
ストレージノード材料膜を第２ストレージノード材料膜
で覆う工程と、（ａ７）前記第１犠牲膜が露出するよう
に前記第２ストレージノード材料膜のパターニングを行
う工程と、（ａ８）前記第１犠牲膜を除去する工程と、
（ａ９）前記第１および第２ストレージノード材料膜の
表面に誘電体膜を形成する工程と、（ａ１０）前記誘電
体膜の上にセルプレート材料膜を形成する工程とを含む
ことを特徴とする半導体記憶装置のキャパシタ構造の形
成方法。
【請求項８】請求項７に記載の半導体記憶装置のキャ
パシタ構造の形成方法において、前記（ａ７）工程は、前記第２開口を形成する側の前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜の一部を除去する工程であることを特徴とする半
導体記憶装置のキャパシタ構造の形成方法。
【請求項９】第１導電層に絶縁膜の第１開口を介して
キャパシタを構成するストレージノードが接続され、第
２導電層に前記絶縁膜の第２開口を介してビット線が接
続される半導体記憶装置のキャパシタ構造を形成するに
当たり、（ｂ１）前記第１および第２導電層が形成され
た半導体基板上に前記絶縁膜、ストッパ膜および第２犠
牲膜を順次に積層する工程と、（ｂ２）前記絶縁膜、前
記ストッパ膜および前記第２犠牲膜の前記第１導電層の
上方の領域に前記第１開口を形成する工程と、（ｂ３）
前記第２犠牲膜の上面と前記第１開口から露出する前記
第１導電層とに亘り第１ストレージノード材料膜を形成
する工程と、（ｂ４）前記第１ストレージノード材料膜
の上面に第１犠牲膜を形成する工程と、（ｂ５）前記第
１犠牲膜および前記第１ストレージノード材料膜をパタ
ーニングする工程と、（ｂ６）前記パターニングされた
前記第１犠牲膜および前記第１ストレージノード材料膜
を第２ストレージノード材料膜で覆う工程と、（ｂ７）
前記第１犠牲膜が露出するように前記第２ストレージノ
ード材料膜のパターニングを行う工程と、（ｂ８）前記
第１犠牲膜を除去する工程と、（ｂ９）前記第２犠牲膜
を除去する工程と、（ｂ１０）前記第１および第２スト
レージノード材料膜の表面に誘電体膜を形成する工程
と、（ｂ１１）前記誘電体膜の上にセルプレート材料膜
を形成する工程とを含むことを特徴とする半導体記憶装
置のキャパシタ構造の形成方法。
【請求項１０】請求項９に記載の半導体記憶装置のキ
ャパシタ構造の形成方法において、前記（ｂ７）工程は、前記第２開口を形成する側の前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜を除去する工程であることを特徴とする半導体記
憶装置のキャパシタ構造の形成方法。
【請求項１１】第１導電層に絶縁膜の第１開口を介し
てキャパシタを構成するストレージノードが接続され、
第２導電層に前記絶縁膜の第２開口を介してビット線が
接続される半導体記憶装置のキャパシタ構造を形成する
に当たり、（ｃ１）前記第１および第２導電層が形成さ
れた半導体基板上に前記絶縁膜およびストッパ膜を順次
に積層する工程と、（ｃ２）前記絶縁膜および前記スト
ッパ膜の前記第１導電層の上方の領域に前記第１開口を
形成する工程と、（ｃ３）前記ストッパ膜の上面と前記
第１開口から露出する前記第１導電層とに亘り第１スト
レージノード材料膜を形成する工程と、（ｃ４）前記ス
トッパ膜の上面に形成された前記第１ストレージノード
材料膜の上面に粗面膜を形成する工程と、（ｃ５）前記
粗面膜および前記第１ストレージノード材料膜の上面に
第１犠牲膜を形成する工程と、（ｃ６）前記粗面膜、前
記第１犠牲膜および前記第１ストレージノード材料膜を
パターニングする工程と、（ｃ７）前記パターニングさ
れた前記粗面膜、前記第１犠牲膜および前記第１ストレ
ージノード材料膜を第２ストレージノード材料膜で覆う
工程と、（ｃ８）前記第１犠牲膜が露出するように前記
第２ストレージノード材料膜のパターニングを行う工程
と、（ｃ９）前記第１犠牲膜を除去する工程と、（ｃ１
０）前記粗面膜、前記第１および第２ストレージノード
材料膜の表面に誘電体膜を形成する工程と、（ｃ１１）
前記誘電体膜の上にセルプレート材料膜を形成する工程
とを含むことを特徴とする半導体記憶装置のキャパシタ
構造の形成方法。
【請求項１２】請求項１１に記載の半導体記憶装置の
キャパシタ構造の形成方法において、前記（ｃ８）工程は、前記第２開口を形成する側の前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜を除去する工程であることを特徴とする半導体記
憶装置のキャパシタ構造の形成方法。
【請求項１３】第１導電層に絶縁膜の第１開口を介し
てキャパシタを構成するストレージノードが接続され、
第２導電層に前記絶縁膜の第２開口を介してビット線が
接続される半導体記憶装置のキャパシタ構造を形成する
に当たり、（ｄ１）前記第１および第２導電層が形成さ
れた半導体基板上に前記絶縁膜、粗面膜およびストッパ
膜を順次に積層する工程と、（ｄ２）前記絶縁膜、前記
粗面膜および前記ストッパ膜の前記第１導電層の上方の
領域に前記第１開口を形成する工程と、（ｄ３）前記ス
トッパ膜の上面と前記第１開口から露出する前記第１導
電層とに亘り第１ストレージノード材料膜を形成する工
程と、（ｄ４）前記ストッパ膜および前記第１ストレー
ジノード材料膜の上面に第１犠牲膜を形成する工程と、
（ｄ５）前記第１犠牲膜および前記第１ストレージノー
ド材料膜をパターニングする工程と、（ｄ６）前記パタ
ーニングされた前記第１犠牲膜および前記第１ストレー
ジノード材料膜を第２ストレージノード材料膜で覆う工
程と、（ｄ７）前記第１犠牲膜が露出するように前記第
２ストレージノード材料膜のパターニングを行う工程
と、（ｄ８）前記第１犠牲膜を除去する工程と、（ｄ
９）前記第１および第２ストレージノード材料膜の表面
に誘電体膜を形成する工程と、（ｄ１０）前記誘電体膜
の上にセルプレート材料膜を形成する工程とを含むこと
を特徴とする半導体記憶装置のキャパシタ構造の形成方
法。
【請求項１４】請求項１３に記載の半導体記憶装置の
キャパシタ構造の形成方法において、前記粗面膜をＳＯＧ膜で形成するとき、前記（ｄ１）工
程は、（ｍ１）前記第１および第２導電層が形成された
半導体基板上に前記絶縁膜および前記ＳＯＧ膜を順次に
積層する工程と、（ｍ２）前記ＳＯＧ膜の上面をエッチ
ングして粗面にする工程と、（ｍ３）前記エッチングし
たＳＯＧ膜の上にストッパ膜を形成する工程とを含むこ
とを特徴とする半導体記憶装置のキャパシタ構造の形成
方法。
【請求項１５】請求項１３に記載の半導体記憶装置の
キャパシタ構造の形成方法において、前記（ｄ７）工程は、前記第２開口を形成する側の前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜を除去する工程であることを特徴とする半導体記
憶装置のキャパシタ構造。
【請求項１６】第１導電層に絶縁膜の第１開口を介し
てキャパシタを構成するストレージノードが接続され、
第２導電層に前記絶縁膜の第２開口を介してビット線が
接続される半導体記憶装置のキャパシタ構造を形成する
に当たり、（ｅ１）前記第１および第２導電層が形成さ
れた半導体基板上に前記絶縁膜、ストッパ膜および第２
犠牲膜を順次に積層する工程と、（ｅ２）前記絶縁膜、
前記ストッパ膜および前記第２犠牲膜の前記第１導電層
の上方の領域に前記第１開口を形成する工程と、（ｅ
３）前記第２犠牲膜の上面と前記第１開口から露出する
前記第１導電層とに亘り第１ストレージノード材料膜を
形成する工程と、（ｅ４）前記第２犠牲膜の上面に形成
された前記第１ストレージノード材料膜の上面に粗面膜
を形成する工程と、（ｅ５）前記粗面膜および前記第１
ストレージノード材料膜の上面に第１犠牲膜を形成する
工程と、（ｅ６）前記粗面膜、前記第１犠牲膜および前
記第１ストレージノード材料膜をパターニングする工程
と、（ｅ７）前記パターニングされた前記粗面膜、前記
第１犠牲膜および前記第１ストレージノード材料膜を第
２ストレージノード材料膜で覆う工程と、（ｅ８）前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜のパターニングを行う工程と、（ｅ９）前記第１
犠牲膜を除去する工程と、（ｅ１０）前記第２犠牲膜を
除去する工程と、（ｅ１１）前記粗面膜、前記第１およ
び第２ストレージノード材料膜の表面に誘電体膜を形成
する工程と、（ｅ１２）前記誘電体膜の上にセルプレー
ト材料膜を形成する工程とを含むことを特徴とする半導
体記憶装置のキャパシタ構造の形成方法。
【請求項１７】請求項１６に記載の半導体記憶装置の
キャパシタ構造の形成方法において、前記（ｅ８）工程は、前記第２開口を形成する側の前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜を除去する工程であることを特徴とする半導体記
憶装置のキャパシタ構造の形成方法。
【請求項１８】第１導電層に絶縁膜の第１開口を介し
てキャパシタを構成するストレージノードが接続され、
第２導電層に前記絶縁膜の第２開口を介してビット線が
接続される半導体記憶装置のキャパシタ構造を形成する
に当たり、（ｆ１）前記第１および第２導電層が形成さ
れた半導体基板上に前記絶縁膜、粗面膜、ストッパ膜お
よび第２犠牲膜を順次に積層する工程と、（ｆ２）前記
絶縁膜、前記粗面膜、前記ストッパ膜および前記第２犠
牲膜の前記第１導電層の上方の領域に前記第１開口を形
成する工程と、（ｆ３）前記第２犠牲膜の上面と前記第
１開口から露出する前記第１導電層とに亘り第１ストレ
ージノード材料膜を形成する工程と、（ｆ４）前記第１
ストレージノード材料膜の上面に第１犠牲膜を形成する
工程と、（ｆ５）前記第１犠牲膜および前記第１ストレ
ージノード材料膜をパターニングする工程と、（ｆ６）
前記パターニングされた前記第１犠牲膜および前記第１
ストレージノード材料膜を第２ストレージノード材料膜
で覆う工程と、（ｆ７）前記第１犠牲膜が露出するよう
に前記第２ストレージノード材料膜のパターニングを行
う工程と、（ｆ８）前記第１犠牲膜を除去する工程と、
（ｆ９）前記第２犠牲膜を除去する工程と、（ｆ１０）
前記粗面膜、前記第１および第２ストレージノード材料
膜の表面に誘電体膜を形成する工程と、（ｆ１１）前記
誘電体膜の上にセルプレート材料膜を形成する工程とを
含むことを特徴とする半導体記憶装置のキャパシタ構造
の形成方法。
【請求項１９】請求項１８に記載の半導体記憶装置の
キャパシタ構造の形成方法において、前記粗面膜をＳＯＧ膜で形成するとき、前記（ｆ１）工
程は、（ｎ１）前記第１および第２導電層が形成された
半導体基板上に前記絶縁膜および前記ＳＯＧ膜を順次に
積層する工程と、（ｎ２）前記ＳＯＧ膜の上面をエッチ
ングして粗面にする工程と、（ｎ３）前記エッチングし
たＳＯＧ膜の上にストッパ膜および第２犠牲膜を順次に
積層する工程とを含むことを特徴とする半導体記憶装置
のキャパシタ構造の形成方法。
【請求項２０】請求項１８に記載の半導体記憶装置の
キャパシタ構造の形成方法において、前記（ｆ７）工程は、前記第２開口を形成する側の前記
第１犠牲膜が露出するように前記第２ストレージノード
材料膜を除去する工程であることを特徴とする半導体記
憶装置のキャパシタ構造の形成方法。