JPH0575056A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0575056A JPH0575056A JP3233050A JP23305091A JPH0575056A JP H0575056 A JPH0575056 A JP H0575056A JP 3233050 A JP3233050 A JP 3233050A JP 23305091 A JP23305091 A JP 23305091A JP H0575056 A JPH0575056 A JP H0575056A
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- JP
- Japan
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- film
- capacitor
- sog
- forming
- sog film
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- Pending
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Abstract
(57)【要約】
【目的】 本発明は、半導体素子のなかでもＤＲＡＭの
メモリセル部におけるキャパシタ有効面積を、従来のセ
ル部構造を変えることなく拡大する製法を提供するもの
である。 【構成】 前記目的のために本発明では、絶縁膜上にＳ
ＯＧ膜を形成し、そのＳＯＧ膜をオゾンを流しての加熱
処理を施して、その表面を粗面化するようにした後、ス
トレージノードを形成するようにした。
メモリセル部におけるキャパシタ有効面積を、従来のセ
ル部構造を変えることなく拡大する製法を提供するもの
である。 【構成】 前記目的のために本発明では、絶縁膜上にＳ
ＯＧ膜を形成し、そのＳＯＧ膜をオゾンを流しての加熱
処理を施して、その表面を粗面化するようにした後、ス
トレージノードを形成するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、中でもＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）のメモ
リセル部におけるキャパシタ面積を拡大する製造方法に
関するものである。
ＲＡＭ（ダイナミックランダムアクセスメモリ）のメモ
リセル部におけるキャパシタ面積を拡大する製造方法に
関するものである。
【０００２】
【従来の技術】図２は、従来のスタックト型構造のＤＲ
ＡＭのセル部分を中心にした製造工程を概略的に示すも
のである。そのプロセスを簡単に説明すると、Ｓｉ基板
１上にゲート酸化膜２、ゲート電極３、ゲートサイドウ
ォール４を形成してから、不純物注入によって、ソース
とドレイン注入層５を形成する（図２（ａ））。その
後、層間絶縁膜６を堆積して（図２（ｂ））、所定の位
置にコンタクトを形成する（図２（ｃ））。次にキャパ
シタ用ストレージノード８を形成し（図２（ｄ））、そ
の上にキャパシタ絶縁膜９とセルプレート１０を形成す
る（図２（ｅ））。
ＡＭのセル部分を中心にした製造工程を概略的に示すも
のである。そのプロセスを簡単に説明すると、Ｓｉ基板
１上にゲート酸化膜２、ゲート電極３、ゲートサイドウ
ォール４を形成してから、不純物注入によって、ソース
とドレイン注入層５を形成する（図２（ａ））。その
後、層間絶縁膜６を堆積して（図２（ｂ））、所定の位
置にコンタクトを形成する（図２（ｃ））。次にキャパ
シタ用ストレージノード８を形成し（図２（ｄ））、そ
の上にキャパシタ絶縁膜９とセルプレート１０を形成す
る（図２（ｅ））。
【０００３】以上が従来のスタックト型セルの形成プロ
セスである。
セスである。
【０００４】
【発明が解決しようとする課題】しかしながら、デバイ
スの微細化、高集積化の進展によってメモリセルにおい
ては、小さな占有面積で大きな容量を確保することが問
題とされている。この為、上記プロセスではデバイスの
微細化、高集積化に伴ってキャパシタの有効面積が小さ
くなり、メモリセルの構造を変える他により多くのキャ
パシタの容量を確保することが困難である。
スの微細化、高集積化の進展によってメモリセルにおい
ては、小さな占有面積で大きな容量を確保することが問
題とされている。この為、上記プロセスではデバイスの
微細化、高集積化に伴ってキャパシタの有効面積が小さ
くなり、メモリセルの構造を変える他により多くのキャ
パシタの容量を確保することが困難である。
【０００５】この発明は、以上述べたデバイスの微細
化、高集積化に伴う、キャパシタ容量の確保という問題
を解決するため、従来のメモリセル構造を変えずに、キ
ャパシタの有効面積を大きくすることによって、より多
くのキャパシタ容量を得ることを目的とする。
化、高集積化に伴う、キャパシタ容量の確保という問題
を解決するため、従来のメモリセル構造を変えずに、キ
ャパシタの有効面積を大きくすることによって、より多
くのキャパシタ容量を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明は前述の目的の
ために、ＤＲＡＭのキャパシタセル製造方法において、
層間絶縁膜上にＳＯＧ膜を形成し、これにＯ3 （オゾ
ン）処理を施すことにより、ＳＯＧ膜の表面を粗面化
し、その後、ストレージノードを形成することによっ
て、キャパシタの有効面積を拡大し、より多くの容量を
得られるようにしたものである。
ために、ＤＲＡＭのキャパシタセル製造方法において、
層間絶縁膜上にＳＯＧ膜を形成し、これにＯ3 （オゾ
ン）処理を施すことにより、ＳＯＧ膜の表面を粗面化
し、その後、ストレージノードを形成することによっ
て、キャパシタの有効面積を拡大し、より多くの容量を
得られるようにしたものである。
【０００７】
【作用】本発明は前述したように、ストレージノード下
に粗面のＳＯＧ膜を形成することによって、キャパシタ
の有効面積を従来よりかなり拡大することが出来る。こ
れによって容量の大きなキャパシタが得られる。
に粗面のＳＯＧ膜を形成することによって、キャパシタ
の有効面積を従来よりかなり拡大することが出来る。こ
れによって容量の大きなキャパシタが得られる。
【０００８】
【実施例】図１は、この発明の実施例を示すプロセスで
ある。層間絶縁膜の堆積までは従来法と同じであるの
で、そこまでのプロセスの説明を省略する。層間絶縁膜
６を堆積した後、メモリセルを形成する際、層間絶縁膜
６上にＳＯＧ（スピンオングラス）膜７を形成し（図１
（ａ））、これにＯ3 処理即ち、チャンバー内で３００
〜４００℃にウエハを加熱して、常温のＯ3 （オゾン）
を流して行う処理を施す。するとＳＯＧ膜７の表面は粗
面となる（図１（ｂ）。その後、コンタクトホールを形
成して（図１（ｃ））、ストレージノード８を形成し
（図１（ｄ））、次にキャパシタ絶縁膜９、セルプレー
ト１０を形成する（図１（ｅ））。
ある。層間絶縁膜の堆積までは従来法と同じであるの
で、そこまでのプロセスの説明を省略する。層間絶縁膜
６を堆積した後、メモリセルを形成する際、層間絶縁膜
６上にＳＯＧ（スピンオングラス）膜７を形成し（図１
（ａ））、これにＯ3 処理即ち、チャンバー内で３００
〜４００℃にウエハを加熱して、常温のＯ3 （オゾン）
を流して行う処理を施す。するとＳＯＧ膜７の表面は粗
面となる（図１（ｂ）。その後、コンタクトホールを形
成して（図１（ｃ））、ストレージノード８を形成し
（図１（ｄ））、次にキャパシタ絶縁膜９、セルプレー
ト１０を形成する（図１（ｅ））。
【０００９】本実施例ではコンタクトホールを形成する
前にＳＯＧ膜を形成し、これをＯ3 処理するプロセスに
よってＳＯＧ膜は図１（ｂ）に示すような粗面となる。
これを下地として下部電極であるストレージを形成する
ことにより、キャパシタの有効面積は拡大する為、キャ
パシタの容量を増大することが出来る。
前にＳＯＧ膜を形成し、これをＯ3 処理するプロセスに
よってＳＯＧ膜は図１（ｂ）に示すような粗面となる。
これを下地として下部電極であるストレージを形成する
ことにより、キャパシタの有効面積は拡大する為、キャ
パシタの容量を増大することが出来る。
【００１０】
【発明の効果】以上、説明したように、この発明によれ
ばストレージノード下に粗面のＳＯＧ膜を形成すること
によって、キャパシタの有効面積を従来よりかなり拡大
することが出来る。これによって容量の大きなキャパシ
タが得られる。
ばストレージノード下に粗面のＳＯＧ膜を形成すること
によって、キャパシタの有効面積を従来よりかなり拡大
することが出来る。これによって容量の大きなキャパシ
タが得られる。
【図１】本発明の実施例の工程断面図
【図２】従来例の工程断面図
１ Ｓｉ基板 ２ ゲート酸化膜 ３ ゲート電極 ４ ゲートサイドウォール ５ 注入層 ６ 層間絶縁膜 ７ ＳＯＧ膜 ８ ストレージノード ９ キャパシタ絶縁膜 １０ セルプレート
Claims (1)
- 【請求項１】 半導体素子におけるストレージノードを
有するキャパシタ部の製造方法として、 半導体基板上に形成された絶縁膜上にＳＯＧ膜を形成
し、その基板をオゾンを流して加熱するＯ3 処理を行な
い、その後前記ＳＯＧ膜上に前記ストレージノードを形
成することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233050A JPH0575056A (ja) | 1991-09-12 | 1991-09-12 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233050A JPH0575056A (ja) | 1991-09-12 | 1991-09-12 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575056A true JPH0575056A (ja) | 1993-03-26 |
Family
ID=16949015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233050A Pending JPH0575056A (ja) | 1991-09-12 | 1991-09-12 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0831531A1 (en) * | 1996-09-24 | 1998-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US7573121B2 (en) | 2002-01-16 | 2009-08-11 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
-
1991
- 1991-09-12 JP JP3233050A patent/JPH0575056A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236078B1 (en) | 1995-09-24 | 2001-05-22 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| EP0831531A1 (en) * | 1996-09-24 | 1998-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6333226B1 (en) | 1996-09-24 | 2001-12-25 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor memory device having a capacitor |
| US7573121B2 (en) | 2002-01-16 | 2009-08-11 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
| US7642157B2 (en) | 2002-01-16 | 2010-01-05 | Micron Technology, Inc. | Method for enhancing electrode surface area in DRAM cell capacitors |
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