KR0124640B1 - 반도체 메모리 장치의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 커패시터 제조방법에 관한 것으로, 기판상에 형성된 메모리셀 상부에 절연층을 형성하고 메모리셀이 노출되도록 스토리지 노드 표면적을 극대화시켜서 커패시터 단위 면적당 용량을 증가시키기 위해 게이트와 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터가 형성된 기판상 절연층을 형성하고, 상기 소오스 또는 드레인영역이 노출되도록 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 공정, 상기 전면에 폴리실리콘, 제1산화막, 비정질 실리콘, 제2산화막을 차례로 증착하는 공정, 상기 비정질 실리콘을 재결정화 하여 그레인을 형성하는 공정, 상기 결정화된 실리콘층을 열산화하여, 제2산화막 계면에 제3산화막을 형성하는 공정, 상기 제2, 제3산화막을 에치-백하여 그레인 경계면에 선택적으로 잔류시키는 공정, 상기 잔류된 산화막을 마스크로 이용하여 재결정화된 실리콘을 선택적으로 제거하는 공정과 패터닝된 재결정화 실리콘을 마스크로 하여 재1산화막과 잔류된 산화막을 제거하는 공정, 제1산화막을 마스크로 하여 폴리실리콘층을 소정 깊이로 식각하여 스토리지 노드를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 메모리 장치의 커패시터 제조방법

제1도 (a)-(c)는 종래의 반도체 메모리 장치의 커패시터 제조단면도.

제2도 (a)-(d)는 종래의 다른 실시예.

제3도 (a)-(d)는 본 발명의 반도체 메모리 장치의 커패시터 제조단면도.

제4도는 본 발명의 특성 그래프.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 절연층

3 : 스토리지 노드 폴리실리콘 4, 7, 9 : 산화막

5 : 반구형 폴리실리콘 6 : 스토리지 노드

8 : 비정질 실리콘막 10 : 폴리실리콘

본 발명은 반도체 메모리 장치의 커패시터 제조방법에 관한 것으로, 특히 스토리지 노드 표면적을 극대화시켜서, 커패시터 단위 면적당 용량을 증가시키는 것에 관한 것이다.

반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)은 고집적화가 빠른 속도로 진행되어 가고 있다.

이에 따라 메모리셀 커패시터가 차지하는 면적도 점점 줄어들어 보다 작은 커패시터 면적내에서 보다 큰 커패시터 용량을 확보하기 위한 노력이 계속해서 이루어져 왔다.

그리고 커패시터 유효면적 확대를 위해 커패시터 스토리지 노드를 3차원 구조로 형성하는 방법들이 다수 제안되었는데, 이중에서 종래의 반도체 메모리 장치의 커패시터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.

제1도는 종래의 일실시예에 의한 반도체 메모리 장치의 커패시터 제조단면도이다.

제1도(a)와 같이 반도체기판(1)상에 일반적인 MOS 트랜지스터 제조공정에 의해 게이트전극, 소오스 및 드레인영역으로 이루어진 메모리셀 트랜지스터(도시하지 않음)를 형성한 다음 그 전면에 절연층(2)을 형성한다. 이어서 상기 메모리셀 트랜지스터의 소오스 또는 드레인영역이 노출되도록 절연층(2)을 선택적으로 식각하여 콘택홀을 형성한 후 콘택을 통해 소오스 또는 드레인영역과 연결되도록 전면에 스토리지 노드 폴리실리콘(3)을 증착한다.

계속해서 상기 결과물 전면에 산화막(4)과 반구형 폴리실리콘(5)을 차례로 형성시킨다.

제1도(b)와 같이 반구형 폴리실리콘(5)을 일정시간 에치백(Etch-Back)하여 반구형 폴리실리콘이 일정간격으로 진동하도록 한다.

상기 결과물이 잔여 반구형 폴리실리콘을 마스크로 하여 스토리지 노드 폴리실리콘(3)이 드러나도록 산화막(4)을 선택적으로 식각한다.

그리고 제1도(c)와 같이 산화막(4)을 마스크로 이용하여 잔여 반구형 폴리실리콘(5)과 스토리지 노드 폴리실리콘(3)을 건식식각으로 제거하여 스토리지 노드를 형성한다.

그리고 도면에는 도시하지 않았지만 일반적인 공정으로 상기 산화막(4)을 제거한 후 최종적인 스토리지 노드 표면에 균일하게 유전체를 증착하고 그 상에 도전층으로 플레이트 전극을 형성함으로서 반도체 메모리 장치의 커패시터를 완성한다.

그러나 상기와 같은 종래의 일실시예의 반도체 메모리 장치의 제조방법은 반구형 폴리실리콘 형성시 형성온도 범위가(±2℃) 불안하여 반구형 폴리실리콘 그레인(grain) 입자크기를 독립적으로 조절하기 어려운 문제점이 있었다.

이와 같은 문제점을 보완하기 위해 종래의 다른 실시예로써 제2도와 같이 메모리 장치의 커패시터를 제조하였다.

제2도는 종래의 다른 실시예의 단면도로써, 첨부된 도면을 참조하여 설명하면 다음과 같다.

제2도(a)와 같이 도면에 도시하지 않았지만 반도체기판(1)상에 일반적인 MOS 트랜지스터 제조공정에 의해 게이트전극, 소오스 및 드레인영역으로 이루어진 메모리셀 트랜지스터를 형성한 다음, 그 전면에 절연층(2)을 형성하고 선택적으로 식각하여 상기 메모리셀 트랜지스터의 소오스 또는 드레인영역이 노출되도록 콘택홀을 형성한다.

그리고 콘택을 통해 소오스 또는 드레인영역과 연결되도록 전면에 스토리지 노드 폴리실리콘(3)을 형성한다.

제2도(b)와 같이 스토리지 노드 폴리실리콘(3)상에 포클(PoCl3)도핑한 다음, 산소분위기에서 열산화하여 스토리지 노드 폴리실리콘(3) 표면에 산화막(7)을 성장시킨다.

이 때, 스토리지 노드 폴리실리콘(3)의 그레인 경계면이 다른 영역보다 열산화가 잘되므로 그레인 경계면에서 산화막(7)이 두껍게 형성된다.

이어서 제2도(c)와 같이 상기 산화막(7)을 에치-백(Etch-Back)하여 스토리지 노드 폴리실리콘(3)을 그레인 경계면(grain boundary)상에 잔여 산화막(7)이 선택적으로 잔존하도록 한다.

제2도(d)와 같이 상기 잔여 산화막(7)을 마스크로 이용하여 스토리지 노드영역을 정의한 후 스토리지 노드 폴리실리콘(3)을 선택적으로 식각하여 스토리지 노드를 형성한다.

그리고 도면에는 도시되지 않았지만 일반적인 공정으로 상기 잔여 산화막(7)을 제거한 다음, 스토리지 노드 표면에 균일하게 유전체를 증착하고, 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트 전극을 형성함으로써 최종적인 커패시터를 완성하게 된다.

이상 설명한 종래의 다른 실시예의 반도체 메모리 장치의 커패시터 제조방법은 스토리지 노드 표면적을 증가시킬 수 있었다.

그러나 스토리지 노드 폴리실리콘 그레인 경계면을 이용하여 식각함으로써 그레인 입자의 크기가 증가하고, 동일 면적상에 형성되는 그레인 수가 감소함으로써 커패시터 단위 면적당 용량을 감소시키는 문제점이 발생하였다.

이에 본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써 스토리지 노드 표면적을 극대화시켜서 커패시터 단위 면적당 용량을 증가시키는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명은 게이트와 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터가 형성된 기판상 절연층을 형성하고, 상기 소오스 또는 드레인영역이 노출되도록 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 공정, 상기 전면에 폴리실리콘, 제1산화막, 비정질 실리콘, 제2산화막을 차례로 증착하는 공정, 상기 비정질 실리콘을 재결정화 하여 그레인을 형성하는 공정, 상기 결정화된 실리콘층을 열산화하여, 제2산화막 계면에 제3산화막을 형성하는 공정, 상기 제2, 제3산화막을 에치-백하여 그레인 경계면에 선택적으로 잔류시키는 공정, 상기 잔류된 산화막을 마스크로 이용하여 재결정화된 실리콘을 선택적으로 제거하는 공정과 패터닝된 재결정화 실리콘을 마스크로 하여 제1산화막과 잔류된 산화막을 제거하는 공정, 제1산화막을 마스크로 하여 폴리실리콘층을 소정 깊이로 식각하여 스토리지 노드를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

따라서 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 발명의 반도체 메모리 장치의 커패시터 제조단면도로써, 제3도(a)와 같이 도면에는 도시하지 않았지만 일반적인 MOS 트랜지스터 제조공정에 의해 반도체 기판상에 게이트전극, 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터를 형성한 다음 그 전면에 절연층(2)을 형성한다. 계속해서 상기 메모리셀 트랜지스터의 소오스 또는 드레인영역이 노출되지 않도록 상기 절연층(2)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한 다음, 콘택을 통해 소오스 또는 드레인영역과 연결되도록 전면에 스토리지 노드 폴리실리콘을 형성한다.

그리고 상기 전면에 화학기상 증착법으로 1000Å정도의 제1산화막(4), 1000Å정도의 비정질 실리콘막(8), 화학기상 증착법으로 제2산화막(9)을 순차적으로 증착시킨다.

제3도(b)와 같이 비정질 실리콘막(8)을 비정질 실리콘과 폴리실리콘 사이의 천이온도 560℃∼650℃ 범위에서 열처리하여 비정질 실리콘막(8)을 폴리실리콘(10)으로 재결정화한 다음, 일정시간이 지나면 폴리실리콘(10)에 그레인(grain)이 형성된다.

제3도(c)와 같이 계속해서 상기 결과물을 산소(O₂)분위기에서 열산화 한다.

이 때, 폴리실리콘(10)의 그레인 경계면은 그 이외의 부분보다 열산화가 잘 진행되므로, 다른 영역보다 제3산화막(7)이 상대적으로 두껍게 성장된다.

이어서 제3도(d)와 같이 상기 제2산화막(9)과 제3산화막(7)을 에치백하여, 그레인 경계면상에 선택적으로 산화막이 잔존하도록 한다.

그리고 잔존한 산화막을 마스크로 이용하여 폴리실리콘(10)을 식각하여 패터닝 하면, 500Å 이하 크기의 그레인(grain)을 갖는 잔여 폴리실리콘이 형성된다.

그리고 상기 식각에 따라 노출된 제1산화막(4)을 잔여 폴리실리콘을 마스크로 이용하여 선택적으로 제거하고 잔여 폴리실리콘과 노출된 스토리지 노드 폴리실리콘(3)을 건식식각 함으로써 스토리지 노드를 형성한다.

그리고 도면에는 도시되지 않았지만 일반적인 공정으로 상기 잔여 산화막(4)을 제거한 다음, 스토리지 노드 표면에 균일하게 유전체를 증착하고 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트 전극을 형성함으로써 최종적인 커패시터를 완성하게 된다.

그리고 제4도는 본 발명의 효과에 따른 특성 그래프도로써, 제4도(a)는 종래 기술에 따른 특성 그래프도이고, 제4도(b)는 본 발명에 따른 특성 그래프도이다.

제4도에서 나타낸 바와 같이 종래에는 폴리실리콘을 증착하여 3000Å정도의 그레인 사이즈를 갖는 폴리실리콘을 마스크로 이용하여 스토리지 노드를 패터닝함으로써 단위면적당 그레인 수가 4∼5개 정도 형성되므로 동일면적당 스토리지 노드의 기동수가 적기 때문에 커패시터가 증가하지 못했다.

그러나 본 발명에 있어서는 비정질 실리콘을 얇게 형성하고, 비정질 실리콘층 상, 하에 C.V.D 산화막을 형성하여 비정질 실리콘을 재결정화 함으로써 500Å 이하의 그레인 사이즈를 갖는 폴리실리콘을 마스크로 이용하여 스토리지 노드를 형성하므로 단위 면적당 그레인 수가 250개 정도 형성되기 때문에 커패시터 표면적이 극대화되는 효과가 있다.

Claims (4)

1. 게이트와 소오스 및 드레인영역을 구비한 메모리셀 트랜지스터가 형성된 기판상 절연층을 형성하고, 상기 소오스 또는 드레인영역이 노출되도록 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 공정, 상기 전면에 폴리실리콘, 제1산화막, 비정질 실리콘, 제2산화막을 차례로 증착하는 공정, 상기 비정질 실리콘을 재결정화하여 그레인을 형성하는 공정, 상기 결정화된 실리콘층을 열산화하여, 제2산화막 계면에 제3산화막을 형성하는 공정, 상기 제2, 제3산화막을 에치-백하여 그레인 경계면에 선택적으로 잔류시키는 공정, 상기 잔류된 산화막을 마스크로 이용하여 재결정화된 실리콘을 선택적으로 제거하는 공정과 패터닝된 재결정화 실리콘을 마스크로 하여 제1산화막과 잔류된 산화막을 제거하는 공정, 제1산화막을 마스크로 하여 폴리실리콘층을 소정 깊이로 식각하여 스토리지 노드를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
2. 제1항에 있어서, 비정질 실리콘층의 재결정화는 560℃∼650℃에서 장시간 열처리하여 형성함을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
3. 제1항에 있어서, 비정질 실리콘막은 1000Å 이하 두께로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
4. 제1항에 있어서, 그레인은 500Å 이하 크기로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.