JPS63208263A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の構成］ （産業上の利用分野） この発明は半導体装置に係わり、特に、スタックドキャ
パシタを有する半導体装置に関する。

（従来の技術） ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
と記す）においては、近年の高集積化に伴うセル領域の
縮小に対処するために、キャパシタとして従来の平面型
キャパシタに代えてスタックドキャパシタを用いるよう
になっている。

このスタックドキャパシタを有するＤＲＡＭの断面構造
を第３図に示す。図において、スタックドキャパシタは
、シリコン基板１１とは逆導電型の不純物拡散層１２と
、この上に形成された第１の導電体ｌ！！１３と、この
上に形成されたキャパシタ絶縁膜１４と、この上に形成
された第２の導電体１１１５とから成り、導電体１１１
３．１５を電極とする。

なお、上記不純物拡散層１２は、上記スタックドキャパ
シタをアクセスするＭＯＳトランジスタの例えばドレイ
ン電極としても利用されている。

１６はこのＭＯＳトランジスタのゲート電極であり、１
７は同じくソース電極である。１９はコンタクトホール
１８を介してソース電極１７に接続されるデータ線であ
る。２０は隣接するメモリセルにおけるＭＯＳ　トラン
ジスタのゲート電極である。

上述したスタックドキャパシタは、図から明らかなよう
に、端部をゲート１ｉｔｊ１６．２０に重ね上げること
により、キャパシタ面積の拡大を図るものである。この
ような構成では、集積化の程度が進むと、キャパシタの
積み上げの程度を大きくする必要がある。しかし、積み
上げの程度を大きくすると、スタックドキャパシタが隣
接するメモリセル（ゲート電極２０を有するメモリセル
とは異なる方向から隣接するメモリセル）のスタックド
キャパシタに近付き、ＤＲＡＭの製造が難しくなる。

以上のような理由から上記構成のスタックドキャパシタ
を有するＤＲＡＭでは、現在のところ、集積化の程度が
限界に達しているのが実状である。

また、上記ように、スタックドキャパシタをゲート電極
１６．２０の上に重ね上げる構成では、ＭＯＳトランジ
スタはスタックドキャパシタの形成前に作らなければな
らない。このため、ＭＯＳトランジスタは長い間熱工程
にざらされることになり、ドレイン電極やソース電極の
拡散深さが深くなるという問題が生じる。

（発明が解決しようとする問題点） 以上述べたようにスタックドキャパシタを有する従来の
ＤＲＡＭにおいては、集積化の能力が限界に達してきて
おり、近年の超高集積化に対処しにくくなってきている
という問題があった。また、ＭＯＳトランジスタをスタ
ックドキャパシタを形成した後に形成しなければならな
いので、ドレイン電極等の拡散深さが大きくなり過ぎて
しまうという問題があった この発明は、上述したような問題を解消することができ
る半導体装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記問題を解決するために第１の発明は、第１の導電体
層の内部を中空にし、その内面を利用してスタックドキ
ャパシタを形成するようにしたものである。

また、第２の発明は、上記第１の発明の構成において、
さらに、上記第２の導電体層の上に隣接するメモリセル
のＭＯＳトランジスタのゲート電極を形成するようにし
たものである。

（作用） 上記第１の発明の構成によれば、第１の導電体層の内面
の面積を拡大することによって、キャパシタ面積を拡大
することができるので、スタックドキャパシタを隣接す
るメモリセルのスタックドキャパシタに近付けることな
く、所望のキャパシタ面積を得ることができる。したが
って、従来のものに比べ、充分集積化の向上に寄与する
ことができる。

また、上記構成によれば、スタックドキャパシタをＭｏ
Ｓトランジスタの上に重ねる必要がないので、スタック
ドキャパシタの形成後にＭＯＳトランジスタを形成する
ことができ、ＭＯＳトランジスタ形成後の熱処理工程を
少なくすることができる。これにより、拡散深さの増大
を防ぐことができる。

上記第２の発明の構成によれば、隣接するメモリセルの
ゲート電極がスタックドキャパシタの上に形成されるの
で、高集積化の程度をさらに一層高めることができる。

る。

（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図は一実施例の構成を示す断面図である。

図において、まず、スタックドキャパシタの構成につい
て説明する。３１はシリコン基板である。

３２はこのシリコン基板３１の表面領域に形成される不
純物拡散層である。この不純物拡散！３２はシリコン基
板３１とは逆導電型となっている。

この不純物拡散ＪＩ３２の上には第１の導電体層３３が
形成されている。この第１の導電体層３３の内部は中空
とされ、かつ上面は開口されている。

そして、第１の導電体層３３の内面と上面にはキャパシ
タ絶縁膜３４が形成されている。このキャパシタ絶縁膜
３４が形成された第１の導電体層３５の内部は第２の導
電体！！３５で埋められている。この第２の導電体ｌ！
３５はさらに、第１の導電体層３３の上面にも形成され
ている。

以上がこの実施例に於けるスタックドキャパシタの構成
である。

次に、このスタックドキャパシタを駆動するためのＭＯ
Ｓトランジスタの構成を説明する。

上記不純物拡散層３２は、ＭＯＳトランジスタの例えば
ドレイン電極としても利用される。３６はＭｏＳトラン
ジスタのゲート電極であり、３７はソース電極である。

上記ゲート電８ｉ３６は上記第１の導電体層３３の横に
位置し、絶縁膜３８を介してシリコン基板３１上に形成
されている。上記第２の導電体層３５の上には、絶縁膜
３９を介して隣接するメモリセルのＭＯＳトランジスタ
のゲート電極４０が形成されている。ゲート電極３６．
４０の上側には、絶縁膜４１を介してデータ線４２が形
成されている。このデータ線４２はコンタクトホール４
３を介してソース電極３７に接続されている。

以上この発明の一実施例の構成を説明したが、ここで上
記スタックドキャパシタの製造方法について説明する。

まず、第２図（ａ）に示すように、シリコン基板３１の
表面領域に不純物をイオン注入し、不純物拡散１１３２
を形成する。この後、シリコン基板３１上にシリコン酸
化１Ｉ４４を形成し、さらに、例えばロコス法により素
子分離領域４５を形成する。そして、シリコン酸化Ｍ４
４および素子分離領域４５の上にシリコン窒化膜４６を
形成する。

次に、第２図（ｂ）に示すように、例えば、フォトエツ
チングにより、シリコン窒化膜４６およびシリコン酸化
膜４４を選択的に除去し、第１の導電体１３３の上面の
開口部を設定するための窓開けを行なう。

次に、第２図（Ｃ）に示すように、例えば、等方性エツ
チングにより、シリコン酸化ｌｌＩ４４を選択的に除去
し、第１の導電体１１３３の内部中空を設定する。

次に、第２図（ｄ）に示すように、リンを含んだポリシ
リコン４７を中空内面およびシリコン窒化ｆｉ１４６の
上面に堆積する。

次に、第２図（ｅ）に示すように、例えば、ＲＩＥ法に
よりシリコン窒化１！４６の下側以外の部分のポリシリ
コン４７を除去することにより、第１の導電体１３３を
形成する。

次に、第２図（ｆ）に示すように、シリコン窒化１４６
を剥離した後、例えば、ＮＨ４Ｆ液を使ってシリコン酸
化１１１４４を選択的に除去する。この後、例えば、熱
酸化処理により第１の導電体層３３の表面にキャパシタ
絶縁膜３４を形成する。

最後に、第２図（Ｑ）に示すように、第１の導電体層３
３の内部を埋めるように、リンを含んだポリシリコンを
堆積した後、このボロシリコンをバターニングすること
により、第２の導電体層３５を形成する。

以上詳述したようにこの実施例は、第１の導電体層３３
の内部を中空にし、その内面を利用してスタックドキャ
パシタを形成するようにしたものである。

上記構成によれば、第１の導電体層３３の内面の面積を
拡大することによって、キャパシタ面積を拡大すること
ができるので、スタックドキャパシタを隣接するメモリ
セルのスタックドキャパシタに近付けることなく、所望
のキャパシタ面積を得ることができる。したがって、こ
の実施例によれば、従来に比べ、集積化の程度を向上す
ることができる。

また、上記構成によれば、スタックドキャパシタをＭＯ
Ｓ　トランジスタに重ねる必要がないので、スタックド
キャパシタの形成後にＭＯＳトランジスタを形成するこ
とができる。したがって、ＭＯＳトランジスタ形成後の
熱処理工程を少なくすることができ、ドレイン電極等の
拡散深さの大きくなるのを防ぐことができる。

ざらに、ＭＯＳトランジスタの形成後にスタックドキャ
パシタを形成することができるので、隣接するメモリセ
ルのゲート電橋４０をスタックドキャパシタの上に形成
することができ、高集積化の程度をさらに一層高めるこ
とができる。

なお、第１の導電体層３３の内部の形状は先の形状に限
定されるものではなく、内面の面積を拡大するために、
この内面の形状を波状等の凹凸形状にしてもよい。この
ような内面形状を持つ導電体層は、例えば、エツチング
レートの異なる複数の導電体層を積層し、これをエツチ
ングすることにより形成することができる。

この他にも、発明の要旨を逸鋭しない範囲で種々様々変
形実施可能なことは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば、高集積化の向上
及び拡散深さの増大防止を図ることができる半導体装置
を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係わる半導体装置の一実施例の構成
を示す断面図、第２図は第１図に示す半導体装置の製造
方法の一例を示す断面図、第３図はスタックドキャパシ
タを有する従来のＤＲＡＭの構成を示す断面図である。 ３１・・・シリコン基板、３２・・・不純物拡散層、３
３・・・第１の導電体層、３４・・・キャパシタ絶縁膜
、３５・・・第２のＳ電体層、３６．４０・・・ゲート
Ｎ極、３７・・・ソース電極、３８．３９．４１・・・
絶縁膜、４２・・・データ線、４３・・・コンタクトホ
ール。 出願人代理人　弁理士　鈴江武彦 第１図 第２図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面領域に形成された該基板とは逆
   導電体型の不純物拡散層と、 この不純物拡散層上に形成され、内部が中空で上面が開
   口された第１の導電体層と、 この第１の導電体層の上面と内面に形成されたキャパシ
   タ絶縁膜と、 上記第１の導電体層の内部を埋め、かつ該導電体層の上
   面を覆うように形成された第２の導電体層と、 を具備したことを特徴とする半導体装置。
2. （２）キャパシタと該キャパシタをアクセスするＭＯＳ
   トランジスタを有する半導体装置において、半導体基板
   の表面領域に形成された該基板とは逆導電体型の不純物
   拡散層と、 この不純物拡散層上に形成され、内部が中空で上面が開
   口された第１の導電体層と、 この第１の導電体層の上面と内面に形成されたキャパシ
   タ絶縁膜と、 上記第１の導電体層の内部を埋め、かつ該導電体層の上
   面を覆うように形成された第２の導電体層と、 この第２の導電体層上に形成された隣接セルのＭＯＳト
   ランジスタのゲート電極と、 を具備したことを特徴とする半導体装置。