JP2686228B2 - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
- Publication number
- JP2686228B2 JP2686228B2 JP6048637A JP4863794A JP2686228B2 JP 2686228 B2 JP2686228 B2 JP 2686228B2 JP 6048637 A JP6048637 A JP 6048637A JP 4863794 A JP4863794 A JP 4863794A JP 2686228 B2 JP2686228 B2 JP 2686228B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- memory cell
- semiconductor
- plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 132
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリセル及びそ
の製造方法に係り、特に、高密度半導体装置に好適なよ
うに、平板キャパシターをトランジスタの下部に配置す
るようにした半導体メモリセル及びその製造方法に関す
る。
の製造方法に係り、特に、高密度半導体装置に好適なよ
うに、平板キャパシターをトランジスタの下部に配置す
るようにした半導体メモリセル及びその製造方法に関す
る。
【０００２】
【従来の技術】広く用いられている DRAM (Dynamic Ran
dom Access Memory)装置のメモリセルは、一般に、キャ
パシターとトランジスタとから構成される。これらの D
RAM メモリセルの中、積層タイプのキャパシタを用いる
メモリセルの形成方法について、以下に例示して説明す
る。
dom Access Memory)装置のメモリセルは、一般に、キャ
パシターとトランジスタとから構成される。これらの D
RAM メモリセルの中、積層タイプのキャパシタを用いる
メモリセルの形成方法について、以下に例示して説明す
る。
【０００３】まず、図２の A に示すように、半導体基
板１上に酸化物層２及び窒化物層３を順次形成し、次い
で、フォトレジストを塗布し、フォトマスク作業を進め
て、活性化領域パターン４を形成する。
板１上に酸化物層２及び窒化物層３を順次形成し、次い
で、フォトレジストを塗布し、フォトマスク作業を進め
て、活性化領域パターン４を形成する。
【０００４】次いで、図２の B に示すように、隔離層
を形成するために、フォトレジストの活性化領域パター
ン４をマスクとして用いることによって、窒化物層３及
び酸化物層２をエッチングし、さらに、フォトレジスト
を除去して、フィールドイオン注入５を行う。
を形成するために、フォトレジストの活性化領域パター
ン４をマスクとして用いることによって、窒化物層３及
び酸化物層２をエッチングし、さらに、フォトレジスト
を除去して、フィールドイオン注入５を行う。
【０００５】次いで、図２の C に示すように、酸化処
理を行って、隔離層６を形成する。次に、窒化物層３及
び酸化物層２を除去し、さらに、しきい電圧を調整する
ためにイオン注入を行う。
理を行って、隔離層６を形成する。次に、窒化物層３及
び酸化物層２を除去し、さらに、しきい電圧を調整する
ためにイオン注入を行う。
【０００６】上記工程終了後、図２の D に示すよう
に、全表面にゲート絶縁層７を形成し、次に、ゲート電
極用としてポリシリコン層８、酸化シリコンからなる層
間絶縁層９を順次形成した後、その上にフォトレジスト
を塗布し、フォトマスキング作業を介して、トランジス
タのゲート形成用のフォトレジストパターン10を形成す
る。
に、全表面にゲート絶縁層７を形成し、次に、ゲート電
極用としてポリシリコン層８、酸化シリコンからなる層
間絶縁層９を順次形成した後、その上にフォトレジスト
を塗布し、フォトマスキング作業を介して、トランジス
タのゲート形成用のフォトレジストパターン10を形成す
る。
【０００７】次に、図２の E に示すように、フォトレ
ジストパターン10をマスクとする異方性エッチングによ
って、層間絶縁層９、ポリシリコン層８及びゲート絶縁
層７を順次除去してゲート電極を形成した後、不純物イ
オンを注入して、軽度にドープしたドレイン(LDD)領域
を形成し、さらに酸化膜の蒸着及びエッチングバックに
よってゲート電極側面に側壁11を形成した後イオン注入
を行って、高濃度にドープしたソース/ドレイン領域を
形成する。
ジストパターン10をマスクとする異方性エッチングによ
って、層間絶縁層９、ポリシリコン層８及びゲート絶縁
層７を順次除去してゲート電極を形成した後、不純物イ
オンを注入して、軽度にドープしたドレイン(LDD)領域
を形成し、さらに酸化膜の蒸着及びエッチングバックに
よってゲート電極側面に側壁11を形成した後イオン注入
を行って、高濃度にドープしたソース/ドレイン領域を
形成する。
【０００８】次に、層間絶縁層12を被覆し、キャパシタ
ーのノード電極と接触すべきコンタクト領域を形成する
ためにコンタクトホールを開け、ポリシリコンを蒸着し
てキャパシターの記憶電極を形成した後、フォトエッチ
ングプロセスを適用することによって記憶電極であるノ
ード電極13を形成し、該ノード電極の表面を誘電体層14
で被覆して、その上にプレート電極15を形成する。
ーのノード電極と接触すべきコンタクト領域を形成する
ためにコンタクトホールを開け、ポリシリコンを蒸着し
てキャパシターの記憶電極を形成した後、フォトエッチ
ングプロセスを適用することによって記憶電極であるノ
ード電極13を形成し、該ノード電極の表面を誘電体層14
で被覆して、その上にプレート電極15を形成する。
【０００９】上記工程の終了後、BPSG 16を塗布して平
坦化し、メタライズ層17を形成する。
坦化し、メタライズ層17を形成する。
【００１０】
【発明が解決しようとする課題】上記した従来の積層タ
イプの半導体メモリセルにおいては、キャパシターの容
量は、記憶電極の厚さ及び形状によって決定される表面
積によって決定されるが、キャパシタンスの増大には限
界があり、積層構造は平坦化工程の進行を困難にする。
イプの半導体メモリセルにおいては、キャパシターの容
量は、記憶電極の厚さ及び形状によって決定される表面
積によって決定されるが、キャパシタンスの増大には限
界があり、積層構造は平坦化工程の進行を困難にする。
【００１１】キャパシターの形状を種々の形態に変化さ
せた変形集積セル構造においては、容量の増大をある程
度達成することが可能ではあるが、構造の複雑性によっ
てキャパシターのノード電極とプレート電極との間に短
絡の生じる可能性があり、収量を低下させる結果とな
る。さらに、工程マージンが下がり、半導体装置形成間
に種々の問題に遭遇することになる。
せた変形集積セル構造においては、容量の増大をある程
度達成することが可能ではあるが、構造の複雑性によっ
てキャパシターのノード電極とプレート電極との間に短
絡の生じる可能性があり、収量を低下させる結果とな
る。さらに、工程マージンが下がり、半導体装置形成間
に種々の問題に遭遇することになる。
【００１２】本発明の目的は、上記従来技術の有してい
た課題を解決することにある。すなわち、トポロジ（to
pology）を改善し、 DRAM セルのトランジスタの下部に
平面キャパシターを形成し、記憶電極の６面すなわち
前、後、左、右、上、下を誘電体層、絶縁層及びプレー
ト電極で囲み、これによって、キャパシターの容量を大
きく増大させることにある。さらに、トランジスタを薄
膜半導体フィルムで作製し、これによって、ソース〜ド
レイン間の漏洩電流を著しく減少させ、半導体装置の信
頼性を大きく改善する。
た課題を解決することにある。すなわち、トポロジ（to
pology）を改善し、 DRAM セルのトランジスタの下部に
平面キャパシターを形成し、記憶電極の６面すなわち
前、後、左、右、上、下を誘電体層、絶縁層及びプレー
ト電極で囲み、これによって、キャパシターの容量を大
きく増大させることにある。さらに、トランジスタを薄
膜半導体フィルムで作製し、これによって、ソース〜ド
レイン間の漏洩電流を著しく減少させ、半導体装置の信
頼性を大きく改善する。
【００１３】
【課題を解決するための手段】上記目的は、下記工程を
含む半導体メモリセルの製造方法とすることによって達
成することができる。すなわち、まず半導体基板上に第
１の絶縁層を形成し、該第１の絶縁層上に第１の導電層
を形成し、上記第１の導電層を選択的にエッチングし
て、記憶電極を形成する工程；上記第１の絶縁層の露出
している部分と上記記憶電極の上に第１の誘電体層を形
成し、上記第１の誘電体層の上に第２の導電層を形成し
てプレート電極を形成する工程；上記プレート電極の上
に第２の絶縁層を形成し、上記第２の絶縁層と上記第２
の導電層と上記第１の誘電体層とを上記記憶電極が露出
するまで選択的にエッチングしてコンタクトホールを開
口する工程；上記コンタクトホールの内面上と上記第２
の絶縁層の上に第２の誘電体層を形成し、上記第２の誘
電体層が、上記コンタクトホールの側壁上にのみ残留す
るように、上記第２の誘電体層に異方性エッチングを施
す工程；上記コンタクトホール内に導電材を充填してプ
ラグを形成し、上記第２の絶縁層と上記プラグの上に半
導体層を形成する工程；最後に、上記半導体層の上記プ
ラグから離隔した個所に素子隔離層を形成し、上記半導
体層を活性領域と素子隔離層とに分け、上記活性領域の
上にゲート絶縁層を設け、上記ゲート絶縁層の上にゲー
ト電極を形成し、上記ゲート電極の両側の上記活性領域
に、上記ゲート電極をマスクとして用いて不純物イオン
を注入することによって不純物領域を形成し、上記ゲー
ト電極の１方の側の上記活性領域を上記不純物領域を介
して上記プラグに実質的に電気接続する工程。
含む半導体メモリセルの製造方法とすることによって達
成することができる。すなわち、まず半導体基板上に第
１の絶縁層を形成し、該第１の絶縁層上に第１の導電層
を形成し、上記第１の導電層を選択的にエッチングし
て、記憶電極を形成する工程；上記第１の絶縁層の露出
している部分と上記記憶電極の上に第１の誘電体層を形
成し、上記第１の誘電体層の上に第２の導電層を形成し
てプレート電極を形成する工程；上記プレート電極の上
に第２の絶縁層を形成し、上記第２の絶縁層と上記第２
の導電層と上記第１の誘電体層とを上記記憶電極が露出
するまで選択的にエッチングしてコンタクトホールを開
口する工程；上記コンタクトホールの内面上と上記第２
の絶縁層の上に第２の誘電体層を形成し、上記第２の誘
電体層が、上記コンタクトホールの側壁上にのみ残留す
るように、上記第２の誘電体層に異方性エッチングを施
す工程；上記コンタクトホール内に導電材を充填してプ
ラグを形成し、上記第２の絶縁層と上記プラグの上に半
導体層を形成する工程；最後に、上記半導体層の上記プ
ラグから離隔した個所に素子隔離層を形成し、上記半導
体層を活性領域と素子隔離層とに分け、上記活性領域の
上にゲート絶縁層を設け、上記ゲート絶縁層の上にゲー
ト電極を形成し、上記ゲート電極の両側の上記活性領域
に、上記ゲート電極をマスクとして用いて不純物イオン
を注入することによって不純物領域を形成し、上記ゲー
ト電極の１方の側の上記活性領域を上記不純物領域を介
して上記プラグに実質的に電気接続する工程。
【００１４】この場合、上記第１、第２の導電層、上記
導電材及び上記半導体層はドープしたポリシリコンから
なるものであり、また、上記第１、第２の誘電体層、上
記第１、第２の絶縁層、ゲート絶縁層がシリコン酸化物
層からなるものである。また、上記第１、第２の誘電体
層は、シリコン酸化物層及びシリコン窒化物層からなる
積層構造を用いることができる。基板はシリコン基板で
あり、その上層部は高濃度不純物でドープされたもので
ある。なお、基板は、シリコン基板上に絶縁層を設けた
ものであってもよい。この場合、この絶縁層は上記基板
を酸化して形成してもよい。
導電材及び上記半導体層はドープしたポリシリコンから
なるものであり、また、上記第１、第２の誘電体層、上
記第１、第２の絶縁層、ゲート絶縁層がシリコン酸化物
層からなるものである。また、上記第１、第２の誘電体
層は、シリコン酸化物層及びシリコン窒化物層からなる
積層構造を用いることができる。基板はシリコン基板で
あり、その上層部は高濃度不純物でドープされたもので
ある。なお、基板は、シリコン基板上に絶縁層を設けた
ものであってもよい。この場合、この絶縁層は上記基板
を酸化して形成してもよい。
【００１５】また、本発明の半導体メモリセルは、下記
構成からなるものである。すなわち、基板、上記基板上
の記憶電極、上記記憶電極上の第１の誘電体層、上記第
１の誘電体層上のプレート電極となる導電層、上記導電
層上の絶縁層、上記絶縁層上の半導体層、上記半導体層
へ不純物イオン注入することによって形成されたソー ス
領域とドレイン領域、上記半導体層上のゲート絶縁層、
上記半導体層の上記ソース領域と上記ドレイン領域の間
の上記ゲート絶縁層上のゲート電極、上絶縁層と上記導
電層と上記第１の誘電体層とを貫通し、上記記憶電極と
上記ソース領域とを接続するプラグ、上記プラグの側壁
に形成された第２の誘電体層。
構成からなるものである。すなわち、基板、上記基板上
の記憶電極、上記記憶電極上の第１の誘電体層、上記第
１の誘電体層上のプレート電極となる導電層、上記導電
層上の絶縁層、上記絶縁層上の半導体層、上記半導体層
へ不純物イオン注入することによって形成されたソー ス
領域とドレイン領域、上記半導体層上のゲート絶縁層、
上記半導体層の上記ソース領域と上記ドレイン領域の間
の上記ゲート絶縁層上のゲート電極、上絶縁層と上記導
電層と上記第１の誘電体層とを貫通し、上記記憶電極と
上記ソース領域とを接続するプラグ、上記プラグの側壁
に形成された第２の誘電体層。
【００１６】この場合、上記プラグは上記記憶電極と上
記不純物領域の１つとの間の電気的接続を形成し、上記
プラグの上記第２の誘電体層に対応する部分は追加の記
憶電極として利用される。
記不純物領域の１つとの間の電気的接続を形成し、上記
プラグの上記第２の誘電体層に対応する部分は追加の記
憶電極として利用される。
【００１７】またこの場合、上記半導体層の上に、上記
プラグと上記ソース領域に接続された、更に追加の積層
型のキャパシタを設けてもよい。
プラグと上記ソース領域に接続された、更に追加の積層
型のキャパシタを設けてもよい。
【００１８】なお、上記追加の積層型のキャパシタを形
成した場合には、より大きな容量を得ることが出来る。
成した場合には、より大きな容量を得ることが出来る。
【００１９】
【実施例】以下、本発明の半導体メモリセル及びその製
造方法について、実施例によって具体的に説明する。本
発明の半導体メモリセルの製造工程を説明するセル部の
部分断面図を図１に示す。まず、図１の A に示すよう
に、基板21上に第１の絶縁層22を30〜150Åの厚さで形
成する。次に、第１の導電層を1000〜4000Åの厚さで堆
積し、次いで、フォトエッチング法によって記憶電極23
を形成する。続いて、第１の誘電体層24を30〜150Åの
厚さで形成し、上記記憶電極が誘電体層で完全に囲まれ
るようにする。
造方法について、実施例によって具体的に説明する。本
発明の半導体メモリセルの製造工程を説明するセル部の
部分断面図を図１に示す。まず、図１の A に示すよう
に、基板21上に第１の絶縁層22を30〜150Åの厚さで形
成する。次に、第１の導電層を1000〜4000Åの厚さで堆
積し、次いで、フォトエッチング法によって記憶電極23
を形成する。続いて、第１の誘電体層24を30〜150Åの
厚さで形成し、上記記憶電極が誘電体層で完全に囲まれ
るようにする。
【００２０】次に、第２の導電層を1000〜3000Åの厚さ
で堆積し、キャパシタのプレート電極を形成する。次い
で、プレート電極25上に、第２の絶縁層26を500〜3000
Åの厚さで形成する。この第１、第２の絶縁層はシリコ
ン酸化物及びシリコン窒化物からなるものである。半導
体層である基板21は、導体とするために、ｐタイプある
いはｎタイプの不純物をドープする。この層は絶縁物層
であってもよい。
で堆積し、キャパシタのプレート電極を形成する。次い
で、プレート電極25上に、第２の絶縁層26を500〜3000
Åの厚さで形成する。この第１、第２の絶縁層はシリコ
ン酸化物及びシリコン窒化物からなるものである。半導
体層である基板21は、導体とするために、ｐタイプある
いはｎタイプの不純物をドープする。この層は絶縁物層
であってもよい。
【００２１】次に、図１の B に示すように、キャパシ
タの記憶電極23と、後に形成するトランジスタのソース
/ドレイン領域とを接続するコンタクトホールをフォト
エッチング法によって形成する。すなわち、第２の絶縁
層26をエッチングし、上記第２の絶縁層をマスクとし
て、プレート電極25及び第１の誘電体層をエッチングす
る。次いで、記憶電極23の所定部分をエッチングしてコ
ンタクトホールを形成する。次に、全表面に、第２の誘
電体層28を30〜150Åの厚さに蒸着する。ここで、第
１、第２の誘電体層は、熱酸化層、CVD 酸化層及び窒化
物層の中から選ばれる何れか一つであってもよく、酸化
物層及び窒化物層からなる積層構造であってもよい。
タの記憶電極23と、後に形成するトランジスタのソース
/ドレイン領域とを接続するコンタクトホールをフォト
エッチング法によって形成する。すなわち、第２の絶縁
層26をエッチングし、上記第２の絶縁層をマスクとし
て、プレート電極25及び第１の誘電体層をエッチングす
る。次いで、記憶電極23の所定部分をエッチングしてコ
ンタクトホールを形成する。次に、全表面に、第２の誘
電体層28を30〜150Åの厚さに蒸着する。ここで、第
１、第２の誘電体層は、熱酸化層、CVD 酸化層及び窒化
物層の中から選ばれる何れか一つであってもよく、酸化
物層及び窒化物層からなる積層構造であってもよい。
【００２２】次に、図1の C に示すように、マスクを用
いることなく第２の誘電体層28を異方性エッチングし
て、コンタクトホールの側壁のみに第２の誘電体層28'
を残留させる。
いることなく第２の誘電体層28を異方性エッチングし
て、コンタクトホールの側壁のみに第２の誘電体層28'
を残留させる。
【００２３】続いて、図１の D に示すように、導電材
を蒸着、エッチングバックし、コンタクトホール中に導
電材を充填した形でプラグ27を形成した後、その上に、
半導体層29を適切な厚さに蒸着させる。次いで、素子間
を隔離するために、上記半導体層29を部分的に酸化さ
せ、隣接素子を相互に隔離する素子隔離層30を形成す
る。
を蒸着、エッチングバックし、コンタクトホール中に導
電材を充填した形でプラグ27を形成した後、その上に、
半導体層29を適切な厚さに蒸着させる。次いで、素子間
を隔離するために、上記半導体層29を部分的に酸化さ
せ、隣接素子を相互に隔離する素子隔離層30を形成す
る。
【００２４】ここで、上記第１、第２の導電層、導電材
及び半導体層はポリシリコンからなるものであり、この
中、第１、第２の導電層及び導電材は高濃度にドープ
し、一方、半導体層はドープをしないかあるいは極めて
低濃度でドープしたものとする。
及び半導体層はポリシリコンからなるものであり、この
中、第１、第２の導電層及び導電材は高濃度にドープ
し、一方、半導体層はドープをしないかあるいは極めて
低濃度でドープしたものとする。
【００２５】次いで、図１の E に示すように、通常の
工程でゲート絶縁層31、ゲート電極ポリシリコン層32及
びゲート上部絶縁層33を順次蒸着、エッチングバックし
て、ゲート電極を形成する。その後、イオン注入を行
い、ソースＳ及びドレインＤを形成する。次いで、全表
面に酸化物層を蒸着し、エッチングバックしてゲート上
に側壁34を形成する。さらに、平坦化のために BPSG 35
を塗布し、その後、金属配線と接続される部分にコンタ
クトホールを形成した後、金属層をパターニングするこ
とによってメモリセルの製造を完了する。
工程でゲート絶縁層31、ゲート電極ポリシリコン層32及
びゲート上部絶縁層33を順次蒸着、エッチングバックし
て、ゲート電極を形成する。その後、イオン注入を行
い、ソースＳ及びドレインＤを形成する。次いで、全表
面に酸化物層を蒸着し、エッチングバックしてゲート上
に側壁34を形成する。さらに、平坦化のために BPSG 35
を塗布し、その後、金属配線と接続される部分にコンタ
クトホールを形成した後、金属層をパターニングするこ
とによってメモリセルの製造を完了する。
【００２６】図１の D に示した半導体層上に素子隔離
絶縁層を形成してから後の工程は、一般的なトランジス
タ形成工程であって、既知の手法で実施すればよいが、
プラグ27と接続される部分は、キャパシタの記憶電極に
接続される回路部分を形成するものでなければならな
い。
絶縁層を形成してから後の工程は、一般的なトランジス
タ形成工程であって、既知の手法で実施すればよいが、
プラグ27と接続される部分は、キャパシタの記憶電極に
接続される回路部分を形成するものでなければならな
い。
【００２７】さらに、基板及び第２の導電層は電気的に
接続してもよく、これによって、基板はプレート電極の
一部として用いられ、効率を上げることができる。
接続してもよく、これによって、基板はプレート電極の
一部として用いられ、効率を上げることができる。
【００２８】また、他の実施例として、トランジスタが
形成される半導体層29の下部に平板キャパシタを形成し
た後、図２に関連して述べたような積層タイプのキャパ
シタを形成することもできる。これによって、１個の D
RAM セルが２つのキャパシタを有することとなり、キャ
パシタの容量を増大させることができる。
形成される半導体層29の下部に平板キャパシタを形成し
た後、図２に関連して述べたような積層タイプのキャパ
シタを形成することもできる。これによって、１個の D
RAM セルが２つのキャパシタを有することとなり、キャ
パシタの容量を増大させることができる。
【００２９】
【発明の効果】以上述べてきたように、本発明によっ
て、トランジスタの下部に積層キャパシタではなく平板
キャパシタを形成し、記憶ノード電極を誘電体層及びプ
レート電極によって完全に囲まれるように形成すること
ができるので、容量を大きく増大させることができる。
また、セルを薄膜トランジスタ層で形成し、ゲートを絶
縁層によって囲むことができるので、ソース〜ドレイン
間の漏洩電流を極めて減少させることができるので、半
導体メモリ装置の信頼性を改善することができる。
て、トランジスタの下部に積層キャパシタではなく平板
キャパシタを形成し、記憶ノード電極を誘電体層及びプ
レート電極によって完全に囲まれるように形成すること
ができるので、容量を大きく増大させることができる。
また、セルを薄膜トランジスタ層で形成し、ゲートを絶
縁層によって囲むことができるので、ソース〜ドレイン
間の漏洩電流を極めて減少させることができるので、半
導体メモリ装置の信頼性を改善することができる。
【図１】本発明による半導体メモリセルの製造方法の手
順を示す断面図。
順を示す断面図。
【図２】従来技術における半導体メモリセルの製造方法
の手順を示す断面図。
の手順を示す断面図。
１…半導体基板、２…酸化物層、３…窒化物層、４…活
性領域パターン、５…フィールドイオン注入、６…素子
隔離層、７…ゲート絶縁層、８…ゲート電極ポリシリコ
ン層、９…層間絶縁膜、10…フォトレジストパターン、
11…側壁、12…層間絶縁層、13…ノード電極、14…誘電
体層、15…プレート電極、16… BPSG 、17…メタライズ
層、21…半導体基板、22…第１の絶縁層、23…記憶電
極、24…第１の誘電体層、25…プレート電極、26…第２
の絶縁層、27…プラグ、28、28'…第２の誘電体層、29
…半導体層、30…素子隔離層、31…ゲート絶縁層、32…
ゲート電極ポリシリコン層、33…ゲート上部絶縁層、34
…側壁、35… BPSG 、36…金属。
性領域パターン、５…フィールドイオン注入、６…素子
隔離層、７…ゲート絶縁層、８…ゲート電極ポリシリコ
ン層、９…層間絶縁膜、10…フォトレジストパターン、
11…側壁、12…層間絶縁層、13…ノード電極、14…誘電
体層、15…プレート電極、16… BPSG 、17…メタライズ
層、21…半導体基板、22…第１の絶縁層、23…記憶電
極、24…第１の誘電体層、25…プレート電極、26…第２
の絶縁層、27…プラグ、28、28'…第２の誘電体層、29
…半導体層、30…素子隔離層、31…ゲート絶縁層、32…
ゲート電極ポリシリコン層、33…ゲート上部絶縁層、34
…側壁、35… BPSG 、36…金属。
Claims (10)
- 【請求項１】下記工程からなることを特徴とする半導体
メモリセルの製造方法。基板上に第１の絶縁層を形成す
る工程と； 上記第１の絶縁層上に第１の導電層を形成する工程と； 上記第１の導電層を選択的にエッチングして記憶電極を
形成する工程と； 上記第１の絶縁層の露出している部分と上記記憶電極の
上に第１の誘電体層を形成する工程と； 上記第１の誘電体層の上に第２の導電層を形成してプレ
ート電極を形成する工程と； 上記プレート電極の上に第２の絶縁層を形成する工程
と； 上記第２の絶縁層と上記第２の導電層と上記第１の誘電
体層とを上記記憶電極が露出するまで選択的にエッチン
グしてコンタクトホールを開口する工程と； 上記コンタクトホールの内面上と上記第２の絶縁層の上
に第２の誘電体層を形成する工程と； 上記第２の誘電体層が、上記コンタクトホールの側壁上
にのみ残留するように、上記第２の誘電体層に異方性エ
ッチングを施す工程と； 上記コンタクトホール内に導電材を充填してプラグを形
成する工程と； 上記第２の絶縁層と上記プラグの上に半導体層を形成す
る工程と； 上記半導体層の上記プラグから離隔した個所に素子隔離
層を形成し、上記半導体層を活性領域と素子隔離層とに
分ける工程と； 上記活性領域の上にゲート絶縁層を設ける工程と； 上記ゲート絶縁層の上にゲート電極を形成する工程と； 上 記ゲート電極の両側の上記活性領域に、上記ゲート電
極をマスクとして用いて不純物イオンを注入することに
よって不純物領域を形成し、上記ゲート電極の１方の側
の上記活性領域を上記不純物領域を介して上記プラグに
実質的に電気接続する工程。 - 【請求項２】上記第１、第２の導電層、上記導電材及び
上記半導体層が、ドープしたポリシリコンからなること
を特徴とする請求項１記載の半導体メモリセルの製造方
法。 - 【請求項３】上記第１、第２の誘電体層、上記第１、第
２の絶縁層、上記ゲート絶縁層がシリコン酸化物層から
なることを特徴とする請求項１記載の半導体メモリセル
の製造方法。 - 【請求項４】上記第１、第２の誘電体層が、酸化物層及
び窒化物層からなる積層構造から形成されていることを
特徴とする請求項１記載の半導体メモリセルの製造方
法。 - 【請求項５】上記基板がシリコン基板であって、不純物
が高濃度に注入された基板であることを特徴とする請求
項１記載の半導体メモリセルの製造方法。 - 【請求項６】上記第１の絶縁層は上記基板を酸化して形
成することを特徴とする請求項１記載の半導体メモリセ
ルの製造方法。 - 【請求項７】上記工程が、さらに、上記基板と上記第２
の導電層とを電気的に接続する工程を含むことを特徴と
する請求項５記載の半導体メモリセルの製造方法。 - 【請求項８】下記構成からなることを特徴とする半導体
メモリセル。基板； 上記基板上に形成された記憶電極； 上記記憶電極の表面に形成された第１の誘電体層； 上記第１の誘電体層上に形成されたプレート電極となる
導電層； 上記導電層上に形成された絶縁層； 上記絶縁層上の半導体層；上記半導体層へ不純物イオン注入することによって形成
されたソース領域とドレイン領域； 上記半導体層上に形成されたゲート絶縁層；上記半導体層の上記ソース領域と上記ドレイン領域の間
の 上記ゲート絶縁層上に形成されたゲート電極； 上 記絶縁層と上記導電層と上記第１の誘電体層とを貫通
し、上記記憶電極と上記ソース領域とを接続するプラ
グ；上記プラグの側壁 に形成された第２の誘電体層。 - 【請求項９】上記プラグは上記記憶電極と上記不純物領
域の１つとの間の電気的接続を形成し、上記プラグの上
記第２の誘電体層に対応する部分は追加の記憶電極とし
て利用されることを特徴とする請求項８記載の半導体メ
モリセル。 - 【請求項１０】上記半導体層の上に、上記プラグと上記
ソース領域に接続された、更に追加の積層型のキャパシ
タが設けられたことを特徴とする請求項８記載の半導体
メモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-4375 | 1993-03-22 | ||
| KR1019930004375A KR0135067B1 (ko) | 1993-03-22 | 1993-03-22 | 반도체 장치의 메모리셀 제조방법 및 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326271A JPH06326271A (ja) | 1994-11-25 |
| JP2686228B2 true JP2686228B2 (ja) | 1997-12-08 |
Family
ID=19352545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6048637A Expired - Fee Related JP2686228B2 (ja) | 1993-03-22 | 1994-03-18 | 半導体メモリセル及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5418177A (ja) |
| JP (1) | JP2686228B2 (ja) |
| KR (1) | KR0135067B1 (ja) |
| DE (1) | DE4407532C2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396452A (en) * | 1993-07-02 | 1995-03-07 | Wahlstrom; Sven E. | Dynamic random access memory |
| US6242772B1 (en) | 1994-12-12 | 2001-06-05 | Altera Corporation | Multi-sided capacitor in an integrated circuit |
| US5585285A (en) * | 1995-12-06 | 1996-12-17 | Micron Technology, Inc. | Method of forming dynamic random access memory circuitry using SOI and isolation trenches |
| US5731217A (en) * | 1996-10-08 | 1998-03-24 | Advanced Micro Devices, Inc. | Multi-level transistor fabrication method with a filled upper transistor substrate and interconnection thereto |
| US5872029A (en) * | 1996-11-07 | 1999-02-16 | Advanced Micro Devices, Inc. | Method for forming an ultra high density inverter using a stacked transistor arrangement |
| US5926700A (en) | 1997-05-02 | 1999-07-20 | Advanced Micro Devices, Inc. | Semiconductor fabrication having multi-level transistors and high density interconnect therebetween |
| US5888872A (en) | 1997-06-20 | 1999-03-30 | Advanced Micro Devices, Inc. | Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall |
| US5818069A (en) | 1997-06-20 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra high density series-connected transistors formed on separate elevational levels |
| US6242298B1 (en) * | 1997-08-29 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
| US5843820A (en) | 1997-09-29 | 1998-12-01 | Vanguard International Semiconductor Corporation | Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor |
| US5976945A (en) * | 1997-11-20 | 1999-11-02 | Vanguard International Semiconductor Corporation | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor |
| CN114695268A (zh) * | 2020-12-30 | 2022-07-01 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154256A (ja) * | 1982-03-10 | 1983-09-13 | Hitachi Ltd | 半導体装置 |
| KR920010461B1 (ko) * | 1983-09-28 | 1992-11-28 | 가부시끼가이샤 히다찌세이사꾸쇼 | 반도체 메모리와 그 제조 방법 |
| JPS60250665A (ja) * | 1984-05-25 | 1985-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6224379A (ja) * | 1985-07-24 | 1987-02-02 | Matsushita Electric Ind Co Ltd | 手動副走査形読取装置 |
| JPS62133755A (ja) * | 1985-12-06 | 1987-06-16 | Sony Corp | 半導体装置 |
| JPH03296265A (ja) * | 1990-04-16 | 1991-12-26 | Nec Corp | 半導体メモリ |
| JP2861243B2 (ja) * | 1990-04-27 | 1999-02-24 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリセル |
| WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| JPH0775247B2 (ja) * | 1990-05-28 | 1995-08-09 | 株式会社東芝 | 半導体記憶装置 |
| US5272103A (en) * | 1991-02-08 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof |
| US5055898A (en) * | 1991-04-30 | 1991-10-08 | International Business Machines Corporation | DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
-
1993
- 1993-03-22 KR KR1019930004375A patent/KR0135067B1/ko not_active IP Right Cessation
-
1994
- 1994-03-07 US US08/207,769 patent/US5418177A/en not_active Expired - Lifetime
- 1994-03-07 DE DE4407532A patent/DE4407532C2/de not_active Expired - Fee Related
- 1994-03-18 JP JP6048637A patent/JP2686228B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-15 US US08/730,256 patent/US5650957A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4407532A1 (de) | 1994-09-29 |
| KR940022840A (ko) | 1994-10-21 |
| DE4407532C2 (de) | 1998-07-02 |
| US5650957A (en) | 1997-07-22 |
| JPH06326271A (ja) | 1994-11-25 |
| US5418177A (en) | 1995-05-23 |
| KR0135067B1 (ko) | 1998-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US5604146A (en) | Method to fabricate a semiconductor memory device having an E-shaped storage node | |
| JP2825245B2 (ja) | スタックトキャパシタｄｒａｍセル及びその製造方法 | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| JP4074674B2 (ja) | Ｄｒａｍの製造方法 | |
| KR20020067981A (ko) | 액세스 속도를 향상시킨 반도체 메모리 장치 | |
| JP4224247B2 (ja) | 強誘電体メモリ素子及びその製造方法 | |
| JP2686228B2 (ja) | 半導体メモリセル及びその製造方法 | |
| KR100425399B1 (ko) | 커패시터를갖는반도체장치의제조방법 | |
| JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2932540B2 (ja) | 半導体メモリ装置 | |
| JPH0645552A (ja) | 半導体装置およびその製造方法 | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2001230388A (ja) | 半導体装置の製造方法 | |
| US20030025145A1 (en) | Semiconductor device and method for fabricating the same | |
| JP3355511B2 (ja) | 半導体装置の製造方法 | |
| JP2002190580A (ja) | 半導体装置およびその製造方法 | |
| JPH0974173A (ja) | 半導体メモリセル及びその製造方法 | |
| JPH09260605A (ja) | トランジスタの製造方法とそのトランジスタ | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0377365A (ja) | 半導体メモリ装置の製造方法 | |
| JP2731197B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH05175452A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10289984A (ja) | 半導体記憶装置及びその製造方法 | |
| US20050009269A1 (en) | Semiconductor device and method of manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100815 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |