DE4407532A1 - Halbleiter-Speicherzelle und Verfahren zum Bilden derselben - Google Patents

Halbleiter-Speicherzelle und Verfahren zum Bilden derselben

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Speicherzelle und ein Verfahren zum Bilden derselben, bei der ein ebener Kondensator unter einem Transistor angeordnet ist, so daß sie für eine Halbleitervorrichtung hoher Dichte geeignet ist.
Im allgemeinen besteht die Speicherzelle der weitverbreitet verwendeten DRAN-Vorrichtung (DRAN = Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) aus einem Kondensator und einem Transistor.
Das Verfahren zum Bilden der Speicherzelle, die einen Kon­ densator geschichteter Bauart verwendet, wird bezüglich die­ ser DRAN-Speicherzellen als ein Beispiel beschrieben.
Zuerst werden gemäß Fig. 1A eine Oxid-Schicht 2 und eine Ni­ trid-Schicht 3 nacheinander auf einem Halbleiter-Substrat 1 gebildet. Dann wird Fotolack aufgebracht. Ein Fotomaskie­ rungsprozeß wird durchgeführt, um ein Muster 4 für das akti­ ve Gebiet zu bilden.
Dann werden gemäß Fig. 1B die Nitrid-Schicht 3 und die Oxid-Schicht 2 durch das Verwenden des aktiven Musters 4 des Fotolacks als Maske geätzt, um eine Isolationsschicht zu bilden. Danach wird der Fotolack entfernt. Eine Feld-Ionen­ implantation 5 wird durchgeführt.
Dann wird gemäß Fig. 1C ein Oxidationsprozeß durchgeführt, um eine Isolationsschicht 6 zu bilden. Dann werden die Ni­ trid-Schicht 3 und die Oxid-Schicht 2 entfernt. Danach wird eine Ionenimplantation durchgeführt, um die Schwellenspan­ nung einzustellen.
Nach dem Abschluß des obigen Prozesses wird auf der gesamten Oberfläche gemäß Fig. 1D eine Gate-Isolationsschicht 7 ge­ bildet. Dann werden eine Polysilizium-Schicht 8 und eine Zwischenschicht-Isolationsschicht 9, die aus Siliziumoxid besteht, für eine Gate-Elektrode nacheinander abgeschieden. Danach wird ein Fotolack darauf aufgebracht. Dann wird durch einen Fotomaskierungsprozeß ein Fotolack-Muster 10 gebildet, um das Gate eines Transistors zu bilden.
Danach werden gemäß Fig. 1E die Zwischenschicht-Isolations­ schicht 9, die Polysilizium-Schicht 8 und die Gate-Isolati­ onsschicht 7 nacheinander durch das Durchführen eines aniso­ tropen Ätzens unter Verwendung des Fotolack-Musters 10 als Maske entfernt, wodurch eine Gate-Elektrode gebildet wird. Dann werden Störstellen-Ionen implantiert, um ein leicht do­ tiertes Drain-(LDD = Lightly Doped Drain)Gebiet zu bilden. Dann wird eine Oxid-Schicht abgeschieden und zurückgeätzt, um an den Seiten der Gate-Elektrode eine Seitenwand 11 zu bilden. Danach wird eine Ionenimplantation durchgeführt, um ein hochdotiertes Source/Drain-Gebiet zu bilden.
Danach wird die Zwischenschicht-Isolationsschicht 12 aufge­ bracht. Dann wird ein Kontaktloch geöffnet, um ein Kontakt­ gebiet zu bilden, das mit einer Knoten-Elektrode des Konden­ sators kontaktiert werden soll. Dann wird Polysilizium abge­ schieden, um eine Speicher-Elektrode des Kondensators zu bilden. Danach wird eine Knoten-Elektrode 13, die die Spei­ cher-Elektrode darstellt, durch das Verwenden eines Foto­ ätzprozesses gebildet. Dann wird ein dielektrischer Film 14 auf die Oberfläche der Knoten-Elektrode aufgebracht. Danach wird eine Platten-Elektrode 15 darauf geformt.
Nach dem Abschluß des obigen Prozesses wird eine BPSG- Schicht 16 (BPSG = Bor-Phosphor-Silicat-Glas) verteilt, um Unebenheiten auszugleichen. Dann wird eine Metallisierungs­ schicht 17 gebildet.
Bei der herkömmlichen Halbleiter-Speicherzelle geschichteter Bauart gemäß der obigen Beschreibung wird die Kapazität des Kondensators durch das Oberflächengebiet, das durch die Dicke und die Form der Speicher-Elektrode bestimmt ist, be­ stimmt. Es gibt jedoch eine Grenze für das Anwachsen der Ka­ pazität. Die geschichtete Kontur macht es schwierig, den Glättungsprozeß auszuführen.
Bei einer modifizierten geschichteten Zellstruktur, bei der die Form des Kondensators in verschiedenen Konturen ausge­ staltet ist, kann das Anwachsen der Kapazität bis zu einem gewissen Grad erreicht werden. Wegen der Kompliziertheit der Struktur kann jedoch zwischen der Knoten-Elektrode und der Platten-Elektrode des Kondensators ein Kurzschluß auftreten, was zur Folge hat, daß der Nutzen gesenkt wird. Ferner ist die Prozeßbreite verringert, so daß während des Bildens des Halbleiterbauelements viele Probleme auftreten.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiter-Speicherzelle zu schaffen, die für die Verwendung in einer Halbleiter-Vorrichtung hoher Dichte geeignet ist.
Diese Aufgabe wird durch eine DRAN-Zelle gemäß Anspruch 1 gelöst.
Eine weitere Aufgabe der vorliegenden Erfindung besteht da­ rin, ein Verfahren zum Bilden der Halbleiter-Speicherzelle zu schaffen.
Diese Aufgabe wird durch Verfahren nach Anspruch 3 und An­ spruch 11 gelöst.
Die vorliegende Erfindung ist dazu bestimmt, die oben be­ schriebenen Nachteile der herkömmlichen Techniken zu über­ winden.
Deshalb ist es das Ziel der vorliegenden Erfindung, eine Halbleiter-Speicherzelle und ein Verfahren zum Bilden der­ selben zu schaffen, bei der ein ebener Kondensator unter dem Transistor der DRAN-Zelle derart gebildet ist, daß die Topo­ logie verbessert ist. Die sechs Oberflächen des Speicherkno­ tens, d. h. die Vorderseite, die Rückseite, die linke Seite, die rechte Seite, die Oberseite und die Unterseite des Spei­ cherknotens, sind derart hergestellt, daß sie von einer di­ elektrischen Schicht und einer Platten-Elektrode umgeben sind, wodurch die Kapazität des Kondensators stark erhöht wird.
Ferner ist der Transistor aus dünnen Halbleiterschichten hergestellt. Deshalb ist der Leckstrom zwischen der Source und dem Drain deutlich reduziert, wodurch die Betriebssi­ cherheit der Halbleiter-Vorrichtung stark verbessert wird.
Um das obige Ziel zu erreichen, umfaßt das Verfahren zum Bilden der Halbleiter-Speicherzelle gemäß der vorliegenden Erfindung folgende Schritte:
Bilden einer ersten dielektrischen Schicht auf einem Halb­ leiter-Substrat, Bilden einer ersten Halbleiter-Schicht auf der ersten dielektrischen Schicht, und Ätzen der ersten Halbleiterschicht durch Verwenden eines Fotoätzprozesses, um eine Speicher-Elektrode zu formen;
Bilden einer zweiten dielektrischen Schicht auf der Oberflä­ che der Speicher-Elektrode, und Bilden einer zweiten Halb­ leiterschicht auf der gesamten Oberfläche, um eine Platten- Elektrode zu formen;
Bilden einer Isolationsschicht auf der Platten-Elektrode, und Öffnen eines Kontaktloches auf dem Abschnitt, auf dem die Speicher-Elektrode angeschlossen wird;
Bilden einer dielektrischen Schicht auf der gesamten Ober­ fläche, und Ausführen eines anisotropen Ätzens, um eine dritte dielektrische Schicht auf den Seiten des Kontaktlo­ ches zu bilden;
Abscheiden einer dritten Halbleiterschicht auf dem Kontakt­ loch, Zurückätzen dieser, um ein Anschlußteil zu bilden, um einen Kontakt mit der Speicher-Elektrode herzustellen, und Bilden einer vierten Halbleiterschicht auf der gesamten Oberfläche; und
Bilden eines Elements, um mit der Speicher-Elektrode auf der vierten Halbleiterschicht verbunden zu werden.
Die erste, zweite und dritte Halbleiterschicht besteht aus dotiertem Polysilizium, während die erste, zweite und dritte dielektrische Schicht aus Siliziumoxid besteht. Ferner kann die erste, zweite und dritte dielektrische Schicht eine ge­ schichtete Struktur haben, die aus einer Siliziumoxid- Schicht und einer Siliziumnitrid-Schicht besteht. Das Sub­ strat ist ein Silizium-Substrat, bei dem der obere Abschnitt mit einer hohen Störstellenkonzentration dotiert ist. Alter­ nativ kann das Substrat ein solches sein, bei dem eine Iso­ lationsschicht auf einem Silizium-Substrat gebildet ist.
Um das obige Ziel zu erreichen, umfaßt die Halbleiter-Spei­ cherzelle gemäß der vorliegenden Erfindung folgende Merkma­ le:
einen vergrabenen Kondensator, der aus einer Speicher-Elek­ trode, einer dielektrischen Schicht und einer Platten-Elek­ trode, die auf einem Substrat in einer ebenen Form gebildet ist, besteht; und
einen Transistor, der über dem Kondensator gebildet ist, ein Source-/Drain-Gebiet des Transistors, das mit der Speicher- Elektrode des Kondensators verbunden ist.
Der Kondensator umfaßt folgende Merkmale:
eine erste dielektrische Schicht, die in einer ebenen Form auf dem Halbleiter-Substrat gebildet ist;
eine Speicher-Elektrode, die aus einer ersten Halbleiter­ schicht, die auf der ersten dielektrischen Schicht gebildet ist, besteht;
eine zweite dielektrische Schicht, die auf der Oberfläche der Speicher-Elektrode gebildet ist;
eine Platten-Elektrode die auf der zweiten dielektrischen Schicht gebildet ist;
eine Isolationsschicht, die auf der Platten-Elektrode ge­ bildet ist; und
ein Anschlußteil, das durch die Isolationsschicht und die Platten-Elektrode reicht, der von der Platten-Elektrode iso­ liert ist, der elektrisch mit der Speicher-Elektrode verbun­ den ist und der mit dem Source-/Drain-Gebiet des Transistors verbunden ist.
Ferner wird eine größere Kapazität erreicht, wenn ein Kon­ densator geschichteter Bauart auf dem Transistor gebildet ist.
Gemäß einem anderen Aspekt der vorliegenden Erfindung umfaßt ein Verfahren zum Bilden der Halbleiter-Speicherzelle fol­ gende Schritte:
Bilden einer ersten leitenden Schicht auf einem Substrat, und selektives Ätzen der ersten leitenden Schicht, um eine erste Speicher-Elektrode zu bilden;
Bilden einer ersten dielektrischen Schicht auf dem Substrat, das die erste Speicher-Elektrode aufweist;
Bilden einer zweiten leitenden Schicht auf der ersten di­ elektrischen Schicht, um eine Platten-Elektrode zu bilden;
Bilden einer Isolationsschicht auf der Platten-Elektrode, und Öffnen eines Kontaktloches auf der ersten Speicher-Elek­ trode;
Bilden einer zweiten dielektrischen Schicht auf der Seite des Kontaktloches;
Bilden einer dritten leitenden Schicht auf dem Kontaktloch, um eine zweite Speicher-Elektrode zu bilden;
Bilden einer Halbleiterschicht auf der gesamten Oberfläche;
Bilden einer Feld-Isolationsschicht in der Halbleiter­ schicht;
Bilden einer Gate-Elektrode auf der Halbleiterschicht; und
Bilden eines Störstellengebietes neben der Gate-Elektrode in der Halbleiterschicht.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Teilschnittansicht, die die herkömmliche Halb­ leiter-Speicherzelle zeigt; und
Fig. 2 eine Teilschnittansicht, die das Verfahren des Bil­ dens der Halbleiter-Speicherzelle gemäß der vorlie­ genden Erfindung zeigt.
Fig. 2 ist eine Teilschnittansicht des Zellenabschnitts, um das Verfahren des Bildens der Halbleiter-Speicherzelle gemäß der vorliegenden Erfindung zu zeigen.
Zuerst wird gemäß Fig. 2A eine erste dielektrische Schicht 22 in einer Dicke von 30-150 Å über einem Substrat 21 gebil­ det, dann wird eine erste Halbleiterschicht in einer Dicke von 1000-4000 Å abgeschieden. Danach wird eine Speicher- Elektrode 23 durch das Verwenden eines Fotoätzverfahrens gebildet. Dann wird eine zweite dielektrische Schicht 24 in einer Dicke von 30-150 Å gebildet, so daß die Speicher-Elek­ trode vollständig von der dielektrischen Schicht umgeben ist.
Danach wird eine zweite Halbleiterschicht in einer Dicke von 1000-3000 Å abgeschieden, um eine Platten-Elektrode des Kon­ densators zu bilden. Dann wird eine Isolationsschicht 26 in einer Dicke von 500-3000 Å auf der Platten-Elektrode 25 ge­ bildet. Diese Isolationsschicht besteht aus Siliziumoxid und Siliziumnitrid.
Das Substrat 21, das aus einer Halbleiterschicht besteht, ist mit P-Typ- oder N-Typ-Störstellen dotiert, um es leitend zu machen. Alternativ kann es aus einer Isolationsschicht bestehen.
Dann wird gemäß Fig. 2B durch das Verwenden eines Fotoätz­ verfahrens ein Kontaktloch festgelegt, um eine Verbindung mit der Speicher-Elektrode 23 des Kondensators und mit dem Source-/Drain-Gebiet eines Transistors herzustellen. Dann wird die Isolationsschicht 26 geätzt. Danach werden die Platten-Elektrode und die zweite dielektrische Schicht durch das Verwenden der Isolationsschicht als Maske geätzt. Dann wird der relevante Abschnitt der Speicher-Elektrode 23 ge­ ätzt, um ein Kontaktloch zu bilden. Dann wird eine dritte dielektrische Schicht 28 in einer Dicke von 30-150 Å auf der gesamten Oberfläche abgeschieden. Die erste, zweite und dritte dielektrische Schicht können entweder aus einer ther­ mischen Oxidationsschicht, einer CVD-Oxid-Schicht (CVD = Chemical Vapour Deposition = chemische Dampfabscheidung) einer Nitrid-Schicht oder einer geschichteten Struktur, die aus einer Oxid-Schicht und einer Nitrid-Schicht besteht, be­ stehen.
Dann wird gemäß Fig. 2C die dritte dielektrische Schicht 28 ohne das Verwenden einer Maske anisotrop geätzt, so daß eine zurückbleibende dritte dielektrische Schicht 28′ nur an den seitenwänden des Kontaktloches verbleibt.
Dann wird gemäß Fig. 2D eine dritte leitende Schicht abge­ schieden und zurückgeätzt, so daß ein Anschlußteil 27, das das Kontaktloch ausfüllt, aufgrund der dritten leitenden Schicht geformt wird. Dann wird darauf eine vierte Halblei­ terschicht 29 in einer ordnungsgemäßen Dicke abgeschieden. Dann wird die vierte Halbleiterschicht 29 teilweise oxi­ diert, um die Elemente zu isolieren, so daß eine Element- Isolationsschicht 30 gebildet wird, um die angrenzenden Ele­ mente voneinander zu isolieren.
Die erste, zweite, dritte und vierte Halbleiterschicht be­ stehen aus Polysilizium. Die erste, zweite und dritte Halb­ leiterschicht sind mit einer hohen Konzentration dotiert, während die vierte Halbleiterschicht nicht dotiert ist oder mit einer sehr geringen Konzentration dotiert ist.
Dann werden gemäß Fig. 2E, gestützt auf das herkömmliche Verfahren, eine Gate-Isolationsschicht 31, eine Gate-Elek­ troden-Polysiliziumschicht 32 und eine Isolationsschicht 33 über dem Gate nacheinander abgeschieden und zurückgeätzt, um eine Gate-Elektrode zu bilden. Danach wird eine Ionenimplan­ tation durchgeführt, um eine Source S und ein Drain D zu bilden. Dann wird auf der gesamten Oberfläche eine Oxid­ schicht abgeschieden und zurückgeätzt, so daß eine Seiten­ wand auf dem Gate gebildet wird. Dann wird eine BPSG-Schicht 35 verteilt, um Unebenheiten auszugleichen. Danach wird ein Kontaktloch auf dem Abschnitt gebildet, auf dem eine Verbin­ dung zu einer Metalleitung hergestellt werden soll. Dann wird eine leitende Metallschicht abgeschieden. Danach wird die Metallschicht strukturiert, wodurch das Bilden der Spei­ cherzelle abgeschlossen wird. Der Prozeß nach dem Bilden der Elemente-isolierenden Isolationsschicht auf der dritten Halbleiterschicht gemäß Fig. 2D ist der allgemeine Transi­ storbildungsprozeß. Dieser Prozeß kann basierend auf dem be­ kannten Verfahren durchgeführt werden. Jedoch bildet der Abschnitt, der mit dem Anschlußteil 27 angeschlossen ist, einen Schaltungsabschnitt, der mit der Speicher-Elektrode des Kondensators verbunden ist.
Ferner können das Substrat und die zweite Halbleiterschicht elektrisch miteinander verbunden sein, so daß das Substrat als ein Teil der Platten-Elektrode verwendet werden kann, wodurch der Wirkungsgrad verbessert wird.
Als anderes Ausführungsbeispiel kann nach dem Bilden des ebenen Kondensators unter der Halbleiterschicht 29, auf der ein Transistor geformt werden soll, ein Kondensator ge­ schichteter Bauart gemäß Fig. 1 geformt werden, so daß eine DRAN-Zelle zwei Kondensatoren hat, wodurch die Kapazität des Kondensators erhöht wird.
Gemäß der vorliegenden Erfindung, wie oben beschrieben ist, ist unter dem Transistor kein geschichteter Kondensator, sondern ein ebener Kondensator gebildet. Die Speicherkno­ ten-Elektrode ist so hergestellt, daß sie vollständig von einer dielektrischen Schicht und einer Platten-Elektrode umgeben ist, so daß die Kapazität stark anwächst. Ferner ist die Zelle aus dünnen Transistorschichten hergestellt. Das Gate ist von einer Isolationsschicht umgeben, so daß der Leckstrom zwischen der Source und dem Drain deutlich redu­ ziert ist, wodurch die Betriebssicherheit des Halbleiter- Speicherbauelements verbessert wird.

Claims (19)

1. DRAN-Zelle, gekennzeichnet durch folgende Merkmale:
eine erste Speicher-Elektrode (23), die auf einem Sub­ strat (21) gebildet ist;
eine erste dielektrische Schicht (22), die auf dem Sub­ strat (21), das die erste Speicher-Elektrode (23) auf­ weist, gebildet ist;
eine Platten-Elektrode (25), die in der ersten dielek­ trischen Schicht (22) gebildet ist;
eine Halbleiterschicht (29), die über der Platten-Elek­ trode (25) gebildet ist;
eine Gate-Elektrode (32), die in der Halbleiterschicht (29) gebildet ist, und ein Störstellengebiet (S, D), das neben der Gate-Elektrode (32) in der Halbleiterschicht (29) gebildet ist;
eine zweite Speicher-Elektrode (27), die mit der ersten Speicher-Elektrode (23) und dem störstellengebiet (S, D) verbunden ist;
eine zweite dielektrische Schicht (24), die an der Grenzfläche der zweiten Speicher-Elektrode (27) und der Platten-Elektrode (25) gebildet ist.
2. DRAN-Zelle nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner einen Kondensator geschichteter Bauart aufweist.
3. Verfahren zum Bilden einer Halbleiter-Speicherzelle, gekennzeichnet durch folgende Verfahrensschritte:
Bilden einer ersten leitenden Schicht (23) auf einem Substrat (21) und selektives Ätzen der ersten leitenden Schicht (23), um eine erste Speicher-Elektrode (23) zu bilden;
Bilden einer ersten dielektrischen Schicht (24) auf dem Substrat (21), das die erste Speicher-Elektrode (23) aufweist;
Bilden einer zweiten leitenden Schicht (25) auf der er­ sten dielektrischen Schicht (24), um eine Platten-Elek­ trode (25) zu bilden;
Bilden einer Isolationsschicht (26) auf der Platten- Elektrode (25) und Öffnen eines Kontaktloches auf der ersten Speicher-Elektrode (23);
Bilden einer zweiten dielektrischen Schicht (28′) auf der Seitenwand des Kontaktloches;
Bilden einer dritten leitenden Schicht (27) auf dem Kon­ taktloch, um eine zweite Speicher-Elektrode (27) zu bil­ den;
Bilden einer Halbleiterschicht (29) auf der gesamten Oberfläche;
Bilden einer Feld-Isolationsschicht (30) in der Halb­ leiterschicht (29);
Bilden einer Gate-Elektrode (32) auf der Halbleiter­ schicht (29);
Bilden eines Störstellengebiets (S, D) neben der Gate- Elektrode (32) in der Halbleiterschicht (29).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste, zweite und dritte leitende Schicht (23, 25, 27) aus dotiertem Polysilizium aufgebaut ist.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Isolationsschicht (26) und die erste und zweite dielektrische Schicht (22, 24) aus einer Oxidschicht aufgebaut ist.
6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste und zweite dielektrische Schicht (22, 24) in einer geschichteten Struktur hergestellt ist, die aus einer Oxid-Schicht und einer Nitrid-Schicht besteht.
7. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Substrat (21) eine Isolationsschicht besitzt.
8. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Substrat (21) aus Silizium aufgebaut ist.
9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweite leitende Schicht (25) aus einem Metall aufgebaut ist.
10. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß ein zusätzlicher Verfahrensschritt hinzugefügt ist, um das Substrat (21) mit der zweiten leitenden Schicht (25) elektrisch zu verbinden.
11. Verfahren zum Bilden einer Halbleiter-Speicherzelle, gekennzeichnet durch folgende Verfahrensschritte:
Bilden einer ersten dielektrischen Schicht (22) auf ei­ nem Halbleitersubstrat (21);
Bilden einer ersten Halbleiterschicht (23) auf der er­ sten dielektrischen Schicht (22), und Ätzen der ersten Halbleiterschicht (23) durch das Anwenden eines Fotoätz­ prozesses, um eine Speicher-Elektrode (23) zu bilden;
Bilden einer zweiten dielektrischen Schicht (24) auf der Oberfläche der Speicher-Elektrode (23), und Bilden einer zweiten Halbleiterschicht (25) auf der gesamten Oberflä­ che, um eine Platten-Elektrode (25) zu bilden;
Bilden einer Isolationsschicht (26) auf der Platten- Elektrode (25), und Öffnen eines Kontaktloches auf dem Abschnitt, auf dem die Speicher-Elektrode (23) ange­ schlossen werden soll;
Bilden einer dielektrischen Schicht (28) auf der gesam­ ten Oberfläche, und Durchführen eines anisotropen Ät­ zens, um eine dritte dielektrische Schicht (28′) auf den Seitenwänden des Kontaktloches zu bilden;
Abscheiden einer dritten Halbleiterschicht (27) auf dem Kontaktloch, Zurückätzen desselben, um ein Anschlußteil (27) zu formen, um einen Kontakt mit der Speicher-Elek­ trode (23) herzustellen, und Bilden einer vierten Halb­ leiterschicht (29) auf der gesamten Oberfläche; und
Bilden eines Elementes, um mit der Speicher-Elektrode (23) auf der vierten Halbleiterschicht (29) verbunden zu werden.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste, zweite und dritte Halbleiterschicht (23, 25, 27) aus dotiertem Polysilizium aufgebaut ist.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Isolationsschicht (26) aus einem CVD-Oxid aufge­ baut ist, und die erste, zweite und dritte dielektrische Schicht (22, 24, 28) aus Siliziumoxid aufgebaut ist.
14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste, zweite und dritte dielektrische Schicht (22, 24, 28) in einer geschichteten Struktur hergestellt ist, die aus einer Siliziumoxid-Schicht und einer Sili­ ziumnitrid-Schicht besteht.
15. Verfahren nach Anspruch 3 und 11, dadurch gekennzeich­ net, daß das Substrat (21) ein Silizium-Substrat ist, das mit einem Dotierungsmaterial hoher Konzentration dotiert ist.
16. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das Substrat (21) ein Silizium-Substrat ist, auf dem eine Isolationsschicht (22) gebildet ist.
17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das Kontaktloch durch Niederätzen eines Teils der Speicher-Elektrode (23) des Kondensators gebildet wird.
18. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Halbleiterschicht (25) aus einem Metall aufgebaut ist.
19. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß ein zusätzlicher Verfahrensschritt hinzugefügt ist, um das Substrat (21) mit der zweiten Halbleiterschicht (25) elektrisch zu verbinden.
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