JPH03296265A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03296265A JPH03296265A JP2099678A JP9967890A JPH03296265A JP H03296265 A JPH03296265 A JP H03296265A JP 2099678 A JP2099678 A JP 2099678A JP 9967890 A JP9967890 A JP 9967890A JP H03296265 A JPH03296265 A JP H03296265A
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- Japan
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- opening
- cell plate
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８型トランジスタを用いた半導体メモリ
に関し、特に大規模化に好適な１トランジスタ型タイナ
ミックＭＯＳメモリに関する。
に関し、特に大規模化に好適な１トランジスタ型タイナ
ミックＭＯＳメモリに関する。
半導体メモリは大規模化か進んでおり、この大規模化と
、ともに平面面積を増大することなく大容量化が実現で
きる構造が種々考案されている。メモリセルでは特に電
荷を蓄積する容量の確保が重要である。蓄積容量の増大
のための工夫として、容量の増大を平面面積の増大によ
るのではなく、シリコン基板に縦溝を形成し、溝の内壁
を利用した溝型容量メモリセル、また、多層多結晶シリ
コン技術を用いて選択トランジスタやビット線、あるい
は分離領域の上に蓄積容量を形成するスタックドキャパ
シタセルなどが考案されている。三次元構造のメモリセ
ルとしては、シリコン・オン・インシュレータ（Ｓｉｌ
ｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ 、以下ＳＯＩ
と記す）を用いたメモリ構造がある。その−例として、
例えば第４図に示す、テクニカル・ダイジェスト・オン
・アイイーデイ−エム誌（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ ｏｆ ＩＥＤＭ） 、 １９８５年、第７１８
頁に記載されている構造のメモリセルがある。
、ともに平面面積を増大することなく大容量化が実現で
きる構造が種々考案されている。メモリセルでは特に電
荷を蓄積する容量の確保が重要である。蓄積容量の増大
のための工夫として、容量の増大を平面面積の増大によ
るのではなく、シリコン基板に縦溝を形成し、溝の内壁
を利用した溝型容量メモリセル、また、多層多結晶シリ
コン技術を用いて選択トランジスタやビット線、あるい
は分離領域の上に蓄積容量を形成するスタックドキャパ
シタセルなどが考案されている。三次元構造のメモリセ
ルとしては、シリコン・オン・インシュレータ（Ｓｉｌ
ｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ 、以下ＳＯＩ
と記す）を用いたメモリ構造がある。その−例として、
例えば第４図に示す、テクニカル・ダイジェスト・オン
・アイイーデイ−エム誌（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ ｏｆ ＩＥＤＭ） 、 １９８５年、第７１８
頁に記載されている構造のメモリセルがある。
この構造は下層に溝容量を利用した蓄積容量部、上層の
ＳＱＩ部に選択トランジスタを形成したちのである。
ＳＱＩ部に選択トランジスタを形成したちのである。
半導体メモリか大規模化することによりメモリセル１個
あたりの占有面積は小さくなり、上述の従来の技術では
以下に述べる様な理由により半導体メモリの大規模化に
対応困難である。
あたりの占有面積は小さくなり、上述の従来の技術では
以下に述べる様な理由により半導体メモリの大規模化に
対応困難である。
容量に電荷を蓄積することにより情報の記憶を行なうダ
イナミック型メモリてはソフトエラー等の防止のために
ある程度以上の蓄積容量が必要である。しかし、メモリ
の大規模化によりメモリセル１個あたりの占有面積は小
さくなり、充分な容量を確保することは困難となってく
る。蓄積容量電極の形状を工夫することにより表面積を
増大しある程度容量を増大することはできるが形成プロ
セスの複雑化による歩留り低下等により根本的な解決に
はならない。また、容量絶縁膜を薄くすることにより容
量を増大することができるが、薄膜化によるトンネル電
流の増大、耐圧の低下等の問題により限界かある。
イナミック型メモリてはソフトエラー等の防止のために
ある程度以上の蓄積容量が必要である。しかし、メモリ
の大規模化によりメモリセル１個あたりの占有面積は小
さくなり、充分な容量を確保することは困難となってく
る。蓄積容量電極の形状を工夫することにより表面積を
増大しある程度容量を増大することはできるが形成プロ
セスの複雑化による歩留り低下等により根本的な解決に
はならない。また、容量絶縁膜を薄くすることにより容
量を増大することができるが、薄膜化によるトンネル電
流の増大、耐圧の低下等の問題により限界かある。
メモリセルを三次元構造とすることにより蓄積容量が占
有てきる面積は増大し、また電極形状の形成の自由度も
比較的大きいため大規模化に対応てきる。しかし、従来
の技術で示した第４図の構造によるとｐ型シリコン基板
１と高濃度ｎ型領域２のｐｎ接合漏れ電流による電荷の
減少が問題となる。このｐｎ接合は接合面積がかなり大
きいため電荷の減少の割合は大きい。
有てきる面積は増大し、また電極形状の形成の自由度も
比較的大きいため大規模化に対応てきる。しかし、従来
の技術で示した第４図の構造によるとｐ型シリコン基板
１と高濃度ｎ型領域２のｐｎ接合漏れ電流による電荷の
減少が問題となる。このｐｎ接合は接合面積がかなり大
きいため電荷の減少の割合は大きい。
本発明の目的はこのような従来の課題を解決し、半導体
メモリの大規模化に対応てきる半導体メモリを提供する
ことにある。
メモリの大規模化に対応てきる半導体メモリを提供する
ことにある。
本発明の半導体メモリは、表面に高濃度ｎ型領域を有す
るｐ型半導体基板上に形成された絶縁膜に開孔部を有し
、該開孔部上に形成された表面にレリーフ構造を有した
蓄積容量電極を有し、該蓄積容量電極上に蓄積容量絶縁
膜を介して対向蓄積容量電極を有し、該蓄積容量部の直
上に絶縁膜を介して該対向蓄積容量電極とソース、ある
いはＩ・レイン電極が電気的に接続された選択トランジ
スタを備えたメモリセルを複数個有してなる。
るｐ型半導体基板上に形成された絶縁膜に開孔部を有し
、該開孔部上に形成された表面にレリーフ構造を有した
蓄積容量電極を有し、該蓄積容量電極上に蓄積容量絶縁
膜を介して対向蓄積容量電極を有し、該蓄積容量部の直
上に絶縁膜を介して該対向蓄積容量電極とソース、ある
いはＩ・レイン電極が電気的に接続された選択トランジ
スタを備えたメモリセルを複数個有してなる。
本発明の半導体メモリは、選択トランジスタの下層に情
報の記憶を行なう・蓄積容量を配した三次元構造となっ
ている。この下層には蓄積容量のみを形成すればよく、
しながって、設計の自由度が大きく、表面積を増大する
ための各種形状の蓄積容量電極が容易に形成でき、小さ
な占有面積で必要な蓄積容量を得ることができる。
報の記憶を行なう・蓄積容量を配した三次元構造となっ
ている。この下層には蓄積容量のみを形成すればよく、
しながって、設計の自由度が大きく、表面積を増大する
ための各種形状の蓄積容量電極が容易に形成でき、小さ
な占有面積で必要な蓄積容量を得ることができる。
また、本発明によるとセルプレートの対向電極は基板と
の間にｐｎ接合はなく、電荷の減少は基本的に絶縁膜の
漏れ電流と、選択トランジスタの漏れ電流によるものの
みであり非常に少ない。よって、本発明の半導体メモリ
で示すごとく、下層の蓄積容量部の直上に選択トランジ
スタを配置するｗＩ造とすることにより最小の占・有面
積で大規模の半導体メモリを形成可能である。
の間にｐｎ接合はなく、電荷の減少は基本的に絶縁膜の
漏れ電流と、選択トランジスタの漏れ電流によるものの
みであり非常に少ない。よって、本発明の半導体メモリ
で示すごとく、下層の蓄積容量部の直上に選択トランジ
スタを配置するｗＩ造とすることにより最小の占・有面
積で大規模の半導体メモリを形成可能である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のメモリセルの構成を示した
斜視図、第２図、第３図は対向電極の形成法を説・明す
るための平面図である。
斜視図、第２図、第３図は対向電極の形成法を説・明す
るための平面図である。
本実施例のメモリセルはｐ型シリコン基板１、およびそ
の上に形成された高濃度ｎ型領域２、酸化シリコン膜３
、セルプレー１・４、容量絶縁膜５、容量電極６、選択
エピタキシャルシリコン７、酸化シリコン膜８、ＳＯＩ
層９、層間絶縁膜１０、ワード線１１、ビット線１２を
有してなる。
の上に形成された高濃度ｎ型領域２、酸化シリコン膜３
、セルプレー１・４、容量絶縁膜５、容量電極６、選択
エピタキシャルシリコン７、酸化シリコン膜８、ＳＯＩ
層９、層間絶縁膜１０、ワード線１１、ビット線１２を
有してなる。
高濃度ｎ型領域２は、セルプレート４のセル間の電気接
触をとるためのものであり、リン等のｎ型不純物のイオ
ン注入なとの手段によりｐ型シリコン基板１の表面に形
成する。不純物濃度は５×１０２０〜２ Ｘ １０ ”
ｃｍ−３とするのがよい。この高濃度ｎ型領域の表面に
形成した酸化シリコン膜を蓄積容量が形成される領域よ
りパターン合わせ余裕を見て開孔し、開孔部を含むよう
にしてセルプレート４を形成する。このセルプレートに
は例えはリンを］、 Ｘ １０ ”ｃｍ ’程度含む多
結晶シリコン膜を用いる。蓄積容量を増大するためこの
多結晶シリコン膜の表面にはフォトリソクラフィ技術を
用いてレリーフ、ここては複数の講を平行に刻む。本構
造のような三次元構造を用いることによりシリコン基板
表面のほとんどの領域を蓄積容量として利用することか
でき、有利である。その後セルプレート表面に容量絶縁
膜５を形成する。容量絶縁膜としては容量酸化シリコン
膜、客足窒化シリコン膜をそれぞれ厚さ５〜５０ｎｍ、
５〜５０ｎｍ被着する。その後、容量型ｉ６を形成する
。この容量電極６は上層に形成する５Ｏ１ｒ層の種結晶
となるための単結晶のシリコン膜である必要があるとと
もに上層とのコンタクトをとり、低抵抗である必要かあ
るため、ｎ型の不純物を高濃度に含んでいる必要がある
。形成法はいくつか考えられるが例えは、第２図に示す
ように、セルプレート４とのコンタク１〜領域である開
孔部１４の隣に、開孔部］４の開孔時に同時に開孔部１
３を形成しておき、セルプレート、容量絶縁膜の形成後
、容量電極６を開孔部１３とセルプレート全体をカバー
するように形成する。容量電極としてはリンを５ Ｘ
１０２０ｃｍ−３程度の濃度て含む非晶質シリコン膜を
用いる。第２図に示す構造を形成した後、６００°Ｃ程
度の温度で窒素雰囲気中て熱処理し、開孔部１３を種結
晶として非晶質シリコン膜の同相エピタキシャル成長を
行い、容量電極を単結晶化する。非晶質シリコン中には
リンがドーピングされているので容易に固相成長か行な
われる。このままでは容量電極は高濃度ｎ型領域と接触
しているのてプラズマエツチング法等を用いて第３図に
示すように開孔部１３上の領域と分離する。以上により
容量電極６が形成される。次に平坦化プロセスにより表
面が平坦な酸化シリコン膜８を形成する。その後、容量
電極６とのコンタク１〜をとるためのコンタクト孔を開
孔し、容量電極６を種結晶として基板温度８００〜９０
０°Ｃでシリコンの気相選択エピタキシャル成長を行い
、コンタクト孔を単結晶シリコンで埋め込む。その後、
表面に多結晶シリコン膜あるいは非晶質シリコン膜を被
着し、選択エピタキシャルシリコン７を種結晶としてＳ
ＯＩ結晶成長を行い８０１層９を形成する。８０１層の
形成法としてはここでは特定しないか、同相成長あるい
はカーホンヒータ、レーザ、電子ビーム等を用いた溶融
再結晶化法などを用いることがてきる。その後、プラズ
マエツチング法等を用いて少なくとも選択トランジスタ
を形成する領域にのみＳＯＩ層を残し、選択トランジス
タを形成する。９ａ、９ｂは選択トランジスタのドレイ
ン領域、ソース領域である。さらにその後、層間絶縁膜
１０を被着する。層間絶縁膜としてはリンを４〜６モル
％、ホウ素を１０〜１２モル％含んだＣＶＤ酸化シリコ
ン膜（以下、ＣＶＤＢＰＳＧ）等を３００〜１１０００
ｎ厚被着し、９００°Ｃ程度の温度で熱処理する。その
後、ヒフｌ−線のコンタクト孔を開孔し、Ａ（て代表さ
れるビット線１２を形成する。これによって１トランジ
スタ型タイナミックメモリセルが構成できる。
触をとるためのものであり、リン等のｎ型不純物のイオ
ン注入なとの手段によりｐ型シリコン基板１の表面に形
成する。不純物濃度は５×１０２０〜２ Ｘ １０ ”
ｃｍ−３とするのがよい。この高濃度ｎ型領域の表面に
形成した酸化シリコン膜を蓄積容量が形成される領域よ
りパターン合わせ余裕を見て開孔し、開孔部を含むよう
にしてセルプレート４を形成する。このセルプレートに
は例えはリンを］、 Ｘ １０ ”ｃｍ ’程度含む多
結晶シリコン膜を用いる。蓄積容量を増大するためこの
多結晶シリコン膜の表面にはフォトリソクラフィ技術を
用いてレリーフ、ここては複数の講を平行に刻む。本構
造のような三次元構造を用いることによりシリコン基板
表面のほとんどの領域を蓄積容量として利用することか
でき、有利である。その後セルプレート表面に容量絶縁
膜５を形成する。容量絶縁膜としては容量酸化シリコン
膜、客足窒化シリコン膜をそれぞれ厚さ５〜５０ｎｍ、
５〜５０ｎｍ被着する。その後、容量型ｉ６を形成する
。この容量電極６は上層に形成する５Ｏ１ｒ層の種結晶
となるための単結晶のシリコン膜である必要があるとと
もに上層とのコンタクトをとり、低抵抗である必要かあ
るため、ｎ型の不純物を高濃度に含んでいる必要がある
。形成法はいくつか考えられるが例えは、第２図に示す
ように、セルプレート４とのコンタク１〜領域である開
孔部１４の隣に、開孔部］４の開孔時に同時に開孔部１
３を形成しておき、セルプレート、容量絶縁膜の形成後
、容量電極６を開孔部１３とセルプレート全体をカバー
するように形成する。容量電極としてはリンを５ Ｘ
１０２０ｃｍ−３程度の濃度て含む非晶質シリコン膜を
用いる。第２図に示す構造を形成した後、６００°Ｃ程
度の温度で窒素雰囲気中て熱処理し、開孔部１３を種結
晶として非晶質シリコン膜の同相エピタキシャル成長を
行い、容量電極を単結晶化する。非晶質シリコン中には
リンがドーピングされているので容易に固相成長か行な
われる。このままでは容量電極は高濃度ｎ型領域と接触
しているのてプラズマエツチング法等を用いて第３図に
示すように開孔部１３上の領域と分離する。以上により
容量電極６が形成される。次に平坦化プロセスにより表
面が平坦な酸化シリコン膜８を形成する。その後、容量
電極６とのコンタク１〜をとるためのコンタクト孔を開
孔し、容量電極６を種結晶として基板温度８００〜９０
０°Ｃでシリコンの気相選択エピタキシャル成長を行い
、コンタクト孔を単結晶シリコンで埋め込む。その後、
表面に多結晶シリコン膜あるいは非晶質シリコン膜を被
着し、選択エピタキシャルシリコン７を種結晶としてＳ
ＯＩ結晶成長を行い８０１層９を形成する。８０１層の
形成法としてはここでは特定しないか、同相成長あるい
はカーホンヒータ、レーザ、電子ビーム等を用いた溶融
再結晶化法などを用いることがてきる。その後、プラズ
マエツチング法等を用いて少なくとも選択トランジスタ
を形成する領域にのみＳＯＩ層を残し、選択トランジス
タを形成する。９ａ、９ｂは選択トランジスタのドレイ
ン領域、ソース領域である。さらにその後、層間絶縁膜
１０を被着する。層間絶縁膜としてはリンを４〜６モル
％、ホウ素を１０〜１２モル％含んだＣＶＤ酸化シリコ
ン膜（以下、ＣＶＤＢＰＳＧ）等を３００〜１１０００
ｎ厚被着し、９００°Ｃ程度の温度で熱処理する。その
後、ヒフｌ−線のコンタクト孔を開孔し、Ａ（て代表さ
れるビット線１２を形成する。これによって１トランジ
スタ型タイナミックメモリセルが構成できる。
このメモリセルを複数個用いてアレーを形成することに
より大規模メモリを形成できる。
より大規模メモリを形成できる。
以上説明してきたように本発明によれば選択トランジス
、夕を蓄積容量と同平面に形成した構造に比べ蓄積容量
を増大することができる。また、ｐ型半導体基板と高濃
度ｎ型領域のｐｎ接合漏れ電流もなくすことができる。
、夕を蓄積容量と同平面に形成した構造に比べ蓄積容量
を増大することができる。また、ｐ型半導体基板と高濃
度ｎ型領域のｐｎ接合漏れ電流もなくすことができる。
よって、本発明によりダイナミックメモリの信頼性を向
上することができ、また大規模のメモリを実現可能であ
る。
上することができ、また大規模のメモリを実現可能であ
る。
第１図は本発明の一実施例のメモリセル構造を示した斜
視図、第２図〜第３図は対向電極の形成法を説明するた
めの平面図、第４図は従来の三次元構造のメモリセルの
斜視図である。 １・・・ｐ型シリコン基板、２・・・高濃度ｎ型領域、
３・・・酸化シリコン膜、４・・・セルプレート、５
容量絶縁膜、６・・・容量電極、７・・選択エピタキシ
ャルシリコン、８・・・酸化シリコン膜、９・ＳＯＩ層
、１０・・層間絶縁膜、］］ ワー１へ線、１２・・０ ビット線、 １ ３・・・開孔部、 １４・・・開孔部、 セルプレートの形成領域、 ６・・・エツチング領 域。
視図、第２図〜第３図は対向電極の形成法を説明するた
めの平面図、第４図は従来の三次元構造のメモリセルの
斜視図である。 １・・・ｐ型シリコン基板、２・・・高濃度ｎ型領域、
３・・・酸化シリコン膜、４・・・セルプレート、５
容量絶縁膜、６・・・容量電極、７・・選択エピタキシ
ャルシリコン、８・・・酸化シリコン膜、９・ＳＯＩ層
、１０・・層間絶縁膜、］］ ワー１へ線、１２・・０ ビット線、 １ ３・・・開孔部、 １４・・・開孔部、 セルプレートの形成領域、 ６・・・エツチング領 域。
Claims (1)
- 表面に高濃度ｎ型領域を有するｐ型半導体基板上に形成
された絶縁膜に開孔部を有し、該開孔部上に形成された
表面にレリーフ構造を有した蓄積容量電極を有し、該蓄
積容量電極上に蓄積容量絶縁膜を介して対向蓄積容量電
極を有し、該蓄積容量部の直上に絶縁膜を介して該対向
蓄積容量電極とソース、あるいはドレイン電極が電気的
に接続された選択トランジスタを備えたメモリセルを複
数個有してなることを特徴とした半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099678A JPH03296265A (ja) | 1990-04-16 | 1990-04-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099678A JPH03296265A (ja) | 1990-04-16 | 1990-04-16 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296265A true JPH03296265A (ja) | 1991-12-26 |
Family
ID=14253692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099678A Pending JPH03296265A (ja) | 1990-04-16 | 1990-04-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03296265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326271A (ja) * | 1993-03-22 | 1994-11-25 | Gold Star Electron Co Ltd | 半導体メモリセル及びその製造方法 |
| US5468979A (en) * | 1992-04-30 | 1995-11-21 | Nippon Steel Corporation | Semiconductor device having trench type capacitors formed completely within an insulating layer |
| US5841182A (en) * | 1994-10-19 | 1998-11-24 | Harris Corporation | Capacitor structure in a bonded wafer and method of fabrication |
-
1990
- 1990-04-16 JP JP2099678A patent/JPH03296265A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468979A (en) * | 1992-04-30 | 1995-11-21 | Nippon Steel Corporation | Semiconductor device having trench type capacitors formed completely within an insulating layer |
| JPH06326271A (ja) * | 1993-03-22 | 1994-11-25 | Gold Star Electron Co Ltd | 半導体メモリセル及びその製造方法 |
| US5841182A (en) * | 1994-10-19 | 1998-11-24 | Harris Corporation | Capacitor structure in a bonded wafer and method of fabrication |
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