JP2581654B2 - ダイナミツク半導体メモリ用１トランジスタセル装置とその製法 - Google Patents
ダイナミツク半導体メモリ用１トランジスタセル装置とその製法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、蓄積すべき電荷のためのコンデンサがトレ
ンチコンデンサとして基板内に形成され、その際第１電
極は前記基板によって形成され、電荷を蓄積する第２電
極は溝内に充填されてドーピングされた多結晶シリコン
によって形成され、前記コンデンサは、絶縁層によって
分離され、絶縁形ゲート電極（トランスファー電極／ワ
ードライン）と前記絶縁層上に設けられた再結晶化シリ
コン層内に作成されたソース／ドレイン領域とを備えて
前記基板の表面に位置する電界効果トランジスタ（選択
トランジスタ）の下方に配置され、前記ソース／ドレイ
ン領域に導電性コンタクトを介して結合されるような、
トレンチコンデンサを備えたダイナミック半導体メモリ
用３次元形１トランジスタセル装置とその製法に関す
る。
ンチコンデンサとして基板内に形成され、その際第１電
極は前記基板によって形成され、電荷を蓄積する第２電
極は溝内に充填されてドーピングされた多結晶シリコン
によって形成され、前記コンデンサは、絶縁層によって
分離され、絶縁形ゲート電極（トランスファー電極／ワ
ードライン）と前記絶縁層上に設けられた再結晶化シリ
コン層内に作成されたソース／ドレイン領域とを備えて
前記基板の表面に位置する電界効果トランジスタ（選択
トランジスタ）の下方に配置され、前記ソース／ドレイ
ン領域に導電性コンタクトを介して結合されるような、
トレンチコンデンサを備えたダイナミック半導体メモリ
用３次元形１トランジスタセル装置とその製法に関す
る。
このような装置はヨーロッパ特許出願公開第0167764
号公報および1985年に発行された「アイイーディーエム
・ダイジェスト・オブ・テクニカル・ペーパーズ（IEDM
Digest of Technical Papers）」の第718頁〜第721頁
（特に第１図）に掲載されたオオクラ氏等の報告書「ア
・スリーディメンショナル・デーラム・セル・オブ・ス
タックド・スイッチング−トランジスタ・イン・エスオ
ーアイ（A Three−Dimensional DRAM Cell of Stacked
Switching−Transister in SOI）”に記載されている。
なお、SOI技術とはいわゆるシリコン・オン・インシュ
レータ（Silicon on Insulator）技術のことである。
号公報および1985年に発行された「アイイーディーエム
・ダイジェスト・オブ・テクニカル・ペーパーズ（IEDM
Digest of Technical Papers）」の第718頁〜第721頁
（特に第１図）に掲載されたオオクラ氏等の報告書「ア
・スリーディメンショナル・デーラム・セル・オブ・ス
タックド・スイッチング−トランジスタ・イン・エスオ
ーアイ（A Three−Dimensional DRAM Cell of Stacked
Switching−Transister in SOI）”に記載されている。
なお、SOI技術とはいわゆるシリコン・オン・インシュ
レータ（Silicon on Insulator）技術のことである。
他の１トランジスタセル−トレンチコンデンサ装置は
ヨーロッパ特許出願公開第0234384号公報および第01083
90号公報（これらにおいてはSOI技術は用いられていな
い）に記載されている。
ヨーロッパ特許出願公開第0234384号公報および第01083
90号公報（これらにおいてはSOI技術は用いられていな
い）に記載されている。
これらの全ての装置においては、自由に使用出来るセ
ル表面が小さいという理由からダイナミックメモリ（DR
AM）におけ実装密度を高めるため、また雑音余裕度のた
めに必要な容量の大きさが30〜50fFであるということに
基づいて、コンデンサはトレンチ（溝）セルとして実施
されるという点が共通している。
ル表面が小さいという理由からダイナミックメモリ（DR
AM）におけ実装密度を高めるため、また雑音余裕度のた
めに必要な容量の大きさが30〜50fFであるということに
基づいて、コンデンサはトレンチ（溝）セルとして実施
されるという点が共通している。
トレンチセルにおいて３次元方向を利用することによ
って、最小スペースにて40fFのセル容量を実現すること
ができる。
って、最小スペースにて40fFのセル容量を実現すること
ができる。
オオクラ氏の報告書に記載されているようなSOI技術
を導入することによって、ソフトエラーに対する反応が
低減され、５μm2程度の小さな所要面積を実現可能にな
る。
を導入することによって、ソフトエラーに対する反応が
低減され、５μm2程度の小さな所要面積を実現可能にな
る。
本発明の課題は、セル当たりについて３μm2以下の最
小所要面積で実現可能でありかつパンチスルーおよびソ
フトエラー反応が回避されるような、大規模集積形ダイ
ナミック半導体メモリのための冒頭で述べた種類の３次
元形１トランジスタセル装置を提供することにある。
小所要面積で実現可能でありかつパンチスルーおよびソ
フトエラー反応が回避されるような、大規模集積形ダイ
ナミック半導体メモリのための冒頭で述べた種類の３次
元形１トランジスタセル装置を提供することにある。
本発明の他の課題は、このような集積度を有するこの
セルを集積回路に出来る限り簡単でかつ技術的に管理可
能なステップにて製造することが出来るようにすること
にある。
セルを集積回路に出来る限り簡単でかつ技術的に管理可
能なステップにて製造することが出来るようにすること
にある。
このような課題を解決するために、本発明によれば、
冒頭で述べた種類の３次元形１トランジスタセル装置
は、 ａ）導電性コンタクトが溝の上部において基板内に設け
られた溝開口部の非対称拡大部によって形成され、その
非対称拡大部には前記溝内の多結晶シリコンと同様にド
ーピングされた多結晶シリコンが充填され、前記導電性
コンタクトは電荷を蓄積するコンデンサの第２電極の部
分領域を形成し、 ｂ）トランジスタを前記コンデンサから分離する絶縁層
が、前記溝開口部の非対称拡大部と並んで、本来の溝断
面と同じ幾何形状にて前記溝内に配置され、 ｃ）前記トランジスタのゲート電極が絶縁層とその絶縁
層の上に設けられた再結晶化シリコン層との上に配置さ
れ、前記再結晶化シリコン層内に形成されたソース領域
は前記溝開口部の非対称拡大部内の前記導電性接触に重
畳される、 ことを特徴とする。
冒頭で述べた種類の３次元形１トランジスタセル装置
は、 ａ）導電性コンタクトが溝の上部において基板内に設け
られた溝開口部の非対称拡大部によって形成され、その
非対称拡大部には前記溝内の多結晶シリコンと同様にド
ーピングされた多結晶シリコンが充填され、前記導電性
コンタクトは電荷を蓄積するコンデンサの第２電極の部
分領域を形成し、 ｂ）トランジスタを前記コンデンサから分離する絶縁層
が、前記溝開口部の非対称拡大部と並んで、本来の溝断
面と同じ幾何形状にて前記溝内に配置され、 ｃ）前記トランジスタのゲート電極が絶縁層とその絶縁
層の上に設けられた再結晶化シリコン層との上に配置さ
れ、前記再結晶化シリコン層内に形成されたソース領域
は前記溝開口部の非対称拡大部内の前記導電性接触に重
畳される、 ことを特徴とする。
本発明の第二の課題を解決するために、本発明によれ
ば、３次元形１トランジスタセル装置の製造方法は、次
の工程 ａ）p+ドーピングされた半導体基板内にメモリコンデン
サの大きさに応じて溝を設ける、 ｂ）メモリ溝の深さの最大20％の深さにて前記基板に溝
断面積の最大半分の面積を持つ非対称拡大部を溝の開口
部にエッチング形成する、 ｃ）溝内壁（２、３）上にコンデンサ用の誘電体層を設
ける、 ｄ）n+ドーピングされた多結晶シリコンを（拡大部を含
めて）前記溝に充填する、 ｅ）本来の溝の断面を有するn+形多結晶シリコン層内に
窪みを作成するために、溝開口部の非対称拡大部の領域
に予めマスクを施した後、多結晶シリコンに再エッチン
グを行う、 ｆ）前記窪みにSiO2CVD法（化学的気相成長法）によっ
て充填し、表面を平坦化する、 ｇ）ホウ素を低トーピングされた多結晶またはアモルフ
ァスシリコン層の堆積およびそれに続いて500〜650℃の
範囲で行われる焼戻しによって再結晶化を図る、 ｈ）隣接するトレンチコンデンサの絶縁を図るための溝
を設け、この溝内にSiO2を充填する、 ｉ）ゲート酸化物を成長させ、ゲート電極を作成し、注
入マスクとして前記ゲート電極を使用してヒ素のイオン
注入によりソース／ドレイン領域を設けることによって
トレンチコンデンサ上に選択トランジスタを作り、その
際ソース領域が、溝の非対称拡大部内に位置してコンデ
ンサのn+接触を形成するn+領域に重畳されるようにす
る、 ｊ）中間絶縁層を設け、接触孔を開け、ビットライン接
触およびワードラインを完成させる、 を有することを特徴とする。
ば、３次元形１トランジスタセル装置の製造方法は、次
の工程 ａ）p+ドーピングされた半導体基板内にメモリコンデン
サの大きさに応じて溝を設ける、 ｂ）メモリ溝の深さの最大20％の深さにて前記基板に溝
断面積の最大半分の面積を持つ非対称拡大部を溝の開口
部にエッチング形成する、 ｃ）溝内壁（２、３）上にコンデンサ用の誘電体層を設
ける、 ｄ）n+ドーピングされた多結晶シリコンを（拡大部を含
めて）前記溝に充填する、 ｅ）本来の溝の断面を有するn+形多結晶シリコン層内に
窪みを作成するために、溝開口部の非対称拡大部の領域
に予めマスクを施した後、多結晶シリコンに再エッチン
グを行う、 ｆ）前記窪みにSiO2CVD法（化学的気相成長法）によっ
て充填し、表面を平坦化する、 ｇ）ホウ素を低トーピングされた多結晶またはアモルフ
ァスシリコン層の堆積およびそれに続いて500〜650℃の
範囲で行われる焼戻しによって再結晶化を図る、 ｈ）隣接するトレンチコンデンサの絶縁を図るための溝
を設け、この溝内にSiO2を充填する、 ｉ）ゲート酸化物を成長させ、ゲート電極を作成し、注
入マスクとして前記ゲート電極を使用してヒ素のイオン
注入によりソース／ドレイン領域を設けることによって
トレンチコンデンサ上に選択トランジスタを作り、その
際ソース領域が、溝の非対称拡大部内に位置してコンデ
ンサのn+接触を形成するn+領域に重畳されるようにす
る、 ｊ）中間絶縁層を設け、接触孔を開け、ビットライン接
触およびワードラインを完成させる、 を有することを特徴とする。
本発明のセル装置によれば、セル当たりについて３μ
m2以下という非常に小さい所要面積でよく、それゆえ非
常に高い集積密度が得られる。パンチスルーのような好
ましくない付随現象は心配する必要がない。さらに、ソ
フトエラー反応は非常に僅少である。製造技術はトレン
チプロセスと、SOIプロセスと、スイッチングトランジ
スタのための標準MOSプロセスとの組合わせによって構
成される。一部プロセスがSOIプロセスによって構成さ
れるにも拘わらず、フローティング基板特有の公知の欠
点は回避される。SOIプロセスはそれどころかトランジ
スタ特性を最適化するために利用することが出来る。
m2以下という非常に小さい所要面積でよく、それゆえ非
常に高い集積密度が得られる。パンチスルーのような好
ましくない付随現象は心配する必要がない。さらに、ソ
フトエラー反応は非常に僅少である。製造技術はトレン
チプロセスと、SOIプロセスと、スイッチングトランジ
スタのための標準MOSプロセスとの組合わせによって構
成される。一部プロセスがSOIプロセスによって構成さ
れるにも拘わらず、フローティング基板特有の公知の欠
点は回避される。SOIプロセスはそれどころかトランジ
スタ特性を最適化するために利用することが出来る。
次に、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図:pドーピング（1018cm-3よりも大きいNA）を有
する高ドーピングのシリコン基板１から出発して、１μ
ｍ×１μｍの正方形断面を有する深さ約６μｍの（溝）
トレンチ２がエッチングされる。
する高ドーピングのシリコン基板１から出発して、１μ
ｍ×１μｍの正方形断面を有する深さ約６μｍの（溝）
トレンチ２がエッチングされる。
第２図：次に溝２の側壁が非対称にエッチングされ、
それにより、溝２の開口部には深さ約１μｍ、幅0.4μ
ｍの拡大部３が形成される。その後、溝２の側壁と非対
称拡大部３とには、有効層厚15nmの酸化シリコン・窒化
シリコン・酸化シリコンから成る３層誘電体４が設けら
れる。
それにより、溝２の開口部には深さ約１μｍ、幅0.4μ
ｍの拡大部３が形成される。その後、溝２の側壁と非対
称拡大部３とには、有効層厚15nmの酸化シリコン・窒化
シリコン・酸化シリコンから成る３層誘電体４が設けら
れる。
第３図：溝２、３、４には高ドーピング（ヒ素）され
た多結晶シリコン５が充填される。この多結晶シリコン
５は電荷蓄積のための電極として使用される。他の電極
は高ドーピングのシリコン基板１によって形成される。
た多結晶シリコン５が充填される。この多結晶シリコン
５は電荷蓄積のための電極として使用される。他の電極
は高ドーピングのシリコン基板１によって形成される。
第４図：溝２に充填された多結晶シリコン５は、本来
の溝２の断面を有する窪み（矢印６参照）を形成するた
めに、約0.5μｍだけ再エッチングされる。溝２の片側
（非対称）拡大部３はマスキングによってこのエッチン
グステップの影響を受けないでいる（図示されていな
い）。というのは、かかる拡大部は後で形成すべき選択
トランジスタの接触を構成するからである。このように
して製作された孔６内には化学的気相成長法（CVD）に
よって酸化シリコン（SiO2）７が形成される。この酸化
シリコン７はトレンチコンデンサ１、４、５と後で形成
される選択トランジスタとの間を絶縁するために使われ
る。
の溝２の断面を有する窪み（矢印６参照）を形成するた
めに、約0.5μｍだけ再エッチングされる。溝２の片側
（非対称）拡大部３はマスキングによってこのエッチン
グステップの影響を受けないでいる（図示されていな
い）。というのは、かかる拡大部は後で形成すべき選択
トランジスタの接触を構成するからである。このように
して製作された孔６内には化学的気相成長法（CVD）に
よって酸化シリコン（SiO2）７が形成される。この酸化
シリコン７はトレンチコンデンサ１、４、５と後で形成
される選択トランジスタとの間を絶縁するために使われ
る。
第５図：表面の平坦化後、ホウ素を低ドーピングされ
た多結晶シリコンまたはアモルファスシリコン８が基板
の表面上に析出される。この析出したシリコン層８のそ
の後の再結晶化のために、次の方法が提案される。
た多結晶シリコンまたはアモルファスシリコン８が基板
の表面上に析出される。この析出したシリコン層８のそ
の後の再結晶化のために、次の方法が提案される。
1.層８はシリコンの注入（図示されていない）によっ
て補助的にアモルファス化することの出来るアモルファ
スシリコンから成る。550〜600℃にてその後に焼戻しを
行うと、この層８はトレンチコンデンサおよびSiO2領域
７上で垂直方向（矢印17参照）および水平方向（矢印18
参照）に再結晶化される。これは第５図に示されてい
る。
て補助的にアモルファス化することの出来るアモルファ
スシリコンから成る。550〜600℃にてその後に焼戻しを
行うと、この層８はトレンチコンデンサおよびSiO2領域
７上で垂直方向（矢印17参照）および水平方向（矢印18
参照）に再結晶化される。これは第５図に示されてい
る。
2.p-エピタキシャル層10を備えたp+シリコン基板１が
使用される。トレンチコンデンサ１、４、５の製作後、
アモルファスシリコン層８が析出される。このアモルフ
ァスシリコン層８は垂直方向の表面エピタキシーまたは
水平方向の表面エピタキシーによって再結晶化される。
結晶品質が充分ではない場合、この層８は補助的にレー
ザ光線によって再結晶化することが出来る。トレンチコ
ンデンサ１、２、４、５のためのn+接触11がその後にマ
スクプロセスおよび焼戻し／拡散によって作られる。こ
れは第６図に示されている。
使用される。トレンチコンデンサ１、４、５の製作後、
アモルファスシリコン層８が析出される。このアモルフ
ァスシリコン層８は垂直方向の表面エピタキシーまたは
水平方向の表面エピタキシーによって再結晶化される。
結晶品質が充分ではない場合、この層８は補助的にレー
ザ光線によって再結晶化することが出来る。トレンチコ
ンデンサ１、２、４、５のためのn+接触11がその後にマ
スクプロセスおよび焼戻し／拡散によって作られる。こ
れは第６図に示されている。
3.トレンチコンデンサ１、２、４、５の形成後、CVD
または熱酸化層12が析出または形成される。この層12は
n+接触11上のところがエッチング除去される。それに続
いて、この領域は局部選択性エピタキシー（矢印21参
照）によって充填される。その後、全面に亘って多結晶
シリコン層８の析出が行われる。この多結晶シリコン層
８はその後レーザ光線によって再結晶化される。これは
第７図に示されている。
または熱酸化層12が析出または形成される。この層12は
n+接触11上のところがエッチング除去される。それに続
いて、この領域は局部選択性エピタキシー（矢印21参
照）によって充填される。その後、全面に亘って多結晶
シリコン層８の析出が行われる。この多結晶シリコン層
８はその後レーザ光線によって再結晶化される。これは
第７図に示されている。
しかしながら、第３番目の方法と同様にトレンチコン
デンサの形成後に、全面にLPCVD酸化層が析出され、n+
接触のところがエッチング除去されるようにすることも
同様に可能である。その後、アモルファスシリコンの析
出が行われ、それに続いて平坦化の再エッチングがなさ
れる。アモルファス化のためにシリコンのイオン注入
後、550〜600℃にてn+接触11から出発して基板１に到る
横方向の固定相エピタキシーが実施される。
デンサの形成後に、全面にLPCVD酸化層が析出され、n+
接触のところがエッチング除去されるようにすることも
同様に可能である。その後、アモルファスシリコンの析
出が行われ、それに続いて平坦化の再エッチングがなさ
れる。アモルファス化のためにシリコンのイオン注入
後、550〜600℃にてn+接触11から出発して基板１に到る
横方向の固定相エピタキシーが実施される。
第８図：析出シリコン層８の厚さは約0.4μｍの大き
さにすべきである。第５図から出発して再結晶化後この
層８内に選択トランジスタがトレンチコンデンサ１、
２、４、５上に設けられる前に、パンチスルーと隣接す
るセル間のクロストークとを回避するためにいわゆるボ
ックス絶縁が実施される。このボックス絶縁は、基板１
または再結晶化シリコン層８内に幅0.5μｍ、深さ0.7μ
ｍの溝13がエッチングされる。この溝13にはその後に酸
化シリコンが充填される。
さにすべきである。第５図から出発して再結晶化後この
層８内に選択トランジスタがトレンチコンデンサ１、
２、４、５上に設けられる前に、パンチスルーと隣接す
るセル間のクロストークとを回避するためにいわゆるボ
ックス絶縁が実施される。このボックス絶縁は、基板１
または再結晶化シリコン層８内に幅0.5μｍ、深さ0.7μ
ｍの溝13がエッチングされる。この溝13にはその後に酸
化シリコンが充填される。
第９図：ホウ素をドーピングされた再結晶化シリコン
層８内に選択トランジスタが形成される。このために、
先ず最初にゲート酸化層14が成長させられ、その上には
ドーピングされた多結晶シリコンまたは金属シリサイド
から構成されたゲート電極15が析出される。ヒ素のイオ
ン注入（矢印９参照）により、注入マスクとしてゲー電
極15を使用して、ソース／ドレイン領域16a、16bが形成
される。その際、ヒ素領域16aは出来る限り良好にコン
デンサのn+接触11に重畳されるように配慮される。
層８内に選択トランジスタが形成される。このために、
先ず最初にゲート酸化層14が成長させられ、その上には
ドーピングされた多結晶シリコンまたは金属シリサイド
から構成されたゲート電極15が析出される。ヒ素のイオ
ン注入（矢印９参照）により、注入マスクとしてゲー電
極15を使用して、ソース／ドレイン領域16a、16bが形成
される。その際、ヒ素領域16aは出来る限り良好にコン
デンサのn+接触11に重畳されるように配慮される。
このように標準技術によって作られたトラジスタは約
0.8μｍの有効チャネル長と１μｍの幅とを有する。ト
レンチコンデンサの容量の見積を行うと、Ｃは約55fFで
ある。その際、１μm2の断面積の場合には５μｍの最小
有効深さが基礎となっている。トレンチの内部（５）に
電荷が蓄積され、隣接するトレンチ間にボックス絶縁部
（13）を設けるとソフトエラー反応が生じないので、上
述した容量は充分に設定することができる。
0.8μｍの有効チャネル長と１μｍの幅とを有する。ト
レンチコンデンサの容量の見積を行うと、Ｃは約55fFで
ある。その際、１μm2の断面積の場合には５μｍの最小
有効深さが基礎となっている。トレンチの内部（５）に
電荷が蓄積され、隣接するトレンチ間にボックス絶縁部
（13）を設けるとソフトエラー反応が生じないので、上
述した容量は充分に設定することができる。
トランジスタのチャネル領域は高ドーピングされた基
板１のための側部接触を有し、それゆえソース／ドレイ
ン・空間電荷領域が垂直方向へ大きく伸張してもチャネ
ル領域は基板電位となっている。それによって、トラン
ジスタ特性に対する（オオクラ氏の報告書に記載されて
いるような）フローティング領域の欠点は回避される。
板１のための側部接触を有し、それゆえソース／ドレイ
ン・空間電荷領域が垂直方向へ大きく伸張してもチャネ
ル領域は基板電位となっている。それによって、トラン
ジスタ特性に対する（オオクラ氏の報告書に記載されて
いるような）フローティング領域の欠点は回避される。
他の利点は、析出したシリコン層８のドーピングを、
例えばカットオフ電圧のような重要なトランジスタ特性
を最適化するために利用することが出来ることである。
例えばカットオフ電圧のような重要なトランジスタ特性
を最適化するために利用することが出来ることである。
第10図：セル装置のレイアウトは、非常に濃密な実装
が本発明による３次元構成法によって可能になることを
示唆する。２つの隣接するセル毎に１つのブロックがま
とめられる。それらのセルは共通のビットライン接触
（BLコンタクト）を有し、隣接するセルブロックからボ
ックス絶縁部（13）によって分離される。WLはワードラ
インである。その他については第９図と同一符号が付さ
れている。
が本発明による３次元構成法によって可能になることを
示唆する。２つの隣接するセル毎に１つのブロックがま
とめられる。それらのセルは共通のビットライン接触
（BLコンタクト）を有し、隣接するセルブロックからボ
ックス絶縁部（13）によって分離される。WLはワードラ
インである。その他については第９図と同一符号が付さ
れている。
第１図ないし第９図はセルを製造するための本発明によ
る主要な工程を示す断面図、第10図は第９図のレイアウ
トを示す概略図である。第１図ないし第10図において、
同一部分には同一符号が付されている。 １……基板 ２……溝（トレンチ） ３……非対称拡大部 ４……３層誘電体 ５……多結晶シリコン ７……絶縁層（酸化シリコン） ８……アモルファスシリコン層 11……n+接触 13……溝 15……ゲート電極 16a、16b……ソース／ドレイン領域
る主要な工程を示す断面図、第10図は第９図のレイアウ
トを示す概略図である。第１図ないし第10図において、
同一部分には同一符号が付されている。 １……基板 ２……溝（トレンチ） ３……非対称拡大部 ４……３層誘電体 ５……多結晶シリコン ７……絶縁層（酸化シリコン） ８……アモルファスシリコン層 11……n+接触 13……溝 15……ゲート電極 16a、16b……ソース／ドレイン領域
Claims (14)
- 【請求項１】蓄積すべき電荷のためのコンデンサがトレ
ンチコンデンサ（１、４、５）として基板（１）内に形
成され、その際第１電極は前記基板（１）によって形成
され、電荷を蓄積する第２電極は溝内に充填されてドー
ピングされた多結晶シリコン（５）によって形成され、
前記コンデンサは、絶縁層（７）によって分離され、絶
縁形ゲート電極（トランスファー電極／ワードライン）
（14、15）と前記絶縁層（７）上に設けられた再結晶化
シリコン層（８）内に作成されたソース／ドレイン領域
（16a、16b）とを備えて前記基板（１）の表面に位置す
る電界効果トランジスタ（選択トランジスタ）の下方に
配置され、前記ソース／ドレイン領域（16a、16b）に導
電性接触（11）を介して結合されるような、トレンチコ
ンデンサを備えたダイナミック半導体メモリ用３次元形
１トランジスタセル装置において、 ａ）前記導電性接触（11）は前記溝（２）の上部におい
て前記基板（１）内に設けられた溝開口部の非対称拡大
部（３）によって形成され、その非対称拡大部（３）に
は前記溝内の多結晶シリコンと同様にドーピングされた
多結晶シリコン（５）が充填され、前記導電性接触（1
1）は電荷を蓄積するコンデンサの第２電極（５）の部
分領域を形成し、 ｂ）前記トランジスタを前記コンデンサから分離する絶
縁層（７）は、前記溝開口部の非対称拡大部（３）と並
んで、本来の溝断面と同じ幾何形状にて前記溝内に配置
され、 ｃ）前記トランジスタのゲート電極（15）は絶縁層
（７）とその絶縁層の上に設けられた再結晶化シリコン
層（８）との上に配置され、その再結晶化シリコン層
（８）内に形成されたソース領域（16a）は前記溝開口
部の非対称拡大部（３）内の前記導電性接触（11）に重
畳される、 ことを特徴とするトレンチコンデンサを備えたダイナミ
ック半導体メモリ用１トランジスタセル装置。 - 【請求項２】溝開口部の非対称拡大部（３）の深さは溝
深さの最大20％に設定され、その面積は溝断面積の最大
50％に設定されることを特徴とする請求項１記載のセル
装置。 - 【請求項３】溝（２）の断面積は深さが６μｍの場合に
１μｍ×１μｍの範囲に設定されることを特徴とする請
求項１または２記載のセル装置。 - 【請求項４】溝開口部の非対称拡大部（３）は溝（２）
の深さが４〜６μｍの範囲の場合に約0.4μｍ〜１μｍ
の深さに設定されることを特徴とする請求項１ないし３
の１つに記載のセル装置。 - 【請求項５】絶縁層（７）の厚さは溝深さの最大15％に
設定されることを特徴とする請求項１ないし４の１つに
記載のセル装置。 - 【請求項６】溝（２）の深さが約６μｍ、溝開口部の非
対称拡大部（３）の深さが約１μｍの場合、絶縁層
（７）の厚さは約0.5μｍに設定されることを特徴とす
る請求項１ないし５の１つに記載のセル装置。 - 【請求項７】基板（１）はp+ドーピングが行われ、溝充
填物（５）と溝開口部の非対称拡大部（３）内に配設さ
れた非対称の導電性接触（11）とはn+ドーピングが行わ
れ、ソース／ドレイン領域（16a、16b）を含む再結晶化
層（８）はp-ドーピングが行われ、その再結晶化層内に
含まれたソース／ドレイン領域（16a、16b）はn+ドーピ
ングが行われることを特徴とする請求項１ないし６の１
つに記載のセル装置。 - 【請求項８】２つの隣接するトレンチコンデンサ間の絶
縁は絶縁酸化物（13）によって行われ、その絶縁酸化物
は基板（１）内にエンチング形成された溝とSiO2を備え
たこの溝の充填物とによって形成されることを特徴とす
る請求項１ないし７の１つに記載のセル装置。 - 【請求項９】絶縁溝（13）は約0.7μｍの深さと約0.5μ
ｍの幅とを有することを特徴とする請求項８記載のセル
装置。 - 【請求項１０】次の工程 ａ）p+ドーピングされた半導体基板（１）内にメモリコ
ンデンサの大きさに応じて溝（２）を設ける、 ｂ）メモリ溝の深さの最大20％の深さにて前記基板
（１）に溝断面積の最大半分の面積を持つ非対称拡大部
（３）を溝（２）の開口部にエッチング形成する、 ｃ）溝内壁（２、３）上にコンデンサ用の誘電体層
（４）を設ける、 ｄ）n+ドーピングされた多結晶シリコン（５）を拡大部
を含めて前記溝に充填する、 ｅ）本来の溝（２）の断面を有するn+形多結晶シリコン
層内に窪み（６）を形成するために、溝開口部の非対称
拡大部（３）の領域に予めマスクを施した後、多結晶シ
リコン（５）に再エッチングを行う、 ｆ）前記窪みにSiO2をCVD法（化学的気相成長法）によ
って充填し、表面を平坦化する、 ｇ）ホウ素を低トーピングされた多結晶またはアモルフ
ァスシリコン層（８）の析出およびそれに続いて500〜6
50℃の範囲で行われる焼戻しによって再結晶化を図る、 ｈ）隣接するトレンチコンデンサの絶縁を図るための溝
（13）を設け、この溝（13）内にSiO2を充填する、 ｉ）ゲート酸化物（14）を成長させ、ゲート電極（15）
を形成し、注入マスクとして前記ゲート電極（15）を使
用してヒ素のイオン注入（９）によりソース／ドレイン
領域（16a、16b）を設けることによってトレンチコンデ
ンサ（１、４、５、７）上に選択トランジスタを作り、
その際ソース領域（16a）が、前記溝の非対称拡大部
（３）内に位置してコンデンサのn+接触を形成するn+領
域（11）に重畳されるようにする、 ｊ）中間絶縁層を設け、接触孔を開け、ビットライン接
触およびワードラインを完成させる、 を有することを特徴とする請求項１ないし９の１つに記
載の１トランジスタセル装置の製法。 - 【請求項１１】工程ｇ）にてアモルファスシリコン層
（８）の析出が行われた後、補助的なアモルファス化の
ためにシリコンのイオン注入が実施されることを特徴と
する請求項10記載の製法。 - 【請求項１２】工程ａ）においてp-ドーピングされたシ
リコンエピタキシャル層（10）を有するp+ドーピング基
板（１）が使用され、溝のためのn+接触（11）が工程
ｇ）後マスクされた拡散および焼戻しによって形成され
ることを特徴とする請求項10記載の製法。 - 【請求項１３】工程ｆ）と工程ｇ）の間に、非対称拡大
部（３）内に設けられたn+領域（11）上の範囲において
全面に析出されたCVD−SiO2（７）がエッチング除去さ
れ、この領域（11）は局部選択性シリコン・エピタキシ
ャル析出によって再び充填されることを特徴とする請求
項10記載の製法。 - 【請求項１４】再結晶化はレーザ照射によって行われる
ことを特徴とする請求項12または13記載の製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3740171 | 1987-11-26 | ||
| DE3740171.8 | 1987-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021968A JPH021968A (ja) | 1990-01-08 |
| JP2581654B2 true JP2581654B2 (ja) | 1997-02-12 |
Family
ID=6341371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299374A Expired - Fee Related JP2581654B2 (ja) | 1987-11-26 | 1988-11-24 | ダイナミツク半導体メモリ用１トランジスタセル装置とその製法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4942554A (ja) |
| EP (1) | EP0317934B1 (ja) |
| JP (1) | JP2581654B2 (ja) |
| KR (1) | KR0137666B1 (ja) |
| AT (1) | ATE81230T1 (ja) |
| CA (1) | CA1294713C (ja) |
| DE (1) | DE3875080D1 (ja) |
| HK (1) | HK129094A (ja) |
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|---|---|---|---|---|
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| JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| US5543348A (en) * | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US5914510A (en) * | 1996-12-13 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US6100132A (en) * | 1997-06-30 | 2000-08-08 | Kabushiki Kaisha Toshiba | Method of deforming a trench by a thermal treatment |
| US5990511A (en) * | 1997-10-16 | 1999-11-23 | International Business Machines Corporation | Memory cell with transfer device node in selective polysilicon |
| US6236079B1 (en) | 1997-12-02 | 2001-05-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having a trench capacitor |
| US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
| US6376873B1 (en) | 1999-04-07 | 2002-04-23 | International Business Machines Corporation | Vertical DRAM cell with robust gate-to-storage node isolation |
| US6372567B1 (en) | 2000-04-20 | 2002-04-16 | Infineon Technologies Ag | Control of oxide thickness in vertical transistor structures |
| FR2819631B1 (fr) * | 2001-01-12 | 2003-04-04 | St Microelectronics Sa | Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat |
| DE10128193C1 (de) * | 2001-06-11 | 2003-01-30 | Infineon Technologies Ag | Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US7375027B2 (en) | 2004-10-12 | 2008-05-20 | Promos Technologies Inc. | Method of providing contact via to a surface |
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|---|---|---|---|---|
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| ATE41267T1 (de) * | 1984-04-25 | 1989-03-15 | Siemens Ag | Ein-transistor-speicherzelle fuer hochintegrierte dynamische halbleiterspeicher und verfahren zu ihrer herstellung. |
| EP0167764B1 (en) * | 1984-06-14 | 1989-08-16 | International Business Machines Corporation | Dynamic ram cell |
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| JPS62193275A (ja) * | 1986-02-12 | 1987-08-25 | シ−メンス、アクチエンゲゼルシヤフト | ３次元１トランジスタ・セル装置およびその製造方法 |
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-
1988
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- 1988-11-21 DE DE8888119351T patent/DE3875080D1/de not_active Expired - Lifetime
- 1988-11-21 KR KR1019880015305A patent/KR0137666B1/ko not_active IP Right Cessation
- 1988-11-21 AT AT88119351T patent/ATE81230T1/de not_active IP Right Cessation
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-
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- 1994-11-17 HK HK129094A patent/HK129094A/xx not_active IP Right Cessation
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