KR0137666B1 - 트렌치 캐패시터로 이루어지는 다이나믹 반도체 메모리용 3차원 i-트랜지스터 셀 구조 및 그 제조방법 - Google Patents

트렌치 캐패시터로 이루어지는 다이나믹 반도체 메모리용 3차원 i-트랜지스터 셀 구조 및 그 제조방법

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KR0137666B1 KR1019880015305A KR880015305A KR0137666B1 KR 0137666 B1 KR0137666 B1 KR 0137666B1 KR 1019880015305 A KR1019880015305 A KR 1019880015305A KR 880015305 A KR880015305 A KR 880015305A KR 0137666 B1 KR0137666 B1 KR 0137666B1
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키르허 로란트
궤츠리히 요셉
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네테부시, 피켄셔
지멘스 악티엔게젤샤프트
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Abstract

없음

Description

트렌치 캐패시터로 이루어지는 다이나믹 반도체 메모리용 3차원 1-트랜지스터 셀 구조 및 그 제조방법
제1도 내지 제9도는 본 발명의 제조단계를 기술한 셀 구조의 횡단면도.
제10도는 본 발명에 따라 구성된 셀의 레이아웃을 나타낸 도면.
본 발명은 다이나믹 반도체 메모리용 3차원 1-트랜지스터 셀 구조 및 그 제조방법에 관한 것이다.
전하가 저장되는 캐패시터는 반도체 기판내에서 트렌치 캐패시터로서 형성된다. 제1의 전극은 기판에 의해 형성되고, 전하를 저장하는 제2의 전극은 트렌치내에 충전된 도핑된 다결정 실리콘에 의해 형성된다. 절연층에 의해 분리된 캐패시터는 기판의 표면에 위치한 절연 게이트 전극과 상기 절연층위에 제공된 재결정화 실리콘 층내에 형성된 소오스/드레인 영역을 포함하는 전계 효과 트랜지스터 밑에 배치되고 또한 도전성 접점을 통해 상기 소오스/드레인 영역에 접속된다.
위와 같은 구조는 예를 들어 유럽 특허출원 번호 제0 167 764호에 개시되어 있다. 또한, 이와 같은 구조는 기술보고서인 IEDM 다이제스트에서 M. Ohkura 등이 기고한 SOI 기술에서 스택 스위치인 트랜지스터의 3차원 DRAM 셀에 발표되어 있으며, 여기서 SOI는 Silicon on Insulator를 말한다.
1-트랜지스터 셀 및 트렌치 캐패시터 구조는 또한 유럽 특허출원번호 제0 234 384호 및 제0 108 390호에 개시되어 있다. 그러나, 이들 특허출원에는 SOI 기술을 언급하고 있지 않다.
상기한 특허출원에 발표된 모든 구조는 공통적으로 다이나믹 랜덤 액세스 메모리(DRAM)의 집적 밀도를 증가시키기 위해 캐피시터를 트렌치 셀로서 형성하고 있다. 그 이유는 셀의 면적이 작아지고 있고 잡음 방지를 위해 30 내지 50fF의 캐패시턴스가 요구되고 있기 때문이다.
3차원 트렌치셀을 활용하는 것은 최소한의 면적에서 40fF의 셀 캐피시턴스를 실현할 수 있게 해준다.
전술한 Ohkura의 보고서에 발표된 것과 같이 SOI 기술의 도입에 의해 소프트 에러 감도가 감소되고 50㎛2의 작은 면적조건을 만족시키게 된다.
본 발명은 전술한 바와 같은 VLSI 다이나믹 메모리 회로에서 사용하기 위한 3차원 1-트랜지스터 셀 구조를 제공하며, 여기서 셀당 최소면적은 3㎛2보다 작게 된다. 더욱이, 본 발명의 3차원 1-트랜지스터 셀 구조에 따르면, 펀치-드루우 및 소프트 에러 민감도가 방지된다. 본 발명은 간단하고 기술적으로 제어가능한 제조단계를 통해 상기한 집적도로 집적회로에 셀을 제조하는 방법을 제공한다.
본 발명의 3차원 1-트랜지스터 셀 구조에 의하면 전하가 저장되는 캐패시터는 기판내에서 트렌치 캐패시터로서 형성된다. 제1의 전극은 기판에 의해 형성되고, 전하를 저장하는 제2의 전극은 트렌치내에 충전된 도핑된 다결정 실리콘에 의해 형성된다. 절연층에 의해 분리된 캐패시터는 기판의 표면에 위치한 절연 게이트 전극(전달 전극/워드라인)과 절연층상에 위치한 재결정화 실리콘층내에 형성된 소오스/드레인 영역을 포함하는 전계효과 트랜지스터(선택 트랜지스터) 아래에 배치되고, 도전성 접점을 통해 소오스/드레인 영역에 접속된다.
도전성 접점은 트렌치 상부의 기판내에 형성된 트렌치 개구부의 비대칭 확장부에 의해 형성된다. 비대칭 확장부는 트렌치의 다결정 실리콘과 동일하게 도핑된 다결정 실리콘으로 충전된다. 또한, 도전성 접점은 전하를 저장하는 캐패시터의 제2전극의 부영역(sub-region)을 형성한다. 캐패시터로부터 트랜지스터를 분리하는 절연층은 원래의 트렌치 횡단면과 동일한 기하학적 형태를 갖는 트렌치 개구부의 비대칭 확장부 다음에 배치된다. 트랜지스터의 게이트 전극은 재결정화 실리콘층내에 형성된 소오스 영역이 트렌치 개구부의 비대칭 확장부내의 도전성 접점과 중첩되도록, 절연층과 이 절연층 위에 제공된 재결정화 실리콘층위에 배치된다.
본 발명의 일실시예에 있어서, 트렌치 개구부의 비대칭 확장부의 깊이는 트렌치 깊이의 최대 20%로 설정되고, 비대칭 확장부는 트렌치 횡단면의 최대 50%로 설정된다.
본 발명의 다른 실시예에 있어서, 트렌치의 횡단면의 면적은 트렌치의 깊이가 6㎛로 주어질때 약 1㎛2으로 설정된다.
본 발명의 또 다른 실시예에 있어서, 특히 트렌치(2)의 깊이가 4㎛ 내지 6㎛의 범위로 주어질때, 트렌치 개구부의 비대칭 확장부의 깊이는 약 0.4㎛ 내지 1㎛로 설정된다.
본 발명의 또 다른 실시예에 있어서, 절연층의 두께는 트렌치 깊이의 최대 약 15%로 설정된다.
본 발명의 또 다른 실시예에 있어서, 트렌치의 깊이는 약 6㎛이며 비대칭 트렌치 확장부이 깊이는 약 1㎛이고, 절연층의 두께는 약 0.5㎛로 설정된다.
본 발명의 또 다른 실시예에 있어서, 기판은 p+로 도핑되고, 트렌치 충전부 및 트렌치 확장부에 배치된 비대칭 도전성 접점은 n+로 도핑되며, 소오스/드레인 영역을 포함하는 재결정화층은 p-로 도핑되고 상기 소오스/드레인 영역은 n+로 도핑된다.
본 발명의 또 다른 실시예에 있어서, 2개의 인접한 트렌치 캐패시터 사이의 절연층은 기판내로 에칭된 트렌치의 내부를 SiO2로 충전시킴으로서 형성한 절연 산화물로 이루어진다. 절연 트렌치는 약 0.7㎛의 깊이와 약 0.45㎛의 폭을 갖는다.
또한, 3차원 1-트랜지스터 셀 구조를 제조하기 위한 방법이 제공된다.
본 발명의 다른 특징 및 장점은 첨부도면을 참조로하여 이하의 실시예에 의해 더 상세히 설명될 것이다.
본 발명에 따른 3차원 1-트랜지스터 셀은, a) 트렌치 개구부의 상부의 기판내에 제공되고 트렌치의 다결정 실리콘과 동일하게 도핑된 다결정 실리콘으로 충전된 트렌치 개구부의 비대칭 확장부에 의해 형성되고, 전하를 저장하는 캐패시터의 제2전극의 부영역을 형성하는 도전성 접점과; b) 캐패시터로부터 트랜지스터를 분리시키고, 원래의 트렌치 횡단면과 동일한 기하학적 형태를 갖는 트렌치 개구부의 비대칭 확장부 다음에 배치된 절연층과; c) 재결정화 실리콘층내에 형성된 소오스 영역이 트렌치 개구부의 비대칭 확장부내의 도전성 접점과 중첩되도록 절연층과 이 절연층위에 제공된 재결정화 실리콘층위에 배치된 트랜지스터의 게이트 전극을 포함한다.
본 발명이 셀은 셀당 3㎛2이하의 매우 작은 면적을 요구하기 때문에 극히 높은 집적 밀도를 얻을 수 있게 해준다. 더욱이, 펀치-드루우와 같은 결점이 발생하지 않게 되며 소프트 에러 민감도가 극히 낮게 된다.
셀을 제조하기 위한 방법은 트렌치 공정, SOI 공정, 및 표준 MOS 스위칭 트랜지스터 공정으로 이루어진다. 본 발명의 방법이 부공정으로써 SOI 공정을 채택한다 할지라도, 플로팅 기판에 의해 야기되는 공지된 단점은 피해질 수 있다. 반면에, SOI 공정은 트랜지스터 특성을 최적화 시키는데 사용될 수 있다.
이제 제1도를 참조하면, 고농도로 도핑된 p형 실리콘 기판(1)(NA가 1018㎝-3이상임)으로부터 제조 단계가 시작된다. 트렌치(2)는 약 6㎛ 깊이와 1㎛×1㎛의 정방형 횡단면을 갖도록 에칭된다. 다음에, 제2도에 도시된 것처럼 트렌치(2)의 측벽에서 비대칭 에칭이 실행된다. 트렌치 개구부(2)는 약 1㎛의 깊이와 0.4㎛의 폭을 갖는 확장부(3)에 의해 확장된다. 이 단계후에, 트렌치(2) 및 비대칭 확장부(3)의 측벽에는 약 15㎜의 층 두께를 갖는 산화실리콘/질화실리콘/산화실리콘으로 구성된 3중 유전체(4)가 제공된다.
제3도를 참조하면, 트렌치(2,3,4)에는 고농도로 도핑된 (비소)다결정 실리콘(5)이 충전된다. 다결정 실리콘(5)은 전하저장을 위한 전극으로 사용된다. 다른 전극은 고농도로 도핑된 실리콘 기판(1)에 의해 형성된다.
제4도를 참조하면, 트렌치(2)를 채우고 있는 다결정 실리콘(5)은 약 0.5㎛의 두께로 다시 에칭되어 요부(depression)(화살표 6으로 나타냄)를 생성시킨다. 이 요부는 원래의 트렌치(2)와 동일한 횡단면을 갖는다. 트렌치의 단측(비대칭) 확장부(3)는 마스크(도시되지 않음)의 사용으로 인해 상기 에칭단계에 의해 영향을 받지 않는다. 이것은 확장부가 후에 생성될 선택 트랜지스터에 대한 접점을 제공하기 때문이다. 트렌치 캐피시터(1,4,5)와 선택 트랜지스터 사이를 분리시키는 산화실리콘(SiO2)층(7)은 화학기상증착(CVD)공정에 의해 요부(6)내에 증착된다.
제5도를 참조하면, 표면의 평탄화 후에, 다결정 실리콘 또는 붕소가 약간 도핑된 무정형 실리콘(8)이 기판의 표면상에 증착된다. 증착된 무정형 실리콘층(8)의 다음 재결정화를 위해 다음의 방법을 제안한다.
1. 층(8)은 도면에 도시하지 않은 실리콘 주입으로 더욱 무정형으로 될 수 있는 무정형 실리콘으로 이루어진다. 약 550 내지 660℃의 온도로 가열하는 동안에, 상기 층(8)은 수직적으로(화살표로 나타냄) 또한 수평적으로(화살표 18로 나타냄) 트렌치 캐패시터위의 SiO2영역(7)위에서 재결정화된다. 이 실시예는 제5도에 도시되어 있다.
2. p-에피택셜층(10)을 갖는 작은 p+실리콘 기판(1)이 사용된다. 트렌치 캐패시터(1,4,5)의 제조후에 무정형 실리콘층(8)이 증착되며, 이 무정형 실리콘층(8)은 수직 표면 에피택시 또는 수평 표면 에피택시에 의해 재결정화된다. 불충분한 결정 품질에도, 상기 무정형 실리콘층(8)은 레이저빔에 의해 부가적으로 재결정화될 수 있다. 이 다음에, 트렌치(1,2,4,5)에 대한 작은 n+접점(11)이 마스킹 공정 및 템퍼링/확산에 의해 형성된다. 이 구조는 제6도에 도시되어 있다.
3. 트렌치 캐패시터(1,2,4,5)의 제조후에, CVD 또는 열적 산화물층(12)이 증착 또는 형성된다. 그 다음에, 상기 산화물층(12)은 n+접점(11)위에서 에칭된다. 후속하여, 상기 산화물층(12)은 국부 선택성 에피택시(화살표 21로 표시됨)에 의해 충전된다. 그 다음에, 상기 산화물층(12)은 전표면에 걸쳐 폴리실리콘 증착층(8)으로 덮힌다. 이 폴리실리콘층(8)은 후속하여 레이저 조사에 의해 재결정화된다. 제7도는 이러한 실시예를 도시한다.
그러나, 전술한 실시예에서 설명한 것과 같이, 트렌치 캐패시터의 제조후에 전표면에 걸쳐 LPCVD 산화물층이 증착되고, 그 다음에 n+접점위를 에칭시키는 처리단계를 밟을 수도 있다. 후속하여, 무정형 실리콘의 증착은 평탄화의 재에칭과 함께 수행된다. 추가 무정형화를 위한 실리콘 이온 주입후에, 수평적 고해상 에피택시가 약 550 내지 660℃의 온도에서 n+접점(11)으로부터 기판(1)까지 수행된다.
이제 제8도를 참조하면, 증착된 실리콘층(8)의 두께는 약 0.4㎛이 된다. 제5도에서부터 시작되는 층(8)의 재결정화후 그리고 트렌치(1,2,4,5)위의 선택 트랜지스터가 실리콘층(8)내에 제공되기 전에, 박스 절연(box insulation)이 수행되어 펀치-드루우 및 인접셀간의 크로스-토크를 방지한다. 박스절연을 통해, 약 0.5㎛의 폭과 약 0.7㎛의 깊이를 갖는 트렌치(13)는 기판(1) 내부로 에칭되거나 재결정화층(8) 내부로 에칭된다. 그 다음에, 트렌치(13)는 산화실리콘으로 충전된다.
제9도를 참조하면, 이제 선택 트랜지스터가 재결정화되고 붕소도핑된 실리콘층(8)에 생성된다. 이를 위해, 먼저 게이트 산화물(14)이 성장되고 게이트 전극(15)이 그 위에 증착된다. 이 게이트 전극(15)은 도핑된 다결정 실리콘 또는 금속 실리사이드로 구성된다. 그 다음, 소오스/드레인 영역(16a,16b)은 게이트 전극(15)을 이온 주입마스크로 사용하여 비소 이온주입(화살표 9로 표시됨)에 의해 생성된다. 비소 영역(16a)은 캐패시터의 n+접점(11)과 양호하게 중첩되도록 생성된다.
표준기술로 제조되는 트랜지스터는 약 0.8㎛의 길이와 약 1㎛의 폭을 갖는 유효채널을 갖는다. 트렌치 캐패시터의 적정 캐패시턴스가 약 55fF로 얻어진다. 여기서 최소한의 유효깊이는 그 횡단면의 면적이 1㎛2라 할때 5㎛로 된다. 저하가 트렌치(5)내에 저장되기 때문에 그리고 인접하는 트렌치 사이에 박스 절연(13)을 사용함으로 인해 실제로 아무런 소프트 에러가 발생하지 않기 때문에, 상술한 바와 같은 캐패시턴스는 충분한 크기를 가지도록 할 수 있다.
트랜지스터의 채널영역이 고농도로 도핑된 기판(1)에 수평으로 접촉되어 있기 때문에, 채널 영역은 소오스/드레인 공간 저하 영역의 큰 수직팽창에도 불구하고 기판 전위를 유지하게 된다. 그 결과, 트랜지스터 특성에 대한 플로팅 영역(전술한 Ohkura 보고서에 발표된 것과 같은)의 공지된 단점은 방지된다.
본 발명의 다른 장점은 증착된 실리콘층(8)의 도핑이 예를 들어 문턱 전압과 같은 중요한 트랜지스터 특성을 최적화시키는데 사용될 수 있다는 것이다.
본 발명에 따른 제조된 셀 구조의 레이아웃이 제10도에 도시되어 있다. 여기서, 본 발명은 제시된 3차원 구조를 통해 극히 밀집된 패킹을 제공한다. 2개의 인접하는 각각의 셀은 하나의 블록을 형성하도록 결합된다. 이들 셀은 공통 비트라인 접점(BL Contact)을 가지며, 박스 절연(13)에 의해 인접 셀 블록으로부터 분리된다. 워드라인은 도면부호 WL로 나타내었다. 그외에 제9도에 도시된 바와 같은 참조부호가 동일하게 사용되었다.
여기에 설명된 본 발명의 양호한 실시예에 대한 다양한 변형 및 수정이 가능하리라는 것은 당업자에게 명백한 것이다. 이러한 변경 및 수정은 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다. 따라서, 본 발명은 청구된 특허청구범위에 의해서만 제한된다.

Claims (18)

  1. 전하가 저장되는 캐패시터가 기판내에서 트렌치 캐패시터로서 형성되고, 제1의 전극이 기판에 의해 형성되고 전하를 저장하는 제2의 전극이 트렌치내에 충전된 도피된 다결정 실리콘에 의해 형성되며, 절연층에 의해 분리된 캐패시터가 기판의 표면에 위치한 절연 게이트 전극과 상기 절연층위에 제공된 재결정화 실리콘층내에 형성된 소오스/드레인 영역을 포함하는 전계 효가 트랜지스터 밑에 배치되고 또한 도전성 접점을 통해 상기 소오스/드레인 영역에 접속되는 다이나믹 반도체 메모리용 3차원 1-트랜지스터 셀 구조에 있어서, 상기 도전성 접점은 상기 트렌치 상부의 기판내에 제공되고 상기 트렌치의 다결정 실리콘과 동일하게 도핑된 다결정 실리콘으로 충전된 트렌치 개구부의 비대칭 확장부에 의해 형성되며, 전하를 저장하는 상기 캐패시터의 제2전극의 부영역을 형성하며; 상기 캐패시터로부터 상기 트랜지스터를 분리하는 상기 절연층은 원래의 트렌치 횡단면과 동일한 기하학적 형태를 갖는 트렌치 개구부의 비대칭 확장부 다음에 배치되며; 상기 트랜지스터의 게이트 전극은 재결정화 실리콘층내에 형성된 상기 소오스 영역이 상기 트렌치 개구부의 비대칭 확장부내의 도전성 접점과 중첩되도록 절연층과 이 절연층위에 위치한 재결정화 실리콘층 위에 배치되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  2. 제1항에 있어서, 상기 트렌치 개구부의 비대칭 확장부의 깊이는 트렌치 깊이의 20% 보다 작거나 동일하며, 상기 비대칭 확장부는 트렌치 횡단면의 50%보다 작거나 동일한 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  3. 제1항에 있어서, 상기 트렌치의 횡단면 면적은 트렌치 깊이가 6㎛로 주어졌을때 1㎛×1㎛로 설정되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  4. 제1항에 있어서, 기판상에 상기 트렌치 개구부의 비대칭 확장부의 깊이는 상기 트렌치의 깊이가 4㎛ 내지 6㎛로 주어졌을때 0.4㎛ 내지 1㎛로 설정되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  5. 제1항에 있어서, 상기 절연층의 두께는 트렌치 깊이의 15%보다 작거나 동일한 것을 특징으로 하는 3차원 1-트랜지스터의 셀 구조.
  6. 제2항에 있어서, 상기 절연층의 두께는 트렌치 깊이의 15%보다 작거나 동일한 것을 특징으로 하는 3차원 1-트랜지스터의 셀 구조.
  7. 제1항에 있어서, 상기 트렌치의 깊이가 6㎛이고 상기 비대칭 확장부의 깊이가 1㎛로 주어졌을때, 상기 절연층의 두께는 0.5㎛로 설정되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  8. 제5항에 있어서, 상기 트렌치의 깊이가 6㎛이고 상기 비대칭 확장부의 깊이가 1㎛로 주어졌을때, 상기 절연층의 두께는 0.5㎛로 설정되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  9. 제1항에 있어서, 상기 기판은 p+로 도핑되고, 상기 트렌치 충전물과 상기 트렌치의 비대칭 확장부내에 배치된 비대칭 도전성 접점은 n+도핑되며, 상기 소오스/드레인 영역을 포함하는 재결정화층은 p-도핑되고, 상기 재결정화층내에 포함된 상기 소오스/드레인 영역은 n+도핑되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  10. 제2항에 있어서, 상기 기판은 p+로 도핑되고, 상기 트렌치 충전물과 상기 트렌치의 비대칭 확장부내에 배치된 비대칭 도전성 접점은 n+도핑되며, 상기 소오스/드레인 영역을 포함하는 상기 재결정화층은 p-도핑되고, 상기 재결정화층내에 포함된 상기 소오스/드레인 영역은 n+도핑되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  11. 제1항에 있어서, 2개의 인접한 트렌치 캐패시터 사이의 상기 절연층은 기판내로 에칭된 트렌치의 내부를 SiO2로 충전시킴으로써 형성한 절연 산화물로 이루어지는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  12. 제5항에 있어서, 2개의 인접한 트렌치 캐패시터 사이의 상기 절연층은 기판내로 에칭된 트렌치의 내부를 SiO2로 충전시킴으로써 형성한 절연 산화물로 이루어지는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  13. 제11항에 있어서, 상기 절연 트렌치는 0.7㎛의 깊이와 0.5㎛의 폭을 갖는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조.
  14. 3차원 1-트랜지스터 셀 구조를 제조하기 위한 방법에 있어서, a) 저장 캐패시터의 크기에 해당하는 트렌치를 p+도핑된 반도체 기판내에 형성하는 단계와; b) 트렌치 횡단면의 최대 50%를 갖는 트렌치 개구부의 비대칭 확장부의 깊이를 트렌치 깊이의 최대 20%까지 기판내로 에칭하는 단계와; c) 캐패시터용 유전체층을 트렌치 내측벽에 형성하는 단계와; d) 상기 비대칭 확장부를 포함하는 트렌치내에 n+도핑된 다결정 실리콘을 충전시키는 단계와; e) 원래의 트렌치 횡단면을 갖는 n+도핑된 다결정 실리콘층내에 요부를 형성하기 위해 상기 비대칭 확장부의 영역을 미리 마스킹한 후 다결정 실리콘을 다시 에칭하는 단계와; f) CVD(화학기상증착) 공정에 의해 상기 요부내에 SiO2를 충전시킨 다음 표면을 평탄화하는 단계와; g) 붕소로 저도핑된 무정형 다결정 실리콘층을 증착시킨 다음 500 내지 650℃의 온도에서 템퍼링에 의해 재결정화하는 단계와; h) 인접한 트렌치 캐패시터의 절연을 위해 트렌치를 형성한 다음 이 트렌치내에 SiO2를 충전시키는 단계와; i) 게이트 산화물을 성장시켜 게이트 전극을 형성한 다음 게이트 전극을 이온주입 마스크로 사용하여 비소 이온주입에 의해 소오스/드레인 영역을 형성함으로써 트렌치 캐패시터 위에 선택 트랜지스터를 제조하고, 소오스 영역이 트렌치의 비대칭 확장부에 위치하는 n+영역과 중첩되고, 상기 n+영역이 상기 캐패시터의 n+접점을 형성하는 단계와; j) 중간 절연층을 형성하고, 비아 홀을 개구하며 비트 라인 접점 및 워드 라인을 완성하는 단계를 포함한 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조를 제조하는 방법.
  15. 제14항에 있어서, 상기 단계(a)에 p-도핑된 실리콘 에피택셜층을 갖는 p+도핑된 기판을 이용하는 단계를 더 포함하며, 상기 트렌치에 대한 n+접점은 마스크 확산 및 템퍼링에 의해 상기 단계(g)에 따라 형성되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조를 제조하는 방법.
  16. 제14항에 있어서, 추가 무정형화를 위한 실리콘 이온주입은 상기 단계(g)에 따른 무정형 실리콘층의 증착후에 수행되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조를 제조하는 방법.
  17. 제14항에 있어서, 상기 단계(f)후에, CVD 공정에 의해 전표면에 걸쳐 증착된 SiO2층이 상기 비대칭 확장부에 위치한 n+영역위의 영역에서 에칭되고 상기 영역이 국부적 선택 실리콘 에피택셜 성장에 의해 다시 충전되는 단계를 더 포함하는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조를 제조하는 방법.
  18. 제17항에 있어서, 재결정화는 레이저 조사에 의해 수행되는 것을 특징으로 하는 3차원 1-트랜지스터 셀 구조를 제조하는 방법.
KR1019880015305A 1987-11-26 1988-11-21 트렌치 캐패시터로 이루어지는 다이나믹 반도체 메모리용 3차원 i-트랜지스터 셀 구조 및 그 제조방법 KR0137666B1 (ko)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4988637A (en) * 1990-06-29 1991-01-29 International Business Machines Corp. Method for fabricating a mesa transistor-trench capacitor memory cell structure
JPH06216338A (ja) * 1992-11-27 1994-08-05 Internatl Business Mach Corp <Ibm> 半導体メモリセル及びその製造方法
US5936271A (en) * 1994-11-15 1999-08-10 Siemens Aktiengesellschaft Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers
US5543348A (en) * 1995-03-29 1996-08-06 Kabushiki Kaisha Toshiba Controlled recrystallization of buried strap in a semiconductor memory device
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US5914510A (en) * 1996-12-13 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6236079B1 (en) 1997-12-02 2001-05-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having a trench capacitor
US6074909A (en) * 1998-07-31 2000-06-13 Siemens Aktiengesellschaft Apparatus and method for forming controlled deep trench top isolation layers
US6376873B1 (en) 1999-04-07 2002-04-23 International Business Machines Corporation Vertical DRAM cell with robust gate-to-storage node isolation
US6372567B1 (en) 2000-04-20 2002-04-16 Infineon Technologies Ag Control of oxide thickness in vertical transistor structures
FR2819631B1 (fr) * 2001-01-12 2003-04-04 St Microelectronics Sa Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat
DE10128193C1 (de) * 2001-06-11 2003-01-30 Infineon Technologies Ag Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung
US7375027B2 (en) 2004-10-12 2008-05-20 Promos Technologies Inc. Method of providing contact via to a surface

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5982761A (ja) * 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
EP0168528B1 (de) * 1984-04-25 1989-03-08 Siemens Aktiengesellschaft Ein-Transistor-Speicherzelle für hochintegrierte dynamische Halbleiterspeicher und Verfahren zu ihrer Herstellung
EP0167764B1 (en) * 1984-06-14 1989-08-16 International Business Machines Corporation Dynamic ram cell
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
EP0234384A1 (de) * 1986-02-12 1987-09-02 Siemens Aktiengesellschaft Dreidimensionale 1-Transistorzellenanordnung für dynamische Halbleiterspeicher und Verfahren zu ihrer Herstellung
US4801989A (en) * 1986-02-20 1989-01-31 Fujitsu Limited Dynamic random access memory having trench capacitor with polysilicon lined lower electrode
US4728623A (en) * 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method

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EP0317934A1 (de) 1989-05-31
ATE81230T1 (de) 1992-10-15
JPH021968A (ja) 1990-01-08
US4942554A (en) 1990-07-17
DE3875080D1 (de) 1992-11-05
HK129094A (en) 1994-11-25

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