KR100419926B1 - 트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법 - Google Patents

트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 내부에 트렌치(3)가 형성된 트렌치 커패시터(32)를 갖는 메모리 셀(1)에 관한 것이다. 또한 트렌치(3)내에는 트렌치 커패시터(32) 상부에 수직 트랜지스터가 형성된다. 수직 트랜지스터의 도핑 영역(15, 16)이 기판(2)내에 배치된다. 수직 트랜지스터의 게이트 전극(12)을 워드라인에 연결하기 위해 게이트 전극(12) 상부의 트렌치(3)내에 내부 개구를 갖는 유전층(17)이 배치된다. 유전층(17)이 트렌치(3)의 횡단면 너머로 돌출됨에 따라 기판(2)의 일부를 덮는 측면 에지 웨브(18)로서 형성된다. 측면 에지 웨브(18)로 인해 절연 트렌치(21)가 자기 정렬방식으로 형성될 수 있다.

Description

트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법{MEMORY CELL WITH A TRENCH CAPACITOR AND A METHOD FOR PRODUCTION OF THE SAME}
본 발명은 트렌치 커패시터를 갖춘 메모리 셀 및 그의 제조 방법에 관한 것이다. 트렌치 커패시터는 기판내에 배치되고, 예컨대 DRAM에서 선택 트랜지스터와 함께 DRAM-메모리 셀을 형성할 수 있다.
예컨대 DRAM과 같은 기억 소자는 하나의 셀 필드 및 하나의 주변 제어 장치로 구성되고, 이 때 상기 셀 필드내에는 개별 메모리 셀들이 배치된다.
DRAM-칩은 행 및 열의 형태로 배치되고 워드라인 및 비트라인에 의해 제어되는, 메모리 셀의 매트릭스를 포함한다. 메모리 셀로부터 데이터를 판독하거나, 또는 메모리 셀 내에 데이터를 기록하는 것은 적절한 워드라인 및 비트라인을 활성화시킴으로써 실행된다.
통상 DRAM-메모리 셀은 커패시터에 연결되는 트랜지스터를 포함한다. 트랜지스터는 특히 게이트에 의해 제어되는 채널에 의해 서로 분리되는 2 개의 확산 영역으로 구성된다. 전류 흐름의 방향에 따라 하나의 확산 영역은 드레인 영역으로서, 및 또 다른 확산 영역은 소스 영역으로서 표기된다.
확산 영역 중 하나는 비트라인에 연결되고 다른 하나는 커패시터에 연결되며, 게이트는 워드라인에 연결된다. 게이트에 적절한 전압을 인가함으로써 확산 영역 사이의 전류 흐름이 채널에 의해 연결 및 차단되도록 트랜지스터가 제어된다.
기억 소자의 소형화가 발전해감에 따라 집적 밀도가 점차 높아진다. 집적 밀도가 높아진다는 것은 메모리 셀당 사용되는 기판 표면이 점점 더 줄어든다는 것을 의미한다.
사용되는 면적을 효과적으로 활용하기 위해, 트렌치 커패시터 상부의 트렌치 내에 수직 트랜지스터로서의 선택 트랜지스터를 형성할 수 있다. 트렌치 커패시터 및 수직 트랜지스터를 갖춘 일반적인 메모리 셀이 US 5,744,576에 공지되어있다. 트렌치 커패시터 또는 트랜지스터에 대한 실시예들은 US-특허 5,208,657 및 5,744,386에 공지되어있다. 물론 이러한 실시예들의 경우, 수직 트랜지스터의 게이트가 워드라인에 연결되고, 수직 트랜지스터의 드레인 콘택이 비트라인에 연결된다는 문제가 있다. 소형화가 발전해감에 따라 정렬의 정확도와 관련하여 두 개의 접속 단자에 대한 요구 조건은 보다 엄격해진다. 절연 트렌치(STI)의 형성시 절연 트렌치는, 트렌치의 상부 영역내에 배치되는 수직 트랜지스터의 기능에 악영향을 미칠 수 있기 때문에, 트렌치 커패시터의 트렌치에 너무 가까이 배치되어서는 안되며, 효용이 높은 기판 표면이 낭비될 수 있기 때문에 트렌치 커패시터의 트렌치로부터 너무 멀리 떨어져서도 안된다.
본 발명의 목적은 집적률의 관점에서 개선된, 트랜지스터와 함께 사용하기 위한 트렌치를 갖춘 메모리 셀 및 그의 제조 방법을 제공하는 것이다.
도 1은 본 발명에 따른 방법을 위한 스타팅 베이스(starting base)로서 사용되는 트렌치 커패시터.
도 2는 도 1에 도시된 트렌치 커패시터로부터 함몰 프로세스를 통해 형성된 트렌치 커패시터.
도 3 내지 도 12는 각각 순서대로 이어지는, 본 발명에 따른 메모리 셀의 형성을 위한 제조 단계에 따른, 도 1의 트렌치 커패시터의 상부 영역.
도 13 내지 19는 메모리 셀의 제조시 도 12에 도시된 메모리 셀에 이어서 형성되는, 각각 순서대로 이어지는 제조 단계에 따라 도시된, 인접하는 2 개의 메모리 셀.
* 도면의 주요 부호 설명 *
2 : 기판 3 : 트렌치
4 : 트렌치 하부 영역 5 : 제 1 마스크
6 : 트렌치 상부 영역 7 : 도전층
8 : 절연 칼라 9 : 절연 커버층
10 : 트렌치 충전재 12 : 게이트-전극
13 : 확장부 14 : 함몰부
15 : 하부 도핑 영역 16 : 상부 도핑 영역
17 : 유전층 19 : 제 2 마스크
21 : 절연 트렌치 24 : 도핑 영역
32 : 트렌치 커패시터 35 : 상부 에지
도면에서 동일한 도면 부호는 동일한 요소 또는 기능이 동일한 요소를 나타낸다.
도 1에는 기판(2)내에 형성되는 트렌치(3)를 포함하는 메모리 셀(1)이 도시되어있다. 본 실시예에서 기판(2)은 실리콘으로 이루어지며, 붕소, 인 또는 비소로 도핑될 수 있다. 트렌치(3)는 하부 영역(4) 및 상부 영역(6)을 갖는다. 트렌치(3)의 상부 영역(6)에는 절연 칼라(8)가 배치된다. 절연 칼라(8)는 통상 실리콘 산화물로 이루어진다. 또한 기판(2) 위에는 트렌치(3)의 에칭을 위한 에칭 마스크로서 사용되는 제 1 마스크(5)가 배치된다. 에칭 마스크(5)는 예컨대 실리콘 질화물로 형성된다. 여기서는 병 모양으로(bottel-shaped) 형성된 트렌치(3)의 하부 영역(4)내 트렌치 벽에 커패시터 유전체가 배치된다. 트렌치 커패시터내 커패시터 유전체는 통상 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들 물질들 임의의 조합으로 이루어진다. 추가로 트렌치(3)는 도전성 트렌치 충전재(10)로 채워진다. 도전성 트렌치 충전재(10)가 내부 커패시터 전극으로서 사용되고, 외부에 놓인 기판(2)이 외부 커패시터 전극으로서 사용된다.
도 1에 도시된 트렌치 커패시터를 형성하기 위한 한 가지 제조 방법은 기판(2) 위에 하드 마스크로서 제 1 마스크(5)를 증착하는 것으로서, 이 때 제 1 마스크(5)는 통상 실리콘 질화물로 형성된다. 제 1 마스크(5)를 제조하기 위해 예컨대 LPCVD-공정(low pressure chemical vapour deposition)이 사용된다. 이어서 제 1 마스크(5)가 패턴화되어 트렌치(3)의 에칭을 위한 에칭 마스크로서 사용된다. 트렌치(3)의 에칭 후, 트렌치가 커패시터 유전체로 클래딩된다. 커패시터 유전체는 예컨대 열적 산화 및 CVD-공정을 통해 형성될 수 있다. 차후 방법 단계에서는 트렌치(3)의 상부 영역(6)에 절연 칼라(8)가 형성된다. 절연 칼라(8)는 통상 CVD-프로세스에 의해 증착되는 실리콘 산화물로 형성된다. 본 실시예에서는 도전성 트렌치 충전재(10)는 고농도로 도핑된 폴리실리콘으로 형성되며, 통상 마찬가지로 CVD-프로세스를 통해 트렌치(3)내에 증착된다.
도 2를 참조로, 도 1로부터 도전성 트렌치 충전재(10) 및 절연 칼라(8)가 함몰되어 트렌치(3) 상부 영역(6)으로부터 제거된다.
도 3에서, 트렌치(3)의 상부 영역(6)에서 노출된 기판(2)의 질화가 실시된다. 이 때 추후에 도펀트용 확산 배리어로서 사용되고 전기적으로 터널 저항으로서 동작하는 질화물층(31)이 형성된다.
계속해서(도 4), 트렌치(3) 상부 영역(6)에는 도전층(7)이 형성된다. 도전층(7)은 도핑된 폴리실리콘으로 형성되며, 예컨대 제조 방법에서 CVD-프로세스를 통해 트렌치내에 증착되고 평탄화되고 함몰되어, 도 4에 도시된 충전 높이를 얻는다. 도전층(7) 위로 트렌치(3)의 상부 영역(6)내에 절연 커버층(9)이 배치된다. 절연 커버층(9)은 예컨대 실리콘 질화물로 형성되며. CVD-프로세스에 의해 증착되어 평탄화되고, 트렌치내로 함몰된다.
도 5와 관련하여, 질화물층(31)이 트렌치(3)의 상부 영역(6)으로부터 제거된다. 이 때 도전층(7) 및 절연 커버층(9)에 의해 덮이는 영역에는 질화물층(31)이 계속 남아있게 된다. 질화물층(31)은 예컨대 고온의 인산을 사용하는 습식 화학 프로세스에 의해 제거될 수 있다.
도 6에서, 트렌치(6)의 상부 영역의 노출된 기판(2) 위에 게이트-산화막(11)이 형성된다. 이는 예컨대 산소함유 분위기를 사용하는 열적 프로세스 단계에서 실시된다.
이어서(도 7), 트렌치(3)의 상부 영역(6)에 게이트-전극(12)이 형성된다. 이는 예컨대 도핑된 폴리 실리콘의 CVD-증착을 통해 실시된다. 후속하여 증착된 폴리실리콘층이 CMP-단계에 의해 평탄화되어, 기판 표면까지 트렌치(3)내로 함몰된다.
도 8과 관련하여, 에칭 프로세스에서 마스크(5)가 확장되어 트렌치(3) 상부 및 제 1 마스크(5)의 기판(2) 상부에 확장부(13)가 형성된다. 마스크(5)는 예컨대 질화물로 이루어지기 때문에, 확장은 실리콘 산화물 뿐만 아니라 실리콘 질화물을 거의 동일한 에칭 비율로 에칭하는, 인산 또는 HFEG(HF: 플루오르화 수소산, EG: 에틸렌-글리콜)를 사용하는 에칭 프로세스에 의해 수행될 수 있다.
도 9와 관련하여, 확장부(13)가 기판 및 트렌치내로 옮겨지는 함몰 프로세스 단계가 실시되며, 이 때 함몰부(14)가 형성된다. 함몰부(14)는 예컨대 이방성 에칭 프로세스에 의해 형성될 수 있다.
도 10에서, 하부 도핑 영역(15) 및 상부 도핑 영역(16)이 형성된다. 하부 도핑 영역(15)은 고농도로 도핑된 도전층(7)으로부터 도펀트의 와부확산에 의해 형성된다. 하부 도핑 영역(15)은 차후에 수직 트랜지스터의 하부 소스-드레인-영역으로서 사용된다. 상부 도핑 영역(16)은 예컨대 기상 도핑에 의해 형성된다. 이 때 도펀트가 기판(2)내로 유입되어 상부 도핑 영역(16)을 형성한다. 통상적인 온도 처리에 의해 실시되는, 하부 도핑 영역(16)의 외부확산시에는 상부 도핑 영역(16)도 외부확산될 수 있으며, 이 때 도핑에 의해 나타나는 일시적인 결정 전위(dislocation)가 복구될 수 있다. 선택적으로 온도 처리 공정은 산화 방식으로 실행될 수 있다.
도 11과 관련하여, 유전층(17)이 기판 위 및 함몰부(14)내에 증착된다. 상기 유전층(17)은 예컨대 실리콘 질화물로 이루어지며 CVD-프로세스에 의해 형성될 수 있다.
도 12와 관련하여, 이방성 에칭 공정이 실시되고, 여기서 측면 에지 웨브(18)가 형성된다(스페이서의 형성). 측면 에지 웨브는 함몰부(14)내에 배치되고, 원환체(torus)와 유사한 환형 구조를 나타낸다.
도 13에는 인접한 2 개의 메모리 셀이 도시되어 있다. 또한 제 2 마스크(19)가 기판 위에 배치되어 패턴화된다. 마스크(19)는 예컨대 포토 레지스트로 이루어진다.
도 14와 관련하여, 제 2 마스크(19)를 이용하며 제 1 마스크(5)가 패턴화된다. 이를 위해, 예컨대 이방성 에칭 공정이 이용된다. 제 1 마스크(5) 및 측면 에지 웨브(18)는 실리콘 질화물로 구성되기 때문에, 제 1 마스크(5) 뿐만 아니라 측면 에지 웨브(18)의 일부가 제거된다. 이러한 에칭 공정 동안 기판 표면(36)이 노출되는 노출 영역(20)이 형성된다.
계속해서(도 15), 노출 영역(20)의 기판(2)으로 절연 트렌치(21)가 에칭된다. 이 경우 제 1 마스크(5), 제 2 마스크(19) 및 측면 에지 웨브(18)는 에칭 마스크로서 사용된다. 에칭은 실리콘을 에칭하는 물질 및 프로세스에 의해 수행될 수 있고, 동시에 실리콘 질화물 및 포토 레지스트에 대해서 에칭이 선택적으로 실시될 수 있다.
도 16과 관련하여, 포토 레지스트가 제거된 다음 절연 트렌치(21)의 측벽이 산화되고, 절연 트렌치(21)가 절연 트렌치 충전재(22)로 채워진다. 이를 위해 예컨대 HDP-프로세스(고밀도 플라즈마-CVD)가 실시될 수 있다. HDP-프로세스에서는 절연 트렌치 충전재(22)로서 실리콘 산화물이 절연 트렌치(21)내에 채워진다. 그런 다음 기판 표면(36)이 CMP-프로세스(화학적 물리적 연마)에 의해 평탄화된다.
도 17과 관련하여, 제 1 마스크(5) 및 측면 에지 웨브(18)의 일부가 제거된다. 제 1 마스크(5) 및 측면 에지 웨브(18)는 실리콘 질화물로 구성되기 때문에 고온의 인산을 사용하여 에칭할 수 있다. 이 때 기판 표면(36)이 노출된다. 노출된 기판 표면(36) 위에 확산 산화막이 배치되고 도펀트 주입이 실시되며, 이 때 비트라인 도핑 영역(24)이 기판(2)내에 형성된다. 이어서 확산 산화막이 다시 제거된다.
도 18에서 비트라인 도핑 영역(24) 상에 비트라인(25)이 형성된다. 본 실시예에서 비트라인(25)은 하부 비트라인층(27)과 상부 비트라인층(28)으로 구성되어있다. 하부 비트라인층은 예컨대 고농도로 도핑된 폴리실리콘으로 형성되고, 상부 비트라인층(28)은 예컨대 텅스텐으로 형성된다. 텅스텐은 도핑된 폴리실리콘보다 시트 저항이 낮기 때문에 비트라인이 전체적으로 더 낮은 임피던스 값을 갖도록 형성된다.
이어서 비트라인(25) 주위에 절연 커버(26)가 형성된다. 절연 커버(26)는 예컨대 실리콘 질화물로 이루어진다.
이어서(도 19), 기판 위에 절연층(29)이 배치된다. 절연층(29)은 비트라인(25)을 덮어 표면을 평탄화시킨다. 예를 들어, 절연층(20)은 고농도로 도핑된 실리케이트 글라스(BPSG)로 이루어지며, 열처리 공정을 거치게 된다. 트렌치가 절연층(29) 속으로 에칭된 워드라인 콘택(30)이 트렌치에 배치된다. 워드라인 콘택(30)은 워드라인으로부터 절연층(29) 및 측면 에지 웨브(18)를 통해 게이트-전극(12)까지 연장된다.
본 발명에 따라 트렌치 개구 너머로 돌출되는 유전층을 설치함으로써, 예컨대 절연 트렌치의 에칭시 유전층이 에칭 마스크로서 사용될 수 있다. 이러한 방법은 수직 트랜지스터의 접합 깊이가 리소그래피 공정을 통해 정해지는 것이 아니라 유전층을 이용하여 트렌치에 대해 자기정렬되도록 수행된다는 장점을 제공한다.

Claims (11)

  1. - 기판(2),
    - 상기 기판(2)내에 배치되며 하부 영역(4), 상부 영역(6) 및 트렌치 개구(34)를 갖는 트렌치(3),
    - 상기 트렌치(3)내에 형성되는 트렌치 커패시터(32),
    - 상기 트렌치(3)의 하부 영역(4)에 상기 트렌치 커패시터(32)의 구성 요소로서 배치되는 도전성 트렌치 충전재(10),
    - 상기 트렌치(3)의 상부 영역(6)에 배치되며, 하부 도핑 영역(15), 상부 도핑 영역(16) 및 게이트-전극(12)을 포함하는 수직형 선택 트랜지스터를 포함하며,
    - 상기 하부 도핑 영역(15)은 상기 트렌치(3)의 상부 영역(6)에 있는 기판(2)내의 트렌치(3) 측방에 배치되고,
    - 상기 상부 도핑 영역(16)은 상기 기판내의 트렌치(3)의 상부 영역(6) 중에서 상기 하부 도핑 영역(15) 위에 배치되며,
    - 상기 트렌치(3)의 상부에는 유전층(17, 18)이 배치되고, 상기 유전층은 내부 개구(33)를 가지는 메모리 셀에 있어서,
    - 상기 내부 개구(33)가 상기 유전층(17, 18)을 완전히 관통하여 연장되고, 상기 유전층(17, 18)은 트렌치 개구(34) 측면 너머로 돌출되는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 유전층(17)은 기판(2) 내부로 함몰되는 것을 특징으로 하는 메모리 셀.
  3. 제 2 항에 있어서,
    상기 유전층(17)은 상부 에지(35)를 갖고, 상기 기판(2)은 기판 표면(36)을 갖고, 상기 유전층(17)의 상부 에지(35)와 기판 표면(36)은 동일한 높이로 배치되는 것을 특징으로 하는 메모리 셀.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    절연 트렌치 충전재(22)로 채워지는 절연 트렌치(21)가 상기 유전층(17)에 인접하는 것을 특징으로 하는 메모리 셀.
  5. 제 1항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판(2)에 도핑 영역(24)이 배치되고, 상기 도핑 영역(24)은 상기 유전층(17)에 인접하는 것을 특징으로 하는 메모리 셀.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유전층(17) 하부에 게이트-전극(12)이 배치되는 것을 특징으로 하는 메모리 셀.
  7. 메모리 셀 제조 방법으로서,
    - 기판(2) 상에 제 1 마스크를 형성하고 상기 기판(2) 내에 트렌치(3)를 에칭하는 단계,
    - 상기 트렌치(3)내에 트렌치 커패시터(32)를 형성하는 단계,
    - 상기 트렌치(3)내에 게이트-전극(12)을 갖는 수직형 선택 트랜지스터를 형성하는 단계,
    - 상기 제 1 마스크(5)를 확장시킴으로써, 상기 트렌치(3)보다 더 큰 횡단면을 갖는 확장부(13)를 노출시키는 단계,
    - 상기 트렌치(3)내에 형성된 게이트-전극(12) 및 기판(2)을 상기 확장부(13)에 의해 노출된 영역내로 함몰시키고, 함몰부(14)를 형성하는 단계,
    - 상기 함몰부(14)내에 유전층(17, 18)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 함몰부(14) 영역에 있는 도펀트를 기판(2)내로 주입하고 상부 도핑 영역(16)을 형성하는 것을 특징으로 하는 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 함몰부(14)내에 유전층(17)을 증착하고, 이방성 에칭 프로세스를 사용하여 상기 유전층(17)으로부터 측면 에지 웨브(18)를 형성하는 것을 특징으로 하는 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 기판(2) 위에 제 2 마스크(19)를 배치하고 패턴화하고, 인접하는 트렌치 커패시터들 사이에 놓이는 영역(20)에서 상기 기판을 노출시키는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    절연 트렌치(21)의 에칭시에 제 1 마스크(5), 제 2 마스크(19) 및 측면 에지 웨브(18)는 공통의 에칭 마스크를 형성하는 것을 특징으로 하는 방법.
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