KR100417729B1 - 트렌치를 갖는 메모리 셀 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 트렌치(3)를 포함하는 메모리 셀(1)에 관한 것이다. 상기 트렌치(3)내에는 트렌치 커패시터가 배치된다. 또한 상기 트렌치(3)내에서 트렌치 커패시터 상부에는 수직형 트랜지스터가 형성된다. 상기 수직형 트랜지스터의 게이트-재료(23)를 워드 라인(24)에 연결하기 위해, 내부 개구(13)를 갖는 유전체층(12)이 트렌치(3)내에서 게이트-재료(23)의 상부에 제공되며, 상기 유전체층은 유전체 링으로서 형성된다. 상기 유전체 링은 워드 라인(24)이 수직형 트랜지스터의 게이트-재료(23)에 자기 정렬 방식으로 연결되는 것을 가능하게 한다.

Description

트렌치를 갖는 메모리 셀 및 그의 제조 방법 {MEMORY CELL WITH TRENCH AND METHOD FOR PRODUCING THEREOF}
본 발명은, 기판내에 형성된 트렌치를 갖는 메모리 셀에 관한 것이다. 트렌치는, 트렌치 내부의 트렌치 커패시터 상부에 트렌치 커패시터 및 수직형 트랜지스터를 배치하기에 적합하다.
예를 들어 DRAMs(dynamic random access memories)와 같은 메모리 소자는 셀 필드 및 제어용 주변 장치로 이루어지며, 이 경우 셀 필드내에는 소수의 메모리 셀이 배치된다.
DRAM-칩은, 행 및 열의 형태로 배치되고 워드 라인 및 비트 라인에 의해서 제어되는 메모리 셀의 매트릭스를 포함한다. 메모리 셀로부터 데이터를 판독 출력하거나 메모리 셀 내부에 데이터를 기록하는 것은 적합한 워드 라인 및 비트 라인의 작동에 의해서 실행된다.
통상적으로 하나의 DRAM-메모리 셀은 커패시터와 연결된 하나의 트랜지스터를 포함한다. 상기 트랜지스터는 특히 2개의 확산 영역으로 이루어지는데, 이 확산 영역은 게이트에 의해 조절되는 채널에 의해서 서로 분리된다. 전류 흐름의 방향에 따라 하나의 확산 영역은 드레인-영역으로서 표기되고, 다른 하나의 확산 영역은 소스-영역으로서 표기된다.
상기 확산 영역들 중에서 하나의 확산 영역은 비트 라인과 연결되고, 다른 확산 영역은 커패시터와 연결되며, 게이트는 하나의 워드 라인과 연결된다. 적절한 전압을 게이트에 인가함으로써 트랜지스터는, 전류 흐름이 2개 확산 영역 사이에서 채널에 의해 스위치-온 및 스위치-오프되도록 조절된다.
메모리 소자의 소형화가 진행됨에 따라 집적율은 지속적으로 상승된다. 집적율이 지속적으로 상승된다는 것은, 메모리 셀 당 사용되는 표면이 계속해서 감소된다는 것을 의미한다.
사용되는 표면을 효과적으로 활용하기 위해, 브레이크다운 트랜지스터(Ausfalltransistor)가 수직형 트랜지스터로서 트렌치 내부의 트렌치 커패시터 상부에 형성될 수 있다. 트렌치 커패시터 및 수직형 트랜지스터를 갖추고, 하나의 부류를 형성하는 메모리 셀은 US 5,744,386호에 기술되어 있다. 트렌치 커패시터 또는 트랜지스터의 다른 실시예들은 US-특허 5,177,576호; 5,937,296호; 5,977,579호; 및 5,208,657호에 기술되어 있다. 물론 전술한 변형예들의 경우에는, 수직형 트랜지스터의 게이트를 워드 라인에 연결하고 수직형 트랜지스터의 드레인-접촉부를 비트 라인에 연결하는 것이 문제이다. 소형화가 진행됨에 따라, 정렬 정확도와 관련한 상기 2개 연결부에 대한 요구도 점점 증가한다.
본 발명의 목적은, 제조 프로세스에서의 상승된 조정 허용 오차를 허용하는, 트렌치 및 에피택셜 성장층을 갖춘 개선된 메모리 셀을 제공하는 것이다. 본 발명의 목적은 또한 상기 메모리 셀을 제조하기 위한 방법을 제공하는 것이다.
도 1은 트렌치 커패시터의 개략도이다.
도 2 내지 도 12는 도 1에 따른 트렌치 커패시터의 제조 단계를 연속으로 도시한 개략도이다.
도 13은 도 12에 따른 프로세스 시점에서 도 23의 절단선(A)을 따라 절단한 단면도이다.
도 14 내지 도 19는 도 12에 따른 트렌치 커패시터의 제조 단계를 연속으로 도시한 개략도이다.
도 20은 트렌치의 배치 상태를 보여주는 평면도이다.
도 21은 활성 영역의 배치 상태를 보여주는 평면도이다.
도 22는 비트 라인의 배치 상태를 보여주는 평면도이다.
도 23은 메모리 셀의 배치 상태를 보여주는 평면도이다.
도 24는 비트 라인의 추가 배치 상태를 보여주는 평면도이다.
도 25는 메모리 셀의 배치 상태를 보여주는 평면도이다.
도 26은 워드 라인의 배치 상태를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 간단한 설명 *
1 : 메모리 셀 2 : 기판
3 : 트렌치 4 : 하부 영역
5 : 중간 영역 6 : 상부 영역
7 : 내벽 8 : 절연부
9 : 유전체층 10 : 전도성 트렌치 충진부
11 : 에피택셜 성장층 12 : 제 2 유전체층
13 : 내부 개구 14 : 제 3 유전체층
15 : 절연부 16 : 인접한 메모리 셀
17 : 활성 영역 18 : 하부 도핑 영역
19 : 상부 도핑 영역 20 : 비트 라인
21 : 유전성 커버 22 : 유리층
23 : 게이트-재료 24 : 워드 라인
25 : 회로 주변 장치 26 : 트랜지스터
27 : 게이트-전극 28 : 게이트-연결부
29 :추가 트렌치 50 : 하드 마스크
51 : 다결정 에피택셜층 52 : 단결정 에피택셜층
53 : 마스크 54 : 산화물 충진부
A : 절단선
전술한 목적은 본 발명에 따라, 기판; 하부 영역, 중간 영역, 상부 영역 및 내벽을 갖추고 기판내에 배치된 트렌치; 상기 중간 영역에서 트렌치의 내벽에 배치된 절연부; 적어도 트렌치의 하부 영역에 배치된 유전체층; 트렌치의 하부 영역 및중간 영역을 적어도 부분적으로 채우는 전도성 트렌치 충진부; 트렌치의 상부 영역에서 트렌치의 내벽에 및 전도성 트렌치 충진부상에 배치된 에피택셜 성장층을 포함하며, 트렌치의 상부 영역에 있는 에피택셜 성장층 상부에 내부 개구를 갖는 제 2 유전체층이 배치되는 것을 특징으로 하는 메모리 셀에 의해서 달성된다.
본 발명에서 수직형 트랜지스터의 채널은 에피택셜 성장층 내부에 형성되고, 게이트 산화물을 포함한다. 상기 게이트-재료는 게이트-산화물상에 존재한다.
상기 제 2 유전체층의 장점은, 이 유전체층에 의해서 워드 라인으로부터 수직형 트랜지스터의 게이트-재료까지의 게이트-연결부가 자기 정렬 방식으로 형성될 수 있다는 점이다.
상기의 경우 제 2 유전체층은 워드 라인의 결합시에 게이트-재료를 자유 에칭하기 위한 마스크로서 이용된다. 이와 같은 사용은 훨씬 더 큰 조정 허용 오차가 유지될 수밖에 없다는 장점을 제공하며, 그럼으로써 소형화 프로세스가 더욱 진척될 수 있는 가능성이 얻어진다.
추가의 장점은, 기존의 표면을 보다 효과적으로 활용하기 위해 트렌치가 접촉부보다 더 넓게 형성되고 워드 라인보다 더 넓게 형성될 수 있다는 것인데, 그 이유는 에칭 프로세스가 제 2 유전체층 내부에 있는 내부 개구를 자동적으로 자유 에칭하기 때문이다. 그럼으로써, 더 적은 안전도 규정 및 공간을 절감하는 워드 라인 설계가 가능해진다.
상기 목적은 또한,
- 하부 영역, 중간 영역, 상부 영역 및 내벽을 포함하는 기판내에 트렌치를형성하는 단계;
- 중간 영역에서 트렌치의 내벽에 절연부를 형성하는 단계;
- 적어도 트렌치의 하부 영역에 유전체층을 형성하는 단계;
- 트렌치의 하부 영역에서 유전체층상에 및 적어도 부분적으로 트렌치의 중간 영역에서 절연부상에 전도성 트렌치 충진부를 형성하는 단계;
- 트렌치의 상부 영역에 있는 트렌치의 내벽에 및 전도성 트렌치 충진부상에서 하나의 층을 에피택셜 성장시키는 단계를 포함하며,
- 내부 개구를 갖는 제 2 유전체층이 트렌치의 상부 영역에 있는 에피택셜 성장층 위에 형성된, 메모리 셀 제조 방법에 의해서 달성된다.
본 발명의 바람직한 일 실시예에서는, 에피택셜 성장층상에서 제 2 유전체층 하부에 제 3 유전체층이 배치된다. 이와 같은 배치 상태에서 제 3 유전체층은 게이트-산화물이다. 본 실시예에서는 게이트-산화물이 에피택셜 성장층상에서 형성되고 채널을 게이트-재료로부터 절연하는 것이 바람직하다. 이 경우 제 2 유전체층내에 있는 개구는 게이트-재료의 직경보다 더 작다.
절연 트렌치가 메모리 셀 및 인접한 메모리 셀을 감싸고, 상기 메모리 셀과 상기 인접한 메모리 셀 사이에 도핑된 활성 영역이 형성되도록, 상기 절연 트렌치를 배치하는 것도 또한 바람직하다. 이와 같은 배치에 의해서, 2개의 인접한 메모리 셀은 나중에 비트 라인 접촉부가 그 위에 형성될 수 있는 하나의 활성 영역과 결합된다.
SOI(Silicon on insulator)-트랜지스터의 경우에서와 마찬가지로 수직형 트랜지스터의 채널 영역을 절연시키지 않는 것도 또한 바람직하다. 벌크-연결에 의해서 수직형 트랜지스터의 제어 동작은 개선되고, 트랜지스터는 적절한 게이트-전압에 의해서 재차 차단 상태로 변위될 수 있다. 또한 절연 트렌치의 과제는 메모리 셀 및 인접한 메모리 셀을 다른 메모리 셀에 대해 절연시키는 것이며, 이와 같은 작용에 의해 누설 전류가 감소 및 방지된다.
본 발명의 추가의 바람직한 실시예에서는, 에피택셜 성장층이 전도성 트렌치 충진부에 연결된 하부 도핑 영역 및 활성 영역에 연결된 상부 도핑 영역을 포함한다. 상기 도핑 영역들은 수직형 트랜지스터의 소스-영역 및 드레인-영역이다.
본 발명의 바람직한 일 실시예에는, 비트 라인이 활성 영역 위로 뻗어서 활성 영역에 접촉된다. 이 경우에는 비트 라인이 절연 트렌치 위에서 구간 방식으로 그리고 활성 영역 위로 구간 방식으로 뻗음으로써 활성 영역에 접촉된다. 비트 라인은 상기와 같은 배치에 의해서 낮은 전도 용량을 가지게 되고, 이것은 특히 메모리 셀을 판독 출력할 때 바람직한데, 그 이유는 메모리 셀에 저장된 전하가 비트 라인을 충/방전할 수 있도록 하기 위해 판독 출력시 메모리 셀 용량에 대한 비트 라인 용량의 비율이 가급적 작게 유지되기 때문이다. 또한 비트 라인이 저오옴 재료로 형성될 수 있음으로써 메모리 셀의 속도도 빨라진다.
본 발명의 추가의 바람직한 실시예는 비트 라인을 유전성 커버로 캡슐화하는 것이다. 상기 유전성 커버는 접촉 호울의 에칭시 게이트-연결부를 위한 자기 정렬 에칭 마스크로서 사용될 수 있고, 그럼으로써 메모리 셀의 조정 허용 오차가 개선된다.
본 발명의 바람직한 추가 형성예에서는, 게이트-재료가 제 3 유전체층상에 배치되고 적어도 제 2 유전체층의 내부 개구에까지 이른다. 또한 상기 형성예에서는 게이트-연결부가 게이트-재료상에 배치되고, 제 2 유전체층의 내부 개구 및 유리층을 통과하여 상기 유리층상에 배치될 수 있는 워드 라인까지 뻗는 것이 제안된다. 이와 같은 배치에 의해, 게이트-재료가 제 2 유전체층의 내부 개구를 통해 워드 라인에 연결될 수 있다. 또한 바람직하게는, 게이트-연결부를 자기 정렬 방식으로 형성하는 것도 가능하다.
본 발명의 바람직한 추가의 형성예에서는, 워드 라인이 비트 라인 상부에서 진행한다. 이와 같은 배치에 의해서는 비트 라인과 워드 라인 사이에서 낮은 커플링 용량이 얻어질 수 있는데, 이와 같은 상태는 바람직하게 메모리 셀의 판독 출력시 워드 라인으로부터 비트 라인으로의 누화(crosstalk)가 적음으로써 인식할 수 있다.
본 발명의 추가의 바람직한 형성예에서는, 하나의 회로 주변 장치가 게이트-전극을 갖는 트랜지스터를 포함하고, 상기 게이트-전극을 하나의 프로세스 단계에서 비트 라인과 함께 형성하는 것이 제안된다. 메모리 셀 필드용 조절 로직을 포함하는 회로 주변 장치내에서 이루어지는 제조 단계를 셀 필드내에 있는 층 및 구조물용 제조 단계와 조합함으로써, 메모리 제조 비용이 낮아진다. 따라서, 회로 주변 장치의 트랜지스터의 게이트-전극을 하나의 단계에서 셀 필드내에 있는 비트 라인과 함께 제조하는 것은 매우 효과적이다.
메모리 셀의 추가의 바람직한 배치는, 트렌치 옆에 추가의 트렌치를 대체로 6각형의 패턴으로 배치하는 것이다. 이와 같은 배치 상태에서는, 사용되는 표면이 최상으로 이용될 수 있다는 장점이 얻어지는데, 그 이유는 트렌치의 6각형 배치가 2차원 배치에서 최대 패킹 밀도를 나타내기 때문이다. 그럼으로써 각각의 개별 트렌치는, 인접하는 다음 트렌치까지의 간격이 균일하게 되도록 배치될 수 있다.
본 발명의 추가 실시예들은 개별 종속항의 대상이다.
본 발명은 도면을 참조한 실시예를 통해 자세히 설명된다.
도면에서 동일한 도면 부호는 동일한 소자 또는 기능이 유사한 소자를 표시한다.
도 1에는 기판(2)내에 형성된 트렌치(3)를 갖는 메모리 셀(1)이 도시되어 있다. 본 실시예에서 기판(2)은, 붕소, 인 또는 비소로 도핑될 수 있는 실리콘으로 이루어진다. 실시예에서 트렌치(3)는 하부 영역(4), 중간 영역(5) 및 상부 영역(6)을 포함한다. 트렌치(3)는 또한 내벽(7)을 포함한다. 트렌치(3)의 중간 영역(5) 및 상부 영역(6)의 내벽(7)상에는 절연부(8)가 배치된다. 상기 절연부는 통상적으로 산화실리콘으로 이루어진다. 또한 기판(2)상에는, 트렌치(3)를 에칭하기 위한 에칭 마스크로서 이용되는 하드 마스크가 있다. 상기 하드 마스크(50)는 예를 들어 질화실리콘으로 형성된다. 트렌치(3)의 내벽(7)은 하부 영역(4)에서 유전체층(9)으로 코팅된다. 또한 상기 유전체층(9)은 선택적으로 중간 영역(5) 및 상부 영역(6)의 절연부(8)상에 또는 절연부(8) 아래에, 즉 트렌치 내벽(7)상에 있을 수도 있다. 추가적으로 트렌치(3)는 전도성 트렌치 충진부(10)로 채워진다. 상기 전도성 트렌치 충진부는 예를 들어 도핑 실리콘으로 이루어진다. 전도성 트렌치 충진부(10)는 내부 커패시터 전극으로서 이용되고, 외부 기판(2)은 외부 커패시터 전극으로서 이용된다. 커패시터 유전체는 유전체층(9)에 의해서 형성된다.
도 1에 도시된 메모리 셀을 형성하기 위한 제조 방법은, 통상적으로 질화실리콘으로 이루어진 하드 마스크(50)의 증착으로 이루어진다. 하드 마스크(50)를 제조하기 위해서는 예를 들어 LPCVD(low pressure chemical vapor deposition)-방법이 사용된다. 그 다음에 하드 마스크(50)가 구조화되어 트렌치(3)를 에칭하기 위한 에칭 마스크로서 사용된다. 트렌치(3)의 에칭 후에는 상기 트렌치가 유전체층(9)으로 코팅된다. 상기 유전체층은 통상적으로 산화실리콘 혹은 질화실리콘으로 이루어지거나, 또는 열처리 방법 및 CVD-방법에 의해 형성되는 옥시질화물과 같은 상기 2가지 물질의 조합으로 이루어진다. 후속하는 방법 단계에서는 절연부(8)가 트렌치(3)의 중간 영역(5) 및 상부 영역(6)에서 형성된다.
통상적으로 기판(2)은 단결정 실리콘으로 형성된다. 절연부(8)는 통상적으로 CVD-프로세스로 증착되는 산화실리콘으로 형성된다. 전도성 트렌치 충진부(10)는 본 실시예에서 고도핑 폴리실리콘으로 이루어지고, 통상적으로는 마찬가지로 CVD-프로세스에 의해서 트렌치 내부에 채워진다.
도 2를 참조하여 전도성 트렌치 충진부(10) 및 절연부(8)가 함몰됨으로써, 충진부(10) 및 절연부(8)는 트렌치(3)의 상부 영역(6)으로부터 제거된다. 실시예에 나타난 바와 같이 선택적으로 유전층이 설계된 경우, 상기 유전체층(9)이 먼저 트렌치(3)의 상부 영역(6)에 남게 되는데, 그 이유는 전도성 트렌치 충진부(10) 및 절연부(8)를 함몰시키는 함몰 프로세스가 질화물을 함유하는 유전체층(9)에 대해 선택적이기 때문이다.
도 3을 참조하는 후속 단계에서는 선택적으로 존재하는 유전체층(9)이 트렌치(3)의 상부 영역(6)으로부터 제거된다. 상기 방법 단계에 의해서 기판(2)은 내벽(7)에 인접하는 트렌치(3)의 상부 영역에서 노출된다.
도 4를 참조하여 추가의 함몰 프로세스가 선택적으로, 즉 전체적으로 또는 부분적으로 실행되며, 상기 프로세스에서는 전도성 트렌치 충진부(10) 및 절연부(8)가 트렌치(3)의 상부 영역(6) 및 중간 영역(5)으로부터 부분적으로 제거된다. 유전체층(9)이 존재하는 경우에는 상기 유전체층이 상부 영역(6) 및 중간 영역(5)의 트렌치 내벽(7)에 재차 남게 되는데, 그 이유는 상기 전도성 트렌치 충진부(10) 및 절연부(8)가 유전체층(9)에 대해 선택적으로 제거되기 때문이다.
도 5를 참조하여, 에피택셜 성장층(11)이 에피택셜 단계에서 트렌치(3)의 상부 영역(5) 및 중간 영역(6)에서 성장된다. 이 때 상기 에피택셜 성장 실리콘은 이미 존재하는 실리콘상에서 성장한다. 이 경우에는 2개의 성장 구역이 존재하는데, 하나의 성장 구역으로서는 전도성 트렌치 충진부(10)상에서 성장하는 다결정 에피택셜층(51)이 이용되고, 다른 에피택셜 성장층으로서는 트렌치(3)의 내벽(7)상에서 성장하는, 단결정으로 성장된 링(52)이 이용된다. 선택적으로는 트랜지스터의 임계 전압을 설정하기 위한 도핑부가 채널 영역에 제공된다. 그밖에 게이트에 대한 트랜지스터 용량을 감소시키기 위해서, 에피택셜 성장된 실리콘에 의해 트렌치(3)내에서 형성되는 호울은 하부 영역(4)에서 CVD-산화물에 의해 하부 도핑 영역(18)의 추후 확산 높이까지 선택적으로 채워질 수 있다.
도 6을 참조하여 제 3 유전체층(14)이 에피택셜 성장층(11)상에 형성된다. 상기 제 3 유전체층(14)은 나중에 게이트 산화물로서 이용된다.
도 7을 참조하여 게이트-재료(23)가 기판 표면에 형성된다. 게이트-재료(23)로서는 통상적으로 고도핑된 다결정 실리콘이 사용된다. 후속하는 CMP(chemical mechanical polishing)-프로세스에서는 게이트-재료(23)가 기판 표면으로부터는 제거되고, 다만 트렌치(3) 내부의 제 3 유전체층(14) 상부에만 남게 된다.
도 9를 참조하여 추가의 함몰 프로세스가 실행되는데, 상기 프로세스에서는 게이트-재료(23), 제 3 유전체층(14) 및 에피택셜 성장층(11)이 트렌치(3)의 상부 영역(6)으로부터 부분적으로 제거된다.
도 10을 참조하여 도핑 프로세스에서 도펀트가 트렌치(3)의 상부 영역 및 인접한 기판(2) 내부로 제공된다. 상부 도핑 영역(19)은 삽입된 도펀트에 의해서 형성된다. 도핑은 예를 들어 기상 도핑 및 후속하는 확산에 의해서 실행될 수 있다. 선택적으로 산화되는 템퍼링 단계에서 이루어지는 후속하는 확산 공정에서는 마찬가지로 도펀트가 전도성 트렌치 충진부(10)로부터 에피택셜 확산층(11) 내부로 확산되는 동시에 하부 도핑 영역(18)을 형성한다.
도 11을 참조하여 제 2 유전체층(12)이 기판상에 증착된다. 제 2 유전체층(12)으로서는 예를 들어 CVD-프로세스에 의해 증착된 질화실리콘층이 사용된다. 이 경우 상기 제 2 유전체층은 에피택셜 성장층(11) 보다 더 두껍다.
도 12를 참조하여 이방성 질화실리콘 에칭 공정이 실행됨으로써, 제 2 유전체층(12)이 하드 마스크(50)로부터 제거되고 다만 측면의 에지 간격 유지 부재(스페이서)만이 트렌치(3)의 상부 영역에 남겨진다. 이 때 제 2 유전체층(12)은 내부 개구(13)를 포함한다.
도 13을 참조하여 마스크(53)가 기판상에 증착되어 구조화됨으로써, 그 아래에 놓인 구조물의 부분들이 노출된다. 이 때 마스크(53)는 나중에 형성될 활성 영역(17)을 커버하고 절연 트렌치(15)가 그 내부에서 형성되는 표면 영역을 노출시키도록 배치된다. 이 경우에는 특히, 각각 2개의 인접한 제 2 유전체층(12)이 적어도 부분적으로 노출되도록 마스크(53)내에 있는 개구를 선택하는 것이 바람직하다. 이 경우의 장점은, 제 2 유전체층(12)의 측면 간격 유지 부재의 폭이 조정 허용 오차로서 사용된다는 것이다. 활성 영역을 형성하기 위한 추가의 조정 허용 오차는 평탄화 재료로 내부 개구(13)를 미리 채움으로써 얻어진다. 마스크(53)를 갖는 얇은 커버층을 개방한 후에는 평탄화 재료에 대해 선택적으로 질화물 에칭 공정이 후속적으로 실행될 수 있다. 재료로서는 예를 들어 반사 방지층(ARC)이 적합하다. 상기 층에 의해서 전체 트렌치 개구의 면이 조정 허용 오차로서 사용된다.
도 14를 참조하여 절연 트렌치를 형성하기 위한 제 1 에칭 단계가 실행된다. 도 15를 참조하여서는 절연 트렌치를 형성하기 위한 제 1 에칭 단계가 실행되는데, 상기 단계에서 에칭 프로세스는 제 2 유전체층(12)의 재료에 대해 선택적으로 실행되며, 본 경우에 상기 제 2 유전체층은 질화실리콘으로 형성된다. 상기 방법에 의해서 절연 트렌치(15)가 자기 정렬 방식으로 인접한 트렌치 사이에 형성된다.
후속 프로세스에서는 마스크(53)가 기판 표면으로부터 제거되고, 평탄화 재료가 개구(13)로부터 제거되며, 개방된 절연 트렌치의 열적 산화가 이루어진 다음에는 산화물이 예를 들어 HDP-산화물(high density pressure oxid)에 의해서 증착되며, 상기 산화물이 절연 트렌치(15)를 형성하고 산화물 충진부(54)가 제 2 유전체층(12)의 내부 개구(13)에 형성된다. 그 다음에 표면이 CMP-프로세스로 평탄화된다.
도 17을 참조하여 제 2 유전체층(12)이 함몰되고 하드 마스크(15)가 기판 표면으로부터 제거된다. 이 공정은 하나의 단계로 실행될 수 있는데, 그 이유는 하드 마스크(50) 및 제 2 유전체층(12)이 고온의 인산에 의해서 선택적으로 에칭될 수 있는 질화실리콘으로 이루어지기 때문이다. 그 다음에, 후속하는 활성 영역(17)의 주입시에 분산 산화물로서 이용되는 희생층이 열적으로 성장된다. 마찬가지로 기상 도핑 방식을 이용한 도핑 또는 플라즈마-이온-침지-주입도 가능하다. 도핑 후에는 추가의 열적 산화물이 성장되어 플루오르화수소산에 의해 제거됨으로써, 상기 희생층이 제거되고 활성 영역(17)의 표면이 선택적으로 세척될 수 있다.
도 18을 참조하여 비트 라인(20)이 기판 표면에 형성됨으로써, 상기 비트 라인(20)이 한편으로는 절연 트렌치(15)상에서 그리고 다른 한편으로는 활성 영역(17)상에서 뻗는다. 비트 라인(20)과 활성 영역(17)이 연결됨으로써, 상부 도핑 영역(19)이 비트 라인에 연결된다. 그 다음에 상기 비트 라인(20)을 절연시키기 위해서 비트 라인(20) 둘레에 유전성 커버가 형성된다. 또한, 통상적으로 고도핑 실리케이트유리로 이루어진 유리층(22)이 기판(2)상에 형성된다. 유리층(22) 아래에서는 질화물을 함유하는 CVD-층이 선택적으로 증착되며, 상기 CVD-층은 기판에 대한 확산 배리어로서 작용한다. 상기 유리층(22)은 평탄화를 위해서 이용되는데, 그 이유는 고도핑된 실리케이트유리가 온도 단계에서 용해되어 흘러가기 때문이다.
도 19를 참조하여 포토리소그래픽 단계에서는 게이트-연결부용 접촉 호울 및 워드 라인을 에칭하기 위해서 마스크가 구조화된다. 후속하는 에칭 프로세스에서는 도핑된 실리케이트유리가 마스크에 의해 노출된 영역에서는 에칭되고, 질화실리콘에 대해서는 선택적으로 에칭됨으로써, 게이트-연결부(28)는 비트 라인(21) 사이에서 자기 정렬 방식으로 형성되고 제 2 유전체층(12)의 내부 개구는 자동적으로 노출된다. 상기 에칭 단계에서는 게이트-재료(23)가 노출된다. 전도성 재료(28)에 의해 게이트-재료는 이 때 형성된 워드 라인(24)과 연결된다.
도 20에는 메모리 트렌치의 6각형 배열이 도시되어 있다. 트렌치(3)도 마찬가지로 도시되어 있다.
도 21에서는 활성 영역을 형성하기 위한 마스크가 도시되고 활성 영역(17)이 표시된다.
도 22에는 비트 라인의 제 1 진행 상태가 도시되어 있으며, 도면에서 비트 라인(20)은 다른 비트 라인에 대해 평행하게 진행한다.
도 23에는 에지의 상태를 잘 알 수 있도록 하기 위해 상이하게 오버래핑된 도면(20, 21 및 22)의 조합이 도시되어 있는데, 도면에서 각각 2개의 트렌치는 활성 영역(17)에 의해서 결합되며, 비트 라인(20)은 부분적으로는 활성 영역(17) 위로 진행하고 부분적으로는 절연 트렌치(15) 위로 진행한다.
도 24에는 비트 라인의 배치 상태를 보여주는 추가 실시예가 도시되어 있으며, 도면에서 비트 라인(20)은 지그재그-패턴으로 배치된다.
도 25를 참조하여 도면(20, 21 및 22)의 조합 상태가 도시된다. 트렌치(3)는 활성 영역(17)에 의해서 인접 트렌치에 연결되고, 절연 트렌치(15)에 의해서 감싸진다. 또한, 재차 부분적으로 활성 영역(17) 위로 및 절연 트렌치(15) 위로 뻗는 비트 라인(20)의 진행 상태가 도시되어 있다. 도 23에는 또한 활성 영역(17)을 종방향으로 절단하는 절단선(A)이 도시되어 있다.
도 26에는 워드 라인들의 진행 상태가 도시되어 있다.
본 발명의 장점은, 수직형 트랜지스터 위의 트렌치(3)내에서 질화실리콘 커버가 내부 개구(13)와 함께 제조된다는 점이다. 상기 상태를 명확하게 설명하기 위해 도 23 및 도 25에는 각각 소수의 트렌치내에 있는 내부 개구(13)가 예로 도시되어 있다. 비트 라인이 예를 들어 질화물(13)로 커버링되기 때문에, 비트 라인 사이에서 및 내부 개구(13)를 통해 워드 라인(28)을 형성할 때에는 게이트-재료(23)에 대한 접촉을 자기 정렬 방식으로 형성할 수 있게 된다. 또한 본 발명에 따라서는, 트렌치(3)를 워드 라인과 비트 라인의 교차점 아래에 배치하지 않고 오히려 상기 교차점에 대해 약간 변위시키는 것이 바람직하다.
본 발명에 따른 방법의 특이한 장점은, 자기 정렬 방식의 게이트-연결부 제조 프로세스에 의해서 가능해지는 조정 허용 오차가 크다는 점이다.
그럼으로써, 워드 라인을 트렌치(3) 보다 더 작은 폭으로 형성함에도 불구하고 게이트-산화물로 사용되는 제 3 유전체층 전체를 접촉하는 것이 가능해진다.
본 발명의 추가의 장점은, 내부 개구(13)가 자기 정렬 방식으로 위로부터 개방되고 게이트-연결부(28)가 자기 정렬 방식으로 접촉된다는 점이다. 그럼으로써, 트렌치의 용량을 확대시키기 위해 최소 구조물 폭보다 더 큰 직경으로 트렌치를 구현하는 것이 가능해진다.
본 발명에 따른 방법의 추가 장점은, 게이트-산화물이 트렌치(3)로부터 성장되지 않고 오히려 다만 에피택셜 성장된 층(11)상에서만 트렌치(3)내에 형성된다는 점이다. 본 발명에 따른 방법의 추가 장점은, 상부 도핑 영역(19)이 활성 영역(17)에 연결된다는 점이다. 또한 비트 라인(20)은 활성 영역(17)상에서 뻗어 상기 영역에 연결된다.
본 발명에 따른 방법의 추가 장점은, 비트 라인을 절연 커버로 감싸는 것이다. 이 경우에 특히 바람직한 것은, 상기 유전체 커버(21)가 질화실리콘으로 형성된다는 점인데, 그 이유는 질화실리콘이 후속하는 산화물 구조화시에 에칭 마스크로서 사용될 수 있기 때문이다.
본 발명에 따른 방법의 추가 장점은, 비트 라인을 셀 필드내에 형성하는 것과 동일한 방법 단계로 워드 라인을 주변에 형성하는 것이다. 그럼으로써, 메모리 소자의 제조 비용을 절감할 수 있다.
본 발명에 따른 방법의 추가 장점은, 비트 라인(20) 상부에서 워드 라인(24)이 형성됨으로써 상기 워드 라인과 비트 라인 사이에서 커플링 용량이 적게 유지되고 마찬가지로 비트 라인의 전체 용량도 적게 유지되며, 결과적으로 메모리 셀의 보다 안전한 판독 출력이 가능해진다.
메모리 트렌치(3)를 6각형으로 배열하는 것도 또한 바람직하며, 이와 같은 배치에 의해서 기판 표면은 최상으로 이용되고 트렌치 커패시터의 용량은 상승된다.
선택적으로는 매립 플레이트가 트렌치 커패시터의 대응 전극으로서 제공될 수 있다. 이 목적을 위해서는, 예를 들어 트렌치 커패시터를 형성할 때 도펀트가 도핑 재료로 채워진 트렌치로부터 기판 내부로 확산된다. 또한, 인접한 트렌치 커패시터의 매립 플레이트들을 결합시키는 매립 웰이 제공될 수도 있다.
본 발명에 따른 제조 방법에 의해서, 제조 프로세스에서의 상승된 조정 허용 오차를 허용하는, 트렌치 및 에피택셜 성장층을 갖춘 개선된 메모리 셀을 제조할 수 있게 되었다.

Claims (16)

  1. - 기판(2);
    - 하부 영역(4), 중간 영역(5), 상부 영역(6), 및 내벽(7)을 갖고 기판(2)내에 배치된 트렌치(3);
    - 상기 중간 영역(5)에서 상기 트렌치(3)의 내벽(7)에 배치된 절연부(8);
    - 적어도 상기 트렌치(3)의 하부 영역(4)에 배치된 유전체층(9);
    - 상기 트렌치(3)의 하부 영역(4) 및 상기 중간 영역(5)을 적어도 부분적으로 채우는 전도성 트렌치 충진부(10);
    - 상기 트렌치(3)의 상부 영역(6)에서 상기 트렌치(3)의 내벽(7)에, 및 상기 전도성 트렌치 충진부(10)상에 배치된 에피택셜 성장층(11);
    - 메모리 셀(1) 및 인접한 메모리 셀(16)을 감싸고, 상기 메모리 셀(1)과 인접한 상기 메모리 셀(16) 사이에서 도핑 활성 영역(17)이 형성되도록 배치된 절연 트렌치(15);
    - 상기 트렌치(3)의 상부 영역(6)에 있는 상기 에피택셜 성장층(11) 상부에 배치된, 내부 개구(13)를 갖는 제 2 유전체층(12);
    - 상기 에피택셜 성장층(11)상에 있는 상기 제 2 유전체층(12) 하부에 배치된 제 3 유전체층(14); 및
    - 제 3 유전체층(14)상에 배치되고, 적어도 상기 제 2 유전체층(12)의 내부 개구(13)에까지 이르는 게이트-재료(23)를 포함하는 메모리 셀.
  2. 삭제
  3. 제 1항에 있어서,
    상기 에피택셜 성장층(11)이 상기 전도성 트렌치 충진부(10)에 연결된 하부 도핑 영역(18) 및 활성 영역(17)에 연결된 상부 도핑 영역(19)을 포함하는 것을 특징으로 하는 메모리 셀.
  4. 제 1항에 있어서,
    비트 라인(20)이 상기 활성 영역(17) 위로 뻗어 상기 활성 영역(17)에 접촉되는 것을 특징으로 하는 메모리 셀.
  5. 제 4항에 있어서,
    상기 비트 라인(20)이 유전성 커버(21)에 의해서 캡슐화된 것을 특징으로 하는 메모리 셀.
  6. 제 1항에 있어서,
    유리층(22)이 기판(2)의 상부에 배치된 것을 특징으로 하는 메모리 셀.
  7. 삭제
  8. 제 1항에 있어서,
    게이트-연결부(28)가 상기 게이트-재료(23)상에 배치되고, 상기 제 2 유전체층(12)의 내부 개구(13)를 통해서 및 상기 유리층(22)을 통해서 워드 라인(24)까지 뻗는 것을 특징으로 하는 메모리 셀.
  9. 제 8항에 있어서,
    상기 게이트-연결부(28)가 자기 정렬 방식으로 형성된 것을 특징으로 하는 메모리 셀.
  10. 제 8항에 있어서,
    상기 워드 라인(24)이 비트 라인(20) 위에서 진행한 것을 특징으로 하는 메모리 셀.
  11. 제 1항에 있어서,
    회로 주변 장치가 게이트-전극을 갖춘 트랜지스터를 포함하며, 상기 게이트-전극이 하나의 프로세스 단계에서 비트 라인(20)과 함께 형성된 것을 특징으로 하는 메모리 셀.
  12. 제 1항에 있어서,
    상기 트렌치(3) 옆에 추가의 트렌치들이 6각형의 패턴으로 배치된 것을 특징으로 하는 메모리 셀.
  13. - 하부 영역(4), 중간 영역(5), 상부 영역(6) 및 내벽(7)을 포함하는 기판(2)내에 트렌치(3)를 형성하는 단계;
    - 상기 중간 영역(5)에서 상기 트렌치(3)의 내벽(7)에 절연부(8)를 형성하는 단계;
    - 적어도 상기 트렌치(3)의 하부 영역(4)에는 유전체층(9)을 형성하는 단계;
    - 상기 트렌치(3)의 하부 영역(4)에서는 유전체층(9)상에, 그리고 적어도 부분적으로 트렌치(3)의 중간 영역(5)에서는 상기 절연부(8)상에 전도성 트렌치 충진부(10)를 형성하는 단계;
    - 상기 트렌치(3)의 상부 영역(6)에 있는 상기 트렌치(3)의 내벽(7)에 및 상기 전도성 트렌치 충진부(10)상에서 층(11)을 에피택셜 성장시키는 단계;
    - 상기 에피택셜 성장층(11)상에서 상기 제 2 유전체층(12) 하부에 제 3 유전체층(14)을 형성하는 단계; 및
    - 상기 제 3 유전체층(14)상에 적어도 상기 제 2 유전체층(12)의 내부 개구(13)까지 미치는 게이트-재료(23)를 형성하는 단계를 포함하는, 메모리 셀(1)의 제조 방법으로서,
    상기 게이트-재료(23)로 채워지는 상기 트렌치를 상기 층(11)의 에피택셜 성장시, 상기 층(11) 내부에 형성한 다음, 내부 개구(13)를 갖는 제 2 유전체층(12)을 상기 트렌치(3)의 상부 영역(6)에서 에피택셜 성장층(11) 상부에 형성하는 메모리 셀의 제조 방법.
  14. 삭제
  15. 삭제
  16. 제 13항에 있어서,
    상기 제 2 유전체층(12)의 내부 개구(13)를 노출시키고, 상기 게이트-재료(23)가 노출될 때까지 상기 제 2 유전체층(12)을 상기 내부 개구(13)의 자유 에칭을 위한 에칭 마스크로서 사용하는 트렌치를 유리층(22) 내부로 에칭함으로써, 기판(2) 상부에 상기 유리층(22)을 형성하고 자기 정렬되는 게이트-연결부(28)를 형성하는 것을 특징으로 하는 메모리 셀의 제조 방법.
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