JP2000196069A - 絶縁ゲ―ト型電界効果トランジスタ、半導体ボディ、電界効果トランジスタを作成する方法、および半導体ボディを作成する方法 - Google Patents
絶縁ゲ―ト型電界効果トランジスタ、半導体ボディ、電界効果トランジスタを作成する方法、および半導体ボディを作成する方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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Abstract
(57)【要約】
【課題】 ソースおよびドレインの導電型とは反対の導
電型を有する高濃度にドープされた埋め込み層をチャネ
ルの幅に沿って導入する際の問題点を解決し、ゲートお
よびチャネルにセルフアラインされる埋め込み層を形成
する。 【解決手段】 誘電層とゲート導体と埋め込み領域とを
有しており、誘電層は第１の領域と第２の領域との間の
半導体ボディの上方にゲート誘電体として使用するのに
適するように配置されており、ゲート導体はゲートとし
て使用するために前記誘電層の上方に配置されており、
埋め込み領域は第１の導電型でかつ半導体ボディよりも
高い不純物濃度を有し、基本的に第１の領域と第２の領
域との間に半導体ボディの表面から離して配置され、埋
め込み領域はゲート導体にアラインされている。
電型を有する高濃度にドープされた埋め込み層をチャネ
ルの幅に沿って導入する際の問題点を解決し、ゲートお
よびチャネルにセルフアラインされる埋め込み層を形成
する。 【解決手段】 誘電層とゲート導体と埋め込み領域とを
有しており、誘電層は第１の領域と第２の領域との間の
半導体ボディの上方にゲート誘電体として使用するのに
適するように配置されており、ゲート導体はゲートとし
て使用するために前記誘電層の上方に配置されており、
埋め込み領域は第１の導電型でかつ半導体ボディよりも
高い不純物濃度を有し、基本的に第１の領域と第２の領
域との間に半導体ボディの表面から離して配置され、埋
め込み領域はゲート導体にアラインされている。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の導電型の半
導体ボディと、反対の導電型の第１の領域および第２の
領域とを有しており、これらの領域はそれぞれ半導体ボ
ディの表面上に位置する部分を有しており、かつ半導体
ボディの一部分によって分離されており、これらの領域
にチャネルが選択的にトランジスタの動作中に形成され
る、絶縁ゲート型電界効果トランジスタ、および請求項
１記載の電界効果トランジスタを複数個有しており、複
数のトランジスタのゲートが相互接続される半導体ボデ
ィに関する。本発明はまた、表面層を有する一方の導電
型の半導体ボディに電界効果トランジスタを作成する方
法、およびゲートが共通のゲート導体によって相互接続
されている複数のトランジスタを有する、半導体ボディ
を作成する方法に関する。本発明は特にショートチャネ
ル効果を所望に応じて低減する電界効果トランジスタの
製造プロセスに関している。
導体ボディと、反対の導電型の第１の領域および第２の
領域とを有しており、これらの領域はそれぞれ半導体ボ
ディの表面上に位置する部分を有しており、かつ半導体
ボディの一部分によって分離されており、これらの領域
にチャネルが選択的にトランジスタの動作中に形成され
る、絶縁ゲート型電界効果トランジスタ、および請求項
１記載の電界効果トランジスタを複数個有しており、複
数のトランジスタのゲートが相互接続される半導体ボデ
ィに関する。本発明はまた、表面層を有する一方の導電
型の半導体ボディに電界効果トランジスタを作成する方
法、およびゲートが共通のゲート導体によって相互接続
されている複数のトランジスタを有する、半導体ボディ
を作成する方法に関する。本発明は特にショートチャネ
ル効果を所望に応じて低減する電界効果トランジスタの
製造プロセスに関している。
【０００２】
【従来の技術】電界効果トランジスタの寸法が一層迅速
なスイッチング速度および一層低い必要電流のために低
減されるにつれて、ショートチャネル効果が発生するこ
とが知られている。速度を増すために、電界効果トラン
ジスタのソースとドレインとの間のチャネルの長さが短
縮される。チャネルが短縮されると、動作中ソースとド
レインの間にその他の場合に予測されるよりも低い電圧
でブレークダウンが発生する傾向がある。このショート
チャネル効果は一般にはソースおよびドレインの空乏領
域からチャネルへの動作中の拡散に帰せられる。空乏領
域が接触するか、またはドレインからソースないしソー
スからドレインへ一方が広がるとブレークダウンが発生
する。
なスイッチング速度および一層低い必要電流のために低
減されるにつれて、ショートチャネル効果が発生するこ
とが知られている。速度を増すために、電界効果トラン
ジスタのソースとドレインとの間のチャネルの長さが短
縮される。チャネルが短縮されると、動作中ソースとド
レインの間にその他の場合に予測されるよりも低い電圧
でブレークダウンが発生する傾向がある。このショート
チャネル効果は一般にはソースおよびドレインの空乏領
域からチャネルへの動作中の拡散に帰せられる。空乏領
域が接触するか、またはドレインからソースないしソー
スからドレインへ一方が広がるとブレークダウンが発生
する。
【０００３】この効果を弱めるために種々の技術が試み
られてきた。そのうちの１つはハロー接合技術（Halo j
unction technique）と称され、半導体ボディと同じ導
電型かつこれより高い導電率で高濃度にドープされた領
域を形成する手段を含む。これはドレインおよびソース
部分の周囲に形成されるが、半導体ボディの表面近傍の
ドレインおよびソースの領域、すなわちトランジスタに
電圧がバイアスされる際にチャネルが形成される個所は
除く。これによりきわめて急峻なｐｎ接合部が形成さ
れ、望ましくない接合キャパシタンスおよびリーク電流
が増大する。
られてきた。そのうちの１つはハロー接合技術（Halo j
unction technique）と称され、半導体ボディと同じ導
電型かつこれより高い導電率で高濃度にドープされた領
域を形成する手段を含む。これはドレインおよびソース
部分の周囲に形成されるが、半導体ボディの表面近傍の
ドレインおよびソースの領域、すなわちトランジスタに
電圧がバイアスされる際にチャネルが形成される個所は
除く。これによりきわめて急峻なｐｎ接合部が形成さ
れ、望ましくない接合キャパシタンスおよびリーク電流
が増大する。
【０００４】別の技術として、第１のブランケットイン
プランテーション（blanket implantation）を使用して
半導体ボディのトランジスタを形成すべき領域に半導体
ボディと同じ導電型かつこれより高い不純物濃度で埋め
込み領域を形成する手段がある。これにより反対の型の
ウェルが形成される。第２のブランケットインプランテ
ーションは同じ導電型の不純物で行われ、半導体ボディ
の表面近傍での導電率が修正され、これにより閾値電圧
が制御される。次にゲート誘電層がゲート形成に続いて
形成される。ゲートはこの場合マスクとして使用され、
ソースおよびドレインのインプランテーションが行われ
る際にこれらはゲートにアラインされて形成される。得
られる構造体は接合キャパシタンスおよびリーク電流を
増加させ、望ましくない。
プランテーション（blanket implantation）を使用して
半導体ボディのトランジスタを形成すべき領域に半導体
ボディと同じ導電型かつこれより高い不純物濃度で埋め
込み領域を形成する手段がある。これにより反対の型の
ウェルが形成される。第２のブランケットインプランテ
ーションは同じ導電型の不純物で行われ、半導体ボディ
の表面近傍での導電率が修正され、これにより閾値電圧
が制御される。次にゲート誘電層がゲート形成に続いて
形成される。ゲートはこの場合マスクとして使用され、
ソースおよびドレインのインプランテーションが行われ
る際にこれらはゲートにアラインされて形成される。得
られる構造体は接合キャパシタンスおよびリーク電流を
増加させ、望ましくない。
【０００５】ショートチャネルの問題点を解決するため
の他の周知の試みとして、最初にチップ表面の逆方向の
チャネルを形成すべき個所にインプランテーションし、
表面でのドーパントを増加させ、デバイスの閾値電圧を
制御するステップを頻繁に行うことが挙げられる。これ
に続けて上表面をより深くインプランテーションし、活
性領域の長さにわたって広がる連続的な層を形成する。
この層はソースおよびドレインと同じ導電型であり、ソ
ースおよびドレインの下方に位置し、空乏領域の拡散を
制限する。
の他の周知の試みとして、最初にチップ表面の逆方向の
チャネルを形成すべき個所にインプランテーションし、
表面でのドーパントを増加させ、デバイスの閾値電圧を
制御するステップを頻繁に行うことが挙げられる。これ
に続けて上表面をより深くインプランテーションし、活
性領域の長さにわたって広がる連続的な層を形成する。
この層はソースおよびドレインと同じ導電型であり、ソ
ースおよびドレインの下方に位置し、空乏領域の拡散を
制限する。
【０００６】ただしこのようなデバイスにおいても接合
キャパシタンスおよびリーク電流は増大するので望まし
くない。
キャパシタンスおよびリーク電流は増大するので望まし
くない。
【０００７】本発明はこれらの技術を改善しようとする
ものである。
ものである。
【０００８】
【発明が解決しようとする課題】本発明の課題は、チャ
ネル下方に広がっているソースおよびドレインの導電型
とは反対の導電型を有する高濃度にドープされた埋め込
み層をチャネルの幅に沿ってだけ導入する際の問題点を
解決し、ゲートおよびチャネルにセルフアラインされる
埋め込み層を形成することである。
ネル下方に広がっているソースおよびドレインの導電型
とは反対の導電型を有する高濃度にドープされた埋め込
み層をチャネルの幅に沿ってだけ導入する際の問題点を
解決し、ゲートおよびチャネルにセルフアラインされる
埋め込み層を形成することである。
【０００９】
【課題を解決するための手段】この課題は誘電層とゲー
ト導体と埋め込み領域とを有しており、誘電層は第１の
領域と第２の領域との間の半導体ボディの上方にゲート
誘電体として使用するのに適するように配置されてお
り、ゲート導体はゲートとして使用するために前記誘電
層の上方に配置されており、埋め込み領域は第１の導電
型でかつ半導体ボディよりも高い不純物濃度を有し、基
本的に第１の領域と第２の領域との間に半導体ボディの
表面から離して配置され、埋め込み領域はゲート導体に
アラインされている構成により解決される。また、トラ
ンジスタは周囲のトレンチによって相互に電気的に絶縁
されており、このトレンチは酸化ケイ素によって充填さ
れており、連続的な導電層が半導体ボディの上方に位置
しており、導電層により複数のトランジスタの接続すべ
きゲートが相互接続される構成により解決される。
ト導体と埋め込み領域とを有しており、誘電層は第１の
領域と第２の領域との間の半導体ボディの上方にゲート
誘電体として使用するのに適するように配置されてお
り、ゲート導体はゲートとして使用するために前記誘電
層の上方に配置されており、埋め込み領域は第１の導電
型でかつ半導体ボディよりも高い不純物濃度を有し、基
本的に第１の領域と第２の領域との間に半導体ボディの
表面から離して配置され、埋め込み領域はゲート導体に
アラインされている構成により解決される。また、トラ
ンジスタは周囲のトレンチによって相互に電気的に絶縁
されており、このトレンチは酸化ケイ素によって充填さ
れており、連続的な導電層が半導体ボディの上方に位置
しており、導電層により複数のトランジスタの接続すべ
きゲートが相互接続される構成により解決される。
【００１０】課題はまた、半導体ボディの表面層の上方
に比較的薄い下方の酸化ケイ素層と比較的厚い上方の窒
化ケイ素層とを有する二重層を形成するステップと、こ
の二重層をパターン化し、除去された２つの領域の間に
二重層の中間領域を残すステップと、それぞれの領域を
包囲するアイソレーショントレンチを二重層が除去され
た個所に形成するステップと、トレンチを半導体ボディ
の表面上方で中間領域の二重層の高さと同じ高さまで誘
電性材料で充填するステップと、凹部を二重層の領域に
基本的に電界効果トランジスタに所望されるチャネル長
さに適合する長さで形成するステップと、半導体ボディ
に一方の導電型の特性のドーパントイオンを放射し、二
重層内の凹部にアラインさせながら一方の導電型のイン
プランテーションされた埋め込み領域を半導体ボディの
濃度よりも大きい不純物濃度で形成するステップと、凹
部の上方にゲート誘電体として使用するのに適した層を
形成するステップと、ゲート誘電層の上方の凹部に導電
性のポリシリコンをアイソレーショントレンチおよび二
重層のレベルまで充填するステップと、導電性のポリシ
リコンとアイソレーショントレンチとの間の領域に残っ
ている二重層のうち少なくとも大部分を除去し、半導体
ボディの表面層を効果的に露出させるステップと、半導
体ボディの露出された表面層の領域に一方の導電型とは
反対の導電型の特性のドーパントをドープしてトランジ
スタのソース領域およびドレイン領域を形成し、このソ
ース領域およびドレイン領域をインプランテーションさ
れた埋め込み領域をはさんで対向する両側に配置するス
テップとを有する方法により解決される。また、半導体
ボディの表面上方に、下方の酸化ケイ素層と上方の窒化
ケイ素層とを有する二重層を形成するステップと、二重
層をパターン化して、トランジスタのアイソレーション
用のトレンチを形成すべき領域を半導体ボディ内で露出
させ、パターン化されていない活性領域すなわちトラン
ジスタを形成すべき個所を残すステップと、露出された
領域を半導体ボディ上に残っている二重層のレベルまで
酸化ケイ素で充填し、アイソレーショントレンチを形成
するステップと、マスク層を半導体ボディの上方に設
け、このマスク層をパターン化し、複数のトランジスタ
のゲートを相互接続するためのゲート導体を形成すべき
領域を露出させるステップと、アイソレーショントレン
チおよび将来のゲート領域にマスク層のパターンに相応
に凹部をエッチングするステップと、半導体ボディにド
ーパントを放射して半導体ボディの将来のゲート領域の
下方に埋め込み層を形成し、トランジスタの閾値電圧を
設定するステップと、ゲート導体として使用するのに適
した材料層を半導体ボディの上方に堆積し、堆積された
材料層をアイソレーショントレンチおよび残っている二
重パッド層のレベルまで平坦化するステップと、残って
いる二重パッド層を除去し、トランジスタのソースおよ
びドレインを形成すべき領域を露出させるステップと、
半導体ボディにイオンをインプランテーションしてトラ
ンジスタのソース領域およびドレイン領域を形成するス
テップとを有する方法により解決される。
に比較的薄い下方の酸化ケイ素層と比較的厚い上方の窒
化ケイ素層とを有する二重層を形成するステップと、こ
の二重層をパターン化し、除去された２つの領域の間に
二重層の中間領域を残すステップと、それぞれの領域を
包囲するアイソレーショントレンチを二重層が除去され
た個所に形成するステップと、トレンチを半導体ボディ
の表面上方で中間領域の二重層の高さと同じ高さまで誘
電性材料で充填するステップと、凹部を二重層の領域に
基本的に電界効果トランジスタに所望されるチャネル長
さに適合する長さで形成するステップと、半導体ボディ
に一方の導電型の特性のドーパントイオンを放射し、二
重層内の凹部にアラインさせながら一方の導電型のイン
プランテーションされた埋め込み領域を半導体ボディの
濃度よりも大きい不純物濃度で形成するステップと、凹
部の上方にゲート誘電体として使用するのに適した層を
形成するステップと、ゲート誘電層の上方の凹部に導電
性のポリシリコンをアイソレーショントレンチおよび二
重層のレベルまで充填するステップと、導電性のポリシ
リコンとアイソレーショントレンチとの間の領域に残っ
ている二重層のうち少なくとも大部分を除去し、半導体
ボディの表面層を効果的に露出させるステップと、半導
体ボディの露出された表面層の領域に一方の導電型とは
反対の導電型の特性のドーパントをドープしてトランジ
スタのソース領域およびドレイン領域を形成し、このソ
ース領域およびドレイン領域をインプランテーションさ
れた埋め込み領域をはさんで対向する両側に配置するス
テップとを有する方法により解決される。また、半導体
ボディの表面上方に、下方の酸化ケイ素層と上方の窒化
ケイ素層とを有する二重層を形成するステップと、二重
層をパターン化して、トランジスタのアイソレーション
用のトレンチを形成すべき領域を半導体ボディ内で露出
させ、パターン化されていない活性領域すなわちトラン
ジスタを形成すべき個所を残すステップと、露出された
領域を半導体ボディ上に残っている二重層のレベルまで
酸化ケイ素で充填し、アイソレーショントレンチを形成
するステップと、マスク層を半導体ボディの上方に設
け、このマスク層をパターン化し、複数のトランジスタ
のゲートを相互接続するためのゲート導体を形成すべき
領域を露出させるステップと、アイソレーショントレン
チおよび将来のゲート領域にマスク層のパターンに相応
に凹部をエッチングするステップと、半導体ボディにド
ーパントを放射して半導体ボディの将来のゲート領域の
下方に埋め込み層を形成し、トランジスタの閾値電圧を
設定するステップと、ゲート導体として使用するのに適
した材料層を半導体ボディの上方に堆積し、堆積された
材料層をアイソレーショントレンチおよび残っている二
重パッド層のレベルまで平坦化するステップと、残って
いる二重パッド層を除去し、トランジスタのソースおよ
びドレインを形成すべき領域を露出させるステップと、
半導体ボディにイオンをインプランテーションしてトラ
ンジスタのソース領域およびドレイン領域を形成するス
テップとを有する方法により解決される。
【００１１】
【発明の実施の形態】個々の図示の実施形態では本発明
による新しいプロセスは以下のステップを有する。すな
わち、まず通常のように半導体ボディの表面層の上方
に、酸化ケイ素から成る下方のパッド層と窒化ケイ素か
ら成る上方のパッド層とが形成される。
による新しいプロセスは以下のステップを有する。すな
わち、まず通常のように半導体ボディの表面層の上方
に、酸化ケイ素から成る下方のパッド層と窒化ケイ素か
ら成る上方のパッド層とが形成される。
【００１２】この時点で通常は半導体ボディにアクセプ
タイオンがインプランテーションされる。これによりＮ
‐ＭＯＳＦＥＴが形成される個所にはｐ型ウェルが形成
され、またＰ‐ＭＯＳＦＥＴが形成される個所にはｎ型
ウェルが形成される。このステップは不必要な場合には
省略できることを指摘しておく。
タイオンがインプランテーションされる。これによりＮ
‐ＭＯＳＦＥＴが形成される個所にはｐ型ウェルが形成
され、またＰ‐ＭＯＳＦＥＴが形成される個所にはｎ型
ウェルが形成される。このステップは不必要な場合には
省略できることを指摘しておく。
【００１３】これらの層は次にパターン化され、半導体
ボディの表面において、酸化ケイ素から成るシャロウト
レンチがシャロウトレンチアイソレーションＳＴＩの特
性で形成される領域が露出される。次にこのトレンチは
適切な誘電体、有利には酸化ケイ素で充填される。有利
には、堆積された酸化ケイ素層は窒化物パッド層と同じ
高さを表面上方に有するように形成される。これはシャ
ロウトレンチを過度に充填して、その表面を化学的機械
的研磨ＣＭＰを用いて窒化物パッド層をエッチストップ
として使用しながら平坦化することにより簡単に達成で
きる。
ボディの表面において、酸化ケイ素から成るシャロウト
レンチがシャロウトレンチアイソレーションＳＴＩの特
性で形成される領域が露出される。次にこのトレンチは
適切な誘電体、有利には酸化ケイ素で充填される。有利
には、堆積された酸化ケイ素層は窒化物パッド層と同じ
高さを表面上方に有するように形成される。これはシャ
ロウトレンチを過度に充填して、その表面を化学的機械
的研磨ＣＭＰを用いて窒化物パッド層をエッチストップ
として使用しながら平坦化することにより簡単に達成で
きる。
【００１４】次にゲート領域を形成すべき個所から活性
領域の上方にまだ残っている窒化物パッド層が除去され
て凹部が形成されるが、酸化物パッド層は残される。酸
化物パッド層は続く表面のインプランテーション中チッ
プ表面を保護するために残される。これに代えて、この
酸化物パッド層を完全にエッチング除去して、新たな熱
成長性の酸化物層（一般に酸化物犠牲層と称される）で
置換し、ゲート領域の表面をイオンインプランテーショ
ン中に保護するために用いることができる。ここでイオ
ンインプランテーションにより将来のゲート領域を規定
する凹部にアラインさせながら、半導体ボディと同じ導
電型、すなわちボディ内に形成すべき将来のドレインお
よびソース領域とは反対の導電型で高濃度にドープされ
た埋め込み領域が形成される。
領域の上方にまだ残っている窒化物パッド層が除去され
て凹部が形成されるが、酸化物パッド層は残される。酸
化物パッド層は続く表面のインプランテーション中チッ
プ表面を保護するために残される。これに代えて、この
酸化物パッド層を完全にエッチング除去して、新たな熱
成長性の酸化物層（一般に酸化物犠牲層と称される）で
置換し、ゲート領域の表面をイオンインプランテーショ
ン中に保護するために用いることができる。ここでイオ
ンインプランテーションにより将来のゲート領域を規定
する凹部にアラインさせながら、半導体ボディと同じ導
電型、すなわちボディ内に形成すべき将来のドレインお
よびソース領域とは反対の導電型で高濃度にドープされ
た埋め込み領域が形成される。
【００１５】ソースとドレインとの間のバルク領域はチ
ャネルを形成するために反転しなければならない層を有
しており、典型的にはベース領域と称され、ソースおよ
びドレイン領域とは反対の導電型を有する。ＭＯＳＦＥ
Ｔを形成するプロセスは典型的にはベース領域の浅いイ
オンインプランテーションのステップを含んでおり、こ
れによりトランジスタの閾値電圧ＶＴが設定される。閾
値電圧を設定するためにインプランテーションされるイ
オンの型は、一般には所望の閾値電圧を得るのに必要な
ドーパントの修正量に依存している。インプランテーシ
ョンが完全に終了した後、中間領域に残っていた酸化物
パッド層は除去され、インプランテーションされた領域
の一方側の二重パッド層は残る。
ャネルを形成するために反転しなければならない層を有
しており、典型的にはベース領域と称され、ソースおよ
びドレイン領域とは反対の導電型を有する。ＭＯＳＦＥ
Ｔを形成するプロセスは典型的にはベース領域の浅いイ
オンインプランテーションのステップを含んでおり、こ
れによりトランジスタの閾値電圧ＶＴが設定される。閾
値電圧を設定するためにインプランテーションされるイ
オンの型は、一般には所望の閾値電圧を得るのに必要な
ドーパントの修正量に依存している。インプランテーシ
ョンが完全に終了した後、中間領域に残っていた酸化物
パッド層は除去され、インプランテーションされた領域
の一方側の二重パッド層は残る。
【００１６】次にこれらのパッド層の間の露出された凹
部領域の上方に適切なゲート酸化物が形成され、その後
ゲート電極として用いるのに適したポリシリコンが堆積
され、パッド層の間の凹部領域は過度に充填される。ゲ
ート電極は先のインプランテーションによって形成され
ている高濃度にドープされた埋め込み層に充分にアライ
ンされる。この最初のゲート電極は典型的には他の導電
層、例えばタングステンシリサイドによって全体的にカ
バーされており、これによりゲートスタックが形成され
る。このゲートスタックは窒化物パッド層およびＳＴＩ
層のレベルまで平坦化される。さらに残っている窒化物
パッド層と上方の酸化物パッド層が除去され、その後典
型的には酸化ケイ素から成る誘電性スペーサがゲートス
タックのサイドウォールに形成される。次にＳＴＩポリ
シリコン層およびゲートスタックをマスクとして用いて
ソースおよびドレイン領域がイオンインプランテーショ
ンにより形成される。これらの領域は各ゲートスタック
の下方に位置する深くインプランテーションされた層に
セルフアラインしており、これにより理想的な構造体が
得られる。
部領域の上方に適切なゲート酸化物が形成され、その後
ゲート電極として用いるのに適したポリシリコンが堆積
され、パッド層の間の凹部領域は過度に充填される。ゲ
ート電極は先のインプランテーションによって形成され
ている高濃度にドープされた埋め込み層に充分にアライ
ンされる。この最初のゲート電極は典型的には他の導電
層、例えばタングステンシリサイドによって全体的にカ
バーされており、これによりゲートスタックが形成され
る。このゲートスタックは窒化物パッド層およびＳＴＩ
層のレベルまで平坦化される。さらに残っている窒化物
パッド層と上方の酸化物パッド層が除去され、その後典
型的には酸化ケイ素から成る誘電性スペーサがゲートス
タックのサイドウォールに形成される。次にＳＴＩポリ
シリコン層およびゲートスタックをマスクとして用いて
ソースおよびドレイン領域がイオンインプランテーショ
ンにより形成される。これらの領域は各ゲートスタック
の下方に位置する深くインプランテーションされた層に
セルフアラインしており、これにより理想的な構造体が
得られる。
【００１７】選択的な実施例では、ＳＴＩを設けた酸化
ケイ素によって包囲されて第１の実施例のように活性領
域が規定された後、半導体ボディの表面がマスクの材料
層でカバーされ、この層がパターン化され、延在するゲ
ート導体を形成すべき表面領域が露出される。この領域
は表面の上方に位置し、全てのトランジスタのゲートを
共通の１つの列または１つの行として相互接続する。次
に活性領域と露出されたＳＴＩ領域との両方を含む部分
においてパターンの通っている個所が２段階のエッチン
グで露出される。すなわちまず酸化物および窒化物に対
して選択的なエッチングによりＳＴＩ内に将来のゲート
領域が設けられ、窒化物に対して選択的なエッチングに
よりゲート領域の上方の酸化物層でストップされる。続
いてインプランテーションが行われ、埋め込み層がゲー
ト領域の下方に形成され、閾値電圧が設定される。次に
続いてゲート導体層が表面上方に堆積され、種々のゲー
ト領域と、これを包囲する上述の２段階のエッチングに
よって形成されたＳＴＩ内のパターンとが充填される。
このことについては後に詳細に説明する。
ケイ素によって包囲されて第１の実施例のように活性領
域が規定された後、半導体ボディの表面がマスクの材料
層でカバーされ、この層がパターン化され、延在するゲ
ート導体を形成すべき表面領域が露出される。この領域
は表面の上方に位置し、全てのトランジスタのゲートを
共通の１つの列または１つの行として相互接続する。次
に活性領域と露出されたＳＴＩ領域との両方を含む部分
においてパターンの通っている個所が２段階のエッチン
グで露出される。すなわちまず酸化物および窒化物に対
して選択的なエッチングによりＳＴＩ内に将来のゲート
領域が設けられ、窒化物に対して選択的なエッチングに
よりゲート領域の上方の酸化物層でストップされる。続
いてインプランテーションが行われ、埋め込み層がゲー
ト領域の下方に形成され、閾値電圧が設定される。次に
続いてゲート導体層が表面上方に堆積され、種々のゲー
ト領域と、これを包囲する上述の２段階のエッチングに
よって形成されたＳＴＩ内のパターンとが充填される。
このことについては後に詳細に説明する。
【００１８】本発明のこれら２つの実施例ではそれぞれ
高い導電率を有する埋め込み領域が形成され、これはチ
ャネルおよびゲートに充分にアラインされている。これ
によりラテラル方向での空乏層の拡大が抑圧される。さ
らに埋め込み層は急峻なｐｎ接合部を形成し、その際に
ソース領域およびドレイン領域が低い接合キャパシタン
スおよび小さい接合リークしか有さず、これらの要素に
よりショートチャネル効果が緩和される。
高い導電率を有する埋め込み領域が形成され、これはチ
ャネルおよびゲートに充分にアラインされている。これ
によりラテラル方向での空乏層の拡大が抑圧される。さ
らに埋め込み層は急峻なｐｎ接合部を形成し、その際に
ソース領域およびドレイン領域が低い接合キャパシタン
スおよび小さい接合リークしか有さず、これらの要素に
よりショートチャネル効果が緩和される。
【００１９】
【実施例】本発明をより良く理解してもらうために、以
下に添付図面を用いて詳細に説明する。図は縮尺通りで
はないことに注意されたい。
下に添付図面を用いて詳細に説明する。図は縮尺通りで
はないことに注意されたい。
【００２０】図を参照すると、図１には半導体ボディす
なわち基板１０の一部が示されており、ここに絶縁ゲー
ト型電界効果トランジスタが形成されるが、本発明によ
る改善された構造でショートチャネル効果が緩和され
る。図示の実施例では半導体ボディ１０はｐ導電型のシ
リコンから成り、典型的には単結晶シリコンのボディ内
のｐ型ウェルである。ここにｎチャネル絶縁ゲート型電
界効果トランジスタが形成される。ボディ１０の上表面
１０Ａの上方に酸化ケイ素層１１および窒化ケイ素層１
２が設けられて二重層を形成し、これをパッド層と称す
る。一般にはこのトランジスタは半導体ボディに形成さ
れる他の複数のトランジスタのうちの１つである。
なわち基板１０の一部が示されており、ここに絶縁ゲー
ト型電界効果トランジスタが形成されるが、本発明によ
る改善された構造でショートチャネル効果が緩和され
る。図示の実施例では半導体ボディ１０はｐ導電型のシ
リコンから成り、典型的には単結晶シリコンのボディ内
のｐ型ウェルである。ここにｎチャネル絶縁ゲート型電
界効果トランジスタが形成される。ボディ１０の上表面
１０Ａの上方に酸化ケイ素層１１および窒化ケイ素層１
２が設けられて二重層を形成し、これをパッド層と称す
る。一般にはこのトランジスタは半導体ボディに形成さ
れる他の複数のトランジスタのうちの１つである。
【００２１】標準的なフォトリソグラフィ技術によりパ
ッド層はパターン化され、一般に活性領域と称される領
域、すなわちトランジスタを配置すべき個所がカバーさ
れ、これを包囲する表面領域、すなわちシャロウトレン
チを形成すべき個所は露出したままにされる。シャロウ
トレンチは誘電体、典型的には二酸化ケイ素で充填さ
れ、個々のトランジスタの活性領域とこれを包囲する周
囲領域とを分離するために用いられる。
ッド層はパターン化され、一般に活性領域と称される領
域、すなわちトランジスタを配置すべき個所がカバーさ
れ、これを包囲する表面領域、すなわちシャロウトレン
チを形成すべき個所は露出したままにされる。シャロウ
トレンチは誘電体、典型的には二酸化ケイ素で充填さ
れ、個々のトランジスタの活性領域とこれを包囲する周
囲領域とを分離するために用いられる。
【００２２】図２には酸化物で充填されるシャロウトレ
ンチ１３の部分が示されており、このトレンチはトラン
ジスタを形成すべき中央の活性領域を包囲している。有
利には酸化ケイ素１３がトレンチ内で半導体ボディの表
面上方に有する高さは図２のパッド層１１、１２の高さ
に適合させるべきである。
ンチ１３の部分が示されており、このトレンチはトラン
ジスタを形成すべき中央の活性領域を包囲している。有
利には酸化ケイ素１３がトレンチ内で半導体ボディの表
面上方に有する高さは図２のパッド層１１、１２の高さ
に適合させるべきである。
【００２３】残っているパッド層は再びパターン化さ
れ、その中央部分１４がパッド酸化物層１１まで、すな
わち逆方向のチャネルを形成すべき個所まで露出され
る。これはＭＯＳＦＥＴのゲート領域に相応する。この
部分１４が露出された後、半導体ボディ１０にアクセプ
タイオンがインプランテーションされ、半導体ボディ内
に埋め込み層１６が部分１４にアラインされて形成され
る。インプランテーションされたイオンよりアニーリン
グ後に埋め込み層１６は半導体ボディ１０の残りの部分
の濃度よりも高いアクセプタイオン濃度を有する。ピー
ク濃度の最適な深度はソース領域およびドレイン領域の
接合部の深度の関数である。これは典型的には表面１０
Ａの下方３０ｎｍ〜５０ｎｍであり、インプランテーシ
ョンされた領域の幅は、ドーパント濃度が表面１０Ａで
超過されないようにピーク深度の１／２に近似している
か、またはこれより僅かに小さい値でなければならな
い。有利にはインプランテーションされたこの領域の平
均濃度は約１０１７〜１０１９アクセプタ個数／ｃｍ３
でなければならない。これは少なくともチャネルを形成
すべき領域に本来的に存在するよりも大きな規模のオー
ダであり、平均濃度は典型的には１０１６アクセプタ個
数／ｃｍ３またはそれ以上のオーダである。このドーパ
ントは適応化されており、最適にはチャネル長と期待さ
れるデバイス能力に依存している。本来のパッド層から
露出されている酸化物層の部分は、半導体ボディ１０の
表面をインプランテーション中のダメージから保護する
ために維持されるか、または前述のように除去されて他
の酸化物の犠牲層で置換される。アニーリングがインプ
ランテーションに続いて行われ、ラテラル方向の拡散に
よって僅かに層が広げられる。
れ、その中央部分１４がパッド酸化物層１１まで、すな
わち逆方向のチャネルを形成すべき個所まで露出され
る。これはＭＯＳＦＥＴのゲート領域に相応する。この
部分１４が露出された後、半導体ボディ１０にアクセプ
タイオンがインプランテーションされ、半導体ボディ内
に埋め込み層１６が部分１４にアラインされて形成され
る。インプランテーションされたイオンよりアニーリン
グ後に埋め込み層１６は半導体ボディ１０の残りの部分
の濃度よりも高いアクセプタイオン濃度を有する。ピー
ク濃度の最適な深度はソース領域およびドレイン領域の
接合部の深度の関数である。これは典型的には表面１０
Ａの下方３０ｎｍ〜５０ｎｍであり、インプランテーシ
ョンされた領域の幅は、ドーパント濃度が表面１０Ａで
超過されないようにピーク深度の１／２に近似している
か、またはこれより僅かに小さい値でなければならな
い。有利にはインプランテーションされたこの領域の平
均濃度は約１０１７〜１０１９アクセプタ個数／ｃｍ３
でなければならない。これは少なくともチャネルを形成
すべき領域に本来的に存在するよりも大きな規模のオー
ダであり、平均濃度は典型的には１０１６アクセプタ個
数／ｃｍ３またはそれ以上のオーダである。このドーパ
ントは適応化されており、最適にはチャネル長と期待さ
れるデバイス能力に依存している。本来のパッド層から
露出されている酸化物層の部分は、半導体ボディ１０の
表面をインプランテーション中のダメージから保護する
ために維持されるか、または前述のように除去されて他
の酸化物の犠牲層で置換される。アニーリングがインプ
ランテーションに続いて行われ、ラテラル方向の拡散に
よって僅かに層が広げられる。
【００２４】この第１の深いインプランテーションに続
いて典型的には第２の浅いインプランテーションが行わ
れる。この浅いインプランテーションは第１に所望の閾
値電圧の調整と、表面１０Ａに隣接する領域のドーピン
グレベルの調整とのために用いられる。これは動作中に
トランジスタのチャネルを形成するために反転される。
この領域のｐ型アクセプタのドーパント濃度が高くなれ
ばなるほど、逆方向動作を発生させるのに必要な閾値電
圧も高くなる。半導体ボディ１０内のアクセプタのドー
ピングレベルがもともと所望の閾値電圧に対して非常に
高い場合には、この第２のインプランテーションをドナ
ーイオンで行うことができる。次に有利には露出された
部分１４に残っている二酸化ケイ素層１１が取り除かれ
る。クリーニング後に、トランジスタのゲート誘電体と
して利用するのに一層適する酸化ケイ素層１７が周知の
手段で露出されたシリコンの領域１４の表面上方に形成
される。このことは図４に示されている。ゲート領域１
７は埋め込み層１６に充分にアラインされている。
いて典型的には第２の浅いインプランテーションが行わ
れる。この浅いインプランテーションは第１に所望の閾
値電圧の調整と、表面１０Ａに隣接する領域のドーピン
グレベルの調整とのために用いられる。これは動作中に
トランジスタのチャネルを形成するために反転される。
この領域のｐ型アクセプタのドーパント濃度が高くなれ
ばなるほど、逆方向動作を発生させるのに必要な閾値電
圧も高くなる。半導体ボディ１０内のアクセプタのドー
ピングレベルがもともと所望の閾値電圧に対して非常に
高い場合には、この第２のインプランテーションをドナ
ーイオンで行うことができる。次に有利には露出された
部分１４に残っている二酸化ケイ素層１１が取り除かれ
る。クリーニング後に、トランジスタのゲート誘電体と
して利用するのに一層適する酸化ケイ素層１７が周知の
手段で露出されたシリコンの領域１４の表面上方に形成
される。このことは図４に示されている。ゲート領域１
７は埋め込み層１６に充分にアラインされている。
【００２５】ゲート誘電層１７の形成後、ゲート導体と
して使用するのに適した材料から成る層が半導体ボディ
１０の表面上方に堆積され、パッド層１２の中央開口部
１４が充填されてゲートが形成される。
して使用するのに適した材料から成る層が半導体ボディ
１０の表面上方に堆積され、パッド層１２の中央開口部
１４が充填されてゲートが形成される。
【００２６】この層は典型的にはシリコンであるが、ポ
リシリコンまたはアモルファスシリコンであってもよい
し、またドープされた状態または真性半導体の状態で堆
積されてもよい。いずれの場合でもプロセスの終了時
に、有利にはｎ型チャネルのデバイス（Ｎ‐ＭＯＳＦＥ
Ｔ）であればｎ型に、ｐ型チャネルのデバイス（Ｐ‐Ｍ
ＯＳＦＥＴ）であればｐ型に形成しなければならない。
一般には、残っているパッド層１２およびＳＴＩ層１３
の上方に堆積物が広がるように過度に充填し、その後典
型的には化学的機械的研磨法を用いてパッド層１２およ
びＳＴＩ層１３のレベルに達するまで平坦化することに
より、充分な充填物質が保証される。これにより図５の
構造体が得られる。ゲート導体層１８はインプランテー
ションされた埋め込み領域１６の上方に充分にアライン
されている。ゲートの導電率を高めるために、ゲート導
体としてドープされたポリシリコンを単独で使用するこ
とに代えて、ケイ化物例えばタングステンシリサイドを
シリコンの上端部として使用することができる。
リシリコンまたはアモルファスシリコンであってもよい
し、またドープされた状態または真性半導体の状態で堆
積されてもよい。いずれの場合でもプロセスの終了時
に、有利にはｎ型チャネルのデバイス（Ｎ‐ＭＯＳＦＥ
Ｔ）であればｎ型に、ｐ型チャネルのデバイス（Ｐ‐Ｍ
ＯＳＦＥＴ）であればｐ型に形成しなければならない。
一般には、残っているパッド層１２およびＳＴＩ層１３
の上方に堆積物が広がるように過度に充填し、その後典
型的には化学的機械的研磨法を用いてパッド層１２およ
びＳＴＩ層１３のレベルに達するまで平坦化することに
より、充分な充填物質が保証される。これにより図５の
構造体が得られる。ゲート導体層１８はインプランテー
ションされた埋め込み領域１６の上方に充分にアライン
されている。ゲートの導電率を高めるために、ゲート導
体としてドープされたポリシリコンを単独で使用するこ
とに代えて、ケイ化物例えばタングステンシリサイドを
シリコンの上端部として使用することができる。
【００２７】残っているパッド層の部分１１、１２はエ
ッチング除去され、典型的には窒化ケイ素から成るサイ
ドウォールの誘電性スペーサ２０Ａ、２０Ｂがゲート導
体１８のサイドウォールに形成される。酸化物パッド層
の部分を残して、イオンインプランテーション後にもシ
リコン表面を保護することが望ましい。ただし、下方に
位置するシリコンのボディが効果的に露出されるように
描画できればさらに望ましい。セルフアラインされたソ
ースおよびドレイン領域２１、２２は従来のように典型
的にはイオンインプランテーションにより形成され、そ
の際に誘電性のサイドウォールスペーサ２０Ａ、２０Ｂ
を有するゲート１８とＳＴＩ部分１３とがマスクとして
使用される。ソース２１およびドレイン２２は典型的に
は埋め込み層１６よりも浅く形成されるが、この埋め込
み層に充分にアラインされる。また別の実施例では埋め
込み層よりも深く形成してもよい。実際には通常のイン
プランテーション後のアニーリング中に発生するラテラ
ル方向の拡散に起因して僅かなオーバラップが存在する
ことがある。
ッチング除去され、典型的には窒化ケイ素から成るサイ
ドウォールの誘電性スペーサ２０Ａ、２０Ｂがゲート導
体１８のサイドウォールに形成される。酸化物パッド層
の部分を残して、イオンインプランテーション後にもシ
リコン表面を保護することが望ましい。ただし、下方に
位置するシリコンのボディが効果的に露出されるように
描画できればさらに望ましい。セルフアラインされたソ
ースおよびドレイン領域２１、２２は従来のように典型
的にはイオンインプランテーションにより形成され、そ
の際に誘電性のサイドウォールスペーサ２０Ａ、２０Ｂ
を有するゲート１８とＳＴＩ部分１３とがマスクとして
使用される。ソース２１およびドレイン２２は典型的に
は埋め込み層１６よりも浅く形成されるが、この埋め込
み層に充分にアラインされる。また別の実施例では埋め
込み層よりも深く形成してもよい。実際には通常のイン
プランテーション後のアニーリング中に発生するラテラ
ル方向の拡散に起因して僅かなオーバラップが存在する
ことがある。
【００２８】所望の場合には１つまたは複数のソース、
ドレインおよびゲートのコンタクトを最近ではサリサイ
ド（セルフアラインされたポリサイド）と称される結晶
形から成るコンタクトとしてこの種のコンタクトに対す
る通常の手段で形成することができる。
ドレインおよびゲートのコンタクトを最近ではサリサイ
ド（セルフアラインされたポリサイド）と称される結晶
形から成るコンタクトとしてこの種のコンタクトに対す
る通常の手段で形成することができる。
【００２９】この結果が図６に示されている。ｎ＋型の
ソース２１およびｎ＋型のドレイン２２は予めｐ型にイ
ンプランテーションされた深い領域１６の対向する両側
に充分にアラインされてこれよりも浅く配置されてい
る。ただし前述のように特殊な場合にはソース２１およ
びドレイン２２を埋め込み層１６よりも深く形成すると
有利なことがある。
ソース２１およびｎ＋型のドレイン２２は予めｐ型にイ
ンプランテーションされた深い領域１６の対向する両側
に充分にアラインされてこれよりも浅く配置されてい
る。ただし前述のように特殊な場合にはソース２１およ
びドレイン２２を埋め込み層１６よりも深く形成すると
有利なことがある。
【００３０】その後キャップ形の誘電層、典型的には酸
化ケイ素または窒化ケイ素から成る誘電体を（図示しな
い）ウェハの上方に堆積することができる。これは表面
の上方に種々の導電層および絶縁層を形成するステップ
（通常の場合これを相互接続して集積回路例えばメモリ
を構成するステップを含む）の前に行われる。
化ケイ素または窒化ケイ素から成る誘電体を（図示しな
い）ウェハの上方に堆積することができる。これは表面
の上方に種々の導電層および絶縁層を形成するステップ
（通常の場合これを相互接続して集積回路例えばメモリ
を構成するステップを含む）の前に行われる。
【００３１】トランジスタに電圧がバイアスされて“オ
ン”となっている動作中、（図示しない）チャネル領域
はソース２１とドレイン２２の間に形成される。チャネ
ル領域は有利にはインプランテーションされた領域１６
よりも浅く設けなければならない。
ン”となっている動作中、（図示しない）チャネル領域
はソース２１とドレイン２２の間に形成される。チャネ
ル領域は有利にはインプランテーションされた領域１６
よりも浅く設けなければならない。
【００３２】領域１６の長さは領域１６がその内部に形
成される開口部１４の長さによって決定される。開口部
１４のサイドウォールは効果的にソース２１およびドレ
イン２２のサイドウォールの位置も定める。したがって
領域１６はソース２１およびドレイン２２のサイドウォ
ールにコンタクトしており、実質的にチャネル領域にア
ラインされている。つまり領域１６、ソース２１および
ドレイン２２は全て基本的にセルフアラインされてい
る。
成される開口部１４の長さによって決定される。開口部
１４のサイドウォールは効果的にソース２１およびドレ
イン２２のサイドウォールの位置も定める。したがって
領域１６はソース２１およびドレイン２２のサイドウォ
ールにコンタクトしており、実質的にチャネル領域にア
ラインされている。つまり領域１６、ソース２１および
ドレイン２２は全て基本的にセルフアラインされてい
る。
【００３３】上述のプロセスにおける修正も可能であ
り、図２に示されているポイントで活性領域を包囲して
いるシャロウトレンチの酸化ケイ素の良好な利点が利用
される。この修正形態ではマスク３３が半導体ボディ１
０の上表面１０Ａの上方に位置決めされる。このマスク
は図７の平面図に示されているようにパターン化されて
おり、ここでは点描領域３１がマスク３３の開口部を表
している。点描領域３１はトランジスタのゲート領域に
相応する矩形領域３５と、ＳＴＩ領域３３によって包囲
されている活性領域に相応する中央部分の水平方向の長
方形領域３７とを有している。
り、図２に示されているポイントで活性領域を包囲して
いるシャロウトレンチの酸化ケイ素の良好な利点が利用
される。この修正形態ではマスク３３が半導体ボディ１
０の上表面１０Ａの上方に位置決めされる。このマスク
は図７の平面図に示されているようにパターン化されて
おり、ここでは点描領域３１がマスク３３の開口部を表
している。点描領域３１はトランジスタのゲート領域に
相応する矩形領域３５と、ＳＴＩ領域３３によって包囲
されている活性領域に相応する中央部分の水平方向の長
方形領域３７とを有している。
【００３４】続いてまず、典型的には反応性イオンエッ
チングＲＩＥがゲート領域３５の上方の窒化ケイ素パッ
ド層とＳＴＩ領域３３の酸化ケイ素との両方に対して選
択的に行われる。このエッチングは窒化ケイ素パッド層
の一部のみが除去されて、ＳＴＩの露出された領域に浅
いパターンが形成されるようにタイミング制御される。
次に続いて窒化ケイ素のみに選択的なＲＩＥが行われ、
ゲート領域３５の上方に残った窒化ケイ素パッド層が除
去される。その際に露出されたＳＴＩには同様の浅いパ
ターンが残される。
チングＲＩＥがゲート領域３５の上方の窒化ケイ素パッ
ド層とＳＴＩ領域３３の酸化ケイ素との両方に対して選
択的に行われる。このエッチングは窒化ケイ素パッド層
の一部のみが除去されて、ＳＴＩの露出された領域に浅
いパターンが形成されるようにタイミング制御される。
次に続いて窒化ケイ素のみに選択的なＲＩＥが行われ、
ゲート領域３５の上方に残った窒化ケイ素パッド層が除
去される。その際に露出されたＳＴＩには同様の浅いパ
ターンが残される。
【００３５】次に続いてインプランテーションステップ
が行われ、図３のように埋め込み層１６が形成され、ト
ランジスタの閾値電圧ＶＴが必要に応じて設定される。
まだゲート領域の上方に残っている酸化ケイ素は、ゲー
ト誘電体として使用するのに一層適したクリーンな酸化
ケイ素層によって置換することができる。ここで導体層
の表面上方に典型的にはドープされたポリシリコンが堆
積される。この層は窒化ケイ素パッド層を除去して形成
されたゲート領域の凹部のみではなく、第１のタイミン
グ制御されたＲＩＥエッチングによってＳＴＩに形成さ
れた浅い凹部（パターン３１として図示されている）も
充填する。これにより連続的な導電層が表面上方に形成
され、この導電層はパターン３１内部に含まれる全ての
ゲート領域に接続される。ただし図７にはゲート領域の
うち２つしか示されていない。ＤＲＡＭの場合にはメモ
リアレイのゲート領域の完全な行列が生じる。
が行われ、図３のように埋め込み層１６が形成され、ト
ランジスタの閾値電圧ＶＴが必要に応じて設定される。
まだゲート領域の上方に残っている酸化ケイ素は、ゲー
ト誘電体として使用するのに一層適したクリーンな酸化
ケイ素層によって置換することができる。ここで導体層
の表面上方に典型的にはドープされたポリシリコンが堆
積される。この層は窒化ケイ素パッド層を除去して形成
されたゲート領域の凹部のみではなく、第１のタイミン
グ制御されたＲＩＥエッチングによってＳＴＩに形成さ
れた浅い凹部（パターン３１として図示されている）も
充填する。これにより連続的な導電層が表面上方に形成
され、この導電層はパターン３１内部に含まれる全ての
ゲート領域に接続される。ただし図７にはゲート領域の
うち２つしか示されていない。ＤＲＡＭの場合にはメモ
リアレイのゲート領域の完全な行列が生じる。
【００３６】ゲート導体が堆積された後、ＣＭＰによっ
てＳＴＩ酸化物およびゲート領域の一部ではない活性領
域の上方の二重パッド層のレベルまで平坦化される。ゲ
ート領域の対向する両側に残っている二重パッド層の領
域は予め、ドナーイオンによってソース領域およびドレ
イン領域が第１の実施例と同様に形成される前に除去さ
れる。プロセスの残りの部分は第１の実施例と同様であ
る。
てＳＴＩ酸化物およびゲート領域の一部ではない活性領
域の上方の二重パッド層のレベルまで平坦化される。ゲ
ート領域の対向する両側に残っている二重パッド層の領
域は予め、ドナーイオンによってソース領域およびドレ
イン領域が第１の実施例と同様に形成される前に除去さ
れる。プロセスの残りの部分は第１の実施例と同様であ
る。
【００３７】このプロセスの可能なバリエーションとし
て、図２に示されているようにＳＴＩの形成後にハード
マスクが上表面の上方に堆積される。次にフォトレジス
ト層が堆積され現像されて、パターン３１が形成され
る。このパターンはゲート導体に対して所望される図７
に示されているようなパターンに相応している。その後
ハードマスクが相応にパターン化される。ここでＲＩＥ
が領域３１のシリコン表面に達するまで行われ、その後
フォトレジストが除去される。次に前述のようにイオン
インプランテーションが行われて埋め込み領域１６が形
成され、トランジスタの閾値電圧が設定される。さらに
前述のように新たなゲート酸化物が付加的に形成され、
ゲート領域のパッド酸化物に置換される。
て、図２に示されているようにＳＴＩの形成後にハード
マスクが上表面の上方に堆積される。次にフォトレジス
ト層が堆積され現像されて、パターン３１が形成され
る。このパターンはゲート導体に対して所望される図７
に示されているようなパターンに相応している。その後
ハードマスクが相応にパターン化される。ここでＲＩＥ
が領域３１のシリコン表面に達するまで行われ、その後
フォトレジストが除去される。次に前述のようにイオン
インプランテーションが行われて埋め込み領域１６が形
成され、トランジスタの閾値電圧が設定される。さらに
前述のように新たなゲート酸化物が付加的に形成され、
ゲート領域のパッド酸化物に置換される。
【００３８】ここでゲート導体を表面上方に堆積し、ハ
ードマスクでパターン化された領域を過度に充填するこ
とができる。その後これをハードマスクのレベルまで平
坦化し、図７のパターン３１を有するように構成する。
次に残っているハードマスクが除去される。
ードマスクでパターン化された領域を過度に充填するこ
とができる。その後これをハードマスクのレベルまで平
坦化し、図７のパターン３１を有するように構成する。
次に残っているハードマスクが除去される。
【００３９】可能な実施例として、ハードマスクとして
ドープされたポリシリコンまたはドープされたガラスを
使用し、これをＳＴＩに対して選択的にエッチングする
ことができる。これによりＳＴＩはハードマスクの除去
に使用されるエッチングによっても僅かしか影響を受け
ない。
ドープされたポリシリコンまたはドープされたガラスを
使用し、これをＳＴＩに対して選択的にエッチングする
ことができる。これによりＳＴＩはハードマスクの除去
に使用されるエッチングによっても僅かしか影響を受け
ない。
【００４０】説明した特定の実施例は単に本発明の一般
的な原理を示すために用いたにすぎないことを理解すべ
きである。本発明の思想および観点の範囲から離れない
かぎり種々の修正が可能である。例えば他の誘電性材料
をシャロウトレンチの充填、または最初にパターン化さ
れる初期の二重層の形成に使用することができる。これ
によりトランジスタの活性領域およびパターン化すべき
層が規定され、トランジスタのチャネル領域が規定され
る。もちろん本発明をｐ型チャネル絶縁ゲート型電界効
果トランジスタに適用することができる。この場合には
種々の領域の導電型が反転される。
的な原理を示すために用いたにすぎないことを理解すべ
きである。本発明の思想および観点の範囲から離れない
かぎり種々の修正が可能である。例えば他の誘電性材料
をシャロウトレンチの充填、または最初にパターン化さ
れる初期の二重層の形成に使用することができる。これ
によりトランジスタの活性領域およびパターン化すべき
層が規定され、トランジスタのチャネル領域が規定され
る。もちろん本発明をｐ型チャネル絶縁ゲート型電界効
果トランジスタに適用することができる。この場合には
種々の領域の導電型が反転される。
【図１】本発明の絶縁ゲート型電界効果トランジスタを
形成するプロセスの第１のステップの半導体ボディ（基
板）の部分を示す断面図である。
形成するプロセスの第１のステップの半導体ボディ（基
板）の部分を示す断面図である。
【図２】本発明の電界効果トランジスタを形成するプロ
セスの第２のステップの半導体ボディの部分を示す断面
図である。
セスの第２のステップの半導体ボディの部分を示す断面
図である。
【図３】本発明の電界効果トランジスタを形成するプロ
セスの第３のステップの半導体ボディの部分を示す断面
図である。
セスの第３のステップの半導体ボディの部分を示す断面
図である。
【図４】本発明の電界効果トランジスタを形成するプロ
セスの第４のステップの半導体ボディの部分を示す断面
図である。
セスの第４のステップの半導体ボディの部分を示す断面
図である。
【図５】本発明の電界効果トランジスタを形成するプロ
セスの第５のステップの半導体ボディの部分を示す断面
図である。
セスの第５のステップの半導体ボディの部分を示す断面
図である。
【図６】本発明の電界効果トランジスタを形成するプロ
セスの第６のステップの半導体ボディの部分を示す断面
図である。
セスの第６のステップの半導体ボディの部分を示す断面
図である。
【図７】共通の列のゲート対を接続するために本発明の
別のプロセスによって処理される半導体ボディの上表面
の上方のゲート導体のパターンを示す図である。
別のプロセスによって処理される半導体ボディの上表面
の上方のゲート導体のパターンを示す図である。
１０ 半導体ボディ １０Ａ ボディの上表面 １１、１７ 酸化ケイ素層 １２ 窒化ケイ素層 １３ 酸化ケイ素 １４ 中央部分 １６ 埋め込み層 １８ ゲート ２０Ａ、２０Ｂ サイドウォールの誘電性スペーサ ２１、２２ ソースおよびドレイン ３３ ＳＴＩ領域 ３５ 矩形領域 ３７ 水平方向の長方形領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 アカツ ヒロユキ アメリカ合衆国 ニューヨーク ヨークタ ウン ハイツ ウェリントン コート 37 (72)発明者 ユージュン リー アメリカ合衆国 ニューヨーク ポーキー プシー マロニー ロード 510 アパー トメント ケイ14 (72)発明者 ヨッヘン バイントナー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ クラップ アヴェニ ュー 27
Claims (11)
- 【請求項１】 第１の導電型の半導体ボディと、反対の
導電型の第１の領域および第２の領域とを有しており、 該領域はそれぞれ半導体ボディの表面上に位置する部分
を有しており、かつ半導体ボディの一部分によって分離
されており、 前記領域にチャネルが選択的にトランジスタの動作中に
形成される、絶縁ゲート型電界効果トランジスタにおい
て、 誘電層とゲート導体と埋め込み領域とを有しており、 前記誘電層は第１の領域と第２の領域との間の半導体ボ
ディの上方にゲート誘電体として使用するのに適するよ
うに配置されており、 前記ゲート導体はゲートとして使用するために前記誘電
層の上方に配置されており、 前記埋め込み領域は第１の導電型でかつ半導体ボディよ
りも高い不純物濃度を有し、基本的に第１の領域と第２
の領域との間に半導体ボディの表面から離して配置さ
れ、前記埋め込み領域はゲート導体にアラインされてい
る、ことを特徴とする絶縁ゲート型電界効果トランジス
タ。 - 【請求項２】 前記埋め込み領域は間隔を置いた第１の
領域および第２の領域のそれぞれよりも深く半導体ボデ
ィ内部に広がっている、請求項１記載のトランジスタ。 - 【請求項３】 ソース電極およびドレイン電極が前記間
隔を置いた第１の領域および第２の領域に設けられ、チ
ャネルは埋め込み領域よりも浅い、請求項２記載のトラ
ンジスタ。 - 【請求項４】 トランジスタは半導体ボディの活性領域
に形成され、該活性領域は酸化ケイ素のアイソレーショ
ン領域によって包囲されている、請求項１記載のトラン
ジスタ。 - 【請求項５】 ゲート導体は周囲のアイソレーション領
域の一部の上方に位置している、請求項４記載のトラン
ジスタ。 - 【請求項６】 請求項１記載の電界効果トランジスタを
複数個有しており、複数のトランジスタのゲートが相互
接続される半導体ボディにおいて、 トランジスタは周囲のトレンチによって相互に電気的に
絶縁されており、該トレンチは酸化ケイ素によって充填
されており、 連続的な導電層が半導体ボディの上方に位置しており、
該導電層により複数のトランジスタの接続すべきゲート
が相互接続される、ことを特徴とする半導体ボディ。 - 【請求項７】 表面層を有する一方の導電型の半導体ボ
ディに電界効果トランジスタを作成する方法において、 半導体ボディの表面層の上方に比較的薄い下方の酸化ケ
イ素層と比較的厚い上方の窒化ケイ素層とを有する二重
層を形成するステップと、 該二重層をパターン化し、除去された２つの領域の間に
二重層の中間領域を残すステップと、 前記それぞれの領域を包囲するアイソレーショントレン
チを二重層が除去された個所に形成するステップと、 前記トレンチを半導体ボディの表面上方で中間領域の二
重層の高さと同じ高さまで誘電性材料で充填するステッ
プと、 凹部を二重層の領域に基本的に電界効果トランジスタに
所望されるチャネル長さに適合する長さで形成するステ
ップと、 半導体ボディに一方の導電型の特性のドーパントイオン
を放射し、二重層内の前記凹部にアラインさせながら一
方の導電型のインプランテーションされた埋め込み領域
を半導体ボディの濃度よりも大きい不純物濃度で形成す
るステップと、 前記凹部の上方にゲート誘電体として使用するのに適し
た層を形成するステップと、 ゲート誘電層の上方の凹部に導電性のポリシリコンをア
イソレーショントレンチおよび二重層のレベルまで充填
するステップと、 導電性のポリシリコンとアイソレーショントレンチとの
間の領域に残っている二重層のうち少なくとも大部分を
除去し、半導体ボディの表面層を効果的に露出させるス
テップと、 半導体ボディの露出された表面層の領域に前記一方の導
電型とは反対の導電型の特性のドーパントをドープして
トランジスタのソース領域およびドレイン領域を形成
し、該ソース領域およびドレイン領域をインプランテー
ションされた埋め込み領域をはさんで対向する両側に配
置するステップとを有する、ことを特徴とする電界効果
トランジスタを作成する方法。 - 【請求項８】 前記トレンチを表面上方で二重層の高さ
と同じ高さまで充填するステップは、二重層がカバーさ
れるように過度に充填するステップと、その後充填物質
を化学的機械的研磨により二重層をエッチストップとし
て用いて所望の高さまで平坦化するステップとを含む、
請求項７記載の方法。 - 【請求項９】 充填物質は酸化ケイ素である、請求項８
記載の方法。 - 【請求項１０】 二重層の開口部に導電性のポリシリコ
ンをアイソレーショントレンチのレベルまで充填するス
テップは、残っている二重層がカバーされるように開口
部を過度に充填するステップと、生じた表面を化学的機
械的研磨により二重層をエッチストップとして用して平
坦化するステップとを含む、請求項８記載の方法。 - 【請求項１１】 ゲートが共通のゲート導体によって相
互接続されている複数のトランジスタを有する半導体ボ
ディを作成する方法において、 半導体ボディの表面上方に、下方の酸化ケイ素層と上方
の窒化ケイ素層とを有する二重層を形成するステップ
と、 該二重層をパターン化して、トランジスタのアイソレー
ション用のトレンチを形成すべき領域を半導体ボディ内
で露出させ、パターン化されていない活性領域すなわち
トランジスタを形成すべき個所を残すステップと、 前記露出された領域を半導体ボディ上に残っている二重
層のレベルまで酸化ケイ素で充填し、アイソレーション
トレンチを形成するステップと、 マスク層を半導体ボディの上方に設け、該マスク層をパ
ターン化し、複数のトランジスタのゲートを相互接続す
るためのゲート導体を形成すべき領域を露出させるステ
ップと、 アイソレーショントレンチおよび将来のゲート領域に前
記マスク層のパターンに相応に凹部をエッチングするス
テップと、 半導体ボディにドーパントを放射して半導体ボディの将
来のゲート領域の下方に埋め込み層を形成し、トランジ
スタの閾値電圧を設定するステップと、 ゲート導体として使用するのに適した材料層を半導体ボ
ディの上方に堆積し、堆積された材料層をアイソレーシ
ョントレンチおよび残っている二重パッド層のレベルま
で平坦化するステップと、 残っている二重パッド層を除去し、トランジスタのソー
スおよびドレインを形成すべき領域を露出させるステッ
プと、 半導体ボディにイオンをインプランテーションしてトラ
ンジスタのソース領域およびドレイン領域を形成するス
テップとを有する、ことを特徴とする半導体ボディを作
成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/418181 | 1998-12-28 | ||
| US09/418,181 US6297530B1 (en) | 1998-12-28 | 1998-12-28 | Self aligned channel implantation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196069A true JP2000196069A (ja) | 2000-07-14 |
Family
ID=23657049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11368996A Withdrawn JP2000196069A (ja) | 1998-12-28 | 1999-12-27 | 絶縁ゲ―ト型電界効果トランジスタ、半導体ボディ、電界効果トランジスタを作成する方法、および半導体ボディを作成する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6297530B1 (ja) |
| EP (1) | EP1024537A3 (ja) |
| JP (1) | JP2000196069A (ja) |
| KR (1) | KR20000048450A (ja) |
| CN (1) | CN1156013C (ja) |
| TW (1) | TW437061B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244052A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278165B1 (en) * | 1998-06-29 | 2001-08-21 | Kabushiki Kaisha Toshiba | MIS transistor having a large driving current and method for producing the same |
| US6362082B1 (en) * | 1999-06-28 | 2002-03-26 | Intel Corporation | Methodology for control of short channel effects in MOS transistors |
| KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
| KR100467527B1 (ko) * | 2001-06-21 | 2005-01-24 | 재단법인서울대학교산학협력재단 | 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법 |
| US6569738B2 (en) * | 2001-07-03 | 2003-05-27 | Siliconix, Inc. | Process for manufacturing trench gated MOSFET having drain/drift region |
| US6597043B1 (en) * | 2001-11-13 | 2003-07-22 | National Semiconductor Corporation | Narrow high performance MOSFET device design |
| KR100467020B1 (ko) * | 2002-07-26 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 |
| JP2006135099A (ja) | 2004-11-05 | 2006-05-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7846800B2 (en) * | 2008-03-06 | 2010-12-07 | Chartered Semiconductor Manufacturing, Ltd. | Avoiding plasma charging in integrated circuits |
| US8125037B2 (en) * | 2008-08-12 | 2012-02-28 | International Business Machines Corporation | Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage |
| CN101916762B (zh) * | 2010-07-23 | 2015-05-20 | 上海华虹宏力半导体制造有限公司 | 互补金属氧化物半导体场效应晶体管结构 |
| US9054133B2 (en) | 2011-09-21 | 2015-06-09 | Globalfoundries Singapore Pte. Ltd. | High voltage trench transistor |
| US8492226B2 (en) * | 2011-09-21 | 2013-07-23 | Globalfoundries Singapore Pte. Ltd. | Trench transistor |
| CN102723358B (zh) * | 2012-05-30 | 2015-01-07 | 苏州能讯高能半导体有限公司 | 绝缘栅场效应晶体管及其制造方法 |
| US9018048B2 (en) * | 2012-09-27 | 2015-04-28 | Stmicroelectronics S.R.L. | Process for manufactuirng super-barrier rectifiers |
| CN103745999B (zh) * | 2013-12-31 | 2016-08-17 | 上海新傲科技股份有限公司 | 带有绝缘埋层的沟槽栅功率场效应晶体管 |
| CN110491944B (zh) * | 2019-08-05 | 2023-08-11 | 上海华力集成电路制造有限公司 | P型mosfet及其制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378650A (en) * | 1990-10-12 | 1995-01-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a manufacturing method thereof |
| US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US5571738A (en) * | 1992-09-21 | 1996-11-05 | Advanced Micro Devices, Inc. | Method of making poly LDD self-aligned channel transistors |
| US5489543A (en) * | 1994-12-01 | 1996-02-06 | United Microelectronics Corp. | Method of forming a MOS device having a localized anti-punchthrough region |
| US5472897A (en) * | 1995-01-10 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating MOS device with reduced anti-punchthrough region |
| US5605855A (en) * | 1995-02-28 | 1997-02-25 | Motorola Inc. | Process for fabricating a graded-channel MOS device |
| JP3714995B2 (ja) * | 1995-07-05 | 2005-11-09 | シャープ株式会社 | 半導体装置 |
| DE69534919T2 (de) * | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
| US5614430A (en) * | 1996-03-11 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices |
| JPH1050992A (ja) * | 1996-08-01 | 1998-02-20 | Toshiba Corp | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
| JPH10135349A (ja) * | 1996-10-25 | 1998-05-22 | Ricoh Co Ltd | Ｃｍｏｓ型半導体装置及びその製造方法 |
| US5859457A (en) * | 1997-04-24 | 1999-01-12 | Texas Instruments Incorporated | High-voltage isolated high output impedance NMOS |
| US6025635A (en) * | 1997-07-09 | 2000-02-15 | Advanced Micro Devices, Inc. | Short channel transistor having resistive gate extensions |
| US6118163A (en) * | 1998-02-04 | 2000-09-12 | Advanced Micro Devices, Inc. | Transistor with integrated poly/metal gate electrode |
| CN1219328C (zh) * | 1998-02-19 | 2005-09-14 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
-
1998
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1999
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2000
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244052A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
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