JP2005536893A - 半導体構造体 - Google Patents

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Abstract

本発明は、インジウムポケット領域及び被覆ゲートを具えた絶縁領域によってゲート構造体が分離された半導体構造体を含む。本発明はまた、インジウムがドープされ且つホウ素に包囲されたサブ領域を有した一対のチャネル領域を有した半導体構造体を含む。一対のトランジスタ構造体はチャネル領域上に配置され、且つ絶縁領域によって分離される。トランジスタは、下に横たわるサブ領域よりも広いゲートを有する。本発明はまた、ゲート側壁に沿った絶縁スペーサを具えたトランジスタ構造体を有した半導体構造体を含む。各トランジスタ構造体は、スペーサの下に延在する一対のソース／ドレイン領域の間にある。ソース／ドレイン拡張領域は、トランジスタ構造体のそれぞれの片方側上でのみ、トランジスタ構造体の下にソース／ドレイン領域を更に延長する。本発明はまた半導体構造体を形成する方法を含む。

Description

本発明は半導体構造体及び半導体構造体の形成方法に関する。特に、本発明はＤＲＡＭ構造体の製造方法に関する。
電気デバイス間のリークを軽減し又は防ぐために、半導体構造体内には、電気的絶縁が一般的には用いられている。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の製造においては、アクセスデバイス（例えば、アクセストランジスタ構造体）間のサブスレッショールドリークを防ぐことが望まれている。電界効果型トランジスタデバイス間のリーク電流に影響する幾つかの要素がある。例えば、ソース／ドレイン領域のジャンクションリーク、短いゲート長によるドレイン誘導障壁低下現象（ＤＩＢＬ）、ゲートオーバーラップ領域における高電界によるゲート誘導ドレインリーク（ＧＩＤＬ）、狭小幅効果、及び絶縁領域のデバイスへの接近によるストレス誘起リーク電流（ＳＩＬＣ）などがある。
Ｉｏｎ（ドライブ電流）対Ｉｏｆｆ（サブスレッショールドリーク）の比は、アクセスデバイスが適切に動作していれば、性能の指標として用いることができる。アクセスデバイスのゲート酸化膜厚を減少させれば、デバイスのサブスレッショールド作用を改善すると共に、同時にドライブ電流を増加させることが分かった。しかしながら、デバイスのスレッショールド電圧は、ゲート酸化膜の厚さの減少に応じて減少する。デバイスのチャネル内の不純物レベルの増加は、スレッショールド電圧を許容レベルまで増加させ、また、ゲート酸化膜の厚さの減少を補償することができるが、ソース／ドレイン領域のジャンクションリークを増加させる。さらに、デバイスのチャネル内の不純物レベルの増加は、不都合にも、ジャンクション容量を増加させ、チャネル移動度を低下させ、そしてデバイスの電流ドライブ能力を低下させる。
デバイスのサブスレッショールドリークを減少させるための新たな方法の開発が望まれる。さらに、その新しい方法は、アクセスデバイスのチャネル領域の不純物濃度の増加を避けられることが望ましい。更に、その新しい方法が、集積回路構造体における電気的絶縁に好適な構造を形成するのに用いられることが望ましい。
一つの態様として、本発明は、半導体基板内に一対のチャネル領域を有した半導体構造体に関する。チャネル領域のそれぞれは、インジウム、またはＧａ又はＴｌ等の重原子アクセプタ原子がドープされたサブ領域を有する。チャネルはまた、サブ領域を包囲するホウ素を有する。一対のトランジスタ構造体は半導体基板上に設けられ、その各トランジスタ構造体は、複数のチャネル領域のうちの一つのチャネル領域上に設けられる。一対のトランジスタ構造体は、それらトランジスタ構造体を互いに絶縁する絶縁領域によって分離される。各トランジスタ構造体はトランジスタゲートを有し、該トランジスタゲートの横方向の中心は、対応するチャネル領域上でその中心にほぼ揃って設けられる。ゲートのそれぞれは、下に横たわるインジウムドープトサブ領域の幅よりも広い。
一つの態様では、本発明は、半導体基板材料上に第１及び第２トランジスタ構造体を有した半導体構造体に関する。第１及び第２トランジスタ構造体はそれぞれ、対向した側壁と、該側壁に沿った一対の絶縁スペーサを有する。第１トランジスタ構造体は、基板内の第１及び第２ソース／ドレイン領域の間に配置される。第１ソース／ドレイン領域の第１端部は、第１トランジスタ構造体の第１側部上のスペーサの下に延在し、また、第２ソース／ドレイン領域は、第１トランジスタ構造体の対向する第２側部上のスペーサの下に延在する。第２トランジスタ構造体は、基板内の第３及び第４ソース／ドレイン領域の間に配置される。第４ソース／ドレイン領域の第１側は、第２トランジスタ構造体の第１側部上のスペーサの下に延在する。第３ソース／ドレイン領域は、第２トランジスタ構造体の対向する第２側部上のスペーサの下に延在する。第１，第２，第３及び第４ソース／ドレイン領域には、第１タイプの不純物が共通にドープされる。第２タイプの不純物がドープされたソース／ドレイン拡張部は、第１ソース／ドレイン領域の第１側部と関連し、そして第１ソース／ドレイン領域の第１側部を、第１トランジスタ構造体の下に更に延長する。ソース／ドレイン拡張部は、第１ソース／ドレイン領域の第２側部には無く、また第２ソース／ドレイン領域にも無い。
本発明はまた半導体構造体を形成するための方法も含む。
以下、本発明を実施するための最良の形態を図示例と共に説明する。
図１は、本発明の特徴を備えた半導体構造体１０を示す。構造体１０は基板１２を含む。請求項の理解を助ける意味で、用語を以下の通り定義する。すなわち、用語“半導電性基板”と“半導体基板”は、限定的に述べるわけではないが、半導電性ウェーハ（単体、又はその上に他の材料を含む組合体の何れでも良い）、及び半導電性材料層（単体、又は他の材料を含む組合体の何れでも良い）等のバルク半導電性材料を含む半導電性材料からなる如何なる構造体をも意味する。また、用語“基板”は、限定的なものではないが、上で説明した半導電性基板を含む如何なる支持構造体を意味する。
特徴として、構造体１０はＤＲＡＭアレイに対応することができる。構造体１０は、基板１２によって支持された電界効果型トランジスタデバイス１４，１６を有し、またデバイス１４，１６とは異なるスレッショールド電圧を有するデバイス３８を有する。デバイス３８は、以下に説明する通り、デバイス１４と１６とを電気的に絶縁するために用いることができる。
デバイス１４，１６はそれぞれトランジスタゲートスタック２２から成る。トランジスタゲートスタック２２は、絶縁材２４、導電性ドープト半導体材料２６（ゲート層とも称される）、導電性マス２８、及び絶縁キャップ３０を具備する。
絶縁材２４は、例えば、窒化シリコン、二酸化シリコン、オキシ窒化シリコンのうちの一つ又はそれ以上から成ることができる。絶縁材２４は典型的には二酸化シリコンから成り、ゲート酸化膜と称することができる。
導電性ドープト材料２６は、例えば、導電性ドープトシリコンから成ることができる。シリコンは、典型的には、非結晶状及び／又は多結晶状である。不純物はｎ型不純物（例えば、リン又はヒ素）、またはｐ型不純物（例えば、ホウ素）から成ることができる。
導電性マス２８は、典型的には、シリコン材料２６の上表面上に直接形成されたシリサイドの層から成り、または、シリコン材料２６の上のＷＮｘ又はＴｉＮのバリア層の上に直接（即ち、物理的に接触した状態で）形成された金属の層から成ることができる。
絶縁キャップ３０は、例えば、窒化シリコン及び二酸化シリコンの何れか一方又は両方から成ることができる。
ゲートスタックは側壁を有し、電気絶縁スペーサ３２がその側壁に沿って形成される。スペーサ３２は、例えば、窒化シリコンから成る。スペーサ３２は、基板１２及びゲートスタック２２上にその形状に合わせて、ある材料を堆積させ、その後でその材料を異方性エッチングすることによって形成することができる。
複数のソース／ドレイン領域３４が、基板１２内且つゲートスタック２２間に設けられる。ゲートスタック２２は基板１２の一部上に直接設けられ、そしてソース／ドレイン領域３４は、少なくともそのような一部によって互いに分離されていると考えることができる。図示の構造体では、ソース／ドレイン領域３４は、スペーサ３２の下側スペーサ幅全体部分に延びている。
ソース／ドレイン領域３４は、導電性にドープされた、基板１２内まで延びた拡散領域である。典型的には、トランジスタ構造体１４，１６はＮＭＯＳトランジスタであり、そのため、ソース／ドレイン領域３４は、ｎ型にドープされた拡散領域となる。換言すれば、拡散領域３４内の主要な不純物はｎ型不純物になる。用語「主要な不純物」とは、領域内に最も豊富にある不純物のことを言う。したがって、もしｐ型とｎ型の両方の不純物が領域内に存在する場合には、主要な不純物は、最も有効的、優勢な不純物を指すことになる。さらに、スタック２２の間に設けられるスタック３６（以下に詳細に説明する）は、もし十分なスレッショールド電圧があれば、ＮＭＯＳトランジスタ内に組み込むことができることに注目すべきである。
ソース／ドレイン領域３４は、図示実施例ではスペーサ３２の下側に延びている。しかしながら、ソース／ドレイン領域がスペーサの下側に延びていない、またはスペーサの少なくとも幾つかが除去された他の構成に形成できることを理解すべきである。さらに、ソース／ドレイン領域３４は、スペーサの下側にそのスペーサ全幅より少なく延びることも、スペーサ全幅にわたって延びることも、または、対応するスタックの下側までスペーサを超えて延びる（図示せず）こともできる。
ソース／ドレイン領域は、ＤＲＡＭメモリアレイの各種メモリセルユニットを画定するために、キャパシタ構造体４２又はデジットライン４４の何れかに接続される。
絶縁領域３８がトランジスタ構造体１４と１６の間に延在する。絶縁領域３８は、そのトランジスタ構造体を相互に電気的に絶縁するのに用いることができる。絶縁領域３８は、ゲート構造体１４及び１６のスタック２２に類似したスタック３６から成る。スタック３６は、スタック２２でも用いられている、絶縁材２４、導電性マス２８及び絶縁キャップ３０を有する。しかしながら、特別の実施例では、スタック３６は、スタック２２の材料２６とは異なって高濃度にドープされた材料４０を有する点で、ゲートスタック２２とは異なったものとすることができる。
特定の態様として、材料４０は、ソース／ドレイン領域３４に主に用いられている不純物とは反対の型の不純物をかなりの濃度でドープしたシリコンから成ることができる。例えば、ソース／ドレイン領域３４が主としてｎ型不純物から成る場合、材料４０は主としてｐ型不純物から成ることができる。ドープトゲート層４０内の主要不純物としてｐ型不純物を用いると共に、ソース／ドレイン領域３４が主要不純物としてｎ型不純物を有することにより、スタック３６は、隣接するデバイスに対して高いスレッショールド電圧を有することになる。スタック３６は、トランジスタ構造体としてよりはむしろ、隣接するデバイスを駆動するために利用される、特別はスレッショールド電圧を具えた絶縁領域として主として機能する。本発明の特徴として、材料４０は、ｐ型及びｎ型不純物の両方を意義ある濃度で有し、例えば、ｐ型及びｎ型不純物を１×１０１８原子／ｃｍ３〜５×１０２１原子／ｃｍ３の濃度で有する。典型的には、不純物の濃度は、約１×１０２０原子／ｃｍ３とすることができる。
本発明の特定の実施例では、材料４０は、基本的に一つの形式の不純物（即ち、材料４０内の不純物の少なくとも９９％がｐ型である）から成ることができる。または、材料４０は、二つの形式の不純物（換言すれば、材料４０内の不純物の９９％以下はｐ型である）を有効に有することができる。それに代えて、材料４０は、絶縁領域３８が接地されたゲートとして適切に機能するために、主としてｎ型にドープされ且つ適当な電気的バイアスに結合されることができる。
もしスタック３６が絶縁領域として利用されるのなら、それは、一対の隣接するソース／ドレイン領域３４の間に延在する材料４０のマスを有した絶縁領域として説明することができる。さらに、隣接するソース／ドレイン領域は、図示の通り、スタック３６に関係したスペーサ３２の下にそのスペーサ全幅に延在することができる。これに代えて、隣接するソース／ドレイン領域３４は、スペーサ３２の下側にそのスペーサ幅の一部に、又はゲート電極の下に延びることができる（すなわち、マス４０の下に延びることができる）。
スタック３６は、他の電気回路４８に接続される導電層２８を有するものとして示されている。スタック３６が絶縁領域として用いられる実施例では、他の回路４８は、構造体１０に関連した電気接地路とすることができ、または、デバイス３６が下側のチャネルをターンオンしない限り、接地電位に対して若干正側又は負側にすることができる。
層４０内（ゲートスタック２２の層２６に対する）の不純物の変化の結果、スタック３６内の絶縁酸化層２４の有効厚さは、スタック２２の有効厚さに対して変化することができる。換言すれば、ゲート酸化層２４はスタック２２及びスタック３６内において物理的に同じ厚さを有していても、ゲート酸化層の実効的な電気性能的厚さは、スタック２２に対してスタック３６内において増加するものである。
本発明の特定の態様では、ゲート酸化層２４とシリコン層４０との間の境界に関して有効的な不純物の空乏がある。具体的には、シリコン層４０は、シリコン層２６よりも、ｎ型不純物の有効的濃度が低い。次のようにすることによりそれは達成される。すなわち、最初に層４０にも、層２６に対するのと同じｎ型の不純物濃度を与え、次に、層４０に対して十分な量のｐ型不純物を加えて、層４０の電気的特性を変えることである。ｐ型不純物濃度はｎ型不純物濃度を圧倒する（すなわち、ｐ型不純物を層４０内での主要不純物にする）のに十分なものとすることができ、またはそれに代えて、スタック３６から成るトランジスタ構造体の動作機能に測定し得る影響を与えるに十分なものとすることができる。
ドープトされたポケット領域４６を、絶縁構造体３８の下の基板１２の半導体材料内に設けることができる。ドープトポケット領域４６は、例えばインジウム等のｐ型重金属原子でドープすることができる。任意ではあるが、ドープト領域４６は更に、例えばホウ素等の少なくとも一つの他のｐ型不純物でドープすることができる。絶縁領域３６のスレッショールド電圧を高めるには、絶縁構造体３８の下のポケット領域４６内に、インジウム、又はＧａ，Ｔｌ等の他の重金属ｐ型不純物を提供するのが好都合である。さらに、ポケット領域４６内のインジウムは、絶縁デバイス３８の下で、不純物が中心に保持される能力を高めることができる。さらに、インジウムの比較的低い拡散性は、蓄積ノードジャンクション方向への不純物の拡散を最少化することができ、それにより、ジャンクションリークを最も少なくできる。例えば、ホウ素等の追加のｐ型不純物と一緒に用いられたときには、接地されたゲートデバイス３８を横切るノード間のチャージリークを最小にするために典型的に用いられる濃度に対して、追加のｐ型不純物の使用量を少なくすることができる。
インジウムは、ポケット領域４６内に、約１×１０１２原子／ｃｍ３〜約１×１０１３原子／ｃｍ３の濃度で提供される。もしポケット領域に更にホウ素がドープされるならば、ホウ素は、その濃度が約１×１０１２原子／ｃｍ３〜約２×１０１２原子／ｃｍ３で提供される。
注入されたインジウムの活性化は、温度約９００℃の下で約１分〜約６分、好ましくは約１分〜約２分の間で行われる熱処理による活性化を含むことができる。そのような活性化は、ボロフォスフォシリケイトグラス（ＢＰＳＧ）のリフローの間に、または独立した別のステップで行うことができる。
ドープト領域４６はゲートスタック３６の幅よりも短い横方向幅を有することが好ましい。好ましくは、ポケット領域４６はデバイス３８の下でそのほぼ中央に位置し、その横幅はデバイス３８の全体幅よりも小さく又はそれと同等であることが好ましい。ここで、デバイス３８の全幅は、ゲートスタック３６に関連した一対の側壁スペーサ３２の外側エッジ間の最も遠い距離のことを意味する。好ましい構成では、ドープト領域４６内の重金属ｐ型原子不純物は、隣接するソース／ドレイン領域３４のそれぞれから、ギャップによって分離されている。
ドープトポケット領域内にホウ素が注入された実施例においては、最初に注入されたホウ素の少なくとも幾らかは、活性化又は他の熱処理の間に領域４６から外側に向かって拡散する。しかしながら、好適実施例では、重金属ｐ型不純物は、ほぼポケット領域４６内に残り、それにより蓄積ノードジャンクションの所又はその付近でｐ型不純物が高濃度になることを防ぐ。したがって、ドープトポケット領域は、ドープト領域のサブ領域と言うことができる。
図１は、ドープトチャネル領域４６と共に用いられた、ゲートスタック３６の高濃度ドープト材料４０を示すが、本発明は、材料４０がゲートスタック２２内の層２６に用いられた材料等の他の導電性ドープト半導体材料に置き換えられた実施例も含むものである。
図１に示した特徴に加えて、構造体１０は、基板１２のスタック２２の下に横たわる領域内にドープトチャネル領域を有することもできる（図示せず）。特別の実施例では、トランジスタデバイスの下のドープトチャネル領域には、非重金属のホウ素等のｐ型不純物をドープトさせることができる。そのようなホウ素ドープトチャネル領域は、重金属ｐ型不純物が追加的に加えられることなく、ホウ素が、約５×１０１２原子／ｃｍ３〜約９×１０１２原子／ｃｍ３の濃度で注入されれば良い。
図示の構造体１０では、材料４０は絶縁性マス２４に対して物理的に接しており、また導電性マス２８は材料４０に対して物理的に接している。さらに、導電性マス２８は、層４０の上に直接（物理的に接して）形成されるシリサイド層から成ることができ、さらには、シリサイド層の上に且つ物理的に接して形成される金属層、金属化合物層及び／又は金属合金層から成ることができる。
スタック３６はＤＲＡＭアレイ内にあるものと考えられ、そしてそのアレイは、例えば６Ｆ２又は８Ｆ２アレイである。
図１の構造体を形成する方法を、図２−１３を参照して説明する。図２−１３の説明において、上述の図１の説明で用いたものと同様の参照符号を適宜用いる。
最初に図２を参照すると、前処理段階のウェーハ構造体１０が示される。構造体１０は、基板１２と絶縁層２４と絶縁層２４上に形成されるマスキング材１０２とからなる。マスキング材１０２は、例えばポジ型又はネガ型フォトレジストの何れかからなり、具体的な実施例においては、日本のＪＳＲ（商標）コーポレーションのＭ１０８Ｙ（商標）からなる。図３を参照すると、フォトレジスト１０２は、フォトリソグラフィ技術により隣り合って間を開けられる一対のブロック１０４と１０６にパターンニングされる。ブロック１０４は、側壁エッジ１０５と上端エッジ１０７を有する。用語「ブロック」は、例えば長方形、正方形、又は曲面エッジを有する形状を含む、あらゆるパターンニングされた形状を一般的に指すものとしてここで用いられることが理解されるべきである。
図示の実施例では、ブロック１０４，１０６は、絶縁材２４に物理的に接触して形成されている。本発明は、物理的に基板１２と接触したブロックとなるように、絶縁層２４無しで基板１２の半導体材料上に直接マスキング材１０２を形成するような他の実施例（図示せず）も包含することが理解されるべきである。
ギャップ１１０は、パターンニングされたブロック１０４と１０６の間に延在し、図示の実施例では、絶縁材２４の上表面１１２は、ギャップ１１０内で露出している。パターンニングされたブロック１０４，１０６は、絶縁層２４の第１部分を覆うと共に、絶縁層２４の第２部分を覆わない状態のまま残すものと考えられる。層２４が存在すること無く材料１０２が形成された実施例（図示せず）では、パターンニングされたブロック１０４，１０６は基板１２の第１部分を覆うと共に、基板材料の第２部分を覆わない状態のまま残すことができる。
図４を参照すると、コーティング１１４が、パターンニングされたフォトレジストブロック１０４，１０６上とギャップ１１０内に形成されている。コーティング１１４は、ブロック１０４と１０６の間の露出している絶縁材２４の部分の少なくとも一部分を覆い、図示の実施例では、絶縁材２４の露出した部分のすべてを覆っている。コーティング１１４は、フォトレジスト以外の材料であり、具体的な適用例では、クラリアント インターナショナル， エルティディ．（Ｃｌａｒｉａｎｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ， Ｌｔｄ．）によりＡＺ Ｒ２００（商標）と呼ばれる材料に相当する。コーティング１１４は、フォトレジストブロック１０４，１０６に物理的に接触しており、フォトレジストのブロック１０４，１０６には粘着したまま、絶縁材２４の露出した部分１１２上からは選択的に除去される材料に相当する。
本発明の一態様において、コーティング１１４はＡＺ Ｒ２００（商標）と呼ばれる材料に相当し、半導体ウェーハを全体にわたって被覆し、その後脱水される。ＡＺ Ｒ２００（商標）は水性材料であり、したがって、水が標準的なフォトレジスト工程を妨げ得るので、フォトレジストを露光し現像させるのに用いられる手順とは異なる反応室において、ＡＺ Ｒ２００（商標）に関連した処理を実行することが好ましいことに注意する。したがって、本発明の好ましい処理工程は、フォトレジストマス１０２を形成する過程と、コーティング１１４の形成中に用いられるものとは異なる「ボール」又は反応室内でフォトリソグラフィ技術によりマスを処理する過程とからなる。
コーティング１１４が形成された後、半導体構造体１０は約１００℃から約１２０℃の温度で焼かれる。この焼きが、レジスト１０２からの酸性物をＡＺ Ｒ２００（商標）内に拡散し、レジストブロック１０４，１０６全体にＡＺ Ｒ２００（商標）の層をクロスリンクすると考えられる。クロスリンクは、コーティングをブロック１０４，１０６に接合可能であり、及び／又はコーティングを、ブロック１０４，１０６に強固に粘着するシェル状に形成可能である。ＡＺ Ｒ２００（商標）と呼ばれる材料は、本発明の方法で用いられ得る単に１つの材料に過ぎない。ＡＺ Ｒ２００（商標）と呼ばれる材料に代えて、フォトレジストブロック１０４，１０６に選択的に接合又は粘着する他の材料を用いることも可能である。
図５を参照すると、コーティング１１４が、ブロック１０４，１０６に対するコーティングの層は残したまま、ブロック１０４と１０６の間からコーティングを選択的に除去した状態に露出されている。コーティングがＡＺ Ｒ２００（商標）からなる適用例において、この除去は、半導体構造体１０を界面活性剤を含有する水溶液に曝すことにより行なうことができる。水溶液は、コーティング１１４のクロスリンクされていない部分を選択的に除去することが可能である。適当な水溶性界面活性剤溶液は、クラリアント インターナショナル， エルティディ．により「ＳＯＬＵＴＩＯＮ Ｃ（商標）」として販売されている材料である。ＡＺ Ｒ２００（商標）を用いる適用例において、構造体１０は、クロスリンクされていない材料の除去の後、約１３０℃から約１４０℃の温度で、いわゆる堅焼きが施される。堅焼きは、ブロック１０４，１０６の周辺に残っているコーティング１１４の部分を完全に乾燥して、さらにクロスリンクするようにし得る。
フォトレジストブロックの周辺に残っているコーティング１１４は、フォトレジストブロックのエッジを超えて外側に延長する第２ブロックを画定すると考えられる。特に、フォトレジストブロック１０４上のコーティング１１４は、ブロック１０４の側面エッジ１０５を超えて外側に延長する側面エッジ１１６を画定し、さらにブロック１０４の上端エッジ１０７の上下方向上側に延長する上端エッジ１１５も画定する。同様に、ブロック１０６の周辺のコーティング１１４は、ブロック１０６の側面エッジ１０９を超えて外側に延長する側面エッジ１１９を有し、さらに、ブロック１０６の上端エッジ１１１の上下方向上側の上端エッジ１１７を有する。
フォトレジストブロック１０４とフォトレジストブロックの周りのコーティング１１４は共に、フォトレジストブロック１０４よりも拡張され横方向に広いマスキングブロックを画定する。また、フォトレジストブロック１０６とフォトレジストブロックの周りのコーティング１１４は共に、フォトレジストブロック１０６よりも拡張され横方向に広いマスキングブロック１０２を画定する。マスキングブロック１１８と１２０（拡張又は拡大ブロックとも呼ばれる）は、その間に、フォトレジストブロック１０４と１０６の間よりも狭いギャップを有する。換言すると、コーティング１１４は、このギャップの大きさを小さくするようにギャップ１１０を狭くする。
図６を参照すると、不純物１２２が構造体１０に対して注入されている。マスキングブロック１１８，１２０は、不純物が構造体１０のブロックされた領域に注入されるのを防ぐ。ブロックされていない領域は、スタック３６（図１参照）が最終的に形成されるところの表面領域内の領域に対応する。注入された不純物１２２は、図７に示すように、ドープトポケット領域４６を形成する。ドープトポケット領域４６は、ギャップ１１０の狭まった幅に対応する幅を有する。
再度図６を参照すると、不純物１２２は、インジウム等の単一の重金属ｐ型不純物からなる。又は、重金属ｐ型不純物及び、例えばホウ素等の付加的なｐ型不純物の両方を含んでも良い。図６及び図７では、ドープトポケット領域４６は１回のドーピング工程を用いて形成されるように表わしたが、本発明は、不純物を領域４６に注入するために２回又はそれ以上の注入工程が用いられるような代替的な実施例（図示せず）も含むことが理解されるべきである。例えば、フォトレジストブロック１０４，１０６上にコーティング層１１４を形成する前に、ホウ素等の非重金属ｐ型不純物が、露出した領域１１２（図３）に例えば注入され得る。また、重金属ｐ型不純物でドーピングする前又はすぐ後の独立した工程以外において、第２の不純物が拡張ブロック１１８，１２０の形成後に注入されても良い。
不純物１２２は、約９００℃の下で、約１分から約６分間、好ましくは約１分から約２分間熱処理工程により活性化される。不純物１２２の活性化は、ＢＰＳＧのリフローの間や独立した工程で起こる。
図８を参照すると、材料１０２，１１４（図５）が基板１２上から除去されている。
本発明は、フォトリソグラフィ技術のみを用いて行なうよりもより狭いドープトポケット領域を都合良く形成することが可能である。特に、典型的なフォトリソグラフのパターンニング処理によって可能なものと同じくらい、フォトレジストブロック１０４と１０６（図３）が互いに近い場合には、本発明の処理工程はフォトリソグラフィ技術のみにより達成可能なものよりも、互いにより近い新たなマスキングブロック１１８，１２０（図５参照）を効果的に画定することができる。換言すると、フォトリソグラフィ処理により達成可能な最小加工寸法を有するように最初にギャップ１１０が形成されると、コーティング１１４の形成により、最小達成加工寸法以下までギャップ１１０の形状を効果的に減少することが可能となる。具体的な実施例では、ブロック１１８と１２０の間のギャップ１１０の減少された幅は、コーティング１１４の形成前のブロック１０４と１０６の間のギャップ１１０の幅の約半分と同じかそれよりも小さくすることができる。
絶縁材２４が無い状態で基板１２上に層１０２が形成される実施例（図示せず）においては、絶縁層は、続く処理工程の前で且つ材料１０２，１１４の除去の後に形成される。
非重金属ｐ型不純物のみでドープされた、ゲートスタック２２（図１参照）の下にあるドープトチャネル領域を有する本発明の実施例（図示せず）では、チャネル領域は、材料１０２，１１４の除去の後、基板の適当な領域に不純物を注入することで形成可能である。代わりに、層１０２の形成の前にチャネルを形成しても良い。チャネル領域の形成には、約５×１０１２原子／ｃｍ３〜約９×１０１２原子／ｃｍ３の濃度にホウ素を注入する工程が含まれる。
図９を参照すると、マス１２４が絶縁層２４上に形成されている。マス１２４は、最初に堆積されたままドープされないようにすることも可能であるし、代わりにそのままドープされても良い。図示の実施例では、マス１２４はドープされておらず、したがってマス２６（図１）又はマス４０（図１）のどちらの特性も有していない。
パターンニングされたマスキング材１２６がマス１２４上に形成され、マス１２４の一部分をブロックする。マスキング材１２６は、例えばフォトレジストからなり、例えばフォトリソグラフィ処理により図示のようなパターンに形成される。マスキング材１２６は、構造体１０の他の部分が覆われない状態のまま、スタック３６が最終的に形成される部分である構造体１０の一部分を覆う。
図１０を参照すると、不純物１２７が構造体１０に、特にマスク１２６で覆われていない、材料１２４（図９）の部分に注入されている。これにより材料１２４は材料２６に変質する。不純物１２７は、例えばｎ型不純物（リン又はヒ素等）からなる。不純物１２７は、少なくとも１×１０２０原子／ｃｍ３の濃度まで提供され、典型的には約１×１０２０原子／ｃｍ３〜約５×１０２１原子／ｃｍ３の濃度で提供される。
図１１を参照すると、マスキング材１２６が除去され、他のパターンニングされたマスキング材１２８に置き換えられている。マスキング材１２８は、例えばフォトレジストからなり、例えばフォトリソグラフィ処理により図示のようなパターンに形成される。マスキング材１２８は、スタック３６が最終的に形成される部分を覆われない状態で残したまま、構造体１１０のある一部分を覆う。
不純物１２９が構造体１０に、特にマスク１２８により覆われていない、材料１２４（図９）の一部分に注入される。これにより材料が材料４０に変質する。不純物１２９は、不純物１２７とは逆の導電型からなる。さらに、不純物１２９は、１×１０２０原子／ｃｍ３よりも高い濃度で注入される。
特定の適用例においては、マスク１２６（図９参照）は省略可能であり、不純物１２７が材料１２４（図９参照）のすべての部分に注入されても良い。次に、マスク１２８が形成され、不純物１２９が不純物１２７の濃度よりも高い濃度で注入されてもよい。不純物１２９は、ドープト材料４０，２６を形成するために、構造体１０の露出した（ブロックされていない）領域内の不純物１２７よりも効果的に上回ることができる。
図１２を参照すると、マスキング材１２８（図１１参照）が除去されている。層２８，３０が構造体１０の全体にわたって形成されている。上述のように、層２８はシリサイド、金属、金属化合物、及び／又は金属合金からなり、層３０は例えば二酸化シリコン及び／又は窒化シリコン等の絶縁材からなる。
図１３を参照すると、スタック２２，３６が、図１２の層２４，２６，２８，３０及び４０からパターンニングされている。パターンニングは、例えば層上にパターンニングされたフォトレジストマスク（図示せず）を形成し、その後適当なエッチング条件を用いて層を通してマスクからパターンを転写する。
スタック２２，３６は、基板１２内にソース／ドレイン領域３４（図１参照）を形成し、側壁スペーサ３２（図１参照）を形成することにより、図１の構造体に組み込むことができる。ソース／ドレイン領域３４は、対応するスタック２２，３６の下方には延在せずに、対応するトランジスタデバイス１４，１６や絶縁デバイス３８の側壁スペーサ３２の下方まで延在するように形成されることが好ましい。
本発明のもう一つの適用例を図１４−２０を参照して説明する。図１４−２０の説明では、図１〜１３を説明するのに用いた参照番号を適宜そのまま用いて説明することとする。
図１４に示される構造体１０は図１に示されるすべての特徴部分を有することができ、そして、トランジスタゲートスタック２２の下のチャネル領域内にチャネルポケットインプラント４５及び４７の一方又は両方を追加的に有することができる。チャネルポケット領域４５，４７は、インジウム等の重金属ｐ型原子の注入から成ることができる。特定の実施例では、ドープトポケット領域４５，４７及び対応した包囲チャネル領域には、例えばホウ素等の第２のｐ型不純物を追加的にドープトすることができる。トランジスタデバイスのホウ素ドープトチャネル領域内にインジウムポケットインプラントを用いることは、チャネル領域内に用いられるホウ素の濃度を減少させるのに好都合である。例えば、チャネルポケット領域４５，４７に約１×１０１２原子／ｃｍ３〜約１×１０１３原子／ｃｍ３の濃度のインジウムが注入された本発明の実施例では、チャネル領域に用いられるホウ素の量は、本発明のチャネルポケット４５，４７が無いチャネル領域に用いられる典型的なホウ素の量が約５×１０１２原子／ｃｍ３〜約１×１０１３原子／ｃｍ３であるのに対して、約１×１０１２原子／ｃｍ３〜約２×１０１２原子／ｃｍ３である。
図１４の構造体を形成するための方法を、以下、図１５−２０を参照しながら説明する。一般的には、図１４に示す構造体を形成するのに用いられる方法は、図１の構造体を形成する方法を参照して、次の代替的な処理ステップを組み合わせることにより、説明することができる。最初に図１５を参照すると、図２のステップに続く、代替処理段階におけるウェーハ構造体１０が示されている。マスク材料１０２（図２参照）は、間隔が開けられたブロック２０３，２０４，２０６，２０８を形成するために、適当なフォトリソグラフ処理を用いてパターンニングすることができる。ギャップ２１０が、パターンニングされたブロック２０３，２０４の間、パターンニングされたブロック２０４，２０６の間、パターンニングされたブロック２０６，２０８の間にそれぞれ形成される。図示実施例では、絶縁層２４の上表面２１２が、ギャップ２１０内で露出されている。これに代えて、パターンニングされたブロック２０３，２０４，２０６，２０８は、層２４が無い状態で形成することもできる（図示せず）。その場合、上表面２１２は、基板１２の半導体材料から成ることになる。
図１６を参照すると、コーティング材１１４が、パターンニングされたフォトレジストブロック２０３，２０４，２０６，２０８の上、及びギャップ２１０の間に形成される。上で説明した通り、コーティング材１１４はパターンニングされたフォトレジストブロックの間から選択的に除去することができ、そうすることにより、図１７に示すような幅狭のギャップ２１０が形成される。特定の実施例では、幅狭のギャップ２１０は、コーティング材１１４が形成される前のギャップの幅の半分よりも狭い又は半分と同等の幅を有することができる。図１７に示される通り、コーティング材１１４の選択的除去により、拡大されたブロック２１８，２１９，２２０，２２１を形成することができる。
図１８を参照すると、不純物１２２が構造体１０に注入される。具体的には、基板１２のうち、マスク用ブロック２１８，２１９，２２０，２２１によって被覆されていない部分に不純物１２２が注入される。
図１９を参照すると、不純物１２２（図１８参照）が、チャネルポケット領域４５，４７及びポケット領域４６を形成するために注入される。そのポケット領域は、幅狭のギャップ２１０の幅に相当した幅を有する。上で説明した通り、不純物１２２はインジウムからなり、そして、特別の実施例では、追加的に、例えばホウ素等の追加的ｐ型不純物を含むことができる。したがって、ポケット領域４５，４６，４７は、追加的不純物が無くインジウムだけで、又はインジウムと例えばホウ素の両方を同時に注入することができる。ドープトポケット領域４６は、最終的には絶縁デバイス３８（図１４参照）の下に横たわる基板の一部分に相当する箇所に設けられる。ドープトチャネル領域４５は、最終的にはトランジスタデバイス１４（図１４参照）に関係するチャネル領域内にその中心がほぼ揃って配置される。同様に、チャネルポケット領域４７は、最終的にトランジスタデバイス１６（図１４参照）の下に横たわるチャネル領域内のサブ領域にその中心がほぼ揃えられて配置される。
ホウ素及び／又は他の不純物は、不純物１２２を注入する過程とは別の独立したドーピング過程において、デバイス１４，１６の下に横たわるチャネル領域の少なくとも一つに、又は絶縁デバイス３８の下の対応する領域に注入することができる。そのような独立過程は、レジストブロック２０３，２０４，２０６，２０８（図１５参照）の形成よりも前に行うことができ、または、パターンニングされたレジストブロックの形成の後であって且つ拡大されたブロック２１８，２１９，２２０，２２１（図１７参照）の形成の前に行うことができる。これに代えて、独立のドーピング処理は、インジウムインプラント１２２の前又はそれに続き、拡大されたマスク用ブロック２１８，２１９，２２０，２２１の形成後に行うことができる。
インジウムの活性化は、上で説明したとおり、加熱処理で行うことができる。ポケット領域から包囲する基板へのインジウムの拡散は、最少化されることが好ましい。ホウ素が追加的に注入される実施例では、インジウムドープトポケット４５，４７は、ホウ素の拡散によって形成されるより大きいチャネル領域のサブ領域となることができる。好適実施例では、ドープトポケット４５，４６，４７は、その上に横たわるスタックの幅よりも狭い幅にとどまる。特定の実施例では、ポケットの幅は、幅狭ギャップの幅にほぼ等しいものとなる。
図２０を参照すると、マスク用ブロック２１８，２１９，２２０，２２１は、基板１１２上から除去されている。図２０に示される半導体構造体は、次に、図１４に示される構造体を形成するために、上で説明した（図１０−１３及びそれらの関連部分で説明した）ように処理することができる。チャネル領域に用いられるホウ素又は他のｐ型不純物の濃度を下げるためには、トランジスタデバイスに関連したチャネルポケット領域にインジウムを提供することが都合よく、それにより蓄積ノードジャンクションへ向かって拡散する不純物の量を減らすことができる。蓄積ノードジャンクションの所、又はそれを包囲するｐ型不純物を高い濃度とすることにより、チャージリークを増加させることができる。したがって、チャネル領域に用いられる例えばホウ素等の高拡散性不純物の量を減らすことは、リークを減らすのに役立つ。
図２１は、本発明による方法を用いて形成することができる更に他の半導体構造体１０を示す。図２１に示される構造体は、絶縁デバイス３８の下に横たわるポケットインプラント領域が無い点を除いて、図１４に示される構造体と同じである。図２１は絶縁デバイスの下にポケットインプラントが全くない物を示しているが、本発明は、インジウムが低濃度（即ち、約１×１０１２原子／ｃｍ３以下）でドープされたポケットを有する構造体も含むものである。絶縁デバイス３８の下に低濃度にドープされたインジウムポケットを有するか、又はドープトポケットが無い本発明の構造体では、絶縁デバイスは、ｐ型主要ドープト層４０を有することができる（上で説明した通り）。当業者であれば理解される通り、図２１の構造体１０は、図１５−２０を参照して上で説明した方法に、マスク用材料１０２（図２参照）の代替的フォトリソグラフパターンニング処理を組み合わせて形成することができる。その代替的パターンニング処理により、トランジスタデバイス１４，１６の最終的な位置に対応した基板の領域を、基板の他の領域（絶縁デバイス３８が最終的に横たわる領域を含む）を被覆したままで、露出させることができる。
図２２は、本発明の他の特徴による半導体構造体１０を示す。図２２に示される構造体１０は、図１４に示される構造体を形成することに関して説明した処理過程に加えて、任意な処理過程を伴うことによって形成することができる。図２２に示される通り、構造体１０内に存在するソース／ドレイン領域３４のうちの少なくとも幾つかは、関連したソース／ドレイン領域をゲートデバイス１４，１６の下に更に延長する拡張領域５０，５２を有することができる。拡張領域５０，５２は、関連したソース／ドレイン領域３４を、上に横たわるスペーサ３２の全幅に延在するように延長することができる。これに代えて、拡張領域は、ソース／ドレイン領域を、対応するデバイスの下でスペーサの全幅よりも少なく、またはソース／ドレイン領域をゲートスタック２２の下に部分的に延長することができる。
特定の実施例では、ソース／ドレイン領域３４にはｎ型不純物を主としてドープすることができ、また、拡張領域５０，５２には、ｐ型不純物を主としてドープすることができる。好適実施例では、拡張領域５０，５２は、インジウム等の重金属ｐ型不純物を含むことができる。拡張領域内の適当なインジウム濃度は、約１×１０１２原子／ｃｍ３〜３×１０１２原子／ｃｍ３とすることができる。
図２２に示す通り、ソース／ドレイン拡張領域５０，５２を有する半導体構造体１０は、任意スタック２２に関連した一対の側壁３２のうちの一方の側壁の下だけにその拡張領域を有するように形成することができる。換言すれば、拡張インプラント部５０，５２は、対応するトランジスタデバイス１４，１６の片側に設けることができる。図２２に示す通り、拡張領域５０，５２は、ゲート１４，２６のビットコンタクト側だけに設けられ、ゲートの対向した蓄積ノード側上のソース／ドレイン領域には無いことが好ましい。チャネルポケットインプラント４５，４７内に用いられるインジウムの量を減らせるように、トランジスタデバイス１４，１６のビットコンタクト側に関連したソース／ドレイン領域の拡張部にインジウムの注入を用いることが好都合である。拡張領域５０，５２が存在するとき、ポケットチャネル領域４５，４７は、約２×１０１２原子／ｃｍ３〜約５×１０１２原子／ｃｍ３のインジウム濃度を有することができ、また、追加的に、ホウ素を、図１４に示される半導体構造体に関して上で記載した濃度で有することができる。
図２２の構造体の形成方法を、図２３−２４を参照しながら説明する。先ず図２３は、如何なるキャパシタ構造体又はデジットラインへの接続がなされる前の、図１４に示す構造体に類似した構造体の更なる処理を示している。マスク用材料１７４が構造体１０上に形成され、そして、該マスク用材料１７４は、トランジスタデバイス１４，１６の将来ビットラインコンタクト側になる、基板の一部分を露出させるようにパターンニングされる。マスク材料１７４は、例えばフォトレジストから成ることができ、適当なフォトリソグラフ処理を用いてパターンニングすることができる。
不純物１７６が構造体１０に対して注入され、図２４に示す拡張領域５０，５２を形成する。不純物１７６は、典型的にはゲートに対してハローインプラントを形成するときに利用される傾斜角度注入技術を用いて注入することができる。インプラント領域５０，５２は、しなしながら、これらがリング状構造を形成しない点で典型的なハローインプラントとは異なる。リング状構造を形成しない理由は、不純物が対応するゲートの片側だけに注入され、対向する反対側はマスク用材料１７４によってブロックされているからである。不純物１７６はｐ型不純物から成り、好ましくは、インジウム等の重金属ｐ型不純物から成る。
図２４に示される半導体構造体は、フォトレジスト材料１７４を除去し、そして図２２に示される構造体を形成するために更に処理することができる。
図２５は、本発明の他の特徴による半導体構造体１０を示す。以下、図１−２４に用いられたものと同様な参照符号を適宜用いて説明する。図２５に示される構造体１０は、絶縁デバイス３８（図１４参照）に代わって浅いトレンチ絶縁領域５４がある点を除いて、図２２に示される構造体に類似している。
当業者には理解される通り、図２５に示される構造体１０は、従来の浅いトレンチ絶縁領域形成方法を、上で説明した本発明の各種方法と組み合わせることによって形成することができる。浅いトレンチ領域５４は、パターンニング可能材料１０２（図２参照）の形成前の初期処理過程で形成することができる。材料１０２は、次に、基板の一部分を露出させ、その他の部分を被覆した状態に残したまま上で説明した方法によってパターンニングすることができる。コーティング材料１４４が形成され、そしてスタック２２の中心部分の下に最終的には横たわる領域を露出させると共に、浅いトレンチ絶縁領域を含むその他の領域は被覆されたままの状態に残すように処理することができる。チャネルポケット４５，４７は、次に、上で説明したように形成することができ、そしてその後、図２５に示される追加の特徴部分が形成される。
図２２及び図２５は、チャネルポケット領域４５，４７に関連してインプラント拡張領域５０，５２が用いられているものを示すが、本発明は、拡張領域５０，５２が半導体構造体に用いられるものの、上記のポケット領域４５，４７が無い実施例も含むものであることが理解されるべきである。
上で説明した実施例に加えて、本発明は、ゲート構造体を形成するためのダマシン処理を含む。ダマシン処理を用いて半導体構造体を形成する例示的な方法を、図２６−２９を参照して説明する。
図２６を参照すると、初期過程は、絶縁材料２４の上に誘電体材料２０２の層を堆積する過程からなる。これに代えて、誘電体層２０２は、絶縁層が無い状態で基板１２上に堆積することができ、そして絶縁材料２４はダマシン処理の後に成長させることができる。ソース／ドレイン領域３４は、誘電体層２０２の堆積前に存在することができ、または、ゲートの形成中又はゲートの形成後に形成することができる。
誘電体材料２０２は、パターンニングされたブロック２０３，２０５を形成するために、フォトリソグラフ等の従来の方法によってパターンニングすることができる。ブロックはギャップによって分離された側壁２０４，２０６を有する。除去可能なスペーサ２０８を側壁２０４，２０８に沿って形成することができる。除去可能なスペーサ２０８は、例えば、犠牲材料の層を堆積し、その犠牲材料を異方性エッチングすることによって形成することができる。スペーサ２０８は、側壁２０４と２０６の間の距離に対して幅狭のギャップによって分離された横方向エッジ２０９、２１１を有する。不純物１２２（上で説明した）が、図２７に示されるようなドープトポケット領域２１２を形成するために、構造体１０に対して注入される。ドープトポケット領域２１２は、横方向エッジ２０９と２１１の間の幅に相当する幅を有する。
図２７を参照すると、スペーサ２０８が除去され、ポリシリコン２１４の層が、構造体１０上及び側壁２０４，２０６に沿って形状整合的に堆積されている。ＷＮ／Ｗ又は金属及び／又は金属窒化物からなる他の組成物等のゲート電極材料２１６を、図２８に示すように、ポリシリコン層の上に堆積することができる。
図２９を参照すると、図に示されるような金属ゲート電極２２０を有した平坦化されたゲート構成体を形成するために、例えば、化学機械研磨を用いた平坦化処理が実行される。ゲート構成体は、側壁２０４と２０６の間の距離に相当するゲート構成体幅を持つことができる。したがって、ドープトポケット領域２１２は、ゲート構成体の幅よりも狭い幅を有することができる。特定の実施例では、ポケット領域１１２は、ゲート構成体の幅の半分よりも狭い又は半分と同等の幅を有することができる。
ダマシンゲート構成体の下に横たわるチャネル領域及び包囲するポケット領域（図２９参照）は、ゲートスタック構成体２２，３６に関して上で説明したように、追加的にホウ素を有することができる。ソース／ドレイン拡張領域（図示せず）を、ゲートに関連して用いることができ、また、上で説明したように形成することができる。
以上の通り、本発明の特徴的構造及び特徴的方法について説明した。しかしながら、ここで説明したものは本発明を実施するための好適実施例であって、本発明は、図示し且つ説明した特徴に限定されるものではない。したがって、本発明は、特許請求の範囲内に含まれる限りにおいて、色々な変更、変形を含むものである。
図１は、本発明の特定の実施例によって形成される半導体ウェーハ構造体片の概略断面図である。 図２は、図１の構造体を形成するために用いることができる製造過程中の前処理段階における半導体ウェーハ構造体片の概略断面図である。 図３は、図２に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図４は、図３に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図５は、図４に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図６は、図５に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図７は、図６に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図８は、図７に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図９は、図８に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１０は、図９に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１１は、図１０に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１２は、図１１に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１３は、図１２に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１４は、本発明の第２の実施例によって形成される半導体ウェーハ構造体片の概略断面図である。 図１５は、図２の処理過程に続く代替処理段階における図２のウェーハ構造体片の断面図である。 図１６は、図１５に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１７は、図１６に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１８は、図１７に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図１９は、図１８に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図２０は、図１９に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図２１は、本発明の第３の実施例によって形成される半導体ウェーハ構造体片の概略断面図である。 図２２は、本発明の第４の実施例によって形成される半導体ウェーハ構造体片の概略断面図である。 図２３は、図１４に示されるものに似た構造体の代替処理段階における図２のウェーハ構造体片の断面図である。 図２４は、図２３に示される過程に続く処理段階における図２のウェーハ片を示す断面図である。 図２５は、本発明の第５の実施例によって形成される半導体ウェーハ構造体片の概略断面図である。 図２６は、本発明の他の実施例による製造過程中の前処理段階における半導体ウェーハ構造体片の概略断面図である。 図２７は、図２６に示される過程に続く処理段階における図２６のウェーハ片を示す断面図である。 図２８は、図２７に示される過程に続く処理段階における図２６のウェーハ片を示す断面図である。 図２９は、図２８に示される過程に続く処理段階における図２６のウェーハ片を示す断面図である。

Claims (64)

  1. 半導体構造体は、
    半導体材料に支持される一対のゲート構造体と、
    一対のゲート構造体の間の絶縁領域と、
    を具備し、前記絶縁領域は、
    横方向に幅を有するゲートスタックを有する第３のゲート構造体と、
    第３のゲート構造体の中央真下の半導体材料内に配置され、ゲート構造体の横方向の幅よりも小さく横方向に延在するインジウムドープトポケット領域と、
    を具備することを特徴とする半導体構造体。
  2. 請求項１に記載の半導体構造体において、前記ポケット領域は、約１×１０１２原子／ｃｍ３〜約１×１０１３原子／ｃｍ３の濃度のインジウムから成ることを特徴とする半導体構造体。
  3. 請求項１に記載の半導体構造体であって、さらに、第３のゲート構造体の下に部分的に延在する一対のソース／ドレイン領域を具備し、該ソース／ドレインは、大部分がｎ型不純物でドープされ、第３のゲート構造体のゲートスタックは、大部分がｐ型不純物でドープされる導電性ドープト材料の層から成ることを特徴とする半導体構造体。
  4. 請求項３に記載の半導体構造体において、前記導電性ドープト材料は、少なくとも約１×１０１８原子／ｃｍ３のｎ型不純物と、少なくとも約１×１０１８原子／ｃｍ３のｐ型不純物から成ることを特徴とする半導体構造体。
  5. 請求項１に記載の半導体構造体において、前記一対のゲート構造体はトランジスタスタックを有する一対のトランジスタを具備し、それぞれのトランジスタスタックはトランジスタスタック幅を有し、それぞれのトランジスタは、半導体材料内に画定されるチャネル領域上に配置され、それぞれのチャネル領域は、トランジスタスタック幅よりも狭いポケット幅を有するインジウムドープトチャネルポケットを具備することを特徴とする半導体構造体。
  6. 請求項５に記載の半導体構造体において、前記チャネル領域は、約１×１０１２原子／ｃｍ３〜約２×１０１２原子／ｃｍ３のホウ素で追加的にドープされることを特徴とする半導体構造体。
  7. 請求項１に記載の半導体構造体において、前記一対のゲート構造体のそれぞれは、
    ポリシリコンの層と、
    ポリシリコンの層上の、平坦化された上表面を有する金属材料と、
    を具備することを特徴とする半導体構造体。
  8. 半導体構造体は、
    半導体材料に支持される一対のゲート構造体と、
    一対のゲート構造体の間の絶縁領域であって、該絶縁領域は半導体材料内に配置される単一のインジウムドープトポケットを具備し、インジウム不純物は絶縁領域の全体の幅よりも小さく延在する、絶縁領域と、
    を具備することを特徴とする半導体構造体。
  9. 請求項８に記載の半導体構造体において、前記一対のゲート構造体のそれぞれは、タングステン含有層を具備することを特徴とする半導体構造体。
  10. 半導体構造体は、
    半導体材料内の一対のチャネル領域であって、それぞれのチャネル領域の少なくとも一部分がインジウムドープトサブ領域であり、それぞれのインジウムドープトサブ領域が第１の幅を有する、一対のチャネル領域と、
    トランジスタ構造体を相互に分離する絶縁領域により分離される一対のトランジスタ構造体であって、それぞれのトランジスタ構造体は一対のチャネル領域に含まれる１つのチャネル領域上に配置され、それぞれのトランジスタ構造体は第１の幅よりも広い第２の幅を有するトランジスタゲートを具備し、それぞれのゲートは対応するチャネル領域上の実質的に横方向の中心に置かれる、一対のトランジスタ構造体と、
    を具備することを特徴とする半導体構造体。
  11. 請求項１０に記載の半導体構造体において、前記絶縁領域は、浅いトレンチ絶縁領域から成ることを特徴とする半導体構造体。
  12. 請求項１０に記載の半導体構造体において、前記絶縁領域は、介在絶縁材により第２導電性ドープト材料から分離される第１導電性ドープト材料を有する絶縁ゲートを具備し、第１導電性ドープト材料はｐ型の主要な不純物からなり、さらに、絶縁ゲートの下にインジウムドープトポケットを有さないことを特徴とする半導体構造体。
  13. 請求項１０に記載の半導体構造体において、前記絶縁領域は絶縁ゲートからなり、さらに、絶縁ゲートの下にある基板に配置され絶縁ゲートに対して実質的に横方向の中心に置かれるドープトポケット領域を具備することを特徴とする半導体構造体。
  14. 請求項１３に記載の半導体構造体において、前記ドープトポケット領域はインジウムが低濃度でドープされ、前記絶縁ゲートは介在絶縁材により第２導電性ドープト材料から分離される第１導電性ドープト材料を具備し、第１導電性ドープト材料内の主要な不純物はｐ型であることを特徴とする半導体構造体。
  15. 請求項１３に記載の半導体構造体において、前記ドープトポケット領域の少なくとも一部分は、インジウムがドープされていることを特徴とする半導体構造体。
  16. 半導体構造体は、
    アクセス側と、これに対向するビットライン側とを有する電界効果型トランジスタと、
    電界効果型トランジスタと関連する一対のソース／ドレイン領域であって、ソース／ドレイン領域の一方が電界効果型トランジスタのアクセス側にあり、ソース／ドレイン領域の他方がビットライン側にある、電界効果型トランジスタと、
    一対のソース／ドレイン領域の一方のみに関連したインジウムインプラントと、
    を具備することを特徴とする半導体構造体。
  17. 請求項１６に記載の半導体構造体において、前記インジウムインプラントは、電界効果型トランジスタのビットライン側のソース／ドレイン領域に関連することを特徴とする半導体構造体。
  18. 半導体構造体は、
    半導体基板と、
    第１型の不純物からなり、半導体基板材料内にある一対の導電性ドープト拡散領域と、
    基板上のトランジスタ構造体と、
    を具備し、前記トランジスタ構造体は、
    一対の拡散領域の間に配置され、一対の対向側壁を有するゲートと、
    対向側壁に沿って配置され、導電性ドープト拡散領域がその下に延在するスペーサと、
    トランジスタ構造体の第１の側上に存在しトランジスタ構造体の対向する第２の側上には存在しない拡散領域拡張部であって、該拡散領域拡張部は、第２型の不純物からなりトランジスタ構造体の第２の側上の拡散領域に比べてトランジスタ構造体の第１の側上のトランジスタ構造体のさらに下方に拡散領域を延ばす、トランジスタ構造体と、
    を具備することを特徴とする半導体構造体。
  19. 請求項１８に記載の半導体構造体において、前記第１型の不純物がｎ型であり、第２型の不純物がｐ型であることを特徴とする半導体構造体。
  20. 請求項１８に記載の半導体構造体において、前記第２型の不純物がインジウムであることを特徴とする半導体構造体。
  21. 請求項１８に記載の半導体構造体において、前記拡散領域拡張部を具備する拡散領域は、ビットラインコンタクトと関連付けられることを特徴とする半導体構造体。
  22. 半導体構造体は、
    半導体材料基板と、
    半導体基板材料上の第１及び第２のトランジスタ構造体であって、第１及び第２のトランジスタ構造体のそれぞれは側壁に沿った一対の絶縁スペーサを有する対向側壁を有する、トランジスタ構造体と、
    基板内の第１及び第２のソース／ドレイン領域であって、第１のトランジスタ構造体は第１及び第２のソース／ドレイン領域の間に配置され、第１のソース／ドレイン領域の第１の端部は第１のトランジスタ構造体の第１の側上のスペーサの下に延在し、第２のソース／ドレイン領域は第１のトランジスタ構造体の対向する第２の側上のスペーサの下に延在する、第１及び第２のソース／ドレイン領域と、
    基板内の第３及び第４のソース／ドレイン領域であって、第２のトランジスタ構造体は第３及び第４のソース／ドレイン領域の間に配置され、第４のソース／ドレイン領域の第１の側部は第２のトランジスタ構造体の第１の側上のスペーサの下に延在し、第３のソース／ドレイン領域は第２のトランジスタ構造体の対向する第２の側上のスペーサの下に延在し、第１、第２、第３及び第４のソース／ドレイン領域は第１型の不純物で共通にドープされる、第３及び第４のソース／ドレイン領域と、
    第１のソース／ドレイン領域の第１の側と関連付けられるソース／ドレイン拡張部であって、ソース／ドレイン拡張部は第２型の不純物でドープされ、第１のトランジスタ構造体のさらに下に第１のソース／ドレイン領域の第１の側を延ばし、拡張部は第１のソース／ドレイン領域の第２の側には無く、第２のソース／ドレイン領域には無い、ソース／ドレイン拡張部と、
    を具備することを特徴とする半導体構造体。
  23. 請求項２２に記載の半導体構造体であって、さらに、第１及び第２のトランジスタ構造体の各々の下の基板内に画定されるチャネル領域を具備し、チャネル領域の少なくとも一部分がインジウムでドープされることを特徴とする半導体構造体。
  24. 請求項２２に記載の半導体構造体であって、さらに、第４のソース／ドレイン領域の第１の側に関連付けられるソース／ドレイン拡張部を具備し、ソース／ドレイン拡張部は第２型の不純物でドープされ、第２のトランジスタ構造体のさらに下に第４のソース／ドレイン領域の第１の側を延ばし、拡張部は第４のソース／ドレイン領域の第２の側には無く、第３のソース／ドレイン領域には無いことを特徴とする半導体構造体。
  25. 請求項２２に記載の半導体構造体であって、さらに、第１及び第２のトランジスタ構造体の間に、絶縁構造体を具備することを特徴とする半導体構造体。
  26. 請求項２５に記載の半導体構造体であって、さらに、絶縁構造体の下の半導体材料内にドープトポケット領域を具備し、ポケット領域の少なくとも一部分がインジウムでドープされることを特徴とする半導体構造体。
  27. 請求項２５に記載の半導体構造体において、前記絶縁構造体は介在絶縁材により第２導電性ドープト材料から分離される第１の導電性ドープト材料を具備し、第１の導電性ドープト材料は、少なくとも１×１０１８原子／ｃｍ３にｎ型不純物でドープされ、少なくとも１×１０１８原子／ｃｍ３にｐ型不純物でドープされることを特徴とする半導体構造体。
  28. 請求項２７に記載の半導体構造体において、前記第１の導電性ドープト材料内の主要な不純物は、ｐ型であることを特徴とする半導体構造体。
  29. 請求項２２に記載の半導体構造体であって、前記分離構造体の下には如何なるインジウムインプラントが無いことを特徴とする半導体構造体。
  30. 請求項２８に記載の半導体構造体であって、前記絶縁領域の下に低濃度にドープされたインジウムインプラントを有することを特徴とする半導体構造体。
  31. 請求項２２に記載の半導体構造体であって、さらに、第１及び第２のトランジスタ構造体の間に浅いトレンチ絶縁領域を具備することを特徴とする半導体構造体。
  32. ＤＲＡＭ構造体は、
    第１及び第２のゲート構造体と、
    ４つのノードであって、該４つのノードは第１のノードと第２のノードと第３のノードと第４のノードとからなり、第１のノードは第１のゲート構造体を介して第２のノードと電気的にゲート接続し、第３のノード位置は第２のゲート構造体を介して第４のノード位置と電気的にゲート接続し、４つのノードのそれぞれはそれらに関連付けられる拡散領域を有し、第１及び第２のノードと関連付けられる拡散領域はそれぞれ第１のゲート構造の下に延在し、第３及び第４のノードに関連付けられる拡散領域は第２のゲート構造体の下に延在する、４つのノードと、
    第２及び第３のノードの間にあり、第１及び第２のゲート構造体を互いに電気的に分離する絶縁領域と、
    第１のノードと電気的に接続するビットラインコンタクトと、
    第２のノードと電気的に接続する、蓄積ノードを具備するキャパシタ構造体と、
    第１のノードの近傍の第１のゲート構造体の下にあり、第１のノードに関連した拡散領域内のインジウムインプラントと、を具備し
    第２のノードに関連した拡散領域内にはインジウムインプラントが存在しない、
    ことを特徴とするＤＲＡＭ構造体。
  33. 請求項３２に記載のＤＲＡＭ構造体において、前記インジウムインプラントは第１のインジウムインプラントであり、さらに、
    ビットラインコンタクトと電気的に接続する第４のノードに関連した拡散領域内で且つ第２のゲートの下にある第２のインジウムインプラントと、を具備し、
    第３のノードに関連した拡散領域に関連したインジウムインプラントは存在しない、
    ことを特徴とするＤＲＡＭ構造体。
  34. 請求項３２に記載のＤＲＡＭ構造体において、前記絶縁領域はある全幅を有する絶縁構造体を具備し、さらに、絶縁構造体の下にドープトポケットを有し、該ドープトポケットは、絶縁構造体のある全幅の約半分と同じかそれよりも小さい幅を有することを特徴とするＤＲＡＭ構造体。
  35. 請求項３２に記載のＤＲＡＭ構造体において、前記ゲート構造体のそれぞれは、対向するゲート側壁と、ゲート側壁に沿って且つ接触する内側表面を有し且つ側壁から離れた外側表面を有する一対の絶縁スペーサとを具備し、各ゲート構造体は対応するゲートに関連した一対の絶縁スペーサの外側表面の間の最大間隔に相当する全幅を有し、ＤＲＡＭ構造体は、さらに、それぞれのゲート構造体の下に導電性ドープトチャネル領域を具備し、該チャネル領域の少なくとも一部分はインジウムでドープされ、該一部分はゲート構造体の前記全幅の約半分と同じかそれよりも小さい幅を有することを特徴とするＤＲＡＭ構造体。
  36. 半導体基板内にドープト領域を形成する方法であって、該方法は、
    半導体基板の半導体材料上に直接、第１の間隔からなるギャップにより相互に間隔を開けられている一対のブロックを形成する過程と、
    ギャップを狭める過程と、
    半導体材料内にドープト領域を形成するために、狭められたギャップを介して半導体材料に不純物を注入する過程と、
    を具備することを特徴とするドープト領域の形成方法。
  37. 請求項３６に記載の方法において、前記ブロックはパターンニングされたフォトレジストを具備し且つ対向する側壁を有し、前記ギャップを狭める過程は、
    パターンニングされたフォトレジスト上及びギャップ内の基板上にコーティングを形成する過程と、
    フォトレジストブロック上のコーティングは残したままギャップ内の基板の少なくとも一部分上からコーティングを選択的に除去する過程であって、コーティング材料は対向する側壁に対して側壁拡張部を形成する、コーティングを選択的に除去する過程と、
    を具備することを特徴とするドープト領域の形成方法。
  38. 請求項３６に記載の方法において、前記狭められたギャップを介して不純物を注入する過程は、約１×１０１２原子／ｃｍ３〜約１×１０１３原子／ｃｍ３の濃度にインジウムを注入する過程から成ることを特徴とするドープト領域の形成方法。
  39. 請求項３６に記載の方法において、前記狭められたギャップを介して不純物を注入する過程は、約１×１０１２原子／ｃｍ３〜約２×１０１２原子／ｃｍ３の濃度にホウ素を注入する過程と、約１×１０１２原子／ｃｍ３〜約１×１０１３原子／ｃｍ３の濃度にインジウムを注入する過程とから成ることを特徴とするドープト領域の形成方法。
  40. 請求項３６に記載の方法において、前記狭められたギャップを介して不純物を注入する過程は第２の不純物を注入する過程を具備し、該方法は、さらに、第２の不純物を注入する過程の前に、第１の不純物を半導体材料内に注入する過程を具備することを特徴とするドープト領域の形成方法。
  41. 請求項４０に記載の方法において、前記第１の不純物はホウ素からなり、第２の不純物はインジウムからなることを特徴とするドープト領域の形成方法。
  42. 請求項４０に記載の方法において、前記第１の不純物を注入する過程は、ギャップを狭める過程の前に行なわれることを特徴とするドープト領域の形成方法。
  43. 請求項４０に記載の方法において、前記第１の不純物を注入する過程は、ギャップを狭める過程の後に行なわれることを特徴とするドープト領域の形成方法。
  44. 請求項４０に記載の方法であって、さらに、不純物を約９００℃の温度で約１分から約６分の間、活性化する過程を具備することを特徴とするドープト領域の形成方法。
  45. 半導体構造体を形成する方法であって、該方法は、
    半導体基板材料上にパターンニング可能な材料の層を形成する過程と、
    少なくとも２つのパターンニングされたブロックを形成するために、パターンニング可能な材料の層をパターンニングする過程であって、一対の隣接するブロックが第１のギャップにより分離される、パターンニングする過程と、
    一対の隣接するブロック上且つ隣接するブロック間の第１のギャップにわたって、コーティングを形成する過程と、
    一対の隣接するブロック上のコーティングは残したまま第１のギャップ間からコーティングを選択的に除去する過程であって、一対のブロック及びコーティングは共に、第１ギャップよりも狭い第２のギャップにより分離される一対の拡張されたブロックを画定する、選択的に除去する過程と、
    半導体基板材料上に拡張されたブロックを残したまま、ドープト領域を形成するために第２ギャップ内の半導体材料内に少なくとも１つの不純物を注入する過程と、
    半導体基板材料上から拡張されたブロックを除去する過程と、
    を具備することを特徴とする半導体構造体の形成方法。
  46. 請求項４５に記載の方法において、前記パターンニング可能な材料はフォトレジストからなり、前記コーティングは、フォトレジストからの酸性物に曝されたときにクロスリンクする材料からなることを特徴とする半導体構造体の形成方法。
  47. 請求項４５に記載の方法において、前記コーティングは、クラリアント インターナショナル， エルティディ．によりＡＺ Ｒ２００（商標）と呼ばれる材料に相当することを特徴とする半導体構造体の形成方法。
  48. 請求項４５に記載の方法において、前記パターンニングされたブロックはフォトリソグラフィ技術により形成され、該フォトリソグラフィ技術はフォトリソグラフィ技術により得ることができる最小加工寸法に制限され、第１のギャップがほぼ最小加工寸法に対応し、前記注入により形成される半導体材料のドープト領域は、前記最小加工寸法よりも小さい領域幅を有することを特徴とする半導体構造体の形成方法。
  49. 請求項４８に記載の方法において、前記領域幅は、最小加工寸法の約５０％と同じかそれよりも小さいことを特徴とする半導体構造体の形成方法。
  50. 請求項４５に記載の方法であって、さらに、
    半導体基板材料内に第１のソース／ドレイン領域と第２のソース／ドレイン領域を形成する過程であって、第１のソース／ドレイン領域はドープト領域の第１エッジから横方向に間隔を置かれ、第２のソース／ドレイン領域はドープト領域の対向する第２エッジから横方向に間隔を置かれる、第１のソース／ドレイン領域と第２のソース／ドレイン領域を形成する過程と、
    ドープト領域上に絶縁マスを形成する過程であって、該絶縁マスの下に部分的に第１及び第２のソース／ドレイン領域が延在する、絶縁マスを形成する過程と、
    を具備することを特徴とする半導体構造体の形成方法。
  51. 請求項５０に記載の方法において、前記絶縁マスはゲートスタックからなり、該ゲートスタックは絶縁材料層によりドープト領域から分離された導電性ドープト材料の層からなり、該導電性ドープト材料の層はｐ型不純物で主にドープされ、ソース／ドレイン領域はｎ型不純物で主にドープされることを特徴とする半導体構造体の形成方法。
  52. 請求項５０に記載の方法であって、さらに、半導体基板上に一対のトランジスタデバイスを形成する過程を具備し、該トランジスタデバイスは絶縁マスにより相互に電気的に分離されることを特徴とする半導体構造体の形成方法。
  53. ＤＲＡＭ形成方法は、
    基板上に第１のワードライン及び第２のワードラインを形成する過程であって、それぞれのワードラインは一対の対向する側壁を有する、第１のワードライン及び第２のワードラインを形成する過程と、
    ワードラインの近傍に４つのノードを画定する過程でって、該４つのノードは第１のノードと第２のノードと第３のノードと第４のノードとからなり、第２のノードは第１のワードラインを介して第１のノードと電気的にゲート接続し、第４のノードは第２のワードラインを介して第３のノードと電気的にゲート接続する、４つのノードを画定する過程と、
    第１、第２、第３及び第４の拡散領域を画定する過程であって、第１の拡散領域は第１のノードに関連付けられ、第２の拡散領域は第２のノードに関連付けられ、第３の拡散領域は第３のノードに関連付けられ、第４の拡散領域は第４のノードに関連付けられる、第１、第２、第３及び第４の拡散領域を画定する過程と、
    第１のワードラインと第２のワードラインの間に、第１及び第２のワードラインを互いに電気的に分離する絶縁領域を画定する過程と、
    それぞれのワードラインの対向する側壁に沿って一対のスペーサを形成する過程であって、第１及び第２の拡散領域は第１のワードラインの下の初期幅を拡張し、且つ第３及び第４の拡散領域は第２のワードラインの下の初期幅を拡張する、一対のスペーサを形成する過程と、
    第２の拡散領域を拡張することなく、初期幅に比べて第１のワードラインの下にさらに第１の拡散領域を拡張する過程と、
    を具備することを特徴とするＤＲＡＭ形成方法。
  54. 請求項５３に記載の方法であって、さらに、第３の拡散領域を拡張することなく、初期幅に比べて第２のワードラインの下にさらに第４の拡散領域を拡張する過程を具備することを特徴とするＤＲＡＭ形成方法。
  55. 請求項５３に記載の方法において、スペーサはあるスペーサ幅を有し、前記初期幅はそのスペーサ幅よりも小さいことを特徴とするＤＲＡＭ形成方法。
  56. 請求項５３に記載の方法において、前記拡散領域のそれぞれは、第１型の不純物で導電性にドープされ、前記拡張過程は第２型の不純物をハローインプランティングすることを含むことを特徴とするＤＲＡＭ形成方法。
  57. 請求項５３に記載の方法において、前記拡散領域は主にｎ型不純物でドープされ、前記拡張過程は、主にｐ型不純物でドープされる拡張部を形成することであることを特徴とするＤＲＡＭ形成方法。
  58. 請求項５３に記載の方法において、前記絶縁領域は浅いトレンチ絶縁領域から成ることを特徴とするＤＲＡＭ形成方法。
  59. 請求項５３に記載の方法であって、更に、
    第１及び第２キャパシタ構造体を形成する過程であって、前記第１キャパシタ構造体は前記第１のノードと電気接続され、前記第２キャパシタ構造体は前記第３のノードと電気接続される、第１及び第２キャパシタ構造体を形成する過程と、
    前記第１のノードと電気接続される第１ビットラインコンタクトと、前記第３のノードと電気接続される第２ビットラインコンタクトを形成する過程と、
    を具備することを特徴とするＤＲＡＭ形成方法。
  60. 請求項５３に記載の方法において、前記絶縁領域を画定する過程は、
    あるポケット幅を有したドープトポケット領域を前記半導体基板内に形成する過程と、
    前記ポケット幅よりも大きい全体マス幅を有する絶縁マスを、前記基板上及び前記ポケット領域上に形成する過程と、
    を具備することを特徴とするＤＲＡＭ形成方法。
  61. 請求項６０に記載の方法において、前記絶縁マスは、
    対向する側壁を有する、基板上のゲートスタックと、
    前記側壁に沿った一対の絶縁スペーサであって、前記全マス幅は基板の表面部分で測定される前記一対の絶縁スペーサの外側エッジ間の距離である、一対の絶縁スペーサとを具備し、前記全体マス幅は少なくとも前記ポケット幅の約２倍であることを特徴とするＤＲＡＭ形成方法。
  62. 半導体構造体を形成する方法であって、該方法は、
    半導体基板材料上に誘電体材料を形成する過程と、
    前記誘電体材料を少なくとも二つのパターンニングされたブロックに形成するためにパターンニングする過程であって、隣り合った一対のブロックは第１のギャップによって分離され、各ブロックは前記第１のギャップ内に側壁を有する、ブロックを形成するためにパターンニングする過程と、
    前記側壁に沿って且つ前記第１ギャップ内に一対のスペーサを形成する過程でって、前記スペーサは第２のギャップによって分離される横方向エッジを有し、前記第２のギャップは前記第１のギャップよりも狭い、一対のスペーサを形成する過程と、
    前記スペーサが前記側壁に沿って残っている間に、ドープト領域を形成するために、前記第２ギャップ内の前記半導体材料内に少なくとも一つの不純物を注入する過程と、
    前記側壁に沿って該側壁からスペーサを除去する過程と、
    を具備することを特徴とするＤＲＡＭ形成方法。
  63. 請求項６２に記載の方法であって、該方法は更に、前記スペーサを除去した後に、前記ギャップ内の半導体材料上及び前記側壁に沿ってポリシリコンの層を形成する過程を具備することを特徴とするＤＲＡＭ形成方法。
  64. 請求項６３に記載の方法であって、該方法は更に、
    前記ポリシリコン層の上に、金属及び金属窒化物のうちの少なくとも一つから成る材料を堆積する過程と、
    前記材料を平坦化する過程と、
    を具備することを特徴とするＤＲＡＭ形成方法。
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