KR100642404B1 - 인듐-도프 하부-영역을 가지는 게이트 분리 영역을 포함하는 반도체 구조물 - Google Patents

인듐-도프 하부-영역을 가지는 게이트 분리 영역을 포함하는 반도체 구조물 Download PDF

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Abstract

상기 발명은 게이트 구조가 인듐-도프 포켓 및 커버링 게이트(covering gate)로 제공되는 분리 영역에 의해 분리되는 반도체 구조물을 포함한다. 상기 발명은 또한 인듐으로 도프되고, 보론으로 둘러싸인 하부-영역을 가지는 한 쌍의 채널 영역을 가지는 반도체 구조물을 포함한다. 한 쌍의 트랜지스터 구조물은 상기 채널 위에 위치되며, 분리 영역에 의해 나누어진다. 상기 트랜지스터는 아래에 놓이는 하부-영역보다 넓은 게이트를 갖는다. 상기 발명은 또한 게이트 측벽과 나란한 절연성 스페이서를 갖는 트랜지스터 구조물을 갖는 반도체 구조물을 포함한다. 각각의 트랜지스터 구조물은 상기 스페이서 아래로 확장하는 한 쌍의 소스/드레인 영역 사이에 있다. 소스/드레인 확장은 각각의 상기 트랜지스터 구조물의 단지 하나의 측면 상에 있는 상기 트래지스터 구조물 아래로 상기 소스/드레인 영역을 더 확장한다. 상기 발명은 또한 반도체 구조물을 형성하는 방법을 포함한다.

Description

인듐-도프 하부-영역을 가지는 게이트 분리 영역을 포함하는 반도체 구조물{SEMICONDUCTOR CONSTRUCTIONS WITH GATED ISOLATION REGIONS HAVING INDIUM-DOPED SUB-REGION}
본 발명은 반도체 구조물 및 반도체 구조물을 형성하는 방법에 관한 것이다. 특별히 본 발명은 DRAM 구조물을 형성하는 방법에 관한 것이다.
전기적 분리(Electrical isolation)는 전기 디바이스 사이의 누설(leakage)을 줄이거나 방지하기 위하여 반도체 구조물에서 흔히 이용된다. 예를 들면, 접근(access) 디바이스(예를 들면, 접근 트랜지스터 구조체 같은) 사이의 서브-스레쉬홀드(sub-threshold) 누설을 피하는 것이 동적 임의접근메모리(DRAM) 가공(fabrication)에서 종종 요구된다. 필드 효과(field effect) 트랜지스터 디바이스 사이의 누설 전류에 영향을 미치는 몇 개의 패싯(facet)이 있을 수 있는데, 여기에는, 예를 들면, 소스/드레인(drain) 영역에서의 접합 누설(juntion leakage), 짧은 게이트 길이(gate length)에 의한 드레인-유도 장벽 낮춤(DIBL), 게이트 오버랩(overlap) 영역에서 높은 전기장에 의한 게이트-유도 드레인 누설(GIDL), 좁은 폭 효과(narrow-width effects), 그리고 디바이스에 분리 지역의 근접에 의한 스트레스-유도 누설 전류(SILC)가 포함된다.
Ioff(서브-스레쉬홀드 누설)에 대한 Ion(드라이브 전류)의 비가 접근 디바이스들이 적절하게 수행되고 있는지를 결정하기 위한 장점 지수(a figure of merit)로서 이용될 수 있다. 접근 디바이스의 게이트 산화물 두께(gate oxide thickness)를 줄이는 것이 드라이브 전류를 증가하는 동안 상기 디바이스의 서브-스레쉬홀드 행동을 향상시킬 수 있다는 것이 발견되었다. 그러나, 디바이스의 서브-스레쉬홀드 전압은 게이트 산화물 두께의 감소와 함께 줄어든다. 상기 디바이스의 채널에서 도펀트(dopant) 레벨을 증가시키는 것은 적당한 레벨로 상기 스레스홀드 전압을 증가시킬 수 있고, 게이트 산화물 두께의 감소를 보상할 수 있으나, 소스/드레인 영역에서 접합 누설을 증가시킬 수 있다. 추가적으로, 디바이스 채널에서 상기 증가된 도펀트 레벨은 역으로 접합 용량을 증가시키고, 채널 이동성 감축을 일으키며, 그리고 상기 디바이스의 전류 드라이브를 줄일 수 있게 된다.
디바이스들의 서브-스레쉬홀드 누설을 줄이기 위한 새로운 방법들을 개발하는 것이 바람직할 것이다. 그와 같은 새로운 방법들이 접근 디바이스의 채널 영역에서 도펀트 농도가 증가하는 것을 피한다면, 그것은 더 바람직할 것이다. 추가적으로, 그와 같은 새로운 방법들이 집적회로 구조물에서 전기적 분리를 위해 적당한 구조를 형성하도록 이용될 수 있을 것이다.
하나의 태양에서, 상기 발명은 반도체 기판 내에 한 쌍의 채널 영역을 가지는 반도체 구조물을 포함한다. 상기 채널 영역들 각각은 이리듐 또는 Ga 또는 TI 같은 무거운 원자 억셉터 원자들(heavy atom acceptor atoms)로 도프(dope)되는 서브-영역을 갖는다. 상기 채널은 또한 상기 서브-영역을 둘러싸는 보론(boron)을 포함한다. 한 쌍의 트랜지스터 구조물이 상기 반도체 기판 위에서 배치되며, 각각의 상기 트랜지스터 구조물은 상기 채널 영역들 중 하나 위에 배치된다. 상기 트랜지스터 구조물 쌍은 트랜지스터 구조물들을 서로서로 분리시키는 분리 영역에 의해 나누어진다. 각각의 트랜지스터 구조물은 상응하는 채널 영역 위에 실질적으로 측면에 중심이 있는 트랜지스터 게이트를 갖는다. 각각의 상기 게이트들은 아래에 놓이는(underlying) 이리듐 도프 서브-영역보다 더 넓다.
하나의 태양에서, 상기 발명은 반도체성(semiconductive) 기판 물질에 위의 제1 및 제2 트랜지스터 구조물을 가지는 반도체 구조물을 포함한다. 각각의 제1 및 제2 트랜지스터 구조물은 반대쪽 측벽들(sidewalls) 및 상기 측벽과 나란한 한 쌍의 절연 스페이서(insulative spacer)를 갖는다. 상기 제1 트랜지스터 구조물은 상기 기판 내의 제1 및 제2 소스/드레인 영역 사이에 배치된다. 상기 제1 소스/드레인 영역의 제1 단부는 상기 제1 트랜지스터 구조물의 제1 측면 상의 스페이서 아래로 확장하며, 상기 제2 소스/드레인 영역은 상기 제1 트랜지스터 구조물의 반대쪽 제2 측면 상의 스페이서 아래로 확장한다. 상기 제2 트랜지스터 구조물은 상기 기판 내의 제3 및 제4 소스/드레인 영역 사이에 배치된다. 상기 제4 소스/드레인 영역의 제1 측면은 제2 트랜지스터 구조의 제1 측면 상의 스페이서 아래로 확장한다. 상기 제3 소스/드레인 영역은 상기 제2 트랜지스터 구조물의 반대쪽 제2 측면 상의 스페이서 아래로 확장한다. 상기 제1, 제2, 제3 그리고 제4 소스/드레인 영역은 통상적으로 제1 타입의 도펀트로 도프된다. 제2 타입의 도펀트로 도프되는 소스/드레인 확장은 상기 제1 소스/드레인 영역의 제1 측면에 연관되며, 상기 제1 소스/드레인 영역의 제1 측면을 상기 제1 트랜지스터 구조물 아래로 더 확장한다. 소스/드레인 확장은 상기 제1 소스/드레인 영역의 제2 측면에 없고, 또한 상기 제2 소스/드레인 영역에 존재하지 않는다.
상기 발명은 또한 반도체 구조물을 형성하는 방법들을 포함한다
상기 발명의 바람직한 실시 예들이 다음에 수반되는 도면을 참조로 기술된다.
도 1은 본 발명의 특별한 실시 예에서 형성될 수 있는 반도체 웨이퍼 구조물의 단편(fragment)에 대한 단면(cross-section)을 도시한다.
도 2는 도 1 구조를 형성하는데 사용될 수 있는 가공 시퀀스(fabrication sequence)의 예비 단계에서 반도체 웨이퍼 구조물의 단편에 대한 단면을 도시한다.
도 3은 도 2 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2 웨이퍼 단편을 도시한다.
도 4는 도 3 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2 단편을 도시한다.
도 5는 도 4 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 6은 도 5 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 7은 도 6 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 8은 도 7 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 9는 도 8 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 10은 도 9 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 11은 도 10 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 12는 도 11 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 13은 도 12 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 14는 본 발명의 제2 실시 예에서 형성될 수 있는 반도체 웨이퍼 구조물의 단편에 대한 단면을 도시한다.
도 15는 도 2 단계 다음의 대체 프로세싱 단계에서 나타나는 도 2 웨이퍼 단편을 도시한다.
도 16은 도 15 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 17은 도 16 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 18은 도 17 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 19는 도 18 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 20은 도 19 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 21은 본 발명의 제3 실시 예에서 형성될 수 있는 반도체 웨이퍼 구조물의 단편에 대한 단면을 도시한다.
도 22는 본 발명의 제4 실시 예에서 형성될 수 있는 반도체 웨이퍼 구조물의 단편에 대한 단면을 도시한다.
도 23은 도 14에서 나타난 것과 유사한 구조물의 대체 프로세싱 단계에서 나타나는 상기 도 2 단편을 도시한다.
도 24는 도 23 단계 다음의 프로세싱 단계에서 나타나는 상기 도 2의 단편을 도시한다.
도 25는 본 발명의 제5 실시 예에서 형성될 수 있는 반도체 웨이퍼 구조물의 단편에 대한 단면을 도시한다.
도 26은 본 발명의 대체 실시 예에 따른 가공 시퀀스의 예비 단계에서 반도 체 웨이퍼 구조물의 단편에 대한 단면을 도시한다.
도 27은 도 26 단계 다음의 프로세싱 단계에서 나타나는 도 26 웨이퍼 단편을 도시한다.
도 28은 도 27단계 다음의 프로세싱 단계에서 나타나는 상기 도 26의 단편을 도시한다.
도 29는 도 28단계 다음의 프로세싱 단계에서 나타나는 상기 도 26의 단편을 도시한다.
도 1은 본 발명의 특별한 태양에 의해 포함되는 반도체 구조물(10)을 나타낸다. 구조물(10)은 기판(12)을 포함한다. 아래의 청구항들에 대한 설명에 도움을 주기 위해, "반도체성 기판(semiconductive substrate)" 및 "반도체 기판(semiconductor substrate)"이라는 용어는 반도체성 웨이퍼(단독으로 또는 그 위에 다른 물질을 포함하는 조립) 및 반도체성 층(layer)(단독으로 또는 다른 물질을 포함하는 조립) 같은 벌크(bulk) 반도체성 물질을 포함하는(그러나 이에 제한되지 않음) 반도체성 물질로 구성된 어떤 구조물을 의미하는 것으로 규정된다. 상기 "기판(substrate)"이라는 용어는 위에서 기술된 상기 반도체성 기판을 포함하는, 그러나 이에 제한되지 않는, 어떤 지지구조를 지칭한다.
특별한 태양에서, 구조물(10)은 DRAM 배열에 상응할 수 있다. 구조물(10)은 기판(12)에 의해 지지되는 한 쌍의 필드 효과 트랜지스터 디바이스(14 및 16)를 포함하고, 또한 디바이스(14 및 16)의 서로 다른 스레쉬홀드 전압을 가지는 디바이스 (38)를 포함한다. 디바이스(38)는 아래서 토의되는 것처럼 디바이스(14 및 16)를 서로 간에 전기적으로 분리시키기 위하여 이용될 수 있다.
각각의 디바이스(14 및 16)는 절연 물질(24), 도전적으로 도프된 반도체성 물질(26)(또한 게이트 층으로서 지칭된다), 전기적으로 도전적인 메스(mass)(28) 그리고 절연 캡(cap)(30)을 포함하는 트랜지스터 게이트 스택(22)으로서 구성된다.
절연물질(24)은 예를 들면 실리콘 나이트라이드(silicon nitride), 실리콘 다이옥사이드(silicon dioxide) 그리고 실리콘 옥시나이트라이드(silicon oxynitride)들 중 하나 이상으로 구성된다. 절연 물질(24)은 특히 실리콘 다이옥사이드를 포함하며, 게이트 옥사이드로서 지칭될 수 있다.
도전적으로-도프된 물질(26)은 예를 들면 도전적으로-도프된 실리콘을 포함할 수 있다. 상기 실리콘은 통상적으로 무정형의 그리고/또는 다결정 형태이다. 상기 도펀트는 n-타입 도펀트(예를 들면, 인 또는 비소 같은)를 포함하거나 , 또는 p-타입 도펀트(예를 들면, 보론)를 포함할 수 있다.
도전적인 메스(28)는 실리콘 물질(26)의 상단 표면에 직접 형성되는 실리사이드(silicide)의 층을 포함하며, 또는 교대로 실리콘 물질(26) 상에 있는 WNx 또는 TiN 장벽 층 상에 직접적으로 형성되는 금속 층을 포함한다.
절연 캡(30)은 예를 들면 실리콘 나이트라이드 및 실리콘 다이옥사이드 중 하나 이상을 포함한다.
상기 게이트 스택은 측벽을 포함하며, 전기적 절연 스페이서(32)는 측벽을 따라 형성된다. 스페이서(32)는 예를 들면 실리콘 나이트라이드로 구성되며, 기판 (12) 및 게이트 스택(22) 위에 하나의 물질을 증착시키고, 그 다음에 비등방성으로 그 물질을 에칭함으로써 형성될 수 있다.
다수의 소스/드레인 영역(34)은 기판(12) 내 및 게이트 스택(22) 사이에서 제공된다. 게이트 스택(22)은 기판(12)의 세그먼트(segment) 위에 직접 존재하는 것으로 간주될 수 있으며, 소스/드레인 영역(34)은 그와 같은 세그먼트의 부분(portion)에서 서로로부터 일정한 간격을 두고 위치하는 것으로 간주될 수 있다. 상기 구조에서, 소스/드레인 영역(34)은 스페이서(32) 아래의 전체 스페이서 폭을 확장한다.
소스/드레인 영역(34)은 기판(12) 속으로 확장된 도전적으로-도프된 확산 영역이다. 통상적으로, 트랜지스터 구조물(14 및 16)는 NMOS 트랜지스터가 될 것이고, 따라서 소스/드레인 영역(34)은 n-타입으로 도프된 확산 영역이 될 것이다. 다시 말해서, 확산 영역(34) 내의 주종 도펀트는 n-타입 도펀트가 될 것이다. "다수 도펀트(majority dopant)"라는 용어는 상기 영역 내에서 가장 많은 도펀트를 지칭한다. 따라서, 만일 p-타입 및 n-타입 도펀트 둘 다 상기 영역에 존재한다면, 주종 도펀트 타입은 가장 우세한 것이 될 것이다. 추가로, 스택들(22) 사이에서 제공되는 상기 스택(36)(아래에서 더 자세히 토의된다)은 충분한 스레쉬홀드 전압이 제공된다면 NMOS 트랜지스터 속으로 합체될 것이다.
상기 소스/드레인 영역(34)은 상기 도시된 구조물에서 스페이서(32) 아래로 확장한다. 그러나 상기 소스/드레인 영역이 상기 스페이서 바로 밑으로 확장되지 않는 곳에서, 또는 적어도 약간의 상기 스페이서가 제거되는 곳에서 조차 다른 구 조들이 형성될 수 있다는 것을 알아야 한다. 추가로, 소스/드레인 영역(34)은 전체 스페이서 폭보다 작은 스페이서(32) 아래로 확장할 수 있고, 전체 스페이서 폭을 확장할 수 있으며, 또는 상기 스페이서를 넘어 상응하는 스택(나타나진 않음) 아래로 확장할 수 있다.
다양한 소스/드레인 영역이 상기 DRAM 메모리 배열의 다양한 메모리 셀 유닛(units)을 규정하기 위해 커패시터 구조물(42) 또는 디짓 라인(digit line)(44) 중 하나에 연결된다.
분리 영역(38)은 트랜지스터 구조물(14 및 16) 사이에 확장되며, 그와 같은 트랜지스터 구조물을 서로 전기적으로 분리하기 위하여 이용될 수 있다. 분리 영역(38)은 게이트 구조물(14 및 16)의 스택(22)과 유사한 스택(36)을 포함한다. 스택(36)은 절연 물질(24), 전도성 메스(28) 그리고 게이트 스택(22)에서 이용되는 절연 캡(34)을 포함한다. 그러나, 특별한 예에서 스택(36)은 스택(22)의 물질(26)과 다르게 도프된 무겁게 도프된 물질(40)을 갖는다는 점에서, 게이트 스택(22)과 다를 수 있다.
특별한 태양에서, 물질(40)은 소스 드레인 영역(34)에서 주요하게 이용되는 것과 반대 타입의 상당한 농도의 도펀트로 도프된 실리콘을 포함할 수 있다.예를 들면, 만약 소스/드레인 영역(34)이 주로 n-타입 도펀트를 포함한다면, 물질(40)은 주로 p-타입 도펀트를 포함할 수 있다. 주종 도펀트로서 n-타입 도펀트를 포함하는 소스/드레인 영역(34)을 가지는 동안, 도프된 게이트 층(40) 내의 주종 도펀트로서 p-타입 도펀트의 이용은 스택(40)이 인접한 디바이스에 비해 상대적으로 높은 스레 쉬홀드 전압을 갖게 할 수 있다. 이것은 스택(36)이 트랜지스터 구조물로서 보다는, 인접 디바이스를 구동하기 위해 이용되는 특별한 스레쉬홀드 전압에서 분리 영역으로서 주로 작용하게 할 수 있다. 상기 발명의 몇몇 태양에서, 물질(40)은 상당한 농도의 p-타입 및 n-타입 도펀트 둘 다를 포함하는데, 예를 들면, 1x1018 atoms/cm3 에서 5x1021 atoms/cm3 까지 농도의 p-타입 및 n-타입 도펀트 모두를 포함할 수 있다. 통상적으로, 상기 도펀트의 농도는 약 1x1020 atoms/cm3 이 될 수 있다.
본 발명의 특별한 실시 예에서, 물질(40)은 본질적으로 한가지 타입의 도펀트(즉, 물질(54)내의 상기 도펀트의 적어도 99%는 p-타입이 될 수 있다)를 포함할 수 있거나, 또는 물질(40)은 효과적으로 두가지 타입의 도펀트(다시 말해서, 물질(40)내의 상기 도펀트의 99% 이하가 p-타입이다)를 포함할 수 있다. 택일적으로, 물질(40)은 주종으로서 n-도프될 수 있고, 분리 디바이스(38)가 접지 게이트(grounded gate)로서 적절하게 작용하도록 적당한 전기적 바이어스(bias)에 결합될 수 있다.
스택(36)이 분리 영역으로서 이용된다면, 그것은 한 쌍의 인접한 소스/드레인 영역(34) 사이에서 확장하는 물질의 메스(40)를 갖는 분리 영역으로서 설명될 수 있다. 추가로, 상기 인접한 소스/드레인 영역은, 도시된 것처럼, 스택(36)과 결합된 스페이서(32) 아래의 전체 스페이서-폭을 확장할 수 있다. 택일적으로, 상기 인접한 소스/드레인 영역(32)은 부분적인 스페이서-폭을 스페이서(32) 아래로 확장할 수 있거나, 또는 게이트 전극 아래로 확장할 수 있다(즉, 메스(40)아래로 확장 할 수 있다).
스택(36)은 다른 전기적 회로(48)와 접촉하는 전도성 층(28)을 가지고 있음이 도시된다. 스택(36)이 분리 영역으로서 이용되는 예에서, 상기 다른 회로(48)는 구조(10)와 결합된 전기적 접지가 될 수 있고, 또는 디바이스(36)가 기초가 되는 채널을 켜지 않는 동안 접지에 상대적으로 약간 양 또는 음이 될 수 있다.
층(40)(게이트 스택(22)의 층(26)에 상대적인) 내의 도펀트 변화의 결과, 스택(36) 내의 상기 게이트 옥사이드(24)의 명백한 또는 효과적인 두께는 스택(22)의 두께에 상대적으로 변할 수 있다. 다시 말해서, 게이트 옥사이드(24)가 스택(22) 및 스택(36)에서 같은 물리적 두께를 갖을지라도, 상기 게이트 옥사이드의 효과적인 전기적 두께는 스택(22)에 상대적인 스택(36)에서 증가하게 될 것이다.
본 발명의 특별한 태양에서, 게이트 옥사이드(24) 및 실리콘 층(40) 사이의 인터페이스에 상대적인 효과적인 도펀트 디플리션(depletion)이 있다. 보다 구체적으로, 실리콘 층(40)은 실리콘 층(26)이 가지는 것보다 더 낮은 효과적인 농도(effective concentration)의 n-타입 도펀트를 갖는다. 그것은 층(26)이 가지는 것과 같은 n-타입 도펀트 농도를 가지도록 층(40)에 처음 제공하고, 그 다음에 층(40)의 성질을 전기적으로 바꾸기 위하여 충분한 p-타입 도펀트를 층(40)에 부가함으로써 이루어질 수 있다. 상기 p-타입 도펀트 농도는 n-타입 도펀트 농도를 압도하기에 충분할 수 있으며(즉, 층(40) 내의 주종 도펀트로서 p-타입 도펀트를 형성함), 또는 택일적으로 스택(36)을 구성하는 트랜지스터 구조물의 작업 기능에 측정할 수 있는 효과를 갖기에 충분할 수 있다.
도프된 포켓(poket) 영역(46)은 분리 구조(38) 아래 기판(12)의 반도체성 물질 내에 제공된다. 도프된 포켓 영역(46)은 인듐 같은 무거운 p-타입 원자로 도프된다. 선택적으로, 도프된 영역(46)은 보론 같은 적어도 하나의 다른 p-타입 도펀트로 추가적으로 도프된다. 분리 게이트(36)의 스레쉬홀드 전압을 증가하도록 분리 구조(38) 아래의 포켓 영역(46)에 인듐 또는 Ga, TI 같은 다른 무거운 p-타입 도펀트를 제공하는 것이 장점이 될 수 있다. 추가로, 포켓 영역(46) 내의 인듐은 분리 디바이스(38) 아래 중앙의 도펀트의 보존(retention)을 향상시킬 수 있다. 인듐의 상대적으로 낮은 확산성질은 저장 노드 접합(storage node junction)으로 도펀트의 확산을 최소화할 수 있고, 그 때문에 접합 누설을 최소화할 수 있다. 보론 같은 추가적인 p-타입 도펀트의 결합에 이용될 때, 상기 추가적인 p-타입 도펀트의 낮은 투약량(dosage)이 접지 게이트 디바이스(38)를 가로질러 노드들 사이의 전하 누설을 최소화하도록 통상적으로 사용되는 농도에 상대적으로 이용될 수 있다.
인듐은 약 1x1012 atoms/cm3 에서 1x1013 atoms/cm3 농도까지 포켓 영역(46) 내에 제공될 수 있다. 만약 포켓 영역(46)이 추가적으로 보론으로 도프된다면, 보론은 약 1x1012 atoms/cm3 에서 약 2x1012 atoms/cm3 까지의 농도로 제공될 수 있다.
주입된 인듐의 활성화는 약 1분에서 6분 사이 동안, 바람직하게는 약 1분에서 2분 사이에 약 900℃ 의 온도에서 열적 프로세싱에 의한 활성화를 포함할 수 있다. 그와 같은 활성화는 보로포스포실리케이트(borophosphosilicate) 유리의 재흐 름(reflow) 동안 일어나거나, 독립 단계에서 일어날 수 있다.
도프된 영역(46)은 바람직하게는 게이트 스택(36)의 폭보다 작은 측면 폭을 갖는다. 바람직하게, 포켓 영역(46)은 실질적으로 디바이스(38) 아래에 중심이 있으며, 디바이스(38)의 전체 폭과 같거나 작은 측면 폭으로 되어 있는데, 상기 디바이스(38)의 전체 폭은 측벽 스페이서(32) 쌍의 바깥쪽 변부 사이의 가장 먼 거리를 말한다. 바람직한 구조물에서, 도프된 영역(46) 내의 상기 무거운 p-타입 원자 도펀트는 각각의 이웃하는 소스/드레인 영역(34)으로부터 일정한 갭(gap)을 두고 분리된다.
보론이 도프된 포켓 영역(46) 내로 주입된 실시 예에서, 적어도 약간의 최초에 주입된 보론은 활성화 또는 다른 열적 프로세싱 동안 영역(46)으로부터 외부로 확산될 수 있다. 그러나 바람직한 실시 예에서, 무거운 p-타입 도펀트는 실질적으로 포켓 영역(46) 내에서 남아 있으며, 그 때문에 상기 저장 노드 접합 부근 또는 저장 노드 접합에서 p-타입 도펀트의 높은 농도를 피하게 된다. 따라서, 상기 도프된 포켓 영역은 도프된 영역의 하부-영역으로 지칭될 수 있다.
비록 도 1은 도프된 채널 영역(46)과의 결합에서 이용되는 게이트 스택(36)의 무겁게 도프된 물질(40)을 도시하지만, 상기 발명은 물질(40)이 게이트 스택(22)의 층(26)에 이용되는 물질 같은 택일적으로 도전적인 도프된 반도체 물질로 대체될 수 있는 실시 예들을 포함한다.
도 1에 나타난 특징에 추가로, 구조(10)는 스택(22) 아래에 놓인 기판(12) 영역 내에 도프된 채널 영역을 포함할 수 있다(도시되지는 않음). 특별한 실시 예 에서, 상기 트랜지스터 디바이스 아래의 도프된 채널 영역들은 보론 같은 무겁지 않은 p-타입 도펀트로 도프될 수 있다. 그와 같은 보론으로 도프된 채널 영역들은 추가적으로 부가된 무거운 p-타입 도펀트들이 부족할 수 있고, 약 5x1012 atoms/cm3 에서 약 9x1012 atoms/cm3 까지의 농도로 주입된 보론을 가질 수 있다.
상기 도시된 구조물(10)에서, 물질(40)은 절연성 메스(24)와 물리적으로 접촉하며, 전도성 메스(28)는 물질(40)과 물리적으로 접촉한다. 추가로, 전도성 메스(28)는 층(40) 상에(물리적으로 접촉한) 직접 형성된 실리사이드(silicide) 층을 포함할 수 있으며, 그리고 추가로 금속 층, 금속 화합물 층, 그리고/또는 상기 실리사이드 층과 물리적으로 접촉하거나 그 위에서 형성된 금속 합금을 포함할 수 있다.
스택(36)은 DRAM 배열 내에 있는 것으로 간주될 수 있으며, 상기 배열은 예를 들면 6F2 또는 8F2 배열이 될 수 있다.
도 1의 구조를 형성하는 방법이 도 2에서 13까지 기술된다. 도 2에서 13까지 기술할 때, 위에서 도 1을 기술하는데 이용되는 것처럼 적절하게 유사한 번호 지정이 사용될 것이다.
최초로 도 2를 참조하면, 웨이퍼 구조(10)가 예비 프로세싱 단계에서 나타나 있다. 구조(10)는 기판(12), 절연성 층(24), 그리고 절연성 층(24) 위에 형성되는 마스킹(masking) 물질(102)을 포함한다. 마스킹 물질(102)은 예를 들면 양 또는 음 포토레지스트 중 하나를 포함할 수 있으며, 특별할 실시 예에서 일본의 JSRTM 주식회사로부터의 M108YTM을 포함할 수 있다. 도 3을 참조하면, 포토레지스트(102)는 인접한 그리고 간격을 둔 한 쌍의 블록(104 및 106) 속으로 포토리소그래픽적으로(photolithographically) 패턴화 된다. 블록(104)은 측벽 변부(105) 및 상단 변부(107)를 갖는다. "블록"이라는 용어는 이곳에서 예를 들면 직사각형 형상, 정사각형 또는 곡선 변부를 가진 형상을 포함하는 어떤 패턴을 띤 형상을 일반적으로 지칭하기 위해 이용된다.
상기 도시된 실시 예에서, 블록(104 및 106)은 절연성 물질(24)과 물리적 접촉 상태로 형성된다. 상기 발명은 기판(12)과 물리적으로 접촉한 블록을 이루기 위하여 절연성 층(24)의 부존재시 기판(12)의 반도체성 물질 상에서 직접 형성되는 다른 실시 예들(도시되지 않음)을 포함한다는 것을 알아야 한다.
갭(110)은 패턴화된 블록(104 및 106) 사이에서 확장하며, 상기 도시된 실시 예에서 절연성 물질(24)의 상부 표면(upper surface)(112)이 갭(110) 내에서 노출된다. 패턴화된 블록(104 및 106)은 절연성 층(24)의 제1 부분을 덮고, 층(24)의 제2 부분을 덮지 않은 채 남겨두는 것으로 간주된다. 층(24)의 부존재시 형성되는 물질(102)을 가지는 실시 예에서(도시되지 않음), 패턴화된 블록(104 및 106)은 기판(12)의 제1 부분을 덮고, 상기 기판 물질의 제2 부분을 덮지 않은 채 남겨둘 수 있다.
도 4를 참조하면, 코팅(114)이 패턴화된 포토레지스트 블록(104 및 106)위에 및 갭(110) 내에서 형성된다. 코팅(114)은 블록(104 및 106) 사이에 노출된 적어도 약간의 절연성 물질(24) 부분을 덮고, 상기 도시된 실시 예에서 절연성 물질(24)의 노출된 부분 전부를 덮는다. 코팅(114)은 포토레지스트와 다른 물질이고, 특별한 응용에서, Clariant international, Ltd에 의해 AZ R200TM으로서 표시된 물질에 해당된다. 코팅(114)은 포토레지스트 블록(104 및 106)과 물리적으로 접촉하며, 블록(104 및 106)의 포토레지스트에 부착된 채 남아있으면서, 절연성 물질(24)의 노출된 부분(112)으로부터 선택적으로 제거될 수 있는 물질에 해당된다.
상기 발명의 하나의 태양에서, 코팅(114)은 AZ R200TM으로 표시된 물질에 해당하며, 반도체 웨이퍼의 전체를 가로질러 코팅되며, 그 다음에 회전 건조(spin dry)된다. AZ R200TM은 수분 기초(water-based) 물질이며, 그래서 포토레지스트를 노출하거나 구현할(developing) 때 이용되는 프로시져들로부터 분리된 챔버에서 AZ R200TM과 함께 결합된 프로시져들을 집행하는 것이 바람직한데, 이는 수분이 표준 포토레지스트 프로세싱을 방해할 수 있기 때문이다. 따라서, 본 발명의 바람직한 프로세스는 포토레지스트 메스(102)를 형성하고, 코팅(114)의 형성동안 이용되는 분리된 "사발(bowl)" 또는 챔버에서 그와 같은 메스를 포토리소그래픽적으로 프로세싱하는 것을 포함한다.
코팅(114)이 형성된 이후에, 반도체 구조물(10)은 약 100에서 약 120℃의 온도에서 베이킹된다(baked). 그와 같은 베이킹은 레지스트(102)로부터 상기 AZ R200TM 속으로 산을 확산하고, 레지스트 블록(104 및 106)을 가로질러 AZ R200TM의 층을 교차결합(crosslink)하는 것으로 생각된다. 상기 교차 결합은 상기 코팅을 블록(104 및 106)에 부착하고, 블록(104 및 106)과 단단하게 부착된 쉘 속에 상기 코팅을 형성할 수 있다. AZ R200TM으로 표시된 상기 물질은 본 발명의 방법론에서 이용돨 수 있는 단지 하나의 물질이다. 포토레지스트 블록(104 및 106)에 선택적으로 부착된 다른 물질이 AZ R200TM으로 표시된 물질에 택일적으로 사용될 수 있다.
도 5를 참조하면, 코팅(114)은 상기 코팅 층을 블록(104 및 106)에 접촉하게 남겨 두면서, 블록(104 및 106) 사이로부터 상기 코팅을 선택적으로 제거하는 조건에 노출된다. 상기 코팅이 AZ R200TM을 포함하는 응용에서, 그와 같은 제거는 반도체 구조물(10)을 계면활성제를 포함하는 수성 용액(aqueous solution)에 노출함으로써 달성될 수 있다. 그와 같은 용액은 코팅(114)의 비-교차결합된 부분을 선택적으로 제거할 수 있다. 적당한 수성 계면활성제 용액은 Clariant international, Ltd에 의해 "SOLUTION CTM"으로서 판매되는 물질이다. AZ R200TM이 이용되는 응용에서, 구조물(10)은 비-교차결합된 물질의 제거 이후 약 130℃에서 약140℃ 온도에서의 소위 하드 베이킹에 종속될 수 있다. 그와 같은 하드 베이킹은 완전하게 건조되고, 추가로 블록(104 및 106) 둘레에 남아있는 코팅(114)의 부분을 교차결합할 수 있다.
포토레지스트 블록 주위에 남아있는 상기 코팅(114)은 상기 포토레지스트 블 록의 변부를 넘어 바깥쪽 측면으로 확장하는 제2 블록을 규정하는 것으로 간주될 수 있다. 보다 구체적으로, 포토레지스트 블록(104) 위의 상기 코팅(114)은 블록(104)의 측면 변부(105)를 넘어 바깥쪽 측면으로 확장하는 측면 변부(116)를 규정하며, 또한 블록(104)의 상단 변부(107) 위에서 위쪽으로 확장하는 상단 변부(115)를 규정한다. 유사하게, 블록(106) 주위의 상기 코팅(114)은 블록(106)의 측면 변부(109)를 넘어 바깥쪽 측면으로 확장하는 측면 변부(119)를 포함하고, 추가로 블록(106)의 상단 변부(111) 위에서 위쪽으로 있는 상단 변부(117)를 포함한다.
포토레지스트 블록(104) 및 그와 같은 포토레지스트 블록 주위의 상기 코팅(114)이 함께 포토레지스트 블록(104)보다 측면으로 더 넓고, 확대된 마스킹 블록(118)을 규정한다. 또한, 포토레지스트 블록(106) 및 그와 같은 포토레지스트 블록 주위의 상기 코팅(114)이 함께 포토레지스터 블록(106)보다 측면으로 더 넓고, 확대된 마스킹 블록(120)을 규정한다. 마스킹 블록(118 및 120)은 (또한 확대된 블록으로 지칭됨) 포토레지스트 블록(104 및 106)이 가진 것보다 더 좁은 갭을 가진다. 다시 말해서 코팅(114)은 그 갭의 크기를 줄이기 위해 갭(110)을 좁힌다.
도 6을 참조하면, 도펀트(122)가 구조물(10)에 상대적으로 주입된다. 마스킹 블록(118 및 120)은 상기 도펀트가 구조물(10)의 차단된 영역으로 주입되는 것을 방지한다. 차단되지 않은 영역은 스택(36)(도 1)이 최후로 생성되는 표면 영역 내의 영역에 해당된다. 도펀트(122)를 주입하는 것은 도 7에서 도시된 도프된 포켓 영역(46)을 형성한다. 도프된 포켓 영역(46)은 갭(110)의 좁은 폭에 상응하는 폭을 갖는다.
도 6을 다시 참조하면, 도펀트(122)는 인듐 같은 단일의 무거운 p-타입 도펀트를 포함하거나, 또는 무거운 p-타입 도펀트 및 보론 같은 추가적인 p-타입 도펀트 모두를 포함할 수 있다. 비록 도 6 및 7이 단일한 도핑(doping) 단계를 이용하면서 도프된 포켓 영역(46)의 형성을 묘사하고 있지만, 본 발명은 두 개 이상의 주입 단계가 영역(46) 속으로 도펀트를 주입하기 위해 이용되는 택일적인 실시 예들을(도시되지 않음) 포함하는 것을 알아야 한다. 예를 들면, 보론 같은 무겁지 않은(non-heavy) p-타입 도펀트는 포토레지스트 블록(104 및 106) 위에 코팅 층(114)을 형성하기에 앞서 노출된 영역(112)(도 3) 속으로 주입될 수 있다. 택일적으로, 제2 도펀트가 확대된 블록(118 및 120)의 형성 이후에, 상기 무거운 p-타입 도펀트로 도핑하기 전 또는 그 이후의 독립한 단계에서 주입될 수 있다.
도펀트(122)는 약 1분에서 6분 동안, 바람직하게는 약 1분에서 약 2분 동안 약 900℃의 온도에서 열적 프로세싱에 의해 활성화될 수 있다. 도펀트(122)의 활성화는 BPSG의 재흐름(reflow) 동안 또는 독립 단계에서 일어날 수 있다.
도 8을 참조하면, 물질(102 및 114)은(도 5) 기판(12) 위에서 제거된다.
본 발명은 포토리소그래픽적인 프로세싱만을 이용하여 달성될 수 있는 것보다 더 좁은 도프된 포켓 영역을 형성할 수 있는 장점이 있다. 보다 구체적으로, 만약 특별한 포토리소그래픽적인 패턴화 프로세스에 의해 가능한 것처럼 포 토레지스트 블록(104 및 106)(도 3)이 서로 근접하게 있는 것으로 간주 된다면, 본 발명의 프로세싱은 포토리소그래픽적인 프로세싱만으로 달성될 수 있는 것보다 더 근접한 새로운 마스킹 블록(118 및 120)을(도 5) 효과적으로 규정한다. 다시 말해서, 만약 갭(110)이 최초에 포토리소그래픽적인 프로세싱에 의해 달성될 수 있는 최소의 특징 사이즈를 갖도록 형성된다면, 그 다음에 코팅(114)의 형성은 갭(110)의 특징 사이즈를 최소로 달성 가능한 특징 사이즈 아래로 효과적으로 줄인다. 특별한 실시 예에서, 상기 블록(118 및 120) 사이의 갭(110)의 줄어든 폭은 코팅(114)의 형성에 앞선 블록(104 및 106) 사이 갭(110) 폭의 반보다 작거나 또는 같을 수 수 있다.
절연성 물질(24)(도시되지 않음)의 부재시 층(102)이 기판(12) 위에서 형성되는 실시 예에서, 그와 같은 절연성 층은 이어지는 프로세싱에 앞서 물질(102 및 114)의 제거 후에 형성될 수 있다.
상기 채널 영역이 무겁지 않은 p-타입 도펀트만으로 도프된 게이트 스택(22)(도 1)을 기초로 하며 도프된 채널 영역을 가지는 상기 발명의 실시 예에서, 그와 같은 채널 영역은 물질(102 및 114)의 제거 이후 상기 기판의 적절한 영역으로 도펀트를 주입함으로써 형성될 수 있다. 택일적으로, 그와 같은 채널들은 층(102) 형성 이전에 형성될 수 있다. 그와 같은 채널 영역의 형성은 보론을 약 5x1012 atoms/cm3 에서 약 9x1012 atoms/cm3 까지의 농도로 주입하는 것을 포함할 수 있다.
도 9를 참조하면, 메스(124)가 절연성 층(24) 위에 형성된다. 메스(124)는 처음에 증착될 때 도프되지 않을 수 있으며, 또는 택일적으로 원위치에서 도프될 수 있다. 상기 도시된 응용에서, 메스(124)는 도프되지 않으며, 따라서 메스(26)(도 1) 또는 메스(40)(도 1) 중 하나의 성질을 얻지 못한다.
패턴화된 마스킹 물질(126)이 메스(124) 위에서 형성되며, 그것은 메스(124)의 부분을 차단한다. 마스킹 물질(126)은 예를 들면 포토레지스트를 포함할 수 있으며, 포토리스그래피적 프로세싱 같은 것에 의한 상기 도시된 패턴 속으로 형성될 수 있다. 마스킹 물질(126)은 구조물(10)의 다른 부분이 덮이지 않고 있는 동안 스택(36)이 최종적으로 형성될 수 있는 구조물(10)의 부분을 덮는다.
도 10을 참조하면, 도펀트(127)가 구조물(10) 속으로 주입되며, 보다 구체적으로 마스크(126)에 의해 덮이지 않는 물질(124)(도 9)의 부분 속으로 주입된다. 그것은 상기 물질(124)을 물질(26)으로 전환한다. 도펀트(127)는 예를 들면 n-타입 도펀트(인 또는 비소 같은)를 포함할 수 있다. 도펀트(127)는 적어도 1x1020 atoms/cm3 농도로 제공될 수 있으며, 통상적으로 약 1x1020 atoms/cm3 에서 약 5x1021 atoms/cm3 까지의 농도로 제공된다.
도 11을 참조하면, 마스킹 물질(126)은 또 다른 패턴화된 마스킹 물질(128)에 의해 제거되고, 교체된다. 마스킹 물질(128)은 예를 들면 포토레지스트를 포함할 수 있으며, 포토리소그래픽 프로세싱에 의해 상기 도시된 패턴 속으로 형성될 수 있다. 마스킹 물질(128)은 스택(36)이 최종적으로 형성될 수 있는 부분을 덮지 않은 채 남겨두면서 구조물(10)의 몇몇 부분을 덮는다.
도펀트(129)가 구조물(10)에 주입되며, 그리고 보다 구체적으로 마스크(128)에 의해 덮이지 않는 물질(124)(도 9)의 부분 속으로 주입된다. 그것은 상기 물질을 물질(40)으로 전환한다. 도펀트(129)는 도펀트(127)에 상대적인 반대 도전성 타 입을 포함할 수 있다. 추가로, 도펀트(129)는 1x1020 atoms/cm3 보다 더 큰 농도로 주입될 수 있다.
특별한 응용에서 마스크(126)(도 9)가 제거될 수 있으며, 도펀트(127)가 물질(124)(도 9)의 전체 속으로 주입될 수 있다. 그 다음에, 마스크(128)가 형성될 수 있으며, 도펀트(129)가 도펀트(127)보다 높은 농도에서 주입될 수 있다. 그 다음에 도프된 물질(40 및 26)을 형성하기 위하여 상기 도펀트(129)는 구조물(10)의 노출된(차단되지 않은) 영역 내의 도펀트(127)를 효과적으로 압도한다.
도 12를 참조하면, 마스킹 물질(128)(도 11)이 제거된다. 층(28 및 30)이 구조물(10)을 가로질러 형성된다. 위에서 언급했듯이, 층(128)은 실리사이드, 금속, 금속 화합물 그리고/또는 금속 합금을 포함할 수 있다. 그리고 층(30)은 예를 들면 실리콘 다이옥사이드 그리고/또는 실리콘 나이트라이드 같은 것을 포함할 수 있다.
도 13을 참조하면, 스택(22 및 36)이 도 12의 층 24, 26, 28, 30 그리고 40으로부터 패턴화된다. 그와 같은 패턴화는 예를 들면 상기 층 위에 패턴화된 포토레지스트 마스크(도시되지 않음)를 형성하고, 그 다음에 적당한 에칭 조건을 이용하여 상기 층을 통해 상기 마스크로부터 패턴을 전달함으로써 달성될 수 있다.
상기 스택(22 및 36)은 기판(12) 내에 소스/드레인 영역(34)(도 1에 도시됨)을 형성하고, 그리고 측벽 스페이서(32)(도 1에 도시됨)를 형성함으로써 도 1의 구조물 속에 통합될 수 있다. 소스/드레인 영역(34)은 가급적 상응하는 스택(22 또는 36) 아래로 확장 없이, 상기 상응하는 트랜지스터 디바이스(14 및 16) 또는 분리 디바이스(38)의 측벽 스페이서(32) 아래로 확장하도록 형성될 수 있다.
상기 발명의 또 다른 응용이 도 14에서 20까지 기술되어 있다. 도 1에서 13까지 기술할 때 위에서 이용된 것처럼 비슷한 번호지정이 적절한 곳에서 이용될 것이다.
도 14에서 도시된 구조물(10)은 도 1에서 도시된 모든 특징들을 포함할 수 있으며, 추가적으로 트랜지스터 게이트 스택(22) 밑에 있는 채널 영역 내의 채널 포켓 주입(45 및 47)의 하나 또는 두 개 모두를 포함할 수 있다. 채널 포켓 영역(45 및 47)은 예를 들면 인듐 같은 무거운 p-타입 원자들의 주입을 포함한다. 특별한 실시 예에서, 도프된 포켓 영역(45 및 47) 및 상기 상응하는 주위 채널 영역은 예를 들면 보론 같은 제2 p-타입 도펀트로 추가적으로 도프될 수 있다. 상기 채널 영역에서 사용되는 보론의 농도를 줄이기 위해 트랜지스터 디바이스의 보론 도프 채널 영역(boron doped channel region) 내에 인듐 포켓 주입을 이용하는 것이 장점이 될 수 있다. 예를 들면, 채널 포켓 영역(45 및 47)이 약 1x1012 atoms/cm3 에서 약 1x1013 atoms/cm3 까지의 인듐 농도로 주입되는 본 발명의 실시 예에서, 상기 채널 영역에 이용되는 상기 보론 도즈(dose)는 약 5x1012 atoms/cm3 에서 약 1x1013 atoms/cm3 까지의 통상적인 보론 도즈에 상대적인 약 1x1012 atoms/cm3 에서 2x1012 atoms/cm3 까지가 될 수 있는데, 상기 통상적인 보론 도즈는 본 발명의 상기 채널 포켓(45 및 47)의 부존재시 채널 영역에서 이용되는 것이다.
도 14의 상기 구조물을 형성하기 위한 방법이 도 15에서 20까지 기술되어 있다. 일반적으로, 도 14에서 기술된 상기 구조물을 형성하는 데 이용되는 상기 방법은 다음에 오는 택일적 프로세싱 단계와 함께 결합하여, 도 1 구조물의 형성에 대하여 위에서 기술된 것과 같이 될 수 있다. 처음에 도 15를 참조하면, 웨이퍼 구조물(10)은 도 2 다음에 오는 택일적 프로세싱 단계에서 도시된다. 마스킹 물질(102)(도 2)은 간격을 이룬 블록(203, 204, 206 그리고 208)을 형성하기 위하여 적당한 포토리소그래픽 프로세스를 이용할 때 패턴화 될 수 있다. 갭(210)은 패턴화된 블록(203 및 204), 패턴화된 블록(204 및 206) 그리고 패턴화된 블록(206 및 208) 사이에서 확장한다. 상기 도시된 실시 예에서, 절연성 층(24)의 상부 표면(212)은 갭(210) 내에서 노출된다. 택일적으로, 패턴화된 블록(203, 204, 206 및 208)은 층(24)의 부재시 형성될 수 있으며(도시되지 않음), 상부 표면(212)은 기판(12)의 반도체성 물질을 포함할 수 있다.
도 16을 참조하면, 코팅(114)이 패턴화된 포토레지스트 블록(203, 204, 206 및 208) 위 및 갭(210) 내에서 형성된다. 위에서 언급한 것처럼, 코팅(114)은 상기 패턴화된 포토레지스트 블록 사이로부터 제거될 수 있고, 그것에 의하여 도 17에서 도시된 좁은 갭(210)을 형성한다. 특별한 실시 예에서, 좁은 갭(210)은 코팅(114)의 형성에 앞서 상기 갭 폭의 반과 같거나, 작은 폭을 포함할 수 있다. 도 17에서 추가적으로 도시된 것처럼, 코팅(114)의 선택적인 제거가 확대된 블록(218, 219, 220 및 221)을 형성할 수 있다.
도 18을 참조하면, 도펀트(122)가 구조물(10) 속으로 주입되는데, 보다 구체 적으로 마스크 블록(218, 219, 220 및 221)에 의해 덮이지 않는 기판(12)의 부분 속으로 주입된다.
도 19를 참조하면, 도펀트(122)(도 18)가 채널 포켓 영역(45 및 47), 그리고 포켓 영역(46)을 형성하기 위해 주입된다. 그와 같은 포켓 영역은 좁은 갭(210)의 폭에 상응하는 폭을 갖는다. 위에서 언급한 것처럼, 도펀트(12)는 인듐을 포함할 수 있으며, 특별한 실시 예에서 예를 들면 보론 같은 추가적인 p-타입 도펀트를 추가적으로 포함할 수 있다. 따라서, 포켓 영역(45, 46 및 47)은 추가적인 도펀트의 부재시 인듐으로 주입되거나 또는 예를 들면 인듐과 보론 모두 동시에 주입될 수 있다. 도프된 포켓 영역(46)은 결국 분리 디바이스(38)(도 14) 아래에 놓이게 될 상기 기판 영역에 대응한다. 도프된 채널 포켓 영역(45)은 결국 트랜지스터 디바이스(14)(도 14)와 함께 결합될 채널 영역 내에 실질적으로 중심을 위치시킨다. 유사하게, 채널 포켓 영역(47)은 결국 트랜지스터 디바이스(16)(도 14) 아래에 놓이게 될 채널 영역 내에 실질적으로 중심을 이루는 하부-영역에 상응한다.
보론 및/또는 다른 도펀트가 독립된 도핑 단계에서 디바이스(14 및 16) 아래에 놓이게 될 채널 영역 또는 분리 디바이스(38) 아래의 상응하는 영역 중 하나 이상으로 주입될 수 있다는 것을 주의해야 하는데, 상기 독립된 도핑 단계는 주입하는 도펀트(122)와 독립적이다. 그와 같은 독립된 단계는 레지스트 블록(203, 204, 206 및 208)(도 15)의 형성에 앞서 일어날 수 있으며, 상기 패턴화된 레지스트 블록의 형성 후, 확대된 블록(218, 219, 220 및 221)(도 17)의 형성 전에 일어날 수 있다. 택일적으로, 상기 독립된 도핑은 인듐 주입(122) 이전 또는 다음의 독립한 단계에서 확대된 마스킹 블록(218, 219, 220 및 221)의 형성 이후에 일어날 수 있다.
인듐의 활성화는 위에서 기술된 열(heat) 프로세싱을 포함할 수 있다. 바람직하게는, 상기 포켓 영역에서 주위 기판으로 인듐의 확산은 최소화된다. 보론이 추가적으로 주입되는 실시 예에서, 인듐 도프 포켓(45 및 47)은 보론 확산에 의해 형성되는 더 큰 채널 영역의 하부-영역이 될 수 있다. 바람직한 실시 예에서, 상기 도프된 포켓(45, 46 그리고 47)은 위에 놓인 스택의 폭보다 더 좁게 유지한다. 특별한 실시 예에서, 상기 포켓의 폭은 좁아진 갭의 폭에 가깝게 유지될 것이다.
도 20을 참조하면, 마스킹 블록(218, 219, 220 및 221)은 기판(112) 위로부터 제거된다. 도 20에서 도시된 것처럼, 반도체 구조물(10)은 도 14에 도시된 상기 구조물을 형성하기 위하여 위(도 10에서 13 및 상응하는 텍스트)에서 언급된 것처럼 진행될 수 있다. 보론 또는 상기 채널 영역에서 이용되는 다른 p-타입 도펀트의 더 낮은 농도를 허용하도록 트랜지스터 디바이스와 결합된 채널 포켓 영역 내에 인듐을 제공하는 것이 장점이 될 수 있는데, 그것에 의하여 저장 노드 접합으로 확산할 수 있는 도펀트의 양을 줄이게 된다. 저장 노드 접합에서 또는 주위에서 p-타입 도펀트의 높은 농도는 전하 누설을 증가시킬 수 있다. 따라서, 상기 채널 영역에서 이용되는, 예를 들면 보론 같은, 높은 확산성질 도펀트의 양을 줄이는 것은 누설을 줄이는데 도움을 줄 수 있다.
도 21은 본 발명의 방법을 이용하면서 형성될 수 있는 대체적인 반도체 구조물(10)을 도시한다. 도 21에 도시된 상기 구조물은 도 14에 도시된 상기 구조와 동 일하게 될 수 있는데, 다만 분리 디바이스(38) 아래에 놓이는 상기 포켓 주입 영역이 없는 예외를 갖는다. 비록 도 21은 상기 분리 디바이스 아래 포켓 주입이 완전히 없는 것을 묘사하지만, 상기 발명은 인듐으로 약하게 도프된(즉, 약 1x1012 atoms/cm3 보다 적음, 도시되지 않음) 포켓을 가지는 구조물을 포함한다. 약하게 도프된 인듐 포켓을 가지거나 또는 분리 디바이스(38) 아래 도프된 포켓이 없는 본 발명의 구조물에서, 상기 분리 디바이스는 주종 p-타입 도프 층(40)(위에서 언급됨)을 포함할 수 있다. 당업자들에 의해 이해될 수 있는 것처럼, 도 21의 구조물(10)은 상기 마스킹 물질(102)(도 2)의 택일적인 포토리소그래픽 패턴화와 함께 결합되어, 도 15에서 20에서 언급된 상기 방법을 이용하면서 형성될 수 있다. 그와 같은 택일적인 패턴화는 최종적으로 분리 디바이스(38) 아래에 놓이게 될 영역을 포함하여 상기 기판의 다른 영역을 덮고 있는 동안, 트랜지스터 디바이스(14 및 16)의 최종 위치에 상응하는 기판 영역을 노출할 수 있다.
도 22는 본 발명의 또 다른 태양에 의해 포함되는 반도체 구조물(10)을 나타낸다. 도 22에 도시된 것처럼, 구조물(10)은 도 14에서 도시된 구조물을 형성하는 것에 관하여 기술된 것들에 추가하여 선택적 프로세싱 단계에 의해 형성될 수 있다. 도 22에 도시된 것처럼, 구조물(10)에 존재하는 약간 이상의 상기 소스/드레인 영역(34)은 상기 결합된 소스/드레인 영역을 결합된 게이트 디바이스(14, 16) 아래로 더 멀리 확장할 수 있는 확장 영역(50, 52)을 포함할 수 있다. 확장 영역(50 및 52)은 상기 소스 드레인 영역이 위에 놓이는 스페이서(32)의 전체 폭을 확장하도 록, 결합된 소스/드레인 영역(34)을 확장할 수 있다. 택일적으로, 상기 확장은 상기 소스/드레인 영역이 상응하는 디바이스 아래의 전체 스페이서 폭보다 작게 확장할 수 있거나, 또는 상기 소스/드레인 영역을 부분적으로 게이트 스택(22) 아래로 확장할 수 있다.
특별한 실시 예에서, 소스/드레인 영역(34)은 n-타입 도펀트로 주로 도프될 수 있으며, 확장영역(50 및 52)은 p-타입 도펀트로 주로 도프될 수 있다. 바람직한 실시 예에서, 확장(50 및 52)은 예를 들면 인듐 같은 무거운 p-타입 도펀트를 포함할 수 있다. 상기 확장 내의 적절한 인듐 농도는 약 1x1012 atoms/cm3 에서 약 3x1012 atoms/cm3 까지 이다.
도 22에서 도시된 것처럼, 소스/드레인 확장(50, 52)을 포함하는 반도체 구조물(10)은 주어진 스택(22)과 결합된 측벽쌍 중 단지 하나 아래로 그런 확장을 갖도록 형성될 수 있다. 다시 말해서, 확장 주입(50, 52)은 상응하는 트랜지스터 디바이스(14, 16)의 단일 측면에 제공될 수 있다. 바람직하게, 도 22에 도시된 것처럼, 확장(50 및 52)은 게이트(14 및 26)의 비트 접촉 측면(bit contact side)에만 제공되며, 상기 게이트의 반대 저장 노드 측면 상의 상기 소스/드레인 영역에는 존재하지 않는다. 채널 포켓 주입(45 및 47)에서 이용되는 인듐 양의 감소가 가능하도록 트랜지스터 디바이스(14 및 16)의 비트 접촉 측면과 결합된 소스/드레인 영역의 인듐 주입 확장을 이용하는 것이 장점이 될 수 있다. 확장(50 및 52)의 존재시, 포켓 채널 영역(45 및 47)은 약 2x1012 atoms/cm3 에서 약 5x1012 atoms/cm3 까지의 인듐 농도를 포함할 수 있으며, 추가적으로 도 14에서 도시된 상기 반도체 구조물에 대해 위에서 설명한 농도에서 보론을 포함할 수 있다.
도 22의 상기 구조물을 형성하는 방법이 도 23에서 24에서 기술된다. 도 23을 참조하면, 그것은 어떤 커패시터 구조물 또는 디짓 라인과 연결에 앞서, 도 14에서 도시된 것과 유사한 구조물의 추가 프로세싱을 나타낸다. 마스킹 물질(174)이 구조물(10) 위에 형성되며, 나중에 트랜지스터 디바이스(14 및 16)의 비트 라인 접촉 측면이 될 상기 기판의 부분을 노출하도록 패턴화된다. 마스킹 물질(174)은 예를 들면 포토레지스트를 포함할 수 있으며, 적당한 포토리소그래픽 프로세스를 이용하여 패턴화될 수 있다.
도펀트(176)는 구조물(10)에 상대적으로 주입되며, 도 24에서 도시된 확장 영역(50 및 52)을 형성한다. 도펀트(176)가 게이트에 상대적인 헤일로(halo) 주입을 형성하기 위해 통상적으로 이용되는 경사형 주입 기술을 이용하여 주입될 수 있다. 그러나 주입 영역(50 및 52)은 주입(50 및52)이 링(ring) 형태 구조를 형성하지 않는다는 점에서, 통상적인 헤일로 주입과 다른데, 이는 도펀트가 상기 상응하는 게이트의 한 측면 상에서만 주입되고, 상기 게이트의 반대 측면은 마스킹 물질(174)에 의해 차단되기 때문이다. 도펀트(176)는 p-타입 도펀트를 포함할 수 있으며, 바람직하게는 인듐 같은 무거운 p-타입 도펀트를 포함할 수 있다.
도 24에서 도시된 상기 반도체 구조물은 포토레지스트 물질(174)을 제거하고, 도 22에서 도시된 상기 구조물을 형성하기 위해 추가로 프로세스 될 수 있다.
도 25는 본 발명의 또 다른 태양에서 포함되는 반도체 구조물(10)을 나타내 며, 도 1에서 24까지 위에서 이용된 것과 유사한 번호지정을 이용하여 적절한 곳에서 기술될 것이다. 도 25에서 도시된 상기 구조물(10)은 도 22에서 도시된 상기 구조물과 유사한데, 상기 분리 디바이스(38)(도 14) 대신에 얕은 트렌치(shallow trench) 분리 영역(54)이 존재하는 예외를 갖는다.
당업자들에 의해 이해될 수 있는 것처럼, 도 25에서 도시된 구조물(10)은 위에서 기술된 본 발명의 다양한 방법과 결합된 통상의 얕은 트랜치 분리 영역 형성(conventional shallow trench isolation region formation)을 이용하여 형성될 수 있다. 얕은 트랜치 영역(54)이 패턴화될 수 있는 물질(102)(도 2)의 형성에 앞서 초기 프로세싱 단계에서 형성될 수 있다. 물질(102)은 그 다음에 다른 영역을 덮고 있는 동안 기판의 상기 영역을 노출하도록 위에서 언급된 방법에 의해 패턴화된다. 코팅 물질(144)은 상기 얕은 트랜치 분리 영역을 포함하는 다른 영역을 마스크된 상태로 유지하면서, 결국 스택(22)의 중심 부분 아래에 놓이게 될 영역을 노출하도록 형성되고, 프로세스 될 수 있다. 채널 포켓(45 및 46)은 그 다음에 위에서 기술된 것처럼 형성될 수 있으며, 도 25에서 도시된 추가적인 특징의 형성이 뒤따른다.
비록 도 22 및 25가 채널 포켓 영역(45 및 47)과 관련되어 이용되는 주입 확장(50 및 52)을 나타내지만, 상기 발명은 상기 기술된 포켓 영역(45 및 47)의 부존재시 확장(50 및 52)이 반도체 구조물에 이용되는 실시 예들을 포함한다는 것을 이해해야 한다.
위에서 기술된 실시 예에 추가하여, 상기 발명은 게이트 구조물을 형성하기 위한 물결무늬(damascene) 프로세스를 포함한다. 물결무늬 프로세스를 이용하여 구 조물을 형성하는 예시적인 방법이 도 26에서 29까지 기술되어 있다.
도 26을 참조하면, 초기 단계는 절연성 물질(24) 위에 유전성 물질(202) 층을 증착하는 것을 포함할 수 있다. 택일적으로, 유전층(202)은 절연성 층의 부존재시 기판(12) 상에 증착될 수 있고, 절연성 물질(24)은 물결무늬 프로세스 이후에 성장될 수 있다. 소스-드레인 영역(34)은 도 26에서 도시된 것처럼 유전층(202)을 증착시키기 전에 존재할 수 있거나, 또는 게이트 형성동안 또는 이후 형성될 수 있다.
유전성 물질(202)은 패턴화된 블록(203 및 205)를 형성하기 위해 통상적인 방법에 의해 패턴화될 수 있는데, 상기 블록은 측벽(204 및 206)을 가지며, 갭에 의해 분리된다. 제거가능한 스페이서(208)가 측벽(204 및 206)을 따라 형성될 수 있다. 제거가능한 스페이서(208)는 예를들면 희생적인 물질층을 증착하고, 이방적으로 상기 희생적인 물질을 에칭함으로써 형성될 수 있다. 스페이서(208)는 측벽(204 및 206) 사이의 거리에 상대적인 좁아진 갭에 의해 분리되는 측면 변부(209 및 211)를 갖는다. 도펀트(122)(위에서 언급함)가 도 27에서 도시된 것처럼 도프된 포켓 영역을 형성하기 위해 구조물(10)에 상대적으로 주입된다. 도프된 포켓 영역(212)은 측면 변부(209 및 211) 사이의 폭에 상응하는 폭을 갖는다.
도 27을 참조하면, 스페이서(208)가 제거되고, 폴리실리콘(214) 층이 측벽(204 및 206)을 따라 구조물(10) 위에 부합적으로 증착된다. WN/W 같은 게이트 전극 물질(216) 또는 금속 및/또는 금속 나이트라이드를 초함하는 다른 혼합물이 도 28에서 도시된 것처럼 폴리실리콘층 위에 증착될 수 있다.
도 29를 참조하면, 예를 들면 화학적 기계적 연마를 이용하는 평탄화 단계가 도시된 것처럼 금속 게이트 전극(220)을 가지는 평탄화된 게이트 구조를 형성하도록 수행된다. 상기 게이트 구조는 측벽(204 및 206) 사이의 거리에 상응하는 게이트 구조 폭을 가질 수 있다. 따라서, 도프된 포켓 영역(212)은 상기 게이트 구조의 폭보다 작은 폭을 가질 수 있으며, 특별한 실시 예에서, 포켓 영역(112)은 상기 게이트 구조 폭의 반과 거의 같거나 작은 폭을 포함한다.
상기 물결무늬 게이트 구조 아래에 놓이는 채널영역 및 주위의 포켓 영역(도 29에 도시됨)은 추가적으로 게이트 스택 구조(22 및 36)에 상대적인, 위에서 언급한, 보론을 포함할 수 있다. 소스-드레인 확장(도시되지 않음)은 상기 게이트와 관련하여 이용될 수 있고, 위에서 기술한 것처럼 형성될 수 있다.
상기 발명이 구조적이고, 조직적인 특징에 대해 다소간 구체적인 언어로 기술되었다. 그러나, 이곳에 공개된 방법이 상기 발명을 실행하기에 바람직한 형태를 포함하기 때문에, 상기 발명은 도시되고, 기술된 상기 특정한 특징에 제한되지 않는다는 것을 알아야 한다. 그러므로 상기 발명은 첨부된 청구항의 적당한 범위 내에 있는 그것의 어떠한 형태 또는 수정을 청구한다.

Claims (64)

  1. 반도체 구조물로서, 상기 구조물은,
    - 반도체성 물질에 의해 지지되는 한 쌍의 게이트 구조, 및
    - 상기 게이트 구조 쌍 사이의 분리 영역을 포함하며, 상기 분리 영역은
    - 측면 폭을 가지는 게이트 스택을 포함하는 제3 게이트 구조,
    - 상기 제3 게이트 구조 아래 중심을 두고 상기 반도체성 물질 내에 배치된 인듐 도프 포켓 영역을 포함하는데, 상기 인듐은 상기 게이트 스택의 측면 폭보다 더 작게 측면으로 확장하는 것을 특징으로 하는 반도체 구조물.
  2. 제 1항에 있어서,
    상기 포켓 영역이 1x1012 atoms/cm3 에서 1x1013 atoms/cm3 까지의 인듐 농도를 포함하는 것을 특징으로 하는 반도체 구조물.
  3. 제 1항에 있어서,
    상기 반도체 구조물은 상기 제3 게이트 구조 아래로 부분적으로 확장하는 한 쌍의 소스/드레인 영역을 추가로 포함하며, 상기 소스/드레인 영역은 n-타입 도펀트가 주종으로서 도프되며, 상기 제3 게이트 구조의 게이트 스택이 p-타입 도펀트로 주로 도프된 도전적으로 도프된 물질 층을 포함하는 것을 특징으로 하는 반도체 구조물.
  4. 제 3항에 있어서,
    상기 도전적으로 도프된 물질이 1x1018 atoms/cm3 이상 n-타입 도펀트 및 1x1018 atoms/cm3 이상 p-타입 도펀트를 포함하는 것을 특징으로 하는 반도체 구조물.
  5. 제 1항에 있어서,
    상기 게이트 구조 쌍은 트랜지스터 스택을 가지는 한 쌍의 트랜지스터를 포함하고, 각각의 상기 트랜지스터 스택은 트랜지스터 스택 폭을 가지며, 이때 각각의 상기 트랜지스터는 상기 반도체성 물질 내에 규정된 채널 영역 위에 배치되고, 각각의 채널 영역은 상기 트랜지스터 스택 폭보다 작은 포켓 폭을 가지는 인듐 도프 채널 포켓을 포함하는 것을 특징으로 하는 반도체 구조물.
  6. 제 5항에 있어서,
    상기 채널 영역이 추가적으로 1x1012 atoms/cm3 에서 2x1012 atoms/cm3 까지의 보론으로 도프되는 것을 특징으로 하는 반도체 구조물.
  7. 제 1항에 있어서,
    상기 게이트 구조 쌍 각각은,
    - 폴리실리콘 층, 및
    - 상기 폴리실리콘 층 위의 금속 물질을 포함하며, 상기 금속 물질이 평탄화된 상부 표면을 가지는 것을 특징으로 하는 반도체 구조물.
  8. 반도체 구조물로서, 상기 구조물은,
    - 반도체성 물질에 의해 지지되는 한 쌍의 게이트 구조, 및
    - 상기 게이트 구조 쌍 사이의 분리 영역을 포함하며, 상기 분리 영역은 상기 반도체성 물질 내에 배치된 인듐만으로 도프된 포켓을 포함하며, 상기 인듐 도펀트는 상기 분리 영역의 전체 폭보다 작게 확장하는 것을 특징으로 하는 반도체 구조물.
  9. 제 8항에 있어서, 각각의 상기 게이트 구조 쌍이 텅스텐을 포함하는 층을 포함하는 것을 특징으로 반도체 구조물.
  10. 반도체 구조물로서, 상기 구조물은,
    - 반도체성 물질 내의 한 쌍의 채널 영역, 및
    - 트랜지스터 구조물을 서로 분리하는 분리 영역에 의해 나누어지는 한 쌍의 트랜지스터 구조물을 포함하는데, 각각의 상기 채널 영역 일부분 이상은 인듐 도프 하부 영역이 되고, 각각의 인듐 도프 하부 영역은 제 1 폭을 가지며, 각각의 트랜 지스터 구조물은 상기 채널 영역 쌍에 의해 포함되는 채널 영역 위에 배치되며, 각각의 상기 트랜지스터 구조물은 제 1 폭보다 더 큰 제2 폭을 가지는 트랜지스터 게이트를 포함하며, 각각의 상기 게이트는 상응하는 채널 영역 위에 측면으로 중심을 두는 것을 특징으로 하는 반도체 구조물.
  11. 제 10항에 있어서,
    상기 분리 영역이 얕은 트렌치 분리 영역을 포함하는 것을 특징으로 하는 반도체 구조.
  12. 제 10항에 있어서,
    상기 분리 영역은 사이에 끼는 절연성 물질(intervening insulative material)에 의해 제2 도전적으로-도프된 물질로부터 분리된 제1 도전적으로-도프된 물질을 가지는 분리 게이트를 포함하고, 상기 제1 도전적으로 도프된 물질은 p-타입 주종 도펀트를 포함하며, 그리고 추가로 상기 분리 게이트 아래에 부족한 인듐 도프 포켓을 포함하는 것을 특징으로 하는 반도체 구조.
  13. 제 10항에 있어서,
    상기 분리 영역은 분리 게이트를 포함하며, 그리고 추가로 기판 내에 배치된 도프된 포켓 영역을 포함하는데, 상기 기판은 상기 분리 게이트 아래에 놓이며, 상기 분리 게이트에 상대적으로 측면으로 중심을 두는 반도체 구조.
  14. 제 13항에 있어서,
    상기 도프된 포켓 영역은 인듐으로 약하게 도프되고, 상기 분리 게이트는 사이에 끼는 절연성 물질에 의해 제2 도전적으로-도프된 물질로부터 분리된 제1 도전적으로-도프된 물질을 포함하며, 그리고 이때 상기 제1 도전적으로 도프된 물질 내의 주종 도펀트가 p-타입인 것을 특징으로 하는 반도체 기판.
  15. 제 13항에 있어서,
    상기 도프된 포켓 영역의 일부분 이상이 인듐으로 도프된 것을 특징으로 하는 반도체 기판.
  16. 반도체 구조물로서, 상기 구조물은,
    - 접근측 및 반대쪽 비트라인측을 가지는 필드 효과 트랜지스터,
    - 상기 필드 효과 트랜지스터와 연관된 한 쌍의 소스/드레인 영역,
    - 상기 소스/드레인 영역 쌍 중 하나에만 연관된 인듐 주입을 포함하며, 이때 상기 소스/드레인 영역 중 하나는 상기 접근측에 있고, 다른 소스/드레인 영역은 상기 필드 효과 트랜지스터 디바이스의 비트라인측에 있는 것을 특징으로 하는 반도체 구조물.
  17. 제 16항에 있어서,
    상기 인듐 주입이 상기 필드 효과 트랜지스터의 비트라인측 소스/드레인 영역과 연관되는 것을 특징으로 하는 반도체 구조물.
  18. 반도체 구조물로서, 상기 구조물은,
    - 반도체 기판,
    - 상기 기판의 반도체성 물질 내에 도전적으로 도프된 확산 영역 한 쌍,
    - 상기 기판 위의 트래지스터 구조물을 포함하고, 이때, 도전적으로 도프된 확산 영역은 제1 타입의 도펀트를 포함하고, 상기 트랜지스터 구조물은
    - 확산 영역 쌍 사이에 배치되며, 한쌍의 반대쪽 측벽을 가지는 게이트
    - 상기 반대쪽 측벽을 따라 배치된 스페이서, 및
    - 상기 트랜지스터 구조물의 제1 측면 상에 있고, 상기 트랜지스터 구조물의 반대쪽 제2 측면 상에 존재하지 않는 확산 영역 확장을 포함하며,
    이때, 상기 도전적으로 도프된 확산 영역은 상기 스페이서 아래로 확장하고,
    상기 확산 영역 확장은 제2 타입의 도펀트를 포함하며, 상기 확산 영역이 상기 트랜지스터 구조물의 제2 측면 상의 확산 영역에 상대적으로 상기 트랜지스터 구조물의 제1 측면 상의 상기 반도체 구조물 아래로 더 확장하게 하는 것을 특징으로 하는 반도체 구조물.
  19. 제 18항에 있어서,
    상기 제1 타입 도펀트가 n-타입이고, 제2 타입 도펀트가 p-타입인 것을 특징으로 하는 반도체 구조물.
  20. 제 18항에 있어서,
    상기 제2 타입 도펀트가 인듐인 것을 특징으로 하는 반도체 구조물.
  21. 제 18항에 있어서,
    상기 확산 영역 확장을 포함하는 상기 확산 영역이 비트라인 접촉과 연관되는 것을 특징으로 하는 반도체 구조물.
  22. 반도체 구조물로서, 상기 구조물은,
    - 반도체성 물질 기판,
    - 상기 반도체성 기판 물질 위의 제1 및 제2 트랜지스터 구조물,
    - 상기 기판 내의 제1 및 제2 소스/드레인 영역,
    - 상기 기판 내의 제3 및 제4 소스/드레인 영역,
    - 상기 제1 소스/드레인 영역의 제1 측면과 연관되는 소스/드레인 확장을 포함하며,
    이때, 각각의 상기 제1 및 제2 트랜지스터 구조물은 측벽을 따라 있는 한 쌍의 절연성 스페이서를 가지는 반대쪽 측벽들을 가지며,
    상기 제1 트랜지스터 구조물은 제1 및 제2 소스/드레인 영역 사이에 배치되 며, 상기 제1 소스/드레인 영역의 제1 단부는 상기 제1 트랜지스터 구조물의 제1 측면 상의 스페이서 아래로 확장하고, 상기 제2 소스/드레인 영역은 상기 제 1 트랜지스터 구조물의 반대쪽 제2 측면 상의 스페이서 아래로 확장하며,
    상기 제2 트랜지스터 구조물은 상기 제3 및 제4 소스/드레인 영역 사이에 배치되고, 상기 제4 소스/드레인 영역의 제1 측면은 상기 제2 트랜지스터 구조물의 제1 측면 상의 스페이서 아래로 확장하며, 그리고, 상기 제3 소스/드레인 영역은 상기 제2 트랜지스터 구조물의 반대쪽 제2 측면 상의 스페이서 아래로 확장하고, 상기 제1, 제2, 제3 및 제4 소스/드레인 영역이 공통적으로 제1 타입 도펀트로 도프되며,
    상기 소스/드레인 확장이 제2 타입 도펀트로 도프되고, 상기 소스/드레인 영역의 제1 측면이 상기 제1 트랜지스터 구조물 아래로 더 확장하며, 확장이 상기 제1 소스/드레인 영역의 제2 측면 및 제2 소스/드레인 영역에 존재하지 않는 것을 특징으로 하는 반도체 구조물.
  23. 제 22항에 있어서,
    상기 반도체 구조물이 각각의 제1 및 제2 트랜지스터 구조물 아래 상기 기판 내에 규정되는 채널 영역을 추가로 포함하고, 상기 채널 영역의 일부분 이상이 인듐으로 도프되는 것을 특징으로 하는 반도체 구조물.
  24. 제 22항에 있어서,
    상기 반도체 구조물이 상기 제4 소스/드레인 영역의 제1 측면과 연관된 소스/드레인 확장을 추가로 포함하고, 상기 소스/드레인 확장이 제2 타입 도펀트로 도프되며, 상기 제4 소스/드레인 영역의 제1 측면이 상기 제2 트랜지스터 구조물 아래로 더 확장하고, 확장이 상기 제4 소스/드레인 영역의 제2 측면 및 상기 제3 소스/드레인 영역에 존재하지 않는 것을 특징으로 하는 반도체 구조물.
  25. 제 22항에 있어서,
    상기 반도체 구조물이 제1 및 제2 트랜지스터 구조물 사이의 분리 구조를 추가로 포함하는 것을 특징으로 하는 반도체 구조물.
  26. 제 25항에 있어서,
    상기 반도체 구조물이 상기 분리 구조 아래의 상기 반도체성 물질 내에 도프된 포켓 영역을 추가로 포함하고, 상기 포켓 영역의 일부분 이상이 인듐으로 도프되는 것을 특징으로 하는 반도체 구조물.
  27. 제 25항에 있어서,
    상기 분리 구조는 사이게 끼는 절연성 물질에 의해 제2 도전적으로-도프된 물질로부터 분리된 제1 도전적으로-도프된 물질을 포함하고, 제1 도전적으로-도프된 물질은 1x1018 atoms/cm3 이상의 n-타입 도펀트 및 1x1018 atoms/cm3 이상의 p-타 입 도펀트로 도프되는 것을 특징으로 하는 반도체 구조물.
  28. 제 27항에 있어서,
    상기 제1 도전적으로 도프된 물질 내의 주종 도펀트가 p-타입인 것을 특징으로 하는 반도체 구조물.
  29. 제 28항에 있어서,
    상기 반도체 구조물이 상기 분리 구조 아래에 어떤 인듐 주입도 없는 것을 특징으로 하는 반도체 구조물.
  30. 제 28항에 있어서,
    상기 반도체 구조물이 상기 분리 구조 아래에 약하게 도프된 인듐 주입을 가지는 것을 특징으로 하는 반도체 구조물.
  31. 제 22항에 있어서,
    상기 반도체 구조물이 상기 제1 및 제2 트랜지스터 구조물 사이의 얕은 트랜치 분리 영역을 추가로 포함하는 것을 특징으로 하는 반도체 구조물.
  32. DRAM 구조물로서, 상기 구조물은,
    - 제1 및 제2 게이트 구조,
    - 제1 노드, 제2 노드, 제3 노드 및 제4 노드를 포함하는 4개의 노드,
    - 상기 제2 및 제3 노드 사이의 분리 영역,
    - 상기 제1 노드와 전기적 연결로 접촉된 비트라인
    - 상기 제2 노드와 전기적으로 연결된 커패시터 구조물,
    - 상기 제1 노드와 연관된 확산 영역 내의 인듐 주입,
    - 상기 제2 노드와 연관된 확산 영역 내에 인듐 주입이 없는 것을 포함하고,
    이때, 상기 제1 노드는 제1 게이트 구조를 통해, 상기 제2 노드와 게이트에 의한 전기적 연결상태에 있고, 상기 제3 노드 위치는 제2 게이트 구조를 통해 상기 제4 노트 위치에 게이트에 의한 전기적 연결 상태에 있으며, 각각의 4개의 노드는 그것과 함께 연관된 확산 영역을 가지고, 상기 확산 영역은 상기 제1 게이트 구조 아래로 각각 확장하는 상기 제1 및 제2 노드와 연관되며, 그리고 상기 확산 영역은 상기 제2 게이트 구조 아래로 확장하는 상기 제3 및 제4 노드와 연관되고,
    상기 분리 영역은 상기 제1 및 제2 게이트 구조를 서로 전기적으로 분리하며,
    상기 커패시터 구조는 저장 노드를 포함하고,
    상기 인듐 주입이 상기 제1 노드 근방의 상기 제1 게이트 구조 아래에 있는 것을 특징으로 하는 DRAM 구조물.
  33. 제 32항에 있어서,
    상기 인듐 주입이 제1 인듐 주입이고, 추가로
    - 제2 인듐 주입,
    - 상기 제3 노드와 관련된 확산 영역과 연관된 인듐 주입이 없는 것을 포함하고, 상기 제2 인듐 주입은 상기 제3 노드와 연관된 상기 확산 영역 내 및 상기 제2 게이트 아래에 있으며, 이때 상기 제4 노드가 비트라인 접촉과 전기적으로 연결된 것을 특징으로 하는 DRAM 구조물.
  34. 제 32항에 있어서,
    상기 분리 영역은 전체 폭(total width)을 가지는 분리 구조를 포함하고, 추가로 상기 분리 구조 아래에 도프된 포켓을 포함하며, 상기 도프된 포켓은 상기 분리 구조 전체 폭의 반과 같거나 또는 작은 폭을 포함하는 것을 특징으로 하는 DRAM 구조물.
  35. 제 32항에 있어서,
    각각의 상기 게이트 구조는 반대쪽 게이트 측벽 및 상기 게이트 측벽을 따라서 게이트 측벽과 접촉한 내부 표면과 상기 측벽으로부터 떨어진 외부 표면을 가지는 한 쌍의 절연성 스페이서를 포함하고, 각각의 게이트 구조는 상응하는 게이트와 관련된 절연성 스페이서 쌍의 외부 표면 사이의 최대 거리에 대응하는 전체 폭을 포함하며, 그리고 상기 DRAM 구조는 각각의 상기 게이트 구조 아래의 도전적으로 도프된 채널 영역을 추가로 포함하며, 상기 채널 영역의 일부분 이상이 인듐으로 도프되고, 상기 부분이 상기 게이트 구조 전체 폭의 반과 같거나 또는 작은 폭을 포함하는 것을 특징으로 하는 DRAM 구조물.
  36. 반도체 기판 내에 도프된 영역을 형성하는 방법에 있어서, 상기 방법은,
    - 반도체 기판의 반도체성 물질 상에 제1 거리를 포함하는 갭에 의해 서로 분리되어 위치하는 한 쌍의 블록을 직접 형성하고,
    - 상기 갭을 줄이며, 그리고
    - 상기 반도체성 물질 내에 도프된 영역을 형성하도록 상기 줄어든 갭을 통해 반도체성 물질 속으로 도펀트를 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  37. 제 36항에 있어서,
    상기 블록은 패턴화된 포토레지스트를 포함하고, 반대쪽 측벽을 가지며, 그리고 상기 갭을 줄이는 단계는,
    - 상기 패턴화된 포토레지스트 및 상기 갭 내의 상기 기판 상에 코팅을 형성하고,
    - 상기 포토레지스트 상에 상기 코팅을 유지하면서 상기 갭 사이의 상기 기판의 일부분 이상으로부터 상기 코팅을 선택적으로 제거하는 것을 포함하며, 상기 코팅물질은 상기 반대쪽 측벽에 접촉하여 측벽 확장을 형성하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  38. 제 36항에 있어서,
    상기 줄어든 갭을 통해 도펀트를 주입하는 단계가 1x1012 atoms/cm3 에서 1x1013 atoms/cm3 까지의 농도로 인듐을 주입하는 것을 포함하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  39. 제 36항에 있어서,
    상기 줄어든 갭을 통해 도펀트를 주입하는 단계가 1x1012 atoms/cm3 에서 2x1012 atoms/cm3 까지의 농도로 보론을 주입하고, 1x1012 atoms/cm3 에서 1x1013 atoms/cm3 까지의 농도로 인듐을 주입하는 것을 포함하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  40. 제 36항에 있어서,
    상기 줄어든 갭을 통해 도펀트를 주입하는 단계가 제2 도펀트를 주입하고, 상기 방법이 제2 도펀트를 주입하기 전에 상기 반도체성 물질 속으로 제1 도펀트를 주입하는 것을 포함하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  41. 제 40항에 있어서,
    상기 제1 도펀트가 보론을 포함하고, 제2 도펀트가 인듐을 포함하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  42. 제 40항에 있어서,
    상기 제1 도펀트를 주입하는 것이 상기 갭을 줄이기 이전에 일어나는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  43. 제 40항에 있어서,
    상기 제1 도펀트를 주입하는 것이 상기 갭을 줄인 이후에 일어나는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  44. 제 36항에 있어서,
    상기 방법이 1분에서 6분 사이 동안 900℃ 온도에서 상기 도펀트를 활성화하는 것을 추가로 포함하는 것을 특징으로 하는 반도체 기판 내에 도프된 영역을 형성하는 방법.
  45. 반도체 구조물을 형성하는 방법에 있어서, 상기 방법은,
    - 반도체성 기판 물질 상에 패턴화 가능한 물질 층을 형성하고,
    - 인접한 블록 쌍이 제1 갭에 의해 분리되는 2개 이상의 패턴화된 블록을 형성하도록 패턴화 가능한 물질 층을 패턴화하며,
    - 상기 인접한 블록 쌍 및 상기 인접한 블록 사이의 제1 갭을 가로질러 코팅을 형성하고,
    - 상기 인접한 블록 쌍에 상기 코팅을 유지하면서 상기 제1 갭을 가로지른 것으로부터 상기 코팅을 선택적으로 제거하며, 이때 상기 블록 쌍 및 코팅이 함께 상기 제1 갭보다 더 적은 제2 갭에 의해 분리되는 한 쌍의 확대된 블록을 규정하고,
    - 상기 확대된 블록이 상기 반도체성 기판 물질 위에 유지되는 동안, 도프된 영역을 형성하도록 제2 갭 내 반도체성 물질 내에 하나의 도펀트 이상을 주입하며,
    - 상기 반도체성 기판 물질 상으로부터 상기 확대된 블록을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  46. 제 45항에 있어서,
    상기 패턴화 가능한 물질은 포토레지스트를 포함하고, 이때 상기 코팅은 상기 포토레지스트로부터 산에 노출될 때 교차결합하는 물질을 포함하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  47. 제 45항에 있어서,
    상기 코팅이 Clariant international, Ltd.에 의해 AZ R200TM으로 표시된 물질에 대응하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  48. 제 45항에 있어서,
    상기 패턴화된 블록이 포토리소그래픽 프로세스에 의해 형성되고, 이때 상기 포토리소그래픽 프로세스가 상기 포토리소그래픽 프로세스에 의해 얻어질 수 있는 최소 특징 사이즈로 제한되며, 상기 제1 갭이 상기 최소 특징 사이즈에 대응되고, 그리고 상기 주입에 의해 형성되는 반도체성 물질의 도프된 영역이 상기 최소 특징 사이즈보다 작은 영역 폭을 가지는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  49. 제 48항에 있어서,
    상기 영역 폭이 상기 최소 특징 사이즈의 50%와 같거나 또는 작은 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  50. 제 45항에 있어서, 상기 방법은,
    - 상기 반도체성 기판 물질 내에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하고,
    - 상기 도프된 영역 위에 분리 메스를 형성하는 단계를 추가로 포함하며,
    이때, 상기 제1 소스/드레인 영역은 상기 도프된 영역의 제1 변부로부터 측면으로 위치되고, 제2 소스/드레인 영역은 상기 도프된 영역의 제2 반대쪽 변부로부터 측면으로 위치되며,
    상기 제1 및 제2 소스/드레인 영역이 상기 분리 메스 아래로 부부적으로 확장하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  51. 제 50항에 있어서,
    상기 분리 메스는 게이트 스택을 포함하고, 상기 게이트 스택은 절연성 물질층에 의해 상기 도프된 영역으로부터 분리된 도전적으로 도프된 물질층을 포함하며, 상기 도전적으로 도프된 물질층은 p-타입 도펀트가 주종으로서 도프되고, 그리고 이때 상기 소스/드레인 영역이 n-타입 도펀트가 주종으로서 도프되는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  52. 제 50항에 있어서,
    상기 방법이 상기 반도체 기판 위의 한 쌍의 트랜지스터 디바이스를 포함하고, 상기 트랜지스터 디바이스가 상기 분리 메스에 의해 서로 전기적으로 분리되는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  53. DRAM을 형성하는 방법에 있어서, 상기 방법은,
    - 각각이 한 쌍의 반대쪽 측벽을 포함하는 제1 워드라인(wordline) 및 제2 워드라인을 기판 위에 형성하고,
    - 상기 워드라인 가까이에 제1노드, 제2 노드, 제3 노드 및 제4 노드를 포함하는 4개의 노드를 규정하며,
    - 제1, 제2, 제3 및 제4 확산 영역을 규정하고,
    - 상기 제1 워드라인 및 제2 워드라인 사이의 분리 영역을 규정하며,
    - 각각의 워드라인의 반대쪽 측벽을 따라 한 쌍의 스페이서를 형성하고,
    - 상기 제2 확산 영역의 확장없이 최초 거리에 상대적으로 상기 제1 워드라인 아래로 상기 제1 확산 영역을 더 확장하는 단계를 포함하며,
    이때, 상기 제2 노드는 제1 워드라인을 통해 제1 노드와 게이트에 의해 전기적으로 연결되고, 그리고 제4 노드는 상기 제2 워드라인을 통해 제3 노드 와 게이트에 의해 전기적으로 연결되며,
    상기 제1 확산 영역은 제1 노드와 연관되고, 제2 확산 영역은 제2 노드와 연관되며, 제3 확산 영역은 제 3 노드와 연관되고, 그리고 제4 확산 영역은 제 노드와 연관되며,
    상기 분리 영역은 제1 및 제2 워드라인을 서로 전기적으로 분리하고,
    상기 제1 및 제2 확산 영역은 제1 워드 라인 아래의 최초 거리를 확장하며, 제3 및 제4 확산 영역은 제2 워드라인 아래의 최초 거리를 확장하는 것을 특징으로 하는 DRAM 형성 방법.
  54. 제 53항에 있어서,
    상기 방법은 상기 제3 확산 영역의 확장 없이 최초 거리에 상대적으로 제2 워드라인 아래로 상기 제4 확산 영역을 더 확장하는 단계를 추가로 포함하는 것을 특징으로 하는 DRAM 형성 방법.
  55. 제 53항에 있어서,
    상기 스페이서가 스페이서 폭을 포함하고, 그리고 이때 상기 최초 거리가 상기 스페이서 폭보다 작은 것을 특징으로 하는 DRAM 형성 방법.
  56. 제 53항에 있어서,
    각각의 상기 확산 영역이 제2 타입 도펀트로 도전적으로 도프되고, 이때 상기 확장이 제2 타입 도펀트를 헤일로 주입하는 것을 포함하는 것을 특징으로 하는 DRAM 형성 방법.
  57. 제 53항에 있어서,
    상기 확산 영역이 n-타입 도펀트가 주종으로서 도프되고, 이때 상기 확장이 p-타입 도펀트가 주종으로서 도프된 확장 영역을 형성하는 것을 포함하는 것을 특징으로 하는 DRAM 형성 방법.
  58. 제 53항에 있어서,
    상기 분리 영역이 얕은 트랜치 분리 영역을 포함하는 것을 특징으로 하는 DRAM 형성 방법.
  59. 제 53항에 있어서, 상기 방법은,
    - 제1 및 제2 커패시터 구조물을 형성하고,
    - 제1 노드와 전기적 연결된 제1 비트라인 접촉 및 제3 노드와 전기적으로 연결된 제2 비트라인 접촉을 형성하는 단계를 추가로 포함하며,
    이때, 상기 제1 커패시터 구조물은 제2 노드와 전기적으로 연결되고, 그리고 제2 커패시터 구조물은 제3 노드와 전기적으로 연결되는 것을 특징으로 하는 DRAM 형성 방법.
  60. 제 53항에 있어서, 상기 분리 영역을 규정하는 단계는,
    - 상기 반도체 기판 내에 도프된 포켓 영역을 형성하고, 그리고
    - 상기 기판 및 상기 포켓 영역 위에 분리 메스를 형성하는 것을 포함하며, 이때 상기 도프된 포켓 영역은 포켓 폭을 포함하고, 상기 분리 메스는 상기 포켓 폭보다 더 큰 전체 메스 폭을 가지는 것을 특징으로 하는 DRAM 형성 방법.
  61. 제 60항에 있어서, 상기 분리 메스는,
    - 상기 기판 상의 게이트 스택,
    - 반대쪽 측벽들과 나란한 한 쌍의 절연성 스페이서를 포함하는 데, 이때 상기 게이트 스택은 반대쪽 측벽을 가지며, 전체 메스 폭이 상기 기판의 표면에서 측정되는 상기 절연성 스페이서 쌍의 바깥쪽 변부 사이의 거리가 되며, 상기 전체 메스 폭이 상기 포켓 폭의 2배 이상이 되는 것을 특징으로 하는 DRAM 형성 방법.
  62. 반도체 구조물을 형성하는 방법에 있어서, 상기 방법은,
    - 반도체성 기판 물질 상에 유전물질을 형성하고,
    - 한 쌍의 인접한 블록이 제1 갭에 의해 분리되고, 각각의 블록이 제1 갭 내에 측벽을 가지는 2개 이상의 패턴화된 블록을 형성하기 위해 상기 유전물질을 패턴화하며,
    - 상기 측벽과 나란히 및 상기 제1 갭 내에 한 쌍의 스페이서를 형성하고,
    - 상기 스페이서가 상기 측벽을 따라 유지되는 동안 도프된 영역을 형성하기 위해 제2 갭 내의 상기 반도체성 물질 속으로 하나 이상의 도펀트를 주입하며, 그리고
    - 상기 측벽과 나란한 것으로부터 상기 스페이서를 제거하는 단계를 포함하며, 이때 상기 스페이서는 갭에 의해 분리되는 측변 변부를 가지고, 제2 갭이 제1 갭보다 작은 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  63. 제 62항에 있어서,
    상기 방법이 상기 스페이서를 제거한 이후에 상기 갭 내에 및 상기 측벽을 따라 반도체성 물질 위에 폴리실리콘층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
  64. 제 63항에 있어서, 상기 방법이,
    - 상기 폴리실리콘층 위에 하나 이상의 금속 및 금속 나이트라이드를 증착하 고, 그리고
    - 상기 물질을 편탄화하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 구조물을 형성하는 방법.
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