CN1692489A - 具有铟掺杂子区域的栅隔离区的半导体结构 - Google Patents

具有铟掺杂子区域的栅隔离区的半导体结构 Download PDF

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Abstract

本发明包括半导体结构，其中栅结构由隔离区分开，该隔离区被提供有铟掺杂的穴和覆盖栅。本发明还包括具有一对沟道区的半导体结构，该对沟道区具有用铟掺杂的子区域并被硼包围。一对晶体管结构位于沟道区上，并由隔离区分开。晶体管具有比下面的子区域更宽的栅。本发明还包括沿栅侧壁具有绝缘隔离物的晶体管结构的半导体结构。每个晶体管结构在隔离物下面延伸的一对源/漏区之间。源/漏延长部分仅在每个晶体管结构的一侧上在晶体管结构下面进一步延伸源/漏区。本发明还包括形成半导体结构的方法。

Description

具有铟掺杂子区域的栅隔离区的半导体结构
技术领域
本发明涉及半导体结构以及半导体结构的形成方法。尤其是，本发明涉及DRAM结构的形成方法。
背景技术
在半导体结构中通常利用电隔离来减轻或防止电子器件之间的泄漏。例如，在动态随机访问存储器(DRAM)制造中常常要求这样，以避免访问器件(例如，访问存储器结构)之间的亚阈值泄漏。有几个方面影响场效应晶体管器件之间的漏电流，包括例如，在源/漏区中的结漏电流；由于缩短栅长度引起的漏感应势垒降低(DIBL)；由于栅覆盖区中的高电场引起的栅感应漏泄漏(GIDL)；窄宽度效应；以及由于隔离区到器件的接近度引起的应力导致的泄漏电流(SILC)。
Ion(驱动电流)对Ioff(亚阈值泄漏)的比可以用作确定访问器件(access device)是否能够适当地运行的标准。已经发现降低访问器件的栅氧化物厚度可以改善器件的亚阈值特性，同时增加驱动电流。但是，随着栅氧化物厚度的减小降低了器件的阈值电压。增加器件沟道中的掺杂剂水平可以增加阈值电压到可接受的程度，并且补偿栅氧化物厚度的减小，但是可能增加源/漏区中的结漏电流。另外，增加在器件沟道中的掺杂剂水平可能不利地引起结电容增加，导致沟道迁移率减小，并降低器件的电流驱动。
应当开发降低器件的亚阈值泄漏的新方法。还希望这种新方法避免增加访问器件的沟道区中的掺杂剂浓度。另外，希望可以利用这种新方法，用于在集成电路结构中形成适于电隔离的结构。
发明内容
在一个方案中，本发明包含在半导体衬底内具有一对沟道区的半导体结构。每个沟道区具有用铟或重原子受主原子，例如Ga或Tl掺杂的子区域。沟道还包含围绕子区域的硼。一对晶体管结构布置在半导体衬底上，每个晶体管结构布置在一个沟道区上。一对晶体管结构由隔离晶体管结构的隔离区分开。每个晶体管结构具有基本上横向位于相应的沟道区上中心位置的晶体管栅。每个栅比在下面的掺杂铟的子区域宽。
在一个方案中，本发明包含在半导体衬底材料上具有第一和第二晶体管结构的半导体结构。每个第一和第二晶体管结构具有相对的侧壁和一对沿侧壁的绝缘隔离物。第一晶体管结构布置在衬底内的第一和第二源/漏区之间。第一源/漏区的第一端在第一晶体管结构的第一侧上的隔离物之下延伸，第二源/漏区在相对的第一晶体管结构的第二侧上的隔离物之下延伸。第二晶体管结构布置在衬底内的第三和第四源/漏区之间。第四源/漏区的第一侧在第二晶体管结构的第一侧上的隔离物之下延伸。第三源/漏区在相对的第二晶体管结构的第二侧上的隔离物之下延伸。第一、第二、第三和第四源/漏区通常用第一类型的掺杂剂掺杂。用第二类型的掺杂剂掺杂的源/漏延长部分与第一源/漏区的第一侧相联系，并在第一晶体管结构之下进一步延伸第一源/漏区的第一侧。源/漏延长部分不在第一源/漏区的第二侧中，也不在第二源/漏区中。
本发明还包含半导体结构的形成方法。
附图说明
以下参考附图介绍本发明的优选实施例。
图1是可以形成本发明的实施例的半导体晶片结构的片段的图示剖视图。
图2是在可以用于形成图1结构的制造程序的初期，半导体晶片结构的片段的图示剖视图。
图3示出了在图2的处理阶段之后的处理阶段，图2晶片片段的图。
图4示出了在图3的处理阶段之后的处理阶段，图2片段的图。
图5示出了在图4的处理阶段之后的处理阶段，图2片段的图。
图6示出了在图5的处理阶段之后的处理阶段，图2片段的图。
图7示出了在图6的处理阶段之后的处理阶段，图2片段的图。
图8示出了在图7的处理阶段之后的处理阶段，图2片段的图。
图9示出了在图8的处理阶段之后的处理阶段，图2片段的图。
图10示出了在图9的处理阶段之后的处理阶段，图2片段的图。
图11示出了在图10的处理阶段之后的处理阶段，图2片段的图。
图12示出了在图11的处理阶段之后的处理阶段，图2片段的图。
图13示出了在图12的处理阶段之后的处理阶段，图2片段的图。
图14是可以形成本发明的第二实施例中的半导体晶片结构的片段的图示剖视图。
图15示出了在图2的处理阶段之后的一个可替代的处理阶段，图2晶片片段的图。
图16示出了在图15的处理阶段之后的处理阶段，图2片段的图。
图17示出了在图16的处理阶段之后的处理阶段，图2片段的图。
图18示出了在图17的处理阶段之后的处理阶段，图2片段的图。
图19示出了在图18的处理步骤之后的处理步骤，图2片段的图。
图20示出了在图19的处理阶段之后的处理阶段，图2片段的图。
图21是可以形成本发明第三实施例中的半导体晶片结构的片段的图示剖视图。
图22是可以形成本发明第四实施例中的半导体晶片结构的片段的图示剖视图。
图23示出了在类似于图14所示的结构的替代处理阶段，图2片段的图。
图24示出了在图23的处理步骤之后的处理步骤，图2片段的图。
图25是可以形成本发明第五实施例中的半导体晶片结构的片段的图示剖视图。
图26是在根据本发明的替代实施例的制造程序的初期，半导体晶片结构片段的图示剖视图。
图27示出了在图26的处理阶段之后的处理阶段，图26晶片片段的图。
图28示出了在图27的处理阶段之后的处理阶段，图26片段的图。
图29示出了在图28的处理阶段之后的处理阶段，图26片段的图。
具体实施方式
图1说明了由本发明的特定方案包含的半导体结构10。结构10包括衬底12。为了帮助说明随后的权利要求，术语″半导电的衬底″和″半导体衬底″定义为包括半导体材料的任何结构，包括但不限于体半导体材料，例如半导体晶片(单独或以组件形式在其上包括其它材料)，和半导体材料层(单独或以组件形式在其上包括其它材料)。术语″衬底″是指任何支承结构，包括但不限于上述半导体衬底。
在特定方案中，结构10对应于DRAM阵列。结构10包括一对由衬底12支承的场效应晶体管器件14和16，还包括具有不同于器件14和16的阈值电压的器件38。器件38可用于电隔离器件14和16，如以下讨论的。
每个器件14和16包括含有绝缘材料24、导电掺杂的半导体材料26(也称为栅层)、导电物质28和绝缘帽盖30的晶体管栅叠层22。
例如，绝缘材料24包括氮化硅、二氧化硅和氮氧化硅的一种或多种。绝缘材料24通常包括二氧化硅，并且被称作栅氧化物。
例如，导电掺杂的材料26包括导电掺杂的硅。硅通常为非晶和/或多晶形式。掺杂剂包括n型掺杂剂(例如，磷或砷)，或包括p型掺杂剂(例如，硼)。
导电物质28通常包括直接在硅材料26的顶面上形成的硅化物层；或者直接依次在硅材料26上的(即，物理上相对)WNx或TiN的阻挡层上形成的金属层。
例如，绝缘帽盖30包括氮化硅和二氧化硅的一种或两种。
栅叠层包括侧壁，并且沿侧壁形成电绝缘隔离物32。例如，隔离物32包括氮化硅，并且可以通过在衬底12和栅叠层22上共形地淀积材料，随后各向异性地蚀刻该材料来形成。
在衬底12内以及在栅叠层22之间提供多个源/漏区34。栅叠层22被认为是直接在衬底12的片段上，并且源/漏区34被认为是通过该片段的至少一部分互相隔开。在所示的结构中，源/漏区34在隔离物32下面延伸整个隔离物宽度。
源/漏区34是扩展到衬底12中的导电掺杂的扩散区。通常，晶体管结构14和16为NMOS晶体管，因此，相应的源/漏区34为n型掺杂的扩散区。换句话说，在扩散区34内的多掺杂剂为n型掺杂剂。术语″多掺杂剂(majority dopant)″是指在区域内最多的掺杂剂。因此，如果在区域中存在p型和n型掺杂剂，则多掺杂剂类型应该是占主导地位的掺杂剂。另外，注意，如果提供足够的阈值电压，则在叠层22之间提供的叠层36(下面更详细地论述)可以被包含在NMOS晶体管中。
在所示结构中，源/漏区34在隔离物32下面延伸。但是，应当理解，可以形成其它结构，其中源/漏区不在隔离物的下面延伸，或者甚至其中除去至少一部分隔离物。另外，源/漏区34可以在隔离物32之下小于全部隔离物宽度延伸、可以延伸全部隔离物宽度或者可以延伸超过隔离物到相应的叠层下面(未所示)。
各个源/漏区连接到电容器结构42或数字线44，以定义DRAM存储器阵列的各个存储单元。
隔离区38在晶体管结构14和16之间延伸，并且可以用于电隔离该晶体管结构。隔离区38包括类似于栅结构14和16的叠层22的叠层36。叠层36包括在栅叠层22中利用的绝缘材料24、导电物质28和绝缘帽盖34。但是，在特定实施例中，叠层36不同于栅叠层22，具有与叠层22的材料26在掺杂上有差别的重掺杂材料40。
在特定方案中，材料40包括用与在源漏区34中主要利用的掺杂剂类型相反的掺杂剂来高浓度掺杂的硅。例如，如果源/漏区34主要包括n型掺杂剂，则材料40主要包括p型掺杂剂。当源/漏区34用n型掺杂剂作为多掺杂剂时，在掺杂的栅层40内作为多掺杂剂的p型掺杂剂的利用可以导致叠层40相对于相邻的器件具有高阈值电压。这允许叠层36在特定阈值电压下主要起隔离区的作用，用于驱动相邻的器件，而不是作为晶体管结构。在本发明的一些方案中，材料40包括高浓度的p型和n型掺杂剂，例如，包括浓度从1×1018原子/cm3到5×1021原子/cm3的p型和n型掺杂剂。通常，掺杂剂的浓度大约为1×1020原子/cm3。
在本发明的特定实施例中，材料40基本上包括一种类型的掺杂剂(即，在材料54内的至少99％的掺杂剂为p型)，或者材料40实际上包括两种类型的掺杂剂(换句话说，在材料40内小于99％的掺杂剂为p型)。或者，材料40可以为多数n掺杂，并且连接到合适的电偏置，从而隔离器件38适当地起接地栅的作用。
如果叠层36用作隔离区，则可以描述为具有在一对相邻的源/漏区34之间延伸的材料物质40的隔离区。此外，如图所示，相邻的源/漏区可以在与叠层36相联系的隔离物32下面延伸全部隔离物宽度。或者，相邻的源/漏区32可以在隔离物32之下延伸部分隔离物宽度，或者可以在栅电极下面延伸(即，可以在物质40下面延伸)。
所示的叠层36具有与其它电路48接触的导电层28。在叠层36用作隔离区的实施例中，其它电路48可以是与结构10相联系的电接地，或者只要器件36不导通在下面的沟道则其它电路48可以相对于地来讲稍微正或负。
作为在层40内的掺杂剂变化(相对于栅叠层22的层26)的结果，在叠层36内的栅氧化物24的外表或有效厚度可以相对于叠层22的厚度变化。换句话说，即使在叠层22和叠层36中栅氧化物24具有相同的物理厚度，在叠层36中栅氧化物的有效电厚度也将相对于叠层22增加。
在本发明的特定方案中，相对于栅氧化物24和硅层40之间的界面存在有效的掺杂剂耗尽。具体地，硅层40比硅层26具有更低的n型掺杂剂有效浓度。这可以通过最初提供与层26具有相同的n型掺杂剂浓度的层40，随后对层40添加足够的p型掺杂剂以改变层40的电特性来实现。p型掺杂剂浓度足以压倒n型掺杂剂浓度(即，在层40中形成p型掺杂剂作为多掺杂剂)，或者足以简单地对包括叠层36的晶体管结构的功函数具有可测量的影响。
可以在隔离结构38下面的衬底12的半导体材料内提供掺杂穴区域46。可以用重p型原子，例如，铟，掺杂掺杂穴区域46。可选择地，可以用至少一种其它p型掺杂剂，例如，硼，另外掺杂掺杂区域46。在隔离结构38下面的穴区域46中提供铟或其它重p型掺杂剂，例如，Ga或Tl，以增加隔离栅36的阈值电压是有利的。此外，在穴区域46内的铟可以提高中心位于隔离器件38之下的掺杂剂的滞留量。铟的较低的扩散率可以最小化掺杂剂对存储节点结的扩散，由此最小化结泄漏。当与额外的p型掺杂剂例如硼一起使用时，可以利用相对于通常使用的浓度更低剂量的额外的p型掺杂剂，以最小化在跨越接地栅器件38的节点之间的电荷泄漏。
在穴区域46内以从大约1×1012原子/cm3到大约1×1013原子/cm3的浓度提供铟。如果用硼另外掺杂穴区域46，则以从大约1×1012原子/cm3到大约2×1012原子/cm3的浓度提供硼。
注入的铟的激活包括在大约900℃的温度下在大约1分钟和大约6分钟之间的热处理来激活，优选的是从大约1分钟到大约2分钟。这种激活可以在硼磷硅酸盐玻璃(BPSG)回流期间发生，或者在独立的步骤中发生。
掺杂区域46优选具有小于栅叠层36的宽度的横向宽度。优选，穴区域46基本上中心位于器件38之下，并且包括小于或等于器件38的总宽度的横向宽度，器件38的总宽度是在与栅叠层36相联系的一对侧壁隔离物32的外边缘之间的最远距离。在优选结构中，在掺杂区域46中的重p型原子掺杂剂通过间隔与每个邻近的源/漏区34分离。
注意，在硼注入到掺杂穴区域46里的实施例中，至少最初注入的硼的一部分在激活或其它热处理期间从区域46向外扩散。但是，在优选实施例中，重p型掺杂剂基本上保持在穴区域46内，由此避免在存储节点结上或附近具有高浓度的p型掺杂剂。因此，掺杂穴区域被称作掺杂区域的子区域。
虽然图1示出了与掺杂的沟道区46一起利用的栅叠层36的重掺杂的材料40，但是本发明包含这样的实施例，其中材料40用替代的导电掺杂半导体材料例如用于栅叠层22中的层26的材料来代替。
除图1所示的部件之外，结构10包括在位于叠层22(未示出)下面的衬底12的区域内的掺杂沟道区。在特定实施例中，在晶体管器件下面的掺杂沟道区可以用非重p型掺杂剂例如硼掺杂。这种硼掺杂的沟道区可以没有另外加入的重p型掺杂剂，并且具有注入的从大约5×1012原子/cm3到大约9×1012原子/cm3的浓度的硼。
在所示的结构10中，材料40物理上靠着绝缘物质24，导电物质28物理上靠着材料40。此外，导电物质28包括直接在层40上(物理上靠着)形成的硅化物层，还包括在硅化物层上形成并物理上靠着硅化物层的金属层、金属化合物层和/或金属合金层。
叠层36被认为是在DRAM阵列的范围内，并且例如，阵列是6F2或8F2阵列。
参考图2-13介绍形成图1的结构的方法。在图2-13的介绍中，酌情利用以上在介绍图1中所用的类似编号。
最初参考图2，在初步处理阶段显示了晶片结构10。结构10包括衬底12、绝缘层24和在绝缘层24上形成的掩模材料102。例如，掩模材料102包括正或负性光致抗蚀剂，并且在特定实施例中，包括来自日本的JSRTM公司的M108YTM。参考图3，光致抗蚀剂102被光刻构图成一对相邻并隔开的块104和106。块104具有侧壁边缘105和顶部边缘107。应当理解，这里所用的术语″块″一般指的是任何构图的形状，例如，包括矩形、正方形或具有曲线边缘的形状。
在所示的实施例中，形成的块104和106是与绝缘材料24物理接触。应当理解，本发明包含其它实施例(未示出)，其中在缺少绝缘层24的衬底12的半导体材料上直接形成掩模材料102，以产生物理上靠着衬底12的块。
间隔110在构图的块104和106之间延伸，并且在所示的实施例中，在间隔110内露出绝缘材料24的顶面112。构图的块104和106被认为覆盖绝缘层24的第一部分，并且留下层24的第二部分未被覆盖。在没有层24的情况下形成材料102的实施例中(未示出)，构图的块104和106可以覆盖衬底12的第一部分并留下衬底材料的第二部分未被覆盖。
参考图4，在构图的光致抗蚀剂块104和106上并且在间隔110内形成涂层114。涂层114覆盖在块104和106之间露出的绝缘材料24的至少一部分，并且在所示的实施例中覆盖绝缘材料24的全部露出部分。涂层114是不同于光致抗蚀剂的材料，并且在特定的应用中，对应于由Clariant International，Ltd.指定为AZ R200TM的材料。涂层114物理上靠着光致抗蚀剂块104和106，并且对应于可以从绝缘材料24的露出部分112上有选择地去掉、同时剩余部分附着于光致抗蚀剂的块104和106上的材料。
在本发明的一个方案中，涂层114对应于指定为AZ R200TM的材料，并且涂敷到半导体晶片的全部表面，随后自旋干燥。注意，AZ R200TM是水基材料，因为水可能妨碍标准的光刻工艺，所以最好在用于曝光和显影光致抗蚀剂的过程中在单独的室中进行与AZ R200TM相联系的过程。因此，本发明的优选工艺包括形成光致抗蚀剂物质102并且在单独的用于形成涂层114期间的″碗″或室中光刻处理这种物质。
在形成涂层114之后，在从大约100℃到大约120℃的温度下烘焙半导体结构10。这种烘焙被认为是将来自抗蚀剂102的酸扩散到AZ R200TM里，并且交联AZ R200TM层与抗蚀剂块104和106。交联可以粘结涂层到块104和106，和/或将涂层形成与块104和106紧紧附着的壳。指定为AZ R200TM的材料不过是在本发明的方法中利用的一种材料。可以使用有选择地粘结或附着于光致抗蚀剂块104和106上的其它材料替代表示为AZ R200TM的材料。
参考图5，涂层114暴露于从块104和106之间有选择地除去涂层、同时留下靠着块104和106的涂层的条件。在涂层包括AZ R200TM的涂覆中，通过将半导体结构10暴露于包括表面活性剂的水溶液中完成这种除去。这种溶液可以有选择地除去涂层114的非交联的部分。合适的表面活性剂水溶液是由Clariant International，Ltd.作为″SOLUTION CTM″销售的材料。  在利用AZ R200TM的应用中，在除去非交联的材料之后，结构10在从大约130℃到大约140℃的温度下经过所谓的硬烘焙。这种硬烘焙可以完全干燥并且进一步交联剩余的在块104和106周围的部分涂层114。
剩余的光致抗蚀剂块周围的涂层114被认为定义了横向向外延伸超过光致抗蚀剂块的边缘的第二块。具体地，在光致抗蚀剂块104上的涂层114定义了横向向外延伸超过块104的横向边缘105的横向边缘116，还定义了向上延伸超过块104的顶部边缘107的顶部边缘115。同样，块106周围的涂层114包括横向向外延伸超过块106的横向边缘109的横向边缘119，还包括向上超过块106的顶部边缘111的顶部边缘117。
光致抗蚀剂块104和围绕该光致抗蚀剂块的涂层114一起定义了被放大的并且横向比光致抗蚀剂块104更宽的掩模块。而且，光致抗蚀剂块106和围绕该光致抗蚀剂块的涂层114一起定义了被放大的并且横向比光致抗蚀剂块106更宽的掩模块120。掩模块118和120(也称为放大的块)在它们之间具有比光致抗蚀剂块104和106之间更窄的间隔。换句话说，涂层114缩小间隔110以降低该间隔的尺寸。
参考图6，相对于结构10注入掺杂剂122。掩模块118和120防止掺杂剂注入到结构10的阻挡区域里。未阻挡的区域对应于在表面区域内最终要形成叠层36(图1)的区域。注入的掺杂剂122形成掺杂穴区域46，如图7所示。掺杂穴区域46具有对应于间隔110的缩小的宽度的宽度。
再次参考图6，掺杂剂122包括单个重p型掺杂剂，例如，铟，或者包括重p型掺杂剂和另外的p型掺杂剂，例如，硼。虽然图6和7描述了掺杂穴区域46的形成，如利用单个掺杂步骤，但应当理解，本发明包含替代实施例(未示出)，其中利用两个或更多注入步骤将掺杂剂注入到区域46中。例如，在光致抗蚀剂块104和106上形成涂层114之前，非重p型掺杂剂，例如，硼，可以注入到露出的区域112中(图3)。或者，在形成放大的块118和120之后，但是在独立的步骤中或者在用重p型掺杂剂掺杂之前或之后，可以注入第二掺杂剂。
通过在大约900℃的温度下，在大约1分钟和大约6分钟之间的热处理来激活掺杂剂122，优选的是从大约1分钟到大约2分钟。掺杂剂122的激活可以在BPSG的回流期间进行，或者在独立的步骤中进行。
参考图8，从衬底12上除去材料102和114(图5)。
本发明可以有利地形成比单独利用光刻工艺达到的掺杂穴区域更窄的掺杂穴区域。具体地，如果光致抗蚀剂块104和106(图3)被认为通过特定的光刻构图工艺彼此尽可能接近，则本发明的工艺有效地限定比单独通过光刻工艺实现的掩模块更密集的新的掩模块118和120(图5)。换句话说，如果最初形成的间隔110具有通过光刻工艺可实现的最小特征尺寸，则涂层114的形成有效地减小间隔110的特征尺寸到低于最小可实现的特征尺寸。在特定实施例中，在块118与120之间的间隔110的减小的宽度小于或等于在涂层114形成之前在块104和106之间的间隔110的大约一半的宽度。
在没有绝缘材料24的衬底12上形成层102的实施例中(未示出)，在后续处理之前除去材料102和114之后，形成该绝缘层。
在位于栅叠层22(图1)下面的具有只用非重p型掺杂剂掺杂的掺杂沟道区(未示出)的本发明的实施例中，可以在除去材料102和114之后，通过将掺杂剂注入到衬底的适当区域中形成该沟道区。或者，可以在形成层102之前形成该沟道。这种沟道区的形成包括注入从大约5×1012原子/cm3到大约9×1012原子/cm3的浓度的硼。
参考图9，在绝缘层24上形成物质124。在最初淀积时物质124可以是无掺杂的，或者可以原地掺杂。在所示的应用中，物质124是无掺杂的，因此，没有获得物质26(图1)或物质40(图1)的特性。
在物质124上形成构图的掩模材料126，并阻挡物质124的一部分。例如，掩模材料126包括光致抗蚀剂，并且例如，通过光刻工艺形成所示的图形。掩模材料126覆盖最终要形成叠层36处的部分结构10，同时留下结构10的其它部分未被覆盖。
参考图10，掺杂剂127注入到结构10中，具体地，注入到没有被掩模126覆盖的材料124(图9)的部分中。如此将材料124转换为材料26。例如，掺杂剂127包括n型掺杂剂(例如磷或砷)。提供浓度至少为1×1020原子/cm3的掺杂剂127，并且通常提供的浓度从大约1×1020原子/cm3到大约5×1021原子/cm3。
参考图11，除去掩模材料126并用另一构图的掩模材料128代替。例如，掩模材料128包括例如光致抗蚀剂，并且通过例如光刻工艺形成所示的图形。掩模材料128覆盖结构110的一部分，同时留下最终要形成叠层36的部分未被覆盖。
掺杂剂129注入到结构10中，具体地，注入到没有被掩模128覆盖的材料124(图9)的部分中。如此将材料转换为材料40。掺杂剂129包括相对于掺杂剂127相反的导电类型。此外，可以注入掺杂剂129到大于1×1020原子/cm3的浓度。
在特定的应用中，可以省略掩模126(图9)，并且掺杂剂127注入到全部材料124(图9)中。随后，形成掩模128，以大于掺杂剂127的浓度注入掺杂剂129。然后，在结构10的暴露的(未阻挡的)区域内掺杂剂129比掺杂剂127更占据主导地位，以形成掺杂材料40和26。
参考图12，除去掩模材料128(图11)。横穿结构10形成层28和30。正如以上的讨论，层28包括硅化物、金属、金属化合物和/或金属合金；层30可以包括绝缘材料，例如，二氧化硅和/或氮化硅。
参考图13，由图12的层24、26、28、30和40构图叠层22和36。例如，通过在层上形成构图的光致抗蚀剂掩模(未示出)，随后利用合适的蚀刻条件由掩模转印图形实现了这种构图。
通过在衬底12内形成源/漏区34(图1所示)，并形成侧壁隔离物32(图1所示)在图1的结构中引入叠层22和36。优选的是形成源/漏区34以在相应的晶体管器件14和16或隔离器件38的侧壁隔离物32下面延伸，而不在相应的叠层22或36下面延伸。
参考图14-20介绍本发明的另一应用。在图14-20的介绍中将酌情利用与以上在介绍图1-13中所用的类似的编号。
图14所示的结构10包括图1中所示的全部部件，并且在位于晶体管栅叠层22下面的沟道区内还包括一个或两个沟道穴注入45和47。沟道穴区域45和47包括重p型原子的注入，例如，铟。在特定实施例中，掺杂穴区域45和47以及相应的围绕沟道区还用第二p型掺杂剂例如硼掺杂。利用在晶体管器件的硼掺杂的沟道区内的铟穴注入以减小在沟道区中所用的硼的浓度是有利的。例如，在沟道穴区域45和47注入浓度从大约1×1012原子/cm3到大约1×1013原子/cm3的铟的本发明的实施例中，相对于在本发明的缺少沟道穴45和47的沟道区中所用的从大约5×1012原子/cm3到大约1×1013原子/cm3的典型的硼剂量，在沟道区中所用的硼剂量从大约1×1012原子/cm3到大约2×1012原子/cm3。
参考图15-20介绍形成图14的结构的方法。通常，在形成图14所示的结构中所用的方法可以参考如上所述图1结构的形成并且结合以下可替换的处理步骤。最初参考图15，在图2之后的可替换处理阶段显示晶片结构10。利用合适的光刻工艺构图掩模材料102(图2)，形成隔开的块203、204、206和208。间隔210在构图的块203和204之间、在构图的块204和206之间以及在构图的块206和208之间延伸。在所示的实施例中，在间隔210内露出绝缘层24的顶面212。或者，在没有层24(未示出)的情况下形成构图的块203、204、206和208，顶面212包括衬底12的半导体材料。
参考图16，在构图的光致抗蚀剂块203、204、206和208上并且在间隔210内形成涂层114。正如以上的讨论，从构图的光致抗蚀剂块之间有选择地除去涂层114，由此形成缩小的间隔210，如图17所示。在特定实施例中，缩小的间隔210包括小于或等于在形成涂层114之前间隔宽度的大约一半的宽度。如在图17中示出的，选择性的除去涂层114可以形成放大的块218、219、220和221。
参考图18，掺杂剂122注入到结构10中，具体地，注入到没有被掩模块218、219、220和221覆盖的衬底12的部分中。
参考图19，注入掺杂剂122(图18)，形成沟道穴区域45和47以及穴区域46。这种穴区域具有其宽度对应于缩小的间隔210的宽度。正如以上的讨论，掺杂剂122包括铟，在特定实施例中还包括额外的p型掺杂剂，例如，硼。因此，在没有额外的掺杂剂的情况下用铟注入穴区域45、46和47，或者同时用铟和例如硼注入。掺杂穴区域46对应于最终将位于隔离器件38下面的衬底的区域(图14)。掺杂的沟道穴区域45基本上主要位于最终与晶体管器件14相联系的沟道区内(图14)。类似的，沟道穴区域47对应于基本上将最终位于晶体管器件16下面沟道区内中心的子区域(图14)。
注意，在与注入掺杂剂122无关的独立的掺杂步骤中，硼和/或其它掺杂剂注入到将位于器件14和16下面的沟道区中的至少一个中，或者在隔离器件38下面的对应区域。可以在形成抗蚀剂块203、204、206和208之前(图15)进行该独立的步骤，或者在形成构图的抗蚀剂块之后但在形成放大的块218、219、220和221之前(图17)进行。或者，在铟注入122之前或之后的独立的步骤中，在形成放大的掩模块218、219、220和221之后进行独立的掺杂。
铟的激活包括如上所述的热处理。优选的是，将铟从穴区域到周围衬底中的扩散最小化。在具有另外硼注入的实施例中，铟掺杂的穴45和47可以是通过硼扩散形成的更大沟道区的子区域。在优选实施例中，保持掺杂的穴45、46和47的宽度比覆盖在叠层上面的宽度更窄。在特定实施例中，穴的宽度将保持大约为缩小的间隔的宽度。
参考图20，从衬底112上除去掩模块218、219、220和221。如图20所示，然后，如上所述处理半导体结构10(图10-13和相应的正文)以形成图14所示的结构。有利的是，在与晶体管器件相联系的沟道穴区域中提供铟，允许在沟道区中利用更低浓度的硼或其它p型掺杂剂，由此减少可以对存储节点结扩散的掺杂剂的数量。在存储节点结或周围的高浓度p型掺杂剂可以增加电荷泄漏。因此，减少在沟道区中所用的高扩散率掺杂剂例如硼的数量有助于减少泄漏。
图21示出了可以利用本发明的方法形成的替代的半导体结构10。图21所示结构与图14所示结构相同，不同之处在于在隔离器件38下面没有穴注入区。虽然图21描绘在隔离器件下面完全没有穴注入的情况，但是本发明包含具有用铟轻掺杂(即，小于大约1×1012原子/cm3，未示出)的穴的结构。在本发明的结构中，隔离器件38下面具有轻掺杂铟穴或没有掺杂的穴，隔离器件包括多数p型掺杂层40(以上讨论的)。如本领域的普通技术人员所理解的，可以利用上面参考图15-20论述的方法结合掩模材料102的交替光刻构图(图2)形成图21的结构10。这种交替构图露出对应于晶体管器件14和16的最终位置的衬底区域，同时覆盖衬底的其它区域，包括最终在隔离器件38下面的区域。
图22示出了本发明的另一个方案包含的半导体结构10。如图22所示，除了关于形成图14所示结构的介绍之外，可以通过任意的工艺步骤形成结构10。如图22所示，至少在结构10中给出的源/漏区34的至少一部分包括在相关的栅器件14、16下面更远延伸的相关源/漏区的延长区50、52。延长区50和52延伸相关的源/漏区34，从而源漏区延伸覆盖隔离物32的全部宽度。或者，延长部分可以在相应的器件下面延伸源/漏区到小于隔离物的全部宽度，或者在栅叠层22下面局部地延伸源/漏区。
在特定实施例中，源/漏区34可以是用n型掺杂剂多掺杂的，延长区50和52可以是用p型掺杂剂多掺杂的。在优选实施例中，延长部分50和52包括重p型掺杂剂，例如，铟。在延长部分中的合适的铟浓度从大约1×1012原子/cm2到大约3×1012原子/cm2。
如图22所示，可以形成包括源/漏延长部分50、52的半导体结构10，以使该延长部分仅在与给出的叠层22相联系的一对侧壁32下面。换句话说，可以在相应的晶体管器件14、16的单侧上提供延长部分注入50、52。优选的是，如图22所示，仅在栅14和26的位接触侧上提供延长部分50和52，并且在栅的相对存储节点侧上没有源/漏区。有利的是，利用与晶体管器件14和16的位接触侧相联系的源/漏区的铟注入延长部分，以允许减少在沟道穴注入45和47中所用铟的数量。在延长部分50和52中，穴沟道区45和47包括从大约2×1012原子/cm2到大约5×1012原子/cm2的铟浓度，并且另外包括上面关于图14所示半导体结构阐明浓度的硼。
参考图23-24介绍形成图22的结构的方法。参考图23，在连接到任何电容器结构或数字线之前类似于图14所示结构的进一步的工艺。在结构10上形成掩模材料174，并构图以露出将成为晶体管器件14和16的位线接触侧的衬底部分。例如，掩模材料174包括光致抗蚀剂；并且可以利用合适的光刻工艺构图。
相对于结构10注入掺杂剂176，并且形成图24所示的延长区50和52。利用一般相对于栅形成晕轮注入的倾斜注入技术来注入掺杂剂176。然而，注入区50和52不同于典型的晕轮注入，原因在于掺杂剂仅注入到相应栅的一侧，栅的对侧被掩模材料174阻挡，所以注入50和52没有形成环形结构。掺杂剂176包括p型掺杂剂，并且优选包括重p型掺杂剂例如铟。
进一步处理图24所示的半导体结构，除去光致抗蚀剂材料174并形成图22所示的结构。
图25示出了由本发明的另一个方案包含的半导体结构10，并且将在合适的地方使用类似于在上面图1-24中所用的编号。图25所示的结构10类似于图22示出的结构，不同之处在于浅沟槽隔离区54代替隔离器件38(图14)。
如本领域的技术人员所理解的，可以利用传统的浅沟槽隔离区成形与如上所述的本发明的各种方法相结合来形成如图25所示的结构10。可以在形成可构图的材料102(图2)之前的初步处理步骤形成浅沟槽区54。然后通过以上讨论的方法构图材料102，露出衬底的区域，同时覆盖剩下的其它区域。形成涂层材料144并处理，以露出最终在叠层22的中心部分下面的区域，同时保持包括浅沟槽隔离区的其它区域被掩蔽。然后，如上所述形成沟道穴45和47，接着形成图25所示的其它部件。
虽然图22和25示出了与沟道穴区域45和47一起使用的注入延长部分50和52，但是应当理解，本发明包含在没有所述穴区域45和47的半导体结构中使用延长部分50和52的实施例。
除了上述实施例之外，本发明包括用于形成栅结构的镶嵌(damascene)工艺。参考图26-29介绍利用镶嵌工艺形成结构的示例性方法。
参考图26，初始步骤包括在绝缘材料24上淀积电介质材料层202。或者，在没有绝缘层的衬底12上淀积电介质层202，并可以在镶嵌工艺之后生长绝缘材料24。在淀积电介质层202之前提供源-漏区34，如图26所示，或在栅形成期间或之后形成源-漏区34。
通过常规方法，例如，光刻，构图电介质材料202，形成构图的块203和205、具有被间隔分开的侧壁204和206的块。沿侧壁204和206形成可除去的隔离物208。例如，通过淀积牺牲材料层并各向异性地蚀刻牺牲材料形成可除去的隔离物208。隔离物208具有被相对于侧壁204和206之间距离的缩小间隔所分开的横向边缘209和211。相对于结构10注入掺杂剂122(以上讨论的)，形成掺杂的穴区域212，如图27所示。掺杂的穴区域212的宽度对应于横向边缘209和211之间的宽度。
参考图27，除去隔离物208，并在结构10上以及沿侧壁204和206共形地淀积多晶硅层214。在多晶硅层上淀积栅电极材料216，例如WN/W或包括金属和/或金属氮化物的其它成分，如图28所示。
参考图29，利用例如化学机械抛光进行平坦化步骤，形成如图所示具有金属栅电极220的平坦化栅结构。栅结构具有对应于侧壁204与206之间的距离的栅结构宽度。因此，掺杂的穴区域212具有小于栅结构宽度的宽度，在特定实施例中，穴区域112包括小于或等于栅结构宽度的大约一半的宽度。
在镶嵌栅结构下面并围绕穴(图29所示)区域的沟道区如以上讨论的相对于栅叠层结构22和36还包括硼。源-漏延长部分(未示出)可以与栅一起利用，并如上所述形成。
已经关于结构和方法的特征用语言或多或少具体地介绍了本发明。然而，应当理解，本发明不局限于所示和介绍的具体特征，因为在此公开的方法包括实现本发明的优选形式。因此，本发明要求保护在附带的权利要求书特有范围内的任何形式或修改。

Claims (64)

1.一种半导体结构，包括：
由半导体材料支撑的一对栅结构；以及
在该对栅结构之间的隔离区，隔离区包括：
在半导体材料中的铟掺杂的穴，穴区域包括第一宽度；以及
在穴区域上的第三栅结构，第三栅结构包括横向宽度大于第一宽度的栅叠层。
2。权利要求1的半导体结构，其中穴区域包括浓度从大约1×1012原子/cm3到大约1×1013原子/cm3的铟。
3.权利要求1的半导体结构，还包括在第三栅结构下面局部延伸的一对源/漏区，该源/漏区用n型掺杂剂多掺杂，其中第三栅结构的栅叠层包括用p型掺杂剂多掺杂的导电掺杂材料层。
4.权利要求3的半导体结构，其中导电掺杂材料包括至少1×1018原子/cm3的n型掺杂剂和至少1×1018原子/cm3的p型掺杂剂。
5.权利要求1的半导体结构，其中一对栅结构包括具有晶体管叠层的一对晶体管，每个晶体管叠层具有晶体管叠层宽度，其中每个晶体管布置在半导体材料中限定的沟道区上，每个沟道区包括具有穴宽度小于晶体管叠层宽度的铟掺杂的沟道穴。
6.权利要求5的半导体结构，其中沟道区还用从大约1×1012原子/cm3到大约2×1012原子/cm3的硼掺杂。
7.权利要求1的半导体结构，其中一对栅结构中的每一个包括：
多晶硅层；以及
在多晶硅层上的金属材料，金属材料具有平坦化的上表面。
8.一种半导体结构，包括：
由半导体材料支撑的一对栅结构；以及
在该对栅结构之间的隔离区，隔离区包括在半导体材料中的铟掺杂的穴。
9.权利要求8的半导体结构，其中一对栅结构中的每一个包括由钨组成的层。
10.一种半导体结构，包括：
在半导体材料中的一对沟道区，每个沟道区的至少一部分是铟掺杂的子区域，每个铟掺杂的子区域具有第一宽度；以及
由隔离晶体管结构的隔离区分开的一对晶体管结构，每个晶体管结构布置在由一对沟道区构成的沟道区上，每个晶体管结构包括具有大于第一宽度的第二宽度的晶体管的栅，每个栅基本上横向位于相应的沟道区的中心上。
11.权利要求10的半导体结构，其中隔离区包括浅沟槽隔离区。
12.权利要求10的半导体结构，其中隔离区包括具有由插入的绝缘材料与第二导电掺杂材料分离的第一导电掺杂材料的隔离栅；第一导电掺杂材料包括p型多掺杂剂，还包括在隔离栅下面没有铟掺杂的穴。
13.权利要求10的半导体结构，其中隔离区包括隔离栅，还包括布置在隔离栅下面的衬底中的掺杂的穴区域，该掺杂的穴区域基本上相对于隔离栅横向地位于中心位置。
14.权利要求13的半导体衬底，其中掺杂的穴区域用铟轻掺杂，其中隔离栅包括由插入的绝缘材料与第二导电掺杂材料分离的第一导电掺杂材料；其中在第一导电掺杂材料中的多掺杂剂为p型。
15.权利要求13的半导体衬底，其中掺杂的穴区域的至少一部分为铟掺杂。
16.一种半导体结构，包括：
具有访问侧和相对的位线侧的场效应晶体管；
与场效应晶体管相联系的一对源/漏区；一个源/漏区在场效应晶体管器件的访问侧，另一个源/漏区在场效应晶体管器件的位线侧；以及
仅与一对源/漏区的一个源/漏区相联系的铟注入。
17.权利要求16的半导体结构，其中铟注入与位于场效应晶体管的位线侧上的源/漏区相联系。
18.一种半导体结构，包括：
半导体衬底；
在衬底的半导体材料中的一对导电掺杂的扩散区，导电掺杂的扩散区包括第一类型的掺杂剂；
在衬底上的晶体管结构，晶体管结构包括：
布置在一对扩散区之间的栅，具有一对相对的侧壁；
沿相对的侧壁布置的隔离物，导电掺杂的扩散区在隔离物下面延伸；以及
在晶体管结构的第一侧上提供并且在晶体管结构的相对的第二侧上不存在的扩散区延长部分，扩散区延长部分包括第二类型的掺杂剂，并且相对于在晶体管结构的第二侧上的扩散区在晶体管结构的第一侧上的晶体管结构下面进一步延伸扩散区。
19.权利要求18的半导体结构，其中第一类型的掺杂剂为n型，第二类型掺杂剂为p型。
20.权利要求18的半导体结构，其中第二类型掺杂剂为铟。
21.权利要求18的半导体结构，其中包括扩散区延长部分的扩散区与位线接触相联系。
22.一种半导体结构，包括：
半导体材料衬底；
在半导体衬底材料上的第一和第二晶体管结构，第一和第二晶体管结构中的每一个具有相对的侧壁，沿侧壁具有一对绝缘隔离物；
在衬底中的第一和第二源/漏区，第一晶体管结构布置在第一和第二源/漏区之间，第一源/漏区的第一端在第一晶体管结构的第一侧上的隔离物下面延伸，第二源/漏区在第一晶体管结构的相对第二侧上的隔离物下面延伸；
在衬底中的第三和第四源/漏区，第二晶体管结构布置在第三和第四源/漏区之间，第四源/漏区的第一侧在第二晶体管结构的第一侧上的隔离物下面延伸，第三源/漏区在第二晶体管结构的相对第二侧上的隔离物下面延伸；第一、第二、第三和第四源/漏区通常用第一类型的掺杂剂掺杂；
与第一源/漏区的第一侧相联系的源/漏延长部分，源/漏延长部分用第二类型的掺杂剂掺杂，并在第一晶体管结构下面更远的延伸第一源/漏区的第一侧；第一源/漏区的第二侧没有延长部分，并且在第二源/漏区也没有延长部分。
23.权利要求22的半导体结构，还包括在第一和第二晶体管结构中的每一个晶体管结构下面的衬底中限定的沟道区，沟道区的至少一部分用铟掺杂。
24.权利要求22的半导体结构，还包括与第四源/漏区的第一侧相联系的源/漏延长部分，源/漏延长部分用第二类型的掺杂剂掺杂，并在第二晶体管结构下面更远地延伸第四源/漏区的第一侧；第四源/漏区的第二侧没有延长部分，并且第三源/漏区也没有延长部分。
25.权利要求22的半导体结构，还包括在第一和第二晶体管结构之间的隔离结构。
26.权利要求25的半导体结构，还包括在隔离结构下面的半导体材料中的掺杂的穴区域，穴区域的至少一部分用铟掺杂。
27.权利要求25的半导体结构，其中隔离结构包括由插入的绝缘材料与第二导电掺杂材料分离的第一导电掺杂材料；第一导电掺杂材料用n型掺杂剂掺杂到至少1×1018原子/cm3，用p型掺杂剂掺杂到至少1×1018原子/cm3。
28.权利要求27的半导体结构，其中在第一导电掺杂材料中的多掺杂剂为p型。
29.权利要求28的半导体结构在隔离结构下面没有任何铟注入。
30.权利要求28的半导体结构在隔离结构下面具有轻掺杂的铟注入。
31.权利要求22的半导体结构，还包括在第一和第二晶体管结构之间的浅沟槽隔离区。
32.一种DRAM结构，包括：
第一和第二栅结构；
四个节点，四个节点包括第一节点、第二节点、第三节点和第四节点，选通的第一节点通过第一栅结构与第二节点电连接，选通的第三节点位置通过第二栅结构与第四节点位置电连接；四个节点中的每一个具有与此关联的扩散区，与第一和第二节点相联系的扩散区各自在第一栅结构下面延伸，与第三和第四节点相联系的扩散区在第二栅结构下面延伸；
在第二和第三节点之间的隔离区，隔离区电隔离第一和第二栅结构；
位线接触与第一节点电连接；
电容器结构与第二节点电连接，电容器结构包括存储节点；
在与第一节点相联系的扩散区中的铟注入，该注入是在邻近第一节点的第一栅结构下面；以及
在与第二节点相联系的扩散区中没有铟注入。
33.权利要求32的DRAM结构，其中铟注入为第一铟注入，并且还包括：
第二铟注入，第二铟注入在与第四节点相联系的扩散区中并且在第二栅下面，其中第四节点与位线接触电连接；以及
在与第三节点相联系的扩散区中没有铟注入。
34.权利要求32的DRAM结构，其中隔离区包括具有总宽度的隔离结构，还包括在隔离结构下面的掺杂的穴，掺杂的穴包括小于或等于隔离结构的总宽度的大约一半的宽度。
35.权利要求32的DRAM结构，其中每个栅结构包括相对的栅侧壁以及沿着和靠着栅侧壁具有内表面并且远离侧壁具有外表面的一对绝缘隔离物，每个栅结构包括对应于与对应的栅相联系的一对绝缘隔离物的外表面之间的最大距离的总宽度；其中DRAM结构还包括在每个栅结构下面的导电掺杂的沟道区，沟道区的至少一部分用铟掺杂，该部分包括小于或等于栅结构的总宽度的大约一半的宽度。
36.一种在半导体衬底中形成掺杂区的方法，包括：
在半导体衬底的半导体材料上形成一对块，由包含第一距离的间隔隔开该对块；
缩小间隔；以及
通过缩小的间隔将掺杂剂注入到半导体材料中，在半导体材料中形成掺杂区。
37.权利要求36的方法，其中块包括构图的光致抗蚀剂，并具有相对的侧壁，其中缩小的间隔包括：
在构图的光致抗蚀剂上以及在间隔内的衬底上形成涂层；以及
从间隔中的至少一部分衬底上有选择地除去涂层，同时在光致抗蚀剂块上留下涂层，涂层材料相对于相对的侧壁形成侧壁延长部分。
38.权利要求36的方法，其中通过缩小的间隔注入掺杂剂包括注入铟的浓度从大约1×1012原子/cm3到大约1×1013原子/cm3。
39.权利要求36的方法，其中通过缩小的间隔注入掺杂剂包括注入硼的浓度从大约1×1012原子/cm3到大约2×1012原子/cm3，以及注入铟的浓度从大约1×1012原子/cm3到大约1×1013原子/cm3。
40.权利要求36的方法，其中通过缩小的间隔注入掺杂剂包括注入第二掺杂剂，该方法还包括在注入第二掺杂剂之前将第一掺杂剂注入到半导体材料中。
41.权利要求40的方法，其中第一掺杂剂包括硼，第二掺杂剂包括铟。
42.权利要求40的方法，其中在延伸块之前注入第一掺杂剂。
43.权利要求40的方法，其中在缩小间隔期间注入第一掺杂剂。
44.权利要求36的方法，还包括在大约900℃的温度下，激活掺杂剂以持续大约1分钟到大约6分钟。
45.一种形成半导体结构的方法，包括：
在半导体衬底材料上形成可构图的材料层；
构图可构图的材料层，形成至少两个构图的块，一对相邻的块由第一间隔分开；
在一对相邻的块上并跨越相邻的块之间的第一间隔形成涂层；
从跨越第一间隔中有选择地除去涂层，同时在一对相邻的块上留下涂层；该对块和涂层一起限定由第二间隔分开的一对扩大的块；第二间隔比第一间隔窄；
虽然在半导体衬底材料上保留扩大的块，但是在第二间隔中的半导体材料内注入至少一种掺杂剂，以形成掺杂区；以及
从半导体衬底材料上除去放大的块。
46.权利要求45的方法，其中可构图的材料包括光致抗蚀剂，并且其中涂层包括当暴露于来自光致抗蚀剂的酸时交联的材料。
47.权利要求45的方法，其中涂层对应于由ClariantInternational，Ltd.指定为AZ R200TM的材料。
48.权利要求45的方法，其中通过光刻工艺形成构图的块；其中光刻工艺限于通过光刻工艺可以得到的最小特征尺寸，第一间隔对应于大约最小特征尺寸；并且其中通过注入形成的半导体材料的掺杂区具有小于最小特征尺寸的区域宽度。
49.权利要求48的方法，其中区域宽度小于或等于最小特征尺寸的大约50％。
50.权利要求45的方法，还包括：
在半导体衬底材料中形成第一源/漏区和第二源/漏区，第一源/漏区与掺杂区的第一边缘横向隔开，第二源/漏区与掺杂区的第二相对边缘横向隔开；以及
在掺杂区上形成隔离物质，第一和第二源/漏区在隔离物质下面局部延伸。
51.权利要求50的方法，其中隔离物质包括栅叠层，栅叠层包括由绝缘材料层与掺杂区分离的导电掺杂材料层，导电掺杂材料层用p型掺杂剂多掺杂，并且其中源/漏区用n型掺杂剂多掺杂。
52.权利要求50的方法，还包括在半导体衬底上形成一对晶体管器件，该晶体管器件通过隔离物质互相电隔离。
53.一种DRAM形成方法，包括：
在衬底上形成第一字线和第二字线，每个字线包括一对相对的侧壁；
邻近字线定义四个节点，四个节点包括第一节点、第二节点、第三节点和第四节点，选通的第二节点通过第一字线与第一节点电连接，选通的第四节点通过第二字线与第三节点电连接；
定义第一、第二、第三和第四扩散区，第一扩散区与第一节点相联系，第二扩散区与第二节点相联系，第三扩散区与第三节点相联系，第四扩散区与第四节点相联系；
在第一字线与第二字线之间定义隔离区，隔离区电隔离第一和第二字线；
沿每个字线的相对侧壁形成一对隔离物；第一和第二扩散区在第一字线下面延伸初始距离，第三和第四扩散区在第二字线下面延伸初始距离；以及
在第一字线下面相对于初始距离进一步延伸第一扩散区，而不延伸第二扩散区。
54.权利要求53的方法，还包括在第二字线下面相对于初始距离进一步延伸第四扩散区，而不延伸第三扩散区。
55.权利要求53的方法，其中隔离物包括隔离物宽度，并且其中初始距离小于隔离物宽度。
56.权利要求53的方法，其中每个扩散区用第一类型掺杂剂导电掺杂，并且其中延伸包括注入第二类型掺杂剂的晕轮。
57.权利要求53的方法，其中扩散区用n型掺杂剂多掺杂，并且其中延伸包括形成用p型掺杂剂多掺杂的延长区。
58.权利要求53的方法，其中隔离区包括浅沟槽隔离区。
59.权利要求53的方法，还包括：
形成第一和第二电容器结构；第一电容器结构与第二节点电连接，第二电容器结构与第三节点电连接；以及
形成与第一节点电连接的第一位线接触以及与第三节点电连接的第二位线接触。
60.权利要求53的方法，其中定义隔离区包括：
在半导体衬底中形成掺杂的穴区域，该掺杂的穴区域包括穴宽度；以及
在衬底上以及在穴区域上形成隔离物质，隔离物质具有大于穴宽度的总物质宽度。
61.权利要求60的方法，其中隔离物质包括：
在衬底上的栅叠层，栅叠层具有相对的侧壁；
沿相对侧壁的一对绝缘隔离物，总物质宽度为在衬底的表面测量的一对绝缘隔离物的外边界之间的距离；以及
其中总物质宽度至少大约为穴宽度的两倍。
62.一种形成半导体结构的方法，包括：
在半导体衬底材料上形成电介质材料；
构图电介质材料形成至少两个构图的块，一对相邻的块由第一间隔分开，每个块在第一间隔中具有侧壁；
沿侧壁并在第一间隔中形成一对隔离物，该隔离物具有由间隔分开的横向边缘，第二间隔比第一间隔窄；
虽然沿侧壁保留了隔离物，但是在第二间隔中的半导体材料中注入至少一种掺杂剂以形成掺杂区；以及
沿着侧壁除去隔离物。
63.权利要求62的方法，还包括在除去隔离物之后，在间隔内并沿侧壁在半导体材料上形成多晶硅层。
64.权利要求63的方法，还包括：
在多晶硅层上淀积包括金属和金属氮化物的至少其中之一的材料；以及
将该材料平坦化。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937650B1 (ko) * 2002-12-30 2010-01-19 동부일렉트로닉스 주식회사 반도체 장치의 트랜지스터 제조 방법
US6936518B2 (en) * 2004-01-21 2005-08-30 Intel Corporation Creating shallow junction transistors
US8996722B2 (en) * 2004-11-01 2015-03-31 Alcatel Lucent Softrouter feature server
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
KR20060076011A (ko) * 2004-12-29 2006-07-04 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20070015847A1 (en) * 2005-07-15 2007-01-18 Applied Materials, Inc. Red printing ink for color filter applications
US20070176016A1 (en) * 2006-02-01 2007-08-02 Green Kenneth I Sprinkler station expander
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US8106519B2 (en) * 2008-04-22 2012-01-31 Macronix International Co., Ltd. Methods for pitch reduction
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
US8039399B2 (en) * 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) * 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8669620B2 (en) * 2011-12-20 2014-03-11 Mika Nishisaka Semiconductor device and method of manufacturing the same
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US9337190B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including dummy isolation gate structure and method of fabricating thereof
US9997617B2 (en) 2013-03-13 2018-06-12 Qualcomm Incorporated Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods
US11430895B2 (en) * 2020-06-03 2022-08-30 Micron Technology, Inc. Transistors including oxide semiconductive materials, and related microelectronic devices, memory devices, electronic systems, and methods
KR20220049742A (ko) * 2020-10-15 2022-04-22 삼성전기주식회사 인쇄회로기판
US12088294B2 (en) * 2022-04-11 2024-09-10 Ememory Technology Inc. Voltage level shifter and operation method thereof

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US164846A (en) * 1875-06-22 Improvement in nut-locks
US386003A (en) * 1888-07-10 Window
US590614A (en) * 1897-09-28 Combined hay and stock rack
US612166A (en) * 1898-10-11 Safety attachment for windows
US182829A (en) * 1876-10-03 Improvement in wheel-plows
US986A (en) * 1838-10-19 Close stove for heating apabtments
US539709A (en) * 1895-05-21 Harness-pad
US627524A (en) * 1898-07-07 1899-06-27 Emil B Petersen Heat or cold indicator.
US628579A (en) * 1898-09-12 1899-07-11 Jessie D Ennis Metal ceiling and side-wall plate.
US640002A (en) * 1899-06-20 1899-12-26 George Kracker Garment-supporter.
US644548A (en) * 1899-08-03 1900-02-27 Smith Ferris Nut-lock.
US2856326A (en) * 1956-03-19 1958-10-14 Nat Dairy Prod Corp Lactate composition for treatment of bovine ketosis
US3225784A (en) * 1963-02-25 1965-12-28 George R Call Low pressure warning device
US3397909A (en) * 1966-10-18 1968-08-20 Jesse E. Gossman Camper unit structure
JPS4843590A (zh) * 1971-10-04 1973-06-23
US4553098A (en) * 1978-04-05 1985-11-12 Hitachi, Ltd. Battery checker
US4366338A (en) * 1981-01-09 1982-12-28 Massachusetts Institute Of Technology Compensating semiconductor materials
US4570331A (en) 1984-01-26 1986-02-18 Inmos Corporation Thick oxide field-shield CMOS process
US4686000A (en) 1985-04-02 1987-08-11 Heath Barbara A Self-aligned contact process
JPS6272144A (ja) * 1985-09-25 1987-04-02 Toshiba Corp 半導体装置
US4826756A (en) * 1987-07-01 1989-05-02 Texas Instruments Incorporated Low temperature deep ultraviolet resist hardening process using zenon chloride laser
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4937756A (en) 1988-01-15 1990-06-26 Industrial Technology Research Institute Gated isolated structure
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
JP2507557B2 (ja) 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
JPH0713877B2 (ja) 1988-10-19 1995-02-15 株式会社東芝 半導体メモリ
US5097300A (en) 1989-03-28 1992-03-17 Seiko Epson Corporation Semiconductor device and manufacturing method thereof
US4985740A (en) * 1989-06-01 1991-01-15 General Electric Company Power field effect devices having low gate sheet resistance and low ohmic contact resistance
USH986H (en) 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
US5027171A (en) * 1989-08-28 1991-06-25 The United States Of America As Represented By The Secretary Of The Navy Dual polarity floating gate MOS analog memory device
JP2571136B2 (ja) * 1989-11-17 1997-01-16 日本ゼオン株式会社 ポジ型レジスト組成物
US5164806A (en) 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
JPH04105328A (ja) 1990-08-24 1992-04-07 Mitsubishi Electric Corp 半導体装置の製造方法
JP2547663B2 (ja) * 1990-10-03 1996-10-23 三菱電機株式会社 半導体装置
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5251128A (en) 1990-11-19 1993-10-05 General Electric Company Motion artifact reduction in projection imaging
US5255112A (en) * 1990-12-20 1993-10-19 Hitachi, Ltd. Optical scanning apparatus and system
US5369295A (en) * 1992-01-28 1994-11-29 Thunderbird Technologies, Inc. Fermi threshold field effect transistor with reduced gate and diffusion capacitance
KR920022553A (ko) * 1991-05-15 1992-12-19 문정환 Ldd 소자의 구조 및 제조방법
US5289026A (en) 1991-08-14 1994-02-22 Intel Corporation Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices
JP2988597B2 (ja) * 1991-08-27 1999-12-13 株式会社エスジー 回転位置検出装置
US5353012A (en) 1992-05-14 1994-10-04 Bartronix, Inc. Bed position and activity sensing apparatus
US5338960A (en) 1992-08-05 1994-08-16 Harris Corporation Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures
JP3247801B2 (ja) * 1993-07-27 2002-01-21 三菱電機株式会社 Ｓｏｉ構造を有する半導体装置およびその製造方法
US5498898A (en) * 1993-12-28 1996-03-12 Nippon Steel Corporation Semiconductor device using element isolation by field shield
DE69427532T2 (de) 1994-02-17 2002-04-18 National Semiconductor Corp., Sunnyvale Verfahren zur reduzierung den abstandes zwischen den horizontalen benachbarten schwebenden gates einer flash eprom anordnung
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
JP3802942B2 (ja) * 1994-09-01 2006-08-02 株式会社ルネサステクノロジ 半導体装置、半導体記憶装置および半導体記憶装置の製造方法
JPH08130295A (ja) 1994-09-08 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
US5429956A (en) 1994-09-30 1995-07-04 United Microelectronics Corporation Method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel
US6331458B1 (en) * 1994-10-11 2001-12-18 Advanced Micro Devices, Inc. Active region implant methodology using indium to enhance short channel performance of a surface channel PMOS device
JP3322492B2 (ja) 1994-11-28 2002-09-09 三菱電機株式会社 半導体装置およびその製造方法
TW304301B (zh) * 1994-12-01 1997-05-01 At & T Corp
EP0718881B1 (en) 1994-12-20 2003-07-16 STMicroelectronics, Inc. Isolation by active transistors with grounded gates
US6380598B1 (en) 1994-12-20 2002-04-30 Stmicroelectronics, Inc. Radiation hardened semiconductor memory
US5814875A (en) 1995-01-31 1998-09-29 Nippon Steel Corporation Semiconductor device and method of manufacturing the same apparatus and method for providing semiconductor devices having a field shield element between devices
JPH08222710A (ja) 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
JPH08288379A (ja) * 1995-02-17 1996-11-01 Nippon Steel Corp 半導体装置及びその製造方法
US5672524A (en) 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
EP0785570B1 (en) 1996-01-22 2002-12-04 STMicroelectronics S.r.l. Fabrication of natural transistors in a nonvolatile memory process
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5946568A (en) * 1996-05-17 1999-08-31 Mosel Vitelic, Inc. Self aligned method of fabricating a DRAM with improved capacitance
JP3274072B2 (ja) * 1996-08-05 2002-04-15 株式会社ミツバ 電動モータにおける給電部構造
US6832997B2 (en) * 2001-06-06 2004-12-21 Oratec Interventions, Inc. Electromagnetic energy delivery intervertebral disc treatment devices
US5677224A (en) 1996-09-03 1997-10-14 Advanced Micro Devices, Inc. Method of making asymmetrical N-channel and P-channel devices
US5858847A (en) 1997-03-28 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Method for a lightly doped drain structure
KR100249170B1 (ko) * 1997-04-10 2000-03-15 김영환 반도체 소자의 배선 형성방법
JP3058119B2 (ja) 1997-04-25 2000-07-04 日本電気株式会社 半導体装置の製造方法
US5866934A (en) 1997-06-20 1999-02-02 Advanced Micro Devices, Inc. Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure
JP3594779B2 (ja) 1997-06-24 2004-12-02 株式会社ルネサステクノロジ 半導体装置の製造方法
US6121666A (en) 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
US5985727A (en) * 1997-06-30 1999-11-16 Sun Microsystems, Inc. Method for forming MOS devices with retrograde pocket regions and counter dopant regions buried in the substrate surface
US6277720B1 (en) 1997-06-30 2001-08-21 Texas Instruments Incorporated Silicon nitride dopant diffusion barrier in integrated circuits
US6093951A (en) 1997-06-30 2000-07-25 Sun Microsystems, Inc. MOS devices with retrograde pocket regions
US5866448A (en) 1997-07-30 1999-02-02 Chartered Semiconductor Manufacturing Ltd. Procedure for forming a lightly-doped-drain structure using polymer layer
JPH11126899A (ja) 1997-10-22 1999-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US6306712B1 (en) 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
US5856226A (en) * 1997-12-19 1999-01-05 Texas Instruments-Acer Incorporated Method of making ultra-short channel MOSFET with self-aligned silicided contact and extended S/D junction
US6146934A (en) 1997-12-19 2000-11-14 Advanced Micro Devices, Inc. Semiconductor device with asymmetric PMOS source/drain implant and method of manufacture thereof
US5877056A (en) * 1998-01-08 1999-03-02 Texas Instruments-Acer Incorporated Ultra-short channel recessed gate MOSFET with a buried contact
CN1219328C (zh) * 1998-02-19 2005-09-14 国际商业机器公司 具有改善了注入剂的场效应晶体管及其制造方法
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6289235B1 (en) 1998-03-05 2001-09-11 Wake Forest University Method and system for creating three-dimensional images using tomosynthetic computed tomography
US6160405A (en) 1998-03-30 2000-12-12 Jovial Test Equipment, Inc. Method and apparatus for remotely changing signal characteristics of a signal generator
JP3955148B2 (ja) * 1998-04-13 2007-08-08 富士通株式会社 レジスト組成物およびパターン形成方法
DE19817476B4 (de) * 1998-04-20 2004-03-25 Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH Leuchtstofflampe mit Abstandshaltern und lokal verdünnter Leuchtstoffschichtdicke
US5970352A (en) * 1998-04-23 1999-10-19 Kabushiki Kaisha Toshiba Field effect transistor having elevated source and drain regions and methods for manufacturing the same
US6351034B1 (en) * 1998-06-01 2002-02-26 Micron Technology, Inc. Clip chip carrier
US6653686B2 (en) * 1998-07-13 2003-11-25 International Business Machines Corporation Structure and method of controlling short-channel effect of very short channel MOSFET
US6312997B1 (en) * 1998-08-12 2001-11-06 Micron Technology, Inc. Low voltage high performance semiconductor devices and methods
US6271590B1 (en) * 1998-08-21 2001-08-07 Micron Technology, Inc. Graded layer for use in semiconductor circuits and method for making same
US6180468B1 (en) * 1998-10-23 2001-01-30 Advanced Micro Devices Inc. Very low thermal budget channel implant process for semiconductors
JP2000133725A (ja) * 1998-10-26 2000-05-12 Mitsubishi Electric Corp 半導体記憶装置
US6033952A (en) 1998-11-30 2000-03-07 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device
TW406350B (en) * 1998-12-07 2000-09-21 United Microelectronics Corp Method for manufacturing the shallow trench isolation area
TW396549B (en) 1998-12-19 2000-07-01 United Microelectronics Corp The flash memory's manufacturing methods
US6207510B1 (en) * 1999-01-12 2001-03-27 Lucent Technologies Inc. Method for making an integrated circuit including high and low voltage transistors
FR2788629B1 (fr) * 1999-01-15 2003-06-20 Commissariat Energie Atomique Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur
US6242329B1 (en) * 1999-02-03 2001-06-05 Advanced Micro Devices, Inc. Method for manufacturing asymmetric channel transistor
US6444548B2 (en) 1999-02-25 2002-09-03 International Business Machines Corporation Bitline diffusion with halo for improved array threshold voltage control
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
US6060364A (en) 1999-03-02 2000-05-09 Advanced Micro Devices, Inc. Fast Mosfet with low-doped source/drain
US6743679B2 (en) 1999-03-03 2004-06-01 Koninklijke Philips Electronics N.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
FR2791173B1 (fr) * 1999-03-19 2001-06-29 Electronique Controle Mesure Dispositif de detection d'appui et de passage de roue de vehicule sur une chaussee utilisant un caoutchouc conducteur et son procede de pose
US6436747B1 (en) 1999-04-21 2002-08-20 Matsushita Electtric Industrial Co., Ltd. Method of fabricating semiconductor device
US6333217B1 (en) 1999-05-14 2001-12-25 Matsushita Electric Industrial Co., Ltd. Method of forming MOSFET with channel, extension and pocket implants
US6187624B1 (en) * 1999-06-04 2001-02-13 Taiwan Semiconductor Manufacturing Company Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device
KR100332107B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
US6251744B1 (en) * 1999-07-19 2001-06-26 Taiwan Semiconductor Manufacturing Company Implant method to improve characteristics of high voltage isolation and high voltage breakdown
US6573565B2 (en) * 1999-07-28 2003-06-03 International Business Machines Corporation Method and structure for providing improved thermal conduction for silicon semiconductor devices
US6228731B1 (en) 1999-08-16 2001-05-08 Taiwan Semiconductor Manufacturing Company Re-etched spacer process for a self-aligned structure
US6297082B1 (en) * 1999-08-25 2001-10-02 United Microelectronics Corp. Method of fabricating a MOS transistor with local channel ion implantation regions
US6091630A (en) 1999-09-10 2000-07-18 Stmicroelectronics, Inc. Radiation hardened semiconductor memory
US6232160B1 (en) * 1999-09-15 2001-05-15 Taiwan Semiconductor Manufacturing Company Method of delta-channel in deep sub-micron process
US6432802B1 (en) 1999-09-17 2002-08-13 Matsushita Electronics Corporation Method for fabricating semiconductor device
US7091093B1 (en) 1999-09-17 2006-08-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having a pocket dopant diffused layer
JP2001102580A (ja) 1999-09-30 2001-04-13 Nec Corp 半導体装置及びその製造方法
US6284579B1 (en) * 1999-10-14 2001-09-04 Taiwan Semiconductor Manufacturing Company Drain leakage reduction by indium transient enchanced diffusion (TED) for low power applications
US6429491B1 (en) * 1999-10-20 2002-08-06 Transmeta Corporation Electrostatic discharge protection for MOSFETs
US6362057B1 (en) 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6362034B1 (en) 1999-12-20 2002-03-26 Intel Corporation Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field
US6297132B1 (en) * 2000-02-07 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Process to control the lateral doping profile of an implanted channel region
US20010053204A1 (en) 2000-02-10 2001-12-20 Nassir Navab Method and apparatus for relative calibration of a mobile X-ray C-arm and an external pose tracking system
JP3581073B2 (ja) * 2000-03-07 2004-10-27 シャープ株式会社 イメージセンサおよびその製造方法
US6458666B2 (en) 2000-06-09 2002-10-01 Texas Instruments Incorporated Spot-implant method for MOS transistor applications
US6420749B1 (en) * 2000-06-23 2002-07-16 International Business Machines Corporation Trench field shield in trench isolation
JP2002033477A (ja) * 2000-07-13 2002-01-31 Nec Corp 半導体装置およびその製造方法
KR100379510B1 (ko) 2000-07-29 2003-04-10 주식회사 하이닉스반도체 반도체 소자 제조방법
JP3386043B2 (ja) 2000-08-09 2003-03-10 株式会社村田製作所 弾性表面波デバイス
US6512269B1 (en) * 2000-09-07 2003-01-28 International Business Machines Corporation High-voltage high-speed SOI MOSFET
US7064399B2 (en) 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
JP4057770B2 (ja) * 2000-10-11 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路装置
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US6468865B1 (en) 2000-11-28 2002-10-22 Advanced Micro Devices, Inc. Method of simultaneous formation of bitline isolation and periphery oxide
JP2002198500A (ja) 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体集積回路装置およびその製造方法
US6518113B1 (en) * 2001-02-06 2003-02-11 Advanced Micro Devices, Inc. Doping of thin amorphous silicon work function control layers of MOS gate electrodes
JP3940565B2 (ja) * 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法
US6451704B1 (en) 2001-05-07 2002-09-17 Chartered Semiconductor Manufacturing Ltd. Method for forming PLDD structure with minimized lateral dopant diffusion
US20020182829A1 (en) * 2001-05-31 2002-12-05 Chia-Hsing Chen Method for forming nitride read only memory with indium pocket region
US6627524B2 (en) 2001-06-06 2003-09-30 Micron Technology, Inc. Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
FR2826178B1 (fr) 2001-06-13 2004-11-05 St Microelectronics Sa Procede de dopage d'un element actif de circuit integre a auto-alignement et circuit integre
JP4665141B2 (ja) * 2001-06-29 2011-04-06 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR100438772B1 (ko) 2001-08-07 2004-07-05 삼성전자주식회사 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법
US20030071310A1 (en) 2001-10-11 2003-04-17 Salling Craig T. Method to increase substrate potential in MOS transistors used in ESD protection circuits
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
US6515899B1 (en) 2001-11-09 2003-02-04 Lattice Semiconductor Corporation Non-volatile memory cell with enhanced cell drive current
US6521487B1 (en) 2001-12-05 2003-02-18 United Microelectronics Corp. Method for making a thyristor
KR100433488B1 (ko) * 2001-12-26 2004-05-31 동부전자 주식회사 트랜지스터 형성 방법
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6806123B2 (en) * 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US6887758B2 (en) 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming

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