CN1734769A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，该半导体器件包括：半导体衬底(10)，沟槽(16a)和沟槽(16b)形成于该衬底中；掩埋在沟槽(16a)中的器件隔离膜(32a)，其包括衬膜，该衬膜包括氮化硅膜(20)和二氧化硅基绝缘材料的绝缘膜(28)；掩埋在沟槽(16b)的底部中的器件隔离膜(32b)；以及电容器，其形成于该第二沟槽(16b)的上部的侧壁上，并且该电容器包括作为第一电极的杂质扩散区域(40)、二氧化硅基绝缘膜的电容器介电膜(43)、和第二电极(46)。本发明允许使用具有这种结构的逻辑LSI，该结构能控制将要由沟槽隔离施加的机械应力和将要被混合的存储器元件，而不会降低存储器元件的特性。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种能够通过标准逻辑大规模集成电路(LSI)工艺制造，且包括分别具有1个晶体管和1个电容器的多个存储器元件的半导体器件及其制造方法。
背景技术
近来，在集成半导体器件方面，需要将要安装的RAM(随机存取存储器)的容量更大。这是因为安装RAM是增加单位面积的功能的有效方法，以最终减少输入/输出电路的数目，从而为减少成本和降低功率损耗而减小该面积，和最终将RAM集成到一个半导体衬底上，从而增大存储器的带宽以增加处理容量，以及为了其他最终目的。
为实现上述目的，包括这种类型的存储器元件的存储器电路被推荐，该存储器元件和传统动态存储器一样，将电荷存储在电容器中，电荷量由一个存取晶体管感应，从而存储二进制信息；这些存储器元件采用逻辑LSI制造工艺形成，具有良好的兼容性，并且采用智能控制电路进行其刷新操作等，从而该存储器电路对外如同静态存储器(SRAM)一样运行。
例如，参考文献1(美国专利US 6,573,548的说明书)和参考文献2(美国专利US 6,638,813的说明书)揭示了这种半导体器件。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，其允许使用具有这种结构的逻辑LSI，该结构能控制将要由沟槽隔离(isolation)施加的机械应力和将要被混合(hybridize)的存储器元件，而不会降低存储器元件的特性。
根据本发明的一个方案，提供一种半导体器件，包括：半导体衬底，第一沟槽和第二沟槽形成于该半导体衬底中；第一器件隔离膜，其包括沿着该第一沟槽的内表面形成且包括氮化硅膜的衬膜(liner film)、掩埋在形成有该衬膜的该第一沟槽中的二氧化硅基绝缘材料的绝缘膜；第二器件隔离膜，掩埋在该第二沟槽的底部；以及电容器，形成于该第二沟槽的侧壁的上部上，该电容器包括形成于该半导体衬底中作为第一电极的杂质扩散区域、形成于该第二沟槽的侧壁上的二氧化硅基绝缘材料的电容器介电膜、以及形成于该电容器介电膜上的第二电极。
根据本发明的另一方案，提供一种半导体器件，包括：半导体衬底，第一沟槽和第二沟槽形成于该半导体衬底中；第一器件隔离膜，包括沿着该第一沟槽的内表面形成且包括氮化硅膜的衬膜、以及掩埋在形成有该衬膜的该第一沟槽中的二氧化硅基绝缘材料的绝缘膜；第二器件隔离膜，掩埋在该第二沟槽的底部，且由二氧化硅基绝缘材料形成；以及电容器，延伸于该第二器件隔离膜上，该电容器包括形成于该半导体衬底中作为第一电极的杂质扩散区域、形成于该杂质扩散区域上的电容器介电膜；以及形成于该电容器介电膜上的第二电极。
根据本发明的又一方案，提供一种制造半导体器件的方法，包括下述步骤：在半导体衬底中形成第一沟槽和第二沟槽；在该第一沟槽和该第二沟槽中形成包括氮化硅膜的衬膜；在该第一沟槽和该第二沟槽中掩埋第一绝缘膜，以在该第一沟槽中形成第一器件隔离膜，和在该第二沟槽中形成第二器件隔离膜；去除在该第二沟槽中形成的该第二器件隔离膜的上部，以露出该第二沟槽的侧壁的一部分；在该半导体衬底和该第二沟槽所露出的侧壁上形成电容器介电膜；以及在电容器介电膜上形成电容器电极。
根据本发明，在包括沟槽器件隔离膜的半导体器件中，其中，该器件隔离膜具有作为氮化硅膜的衬膜，用以控制由器件隔离膜施加的机械应力，该作为衬膜的氮化硅膜并不是在电容器形成区域中延伸，从而可防止由于电容器介电膜的膜厚的增加而导致电容量减小。还能防止在制造过程中电荷储存在电容器介电膜中，从而能稳定电容器的电容量。
在电容器形成区域中的器件隔离膜中没有留下氮化硅膜的衬膜，从而能有效地防止越过器件隔离膜彼此相对的存储器单元之间的电荷泄漏。因此，能防止这样的存储器单元存储的信息发生颠倒(invert)。
因此，在能通过标准逻辑LSI工艺制造、且包括分别具有1个晶体管和1个电容器的多个存储器单元的半导体器件中，半导体集成电路能改善存储的信息的维持能力，并且能具有更高的性能。
附图说明
图1是根据本发明第一实施例的半导体器件的示意剖视图，其显示了该半导体器件的结构。
图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B和图9是根据本发明第一实施例的半导体器件在制造该半导体器件的方法的步骤中的剖视图，其显示了该方法。
图10是根据本发明第二实施例的半导体器件的示意剖视图，其显示了该半导体器件的结构。
图11是用于说明根据本发明第一实施例的半导体器件的问题的示意图。
图12A-图12B、图13A-图13B、图14A-图14B和图15A-图15B是根据本发明第二实施例的半导体器件在制造该半导体器件的方法的步骤中的剖视图，其显示了该方法。
图16是根据本发明的该实施例的一个改型的半导体器件在制造该半导体器件的方法的步骤中的剖视图，其显示了该方法。
图17是根据本发明的该实施例的另一个改型的半导体器件的示意剖视图，其显示了该半导体器件的结构。
图18是传统半导体器件的示意剖视图，其显示了该传统半导体器件的结构。
具体实施方式
下面，将参照图18说明包括这种存储器电路的传统半导体器件。图18是传统半导体器件的结构的示意性剖视图。
N型阱102形成于硅衬底100中。在n型阱102的表面侧，形成用于限定器件区域的器件隔离膜104。在由器件隔离膜104限定的器件区域中，形成包括形成于硅衬底100上的栅极108且栅极绝缘膜106插置于它们之间的存取晶体管；以及形成于栅极108两侧的硅衬底中的源极/漏极扩散层110、112。
在该存取晶体管附近的器件隔离膜104从表面部分凹陷而形成沟槽114。电容器电极118形成于沟槽114的侧壁和源极/漏极扩散层112上，且电容器介电膜116插置于它们之间。从而构成电容器，其包括作为一对电极的源极/漏极扩散层112和电容器电极116。
图18中的存储器单元的特征在于：该存储器单元能通过标准逻辑LSI工艺制造而成，并且其位单元的尺寸大约是通用的6-晶体管SRAM的1/4，适于高密度排列。
在逻辑LSI中，作为对因器件隔离等施加的机械应力导致元件特性的改变的对策，建议具有能控制由沟槽隔离模块施加的机械应力的结构的器件隔离模块。因此，为混合逻辑LSI和上述1-晶体管/1-电容器型的存储器，必须使用可控机械应力的沟槽隔离结构。
第一实施例
下面将参照图1至图9说明根据本发明第一实施例的半导体器件及其制造方法。
图1是根据本实施例的半导体器件的示意剖视图，其显示了该半导体器件的结构。图2A至图9是根据实施例的半导体器件在制造该半导体器件的方法的步骤中的剖视图，其显示了该方法。
首先，将参照图1说明根据本实施例的半导体器件的结构。
在硅衬底10中形成用于器件隔离的沟槽16a、16b。沟槽16a形成于普通的器件隔离区域中，并且沟槽16b形成于形成有存储器单元的电容器的区域中。在图1中，在中央沟槽16a右侧的区域是存储器单元区域，在中央沟槽16a左侧的区域是外围电路区域。
在沟槽16a、16b中掩埋二氧化硅膜18和氮化硅膜20形成的衬膜以及二氧化硅膜28，并且形成由这些膜形成的器件隔离膜32a、32b。部分地去除在硅衬底10的表面侧上的器件隔离膜32b，并且在器件隔离膜32b上留下沟槽16c。
在本说明书中，衬膜是指沿沟槽的内表面(内壁和底面)形成的膜。
在左侧的器件隔离膜32a和中心的器件隔离膜32a之间的器件区域是形成外围电路的n型沟道晶体管的区域，并且p型阱36形成于此。在左器件隔离膜32a左侧的有源区是形成外围电路的p型沟道晶体管的区域，并且n型阱38形成于此。在中央器件隔离膜32a右侧的器件区域是存储器单元区域，在那里，形成作为存取晶体管的p型沟道晶体管，并且n型阱38形成于此。
在存储器单元区域中形成存储器单元，该存储器单元包含：包括栅极44和源极/漏极扩散层58的存取晶体管、以及具有由杂质扩散区域和电容器电极形成的一对电极的电容器。形成电容器的下电极的杂质扩散区域40是从沟槽16c的侧壁和硅衬底10的表面上形成的，并且其连接至存取晶体管的源极/漏极扩散层58的一侧。在杂质扩散层40上形成电容器电极46，且电容器介电膜43插置于它们之间。电容器电极46从沟槽16c的内部延伸到硅衬底10的表面上。
在n型沟道晶体管形成区域，形成包括栅极44和源极/漏极扩散层60的n型沟道晶体管。在p型沟道晶体管形成区域，形成p型沟道晶体管(未示出)。
中间层绝缘膜62形成于形成有存储器单元和外围电路晶体管的衬底10上。在中间层绝缘膜62中形成位线66和互连层70等，其中位线66通过接触栓64电连接至存取晶体管的源极/漏极扩散层60的另一侧，互连层70通过接触栓68等电连接至n型沟道晶体管的源极/漏极扩散层60。中间层绝缘膜72形成于形成有位线66、互连层70等的中间层绝缘膜62上。
如图1所示，根据本发明实施例的半导体器件的一个特征是：掩埋在沟槽16a、16b中的器件隔离膜32a、32b是由由二氧化硅膜18和氮化硅膜20构成的衬膜与二氧化硅膜28形成的。
器件隔离膜32a、32b的上述特征用于控制由器件隔离膜施加的机械应力。换言之，通常用于填充沟槽的二氧化硅膜28具有压应力，但通过在二氧化硅膜28下铺设具有拉应力的氮化硅膜20，可大大减轻二氧化硅膜28的压应力，从而降低施加于硅衬底10的应力。氮化硅膜20还具有拉伸沟槽部分以提高载流子的迁移率的效应。因此，可适当地控制将要施加于器件隔离膜的应力，从而改善器件的特性。
在器件隔离膜32b上形成电容器的过程中，当作为衬膜的氮化硅膜20保留在电容器电极之间时，电容器介电膜的膜厚增加，从而储存的电容量减少。并且，在制造过程中，存储在氮化硅膜和二氧化硅膜之间的交界处中的电荷会改变将要储存的电荷量。然后，在根据本发明实施例的半导体器件中，不保留电容器电极之间的作为衬膜的氮化硅膜20。
即使在采用了逻辑LSI的器件隔离结构以减轻沟槽器件隔离的机械应力的情况下，半导体器件的这种结构也能降低存储器单元的特性退化。
接着，将参照图2A至图9说明根据本发明实施例的制造半导体器件的方法。
首先，对硅衬底10进行热氧化，以形成二氧化硅膜12，其厚度例如为10nm。
接着，通过例如化学气相沉积(CVD)方法，在二氧化硅膜12上形成厚度例如是100nm的氮化硅膜14(参见图2A)。
接着，形成露出器件隔离区域(包括用于在其中形成电容器的区域)且覆盖其余区域的光阻膜(未示出)。
随后，以光阻膜作为掩模，对氮化硅膜14、二氧化硅膜12和硅衬底进行干蚀刻。从而在硅衬底10中形成厚度例如是300nm的沟槽16a、16b(参见图2B)。在图2B及随后的图中，在中央沟槽16a右侧上的区域是存储器单元区域，在中央沟槽16a左侧上的区域是外围电路区域。沟槽16a是普通的器件隔离沟槽，沟槽16b是在将要形成电容器的区域中的器件隔离沟槽。
然后，以氮化硅膜14为掩模，对硅衬底10进行热氧化，以在沟槽16a、16b的内壁上形成厚度例如是5nm的二氧化硅膜18(参见图3A)。可以使用绝缘膜例如氮氧化硅膜或其他二氧化硅基的绝缘膜来代替二氧化硅膜18。
这里的热氧化用于恢复在形成沟槽16a、16b时蚀刻导致的损伤之处。作为本发明实施例，具有用于控制机械应力的结构的器件隔离膜，依靠二氧化硅膜的厚度的改变而改变应力控制效果。通常，膜厚越小，效果越好，并且例如5nm的膜厚是合适的。
接着，通过例如CVD方法，形成厚度例如是10nm的氮化硅膜20(参见图3B)。具有拉应力的氮化硅膜20具有拉伸沟槽部分以提高载流子的迁移率的效应。
然后，通过例如CVD方法，沉积厚度例如是500nm的二氧化硅膜28(参见图4A)。可以使用二氧化硅基的绝缘膜例如氮氧化硅膜或其他，来代替二氧化硅膜28。
从而，沟槽16a、16b完全被二氧化硅膜28填满。二氧化硅膜28具有压应力，但是具有拉应力的氮化硅膜20铺设在二氧化硅膜28的下方。因此，二氧化硅膜28的压应力被大大缓和，并且可减小将要施加于硅衬底10的应力。
然后，采用例如化学机械研磨(CMP)法或反应离子蚀刻(RIE)法除去氮化硅膜20上的二氧化硅膜28(参见图4B)。
然后，在氮气的气氛中在例如1000℃下进行热处理30秒，以提高掩埋在沟槽16a、16b中的二氧化硅膜28的膜密度。上述热处理也可以在除去氮化硅膜20上的二氧化硅膜28的步骤之前进行。
接着，通过光刻法形成光阻膜，用于露出将要形成电容器的器件隔离区域。
接着，以光阻膜30作为掩模，并以氮化硅膜20作为阻止层，对二氧化硅膜进行蚀刻，以除去掩埋在沟槽16b中的部分二氧化硅膜(参见图5A)。优选地，沟槽16b中剩余的二氧化硅膜的膜厚可以根据相邻的存储器单元之间的隔离特性而得到适当的控制。
然后，以光阻膜30作为掩模，进行离子注入，以在硅衬底10中将要形成电容器的区域中，形成将要作为电容器的下电极的杂质扩散区域40。在杂质扩散区域40中，在例如B+、10keV和8×1012cm-2剂量的条件下，至少从与衬底的法线倾斜20°或更多的两个方向上，进行离子注入。因此，能在硅衬底10的表面中以及沟槽16b的侧壁的一部分中(即，在没有被光阻膜30覆盖的区域中)充分地进行离子注入。
杂质扩散区域40是通过使用光阻膜30而形成的，这样就不需要另外使用光刻法来形成杂质扩散区域40。从这个角度而言，根据本发明实施例的制造半导体的方法能简化制造工艺。
然后，在去除光阻膜30后，通过例如沸腾磷酸去除氮化硅膜20、14。从而，在沟槽16a中，形成由二氧化硅膜18、氮化硅膜20和二氧化硅膜28构成的器件隔离膜32a。并且，在沟槽16b中，形成由二氧化硅膜18、氮化硅膜20和二氧化硅膜28构成的器件隔离膜32b；并且在器件隔离膜32b上留下沟槽16c(参见图5B)。
氮化硅膜20的膜厚设定为大约10nm，从而可防止二氧化硅膜28和二氧化硅膜18之间的氮化硅膜被过度蚀刻。
然后，采用氢氟酸基水溶液(hydrofluoric acid aqueous)对二氧化硅膜12、18进行湿蚀刻，以露出硅衬底在器件区域中的表面和沟槽16c的内壁(参见图6A)。
在上述蚀刻中，器件隔离膜32a、32b的膜厚减小。二氧化硅膜18的膜厚设定为大约5nm，从而可防止氮化硅膜20和硅衬底10之间的二氧化硅膜18被过度蚀刻。
然后，通过热氧化，在衬底10的表面和沟槽16c的内壁上，形成二氧化硅膜的例如10nm厚的牺牲氧化膜34。
接着，在硅衬底10的预定区域中进行离子注入，从而形成p型阱36和n型阱38(参见图6B)。在图6B中，在左器件隔离膜32a左侧的区域是用于形成p型沟道晶体管的区域，并且n型阱38也形成于此。左器件隔离膜32a和中央器件隔离膜32a之间的区域是用于形成n型沟道晶体管的区域，并且p型阱36也形成于此。在中央器件隔离膜32a右侧的区域是这种区域，在那里，将要形成具有作为存取晶体管的p型沟道晶体管的存储器单元，并且n型阱38也形成于此。
p型阱36是通过在例如B+、150keV加速能和3×1013cm-2剂量的条件下进行阱离子注入、以及通过在例如B+、10keV加速能和8×1012cm-2剂量的条件下进行沟道离子注入而形成的。n型阱38是通过在例如P+、300keV加速能和3×1013cm-2剂量的条件下进行阱离子注入、以及通过在例如As+、100keV加速能和8×1012cm-2剂量的条件下进行沟道离子注入而形成的。
然后，采用氢氟酸水基溶液通过湿蚀刻对牺牲氧化膜34进行蚀刻，以露出硅衬底10在器件区域中的表面和沟槽16c的内壁(参见图6A)。在上述蚀刻中，器件隔离膜32a、32b的膜厚减小。
接着，在例如100托或更小的氢气气氛的压力下，在900-1050℃加热温度下进行氢化处理，并且该处理过程持续10秒钟。该处理使硅衬底10的表面平坦、并且使沟槽16c的上拐角变圆(参见图7A)。
然后，通过热氧化形成厚度例如是3nm的二氧化硅膜。从而，在器件区域上形成二氧化硅膜的栅极绝缘膜42。栅极绝缘膜42将要成为靠近沟槽16c的电容器介电膜43。可以使用其他绝缘膜例如氮氧化硅膜或其他膜来代替二氧化硅膜。栅极绝缘膜42的电容器介电膜43可以不必是同一种膜。电容器介电膜43和栅极绝缘膜42可以分别单独形成，厚度例如3nm和2nm。
然后，通过例如CVD法，在栅极绝缘膜42上形成厚度例如是150nm的多晶硅膜。
接着，采用微影(lithography)和干蚀刻对多晶硅膜进行图案化，以形成多晶硅膜的栅极44和电容器电极46(参见图7B)。
然后，以栅极44和电容器电极46作为掩模，进行离子注入，以在硅衬底10中形成将要成为LDD区域的杂质扩散区域48、50(图8A)。通过在例如B+、0.5keV加速能和1×1015cm-2剂量的条件下，进行离子注入，来形成用于p型沟道晶体管的杂质扩散区域48。通过在例如As+、5keV加速能和1×1015cm-2剂量的条件下，进行离子注入，来形成用于n型沟道晶体管的杂质扩散区域50。
然后，通过例如CVD法，沉积厚度例如是100nm的二氧化硅膜，并接着进行回蚀刻，以在栅极44和电容器电极46的侧壁上形成侧壁绝缘膜52。
接着，以栅极电极44、电容器电极46、和侧壁绝缘膜52作为掩模进行离子注入，以在硅衬底10中形成杂质扩散区域54、56。用于p型沟道晶体管的杂质扩散区域54是通过在例如B+、5keV加速能和2×1015cm-2剂量的条件下进行离子注入而形成的。用于n型沟道晶体管的杂质扩散区域56是通过在例如P+、10keV加速能和2×1015cm-2剂量的条件下进行离子注入而形成的。
然后，进行热处理以激活所注入的杂质，从而形成由杂质扩散区域48、54形成的用于p型沟道晶体管的源极/漏极扩散层58，以及由杂质扩散区域50、56形成的用于n型沟道晶体管的源极/漏极扩散层60。
因此，在硅衬底10上形成：包括栅极电极44和源极/漏极扩散层58的p型沟道晶体管、包括栅极电极44和源极/漏极扩散层60的n型沟道晶体管、包括杂质扩散区域40和电容器电极46的电容器等(参见图8B)。
然后，在形成有n型沟道晶体管、p型沟道晶体管、电容器等的硅衬底10上形成中间层绝缘膜62。
接着，采用与通常形成互连的工艺相同的方式，形成位线66和互连层70等，其中，位线66通过接触栓64与存储器单元晶体管的源极/漏极扩散层58电连接，互连层70通过接触栓与n型沟道晶体管的源极/漏极扩散层60电连接。
接着，在形成有位线66、互连层70等的中间绝缘层62上形成中间层绝缘膜72(参见图9)。
然后，根据要求形成多个互连层、多个中间层绝缘膜、覆盖绝缘膜等，从而完成该半导体器件。
如上所述，根据本实施例的半导体器件，其中：沟槽器件隔离膜包括作为衬膜的氮化硅膜，从而控制该器件隔离膜施加的机械应力；形成作为衬膜的氮化硅膜，但该氮化硅膜并不延伸至电容器形成区域，从而可防止由于电容器介电膜的膜厚的增加而导致的电容量的减少。还能防止在制造过程中电荷储存在电容器介电膜中，从而能使电容器的电容量保持稳定。
不需要对半导体器件的制造步骤数目进行大幅度的改变和增加就能实现上述结构，从而能防止制造成本和产品成本的增加。
第二实施例
下面将参照图10至图15B说明根据本发明第二实施例的半导体器件及其制造方法。为了不重复或为了简化相应的描述，与图1至图9所示的根据第一实施例的半导体器件及其制造方法相同的部件被标以相同的附图标记。
图10是根据本实施例的半导体器件的示意剖视图，其显示了该半导体器件的结构。图11是用于说明根据本发明第一实施例的半导体器件的问题的示意图。图12A至图15B是根据本实施例的半导体器件在制造半导体器件的方法的步骤中的剖视图，其显示了该方法。
首先，将参照图10说明根据本实施例的半导体器件的结构。
如图10所示，根据本实施例的半导体器件与根据第一实施例的半导体器件相同之处在于：在后者的半导体器件中，形成于通常的器件隔离区域中的器件隔离膜32a，是由由二氧化硅膜18和氮化硅膜20形成的衬膜与二氧化硅膜28形成的。根据本实施例的半导体器件与根据第一实施例的半导体器件不同之处在于：在前者中，形成于电容器形成区域中的器件隔离膜32c是由二氧化硅膜单独形成的，并且不包括氮化硅膜形成的衬膜。
带电载流子通常被捕获于氮化硅膜中或氮化硅膜/二氧化硅膜的交界处中。因此，如图11所例示的，当由于热载流子现象、光激发(photo excitation)使电荷导入氮化硅膜20中时，或发生温度和电场时，储存在氮化硅膜20中的电荷(例如电子：e+)可能会颠倒沟槽底部下方的寄生沟道。此时，储存在例如图中左侧的存储器单元的储存节点中的电荷，将流入到图中右侧的没有电荷的存储器单元的储存节点中，并且他们的存储可能互相颠倒。
因此，依靠器件隔离沟槽的深度和器件隔离间距，难以防止由氮化硅膜的衬膜引起的漏电流。
然后，在根据本实施例的半导体器件中，在电容器形成区域中的器件隔离膜32c由二氧化硅膜单独形成，从而可防止电荷在器件隔离膜中储存，并防止在沟槽底部中形成漏电路径。形成于通常的器件隔离区域的器件隔离膜32a是由由二氧化硅膜18和氮化硅膜20的衬膜与二氧化硅膜28形成的，从而在这一区域中，能减小由器件隔离膜施加的机械应力，并能改善器件特性。
下面将参考图12A至图15B说明根据本实施例的制造半导体器件的方法。
首先，采用与根据图2A至图3B所示的第一实施例的制造半导体器件的方法相同的方式，形成直到氮化硅膜20的结构。
然后，通过例如CVD法，在氮化硅膜20上形成厚度例如是20nm的二氧化硅膜22(参见图12A)。二氧化硅膜22将要在后面的步骤中用作蚀刻氮化硅膜的掩模。因此，二氧化硅膜22要足够厚，以便保持蚀刻氮化硅膜20。
然后，通过光刻法，在将要形成电容器的区域中，形成露出器件隔离区域的光阻膜24。
然后，以光阻膜24作为掩模并以氮化硅膜20作为阻止层，对二氧化硅膜22进行蚀刻，以选择性地在将要形成电容器的区域去除二氧化硅膜22(参见图12B)。
然后，去除光阻膜24。此时，用于形成电容器的区域被氮化硅膜20覆盖。其余的区域被二氧化硅膜22覆盖。因此，当去除光阻膜24时，可防止在用于形成电容器的区域中的二氧化硅膜18和在其余区域中的氮化硅膜20受到破坏。换言之，如图12A和图12B所示的加入根据本实施例的制造半导体器件的方法中的一系列步骤对其他元件的特性几乎没有影响。
接着，以二氧化硅膜22作为掩模并且以二氧化硅膜18作为阻止层，对氮化硅膜20进行蚀刻，以选择性地去除在用于形成电容器的区域中的氮化硅膜(参见图13A)。
接着，以氮化硅膜20、14作为掩模，对硅衬底10进行热氧化，以在沟槽16b的内壁上形成厚度例如是10nm的二氧化硅膜26。
然后，通过例如CVD法，沉积厚度例如是500nm的二氧化硅膜28(参见图13B)。因此，二氧化硅膜28完全填充于沟槽16a、16b中。
接着，通过例如CMP法或RIE法，去除氮化硅膜20、14上的二氧化硅膜28、22(参见图14A)。
然后，在氮气气氛中在例如1000℃下持续进行热处理30秒钟，以增加掩埋在沟槽16a、16b中的二氧化硅膜28的膜密度。
接着，通过光刻法，形成光阻膜30，以露出限定将要形成电容器的区域的器件绝缘区域。
接着，以光阻膜30作为掩模，蚀刻二氧化硅膜28、26，以去除掩埋在沟槽16b中的部分二氧化硅膜28、26。
然后，以光阻膜30作为掩模进行离子注入，以在硅衬底10中将要形成电容器的区域中，形成将要作为电容器的下电极的杂质扩散层40(参见图14B)。在例如B+、10keV加速能和8×1012cm-2剂量的条件下，至少从与衬底的法线倾斜20°或更多的两个方向上，将离子注入到杂质扩散区域40。这样的离子注入能在衬底10的表面(即，没有光阻膜30的区域)中以及在沟槽16b的侧壁中注入足够的离子。
然后，在已经去除光阻膜30之后，采用例如沸腾磷酸去除氮化硅膜20、14。从而，在沟槽16a中，形成由二氧化硅膜18、氮化硅膜20和二氧化硅膜28构成的器件隔离膜32a。还在沟槽16b中，形成由二氧化硅膜26和二氧化硅膜28构成的器件隔离膜32c，并且在器件隔离膜32c上留下沟槽16c(参见图15A)。
接着，采用氢氟酸水溶液，通过湿蚀刻对二氧化硅膜12进行蚀刻，以露出硅衬底10在器件区域中的表面(参见图15B)。
然后，采用与根据图6B至图9所示的第一实施例的制造半导体器件的方法相同的方式，完成半导体器件。
如上所述，根据本实施例，在电容器形成区域中的器件隔离膜不包括氮化硅的衬膜，从而能防止其间形成有器件隔离膜的相邻存储器单元之间的电荷泄漏，从而防止在这些存储器单元中储存的信息的颠倒。
改进实施例
本发明并不限于上述实施例，并且能够涵盖其他各种改进方案。
例如，在上述第一实施例中，在图5A所示的步骤中，杂质扩散区域40是通过使用光阻膜30来形成的，该光阻膜30也用于去除在将要形成电容器的区域中的部分二氧化硅膜28，但是，杂质扩散区域40不必一定要在这个步骤中形成。
例如，在图6B所示的步骤中，通过使用图16所示的光阻膜74作为掩模，其中该光阻膜74露出将要形成电容器的区域和将要形成p型沟道晶体管的区域，在将要形成电容器的区域中形成杂质扩散区域40的同时，在将要形成p型沟道晶体管的区域中进行沟道离子注入。另外，也可以提供形成杂质扩散区域40的单独步骤。在这些情况下，最好还是至少从与衬底的法线倾斜20°或更多的两个方向上进行离子注入，以便在沟槽16b的侧壁中也能注入足够的离子。
施加电压至电容器46，以在衬底中形成反型层(inversion layer)来代替形成杂质扩散层40，并且该反型层可以用作电极。
在上述第二实施例中，沟槽16c是在将要形成电容器的区域中的器件隔离膜32c上形成的，并且电容器电极46从沟槽16c的内部延伸到硅衬底10的表面上。然而，不一定要形成沟槽16c。例如，如图17所示，器件隔离膜32c的上表面和硅衬底10的表面可以被制成基本互相齐平。
在器件隔离膜包括氮化硅膜的衬膜的情况下，电荷储存在器件隔离膜中，甚至在器件隔离膜具有足够的用于逻辑LSI的隔离能力时，该器件隔离膜也不会在对漏电敏感的器件例如动态存储器中有足够的记忆保留时间(memory retaining time)。另一方面，在图17所示的结构中，没有储存电荷，并且该结构能具有足够的电荷保留能力。因此，本发明适应于在电容器中没有使用沟槽的侧壁的结构。
在上述实施例中，存储器单元具有p型沟道存取晶体管，但也可以是n型沟道存取晶体管。

Claims (15)

1.一种半导体器件，其特征在于包括：
半导体衬底，具有形成于其中的第一沟槽和第二沟槽；
第一器件隔离膜，包括：衬膜，其沿着该第一沟槽的内表面形成，且包括氮化硅膜；以及二氧化硅基绝缘材料的绝缘膜，其掩埋在形成有该衬膜的该第一沟槽中；
第二器件隔离膜，掩埋在该第二沟槽的底部；以及
电容器，形成于该第二沟槽的侧壁的上部上，该电容器包括：作为第一电极的杂质扩散区域，其形成于该半导体衬底中；二氧化硅基绝缘材料的电容器介电膜，其形成于该第二沟槽的侧壁上；以及第二电极，其形成于该电容器介电膜上。
2.根据权利要求1所述的半导体器件，其中，该第二器件隔离膜包括：衬膜，其沿着该第二沟槽的内表面形成，且包括氮化硅膜；以及二氧化硅基绝缘材料的绝缘膜，其掩埋在形成有该衬膜的该第二沟槽中。
3.根据权利要求1所述的半导体器件，其中，该第二器件隔离膜是由二氧化硅基绝缘材料形成。
4.一种半导体器件，其特征在于包括：
半导体衬底，具有形成于其中的第一沟槽和第二沟槽；
第一器件隔离膜，包括：衬膜，其沿着该第一沟槽的内表面形成，且包括氮化硅膜；以及二氧化硅基绝缘材料的绝缘膜，其掩埋在形成有该衬膜的该第一沟槽中；
第二器件隔离膜，掩埋在该第二沟槽的底部，且由二氧化硅基绝缘材料形成；以及
电容器，延伸于该第二器件隔离膜上，该电容器包括：作为第一电极的杂质扩散区域，其形成于该半导体衬底中；电容器介电膜，其形成于该杂质扩散区域上；以及第二电极，其形成于该电容器介电膜上。
5.根据权利要求1所述的半导体器件，还包括：
存取晶体管，包括：栅极，其形成于该半导体衬底上，且栅极绝缘膜插置于该半导体衬底和该栅极之间；多个源极/漏极区域，其形成于该栅极两侧的半导体衬底中，其中，一个源极/漏极区域与该电容器的该第一电极电连接。
6.根据权利要求4所述的半导体器件，还包括：
存取晶体管，包括：栅极，其形成于该半导体衬底上，且栅极绝缘膜插置于该半导体衬底和该栅极之间；多个源极/漏极区域，其形成于该栅极两侧的半导体衬底中，其中，一个源极/漏极区域与该电容器的该第一电极电连接。
7.根据权利要求5所述的半导体器件，其中，该电容器介电膜和该栅极绝缘膜由相同的绝缘层形成，以及
该电容器的第二电极和该存取晶体管的栅极由相同的导电层形成。
8.根据权利要求6所述的半导体器件，其中，该电容器介电膜和该栅极绝缘膜由相同的绝缘层形成，以及
该电容器的第二电极和该存取晶体管的栅极由相同的导电层形成。
9.一种制造半导体器件的方法，其特征在于包括以下步骤：
在半导体衬底中形成第一沟槽和第二沟槽；
在该第一沟槽和该第二沟槽中形成包括氮化硅膜的衬膜；
在该第一沟槽和该第二沟槽中掩埋第一绝缘膜，以在该第一沟槽中形成第一器件隔离膜，和在该第二沟槽中形成第二器件隔离膜；
去除在该第二沟槽中形成的该第二器件隔离膜的上部，以露出该第二沟槽的侧壁的一部分；
在该半导体衬底和该第二沟槽所露出的侧壁上形成电容器介电膜；以及
在该电容器介电膜上形成电容器电极。
10.根据权利要求9所述的制造半导体器件的方法，其中，在形成该衬膜的步骤之后且在形成该第一器件隔离膜和该第二器件隔离膜的步骤之前，还包括：
选择性地去除该第二沟槽中的该衬膜的步骤。
11.根据权利要求10所述的制造半导体器件的方法，其中，该去除该衬膜的步骤包括以下步骤：
在该衬膜上形成第二绝缘膜，其蚀刻特性不同于该衬膜的蚀刻特性；
去除形成该第二沟槽的区域中的该第二绝缘膜；以及
以该第二绝缘膜作为掩模，去除形成该第二沟槽的区域中的该衬膜。
12.根据权利要求9所述的制造半导体器件的方法，其中，在去除该第二器件隔离膜的上部的步骤之后且在形成该电容器介电膜的步骤之前，还包括以下步骤：
通过使用在去除该第二器件隔离膜的上部中使用的掩模和该第二器件隔离膜作为掩模，将掺入杂质掺入该第二沟槽的侧壁中，以在该第二沟槽的侧壁中形成杂质扩散区域，该杂质扩散区域将要成为形成电容器的一对电极的电极，该电容器具有该电容器电极。
13.根据权利要求9所述的制造半导体器件的方法，其中，在露出该第二沟槽的该侧壁的该部分的步骤之后，还包括：
在含氢气氛中进行热处理，以使该第二沟槽的上拐角变圆的步骤。
14.根据权利要求9所述的制造半导体器件的方法，其中，在形成该电容器介电膜的步骤中，与形成该电容器介电膜同时在该半导体衬底的表面上形成栅极绝缘膜，以及
在形成该电容器电极的步骤中，与形成该电容器电极同时在该栅极绝缘膜上形成栅极。
15.根据权利要求9所述的制造半导体器件的方法，其中，在形成该衬膜的步骤中，形成包括二氧化硅基绝缘膜和形成于该二氧化硅基绝缘膜上的氮化硅膜的衬膜。
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