CN100339963C - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件中的MOS晶体管的方法，包括下述步骤：通过利用多步骤注入和相关的多步骤热处理将掺杂剂注入到沟道层或源极/漏极区中，其中所述多步骤注入包括多个注入步骤，每个注入步骤以低于1×1013/cm2的剂量注入掺杂剂，多步骤注入的总剂量的范围在1×1013/cm2与3×1013/cm2之间。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法，更为具体地，涉及这样一种制造半导体器件的方法，该方法适合于用于诸如便携式电话的移动信息终端中的DRAM器件、SEAM器件等中的存储单元的制造。
背景技术
用于移动信息终端的DRAM或SRAM中的存储单元特别需要产生小的结漏电流的MOS晶体管。图10示出在专利公开JP-A-2003-17586中描述的半导体器件的结构，作为常规半导体器件的实例。
在半导体器件82中，在半导体衬底31上，形成按照晶体管对的形式布置的多个MOS晶体管，晶体管对共享位线11，如图中所示。半导体衬底31具有浅沟槽隔离区和由元件隔离区彼此隔离开的有源区，绝缘膜12填充在浅沟槽中。晶体管对形成在单个有源区中。每个有源区形成在共同的p型阱层13中并具有确定晶体管阈值电压的p型沟道层14，其中向阱层13施加衬底电势。在p型阱层13的下方形成未示出的n型掩埋阱层。
在连接于位线11的插塞15的两侧上，有两个栅电极16，每个栅电极具有侧壁间隔物18。每个栅电极16形成在p型沟道层14上，其间插入有栅极绝缘膜17。各自构造源极/漏极扩散区的N型轻掺杂扩散区19连接于耦合于位线11的中心插塞15和通过插塞21耦合于电容器20的其它插塞15。插塞15由掺杂有磷的多晶硅膜构成并填充从层间电介质膜22的顶表面穿透到p型沟道层14顶表面的接触孔。
在图9中示出的半导体器件82中，在形成接触孔之后，在形成插塞15的工艺中，为了缓和电场，注入磷以形成电场缓和层91。通常在比n型轻掺杂扩散区19更深的深度位置处实施为了缓和电场的磷注入，如图所示。例如，在专利公开JP-B-3212150中公开了这种技术。其中形成有位线11和插塞21的层间电介质膜23和24插入在插塞15和层间电介质膜22与电容器20之间。
关于用于制造半导体器件的方法，如图10中所示，特别是对于从形成n型掩埋阱层、p型阱层13和p型沟道层14的步骤到形成n型轻掺杂扩散区19的步骤的工艺，现在进行详细描述。元件隔离区形成之后，在衬底表面上形成未示出的氧化硅膜。接着，在1000KeV的加速能量和1×1013/cm2的剂量下穿过氧化硅膜执行磷注入，以在p型阱层13的底部附近形成n型掩埋阱层(未示出)。穿过衬底表面上的氧化硅膜，分别在300KeV的加速能量和1×1013/cm2的剂量下、在150KeV的加速能量和5×1012/cm2的剂量下、在50KeV的加速能量和1×1012/cm2的剂量下和在10KeV的加速能量和2×1012/cm2的剂量下执行四次硼注入。虽然在专利公开JP-A-2003-17586中未具体公开，但是在一般情况下，通过在1000℃的衬底温度下执行随后的热处理将注入的硼扩散以形成p型阱层13。随后，在10KeV的加速能量和7×1012/cm2的剂量下穿过衬底表面上的氧化硅膜执行硼注入，以形成p型沟道层14。
接着，除去衬底表面上的氧化硅膜，通过热氧化工艺在衬底表面上形成栅极氧化膜。在热氧化期间通过加热将为形成沟道层14而注入的硼重新分布。随后，连续沉积要形成栅电极16和绝缘膜的材料，随后将其构图以形成栅电极结构。
其后，热氧化栅电极16的两侧表面和衬底表面。然后，利用栅电极结构作掩模，在10KeV的加速能量和2×1013/cm2的剂量下，在衬底表面上执行磷注入。随后，执行热处理以扩散所注入的磷，由此形成构成源极/漏极扩散区的n型轻掺杂扩散区19。在磷注入之后进行热处理还用于扩散为了形成外围电路中的晶体管的源极/漏极扩散区而注入的掺杂剂，否则在磷注入之后立即进行热处理。无论如何，在900至1000℃的衬底温度下在氮气氛中实施热处理几十秒。
近些年来，由于需要更高集成度的DRAM，所以存储单元的小型化发展的越来越快。为了获得小型化，必须缩短栅极长度同时保持晶体管的阈值电压。与其一致地，提高沟道层的剂量。结果，在沟道层与源极/漏极扩散区之间的结电场变大，导致降低存储单元的数据保持特性的结漏电流的增加。为了减小结漏电流，一种方法是缓冲经过p-n结的电场强度的方法，而另一种方法是减小保留在源极/漏极扩散区中的晶体缺陷的数量，它们是结漏电流的起源。
为了防止存储单元的数据保持特性的恶化，已经开始讨论关于借助于缓冲经过用于源极/漏极扩散区的p-n结的电场强度来减小结漏电流的各种方法。例如，专利公开JP-B-3212150建议将p型和n型区的杂质浓度(载流子密度)分布设置成以便于经过p-n结的电场不超过1MV/cm，在该电场下，局部的齐纳击穿效应通常显示优势。然而，由于半导体器件的进一步小型化的继续，所以用于通过缓冲电场强度来减小结漏电流的方法已经接近其上限。因此，更加关注减小晶体缺陷数量的方法。
然而，沟道层中的杂质密度必须很高以便保持关于短栅极长度的特定阈值电压。因此掺杂剂注入的剂量必须很大。结果，由掺杂剂注入引起的晶体缺陷的数量增加从而导致结漏电流的增加，由此阻碍存储单元的数据保持特性的提高。
为了保持关于短栅极长度的特定阈值电压，不能充分地执行用于重新分布所注入的掺杂剂以形成源极/漏极扩散区的热处理。即，如果在掺杂剂注入之后执行足以除去晶体缺陷数量的长时间周期的高温热处理，则注入的掺杂剂扩散得如此至多，以至于有效的沟道长度变短，导致阈值电压的降低。因此，不能充分地减小晶体缺陷的数量，且因此，不能有效地减小由这些缺陷引起的结漏电流。
发明内容
考虑到上述情况，本发明的目的是提供一种用于制造半导体器件的方法，在该方法中通过减小晶体缺陷的数量而不执行长时间周期的高温热处理来减小由晶体缺陷的数量引起的结漏电流，由此提高了DRAM器件中的存储单元的数据保持特性或减小了SRAM器件中的备用电流。
本发明在其第一个方案中提供一种用于制造具有MOS晶体管的半导体器件的方法，包括下述步骤：通过利用多步骤注入和相关的多步骤热处理，在不低于1×1013/cm2的剂量下在规定的区或规定的层中注入掺杂剂，多步骤注入包括各个用于在低于1×1013/cm2的剂量下在规定的区或规定的层中注入掺杂剂的多个注入步骤。
根据本发明的第一个方案，执行在1×1013/cm2或更低的剂量下注入掺杂剂的多步骤注入的各步骤和相关的热处理步骤，直到掺杂剂的总迹量超出1×1013/cm2或更高的所需剂量，由此减小注入区或层中的残留晶体缺陷的数量。因此，最终的半导体器件具有减小的结漏电流。结果，能够减小MOS晶体管的结漏电流以提高DRAM器件中的存储单元的数据保持特性或减小SRAM器件的备用电流。
附图说明
图1A至1G是示出根据本发明第一实施例的制造半导体器件的方法中的连续步骤的剖面图。
图2是示出图1G的步骤之后的最后工艺步骤的剖面图。
图3是示出DRAM器件中的累积频率与数据保持时间之间的关系的曲线图。
图4是示出通过根据本发明第二实施例的方法制造的CMOS器件的结构的剖面图。
图5A至5K是示出根据本发明第二实施例的制造半导体器件的方法中的工艺步骤的剖面图。
图6是示出在n沟道MOS晶体管中经过n+/p界面的结漏电流与施加于其的反向偏压之间的关系的曲线图。
图7是示出在p沟道MOS晶体管中经过p+/n界面的结漏电流与施加于其的反向偏压之间的关系的曲线图。
图8是示出剩余缺陷的归一化数量(normalized number)与热处理的归一化量之间的关系的曲线图。
图9是示出剩余缺陷的归一化数量与注入步骤的数量之间的关系的曲线图。
图10是示出常规半导体器件的结构的剖面图。
具体实施方式
在本发明之前本发明者进行下述第一和第二实验。在第一实验中，将预定剂量的掺杂剂注入到半导体衬底中，且其后，执行用于重新分布掺杂剂的热处理。通过获得剩余缺陷的数量与热处理的量之间的关系，进行关于在热处理之后剩余的晶体缺陷的数量的调查研究。本文中所使用的术语“热处理的量”意味着近似于进行热处理的时间间隔与温度的乘积的量。进行第一实验，同时改变注入掺杂剂的剂量。因此发现热处理之后剩余的缺陷数量关于热处理的量的相关性取决于剂量而改变。图8示出归一化的剩余缺陷的数量与归一化的热处理的量之间的关系，在其中在形成规定注入区所需的剂量下进行掺杂剂注入的情况“a”下和在形成规定注入区所需的一半剂量下进行掺杂剂注入的情况“b”下获得该关系。根据曲线“a”和“b”的比较，可以理解表示掺杂剂注入的小剂量情况的曲线“b”导致剩余缺陷数量降低得更快，如与热处理的量一起绘制的。
然后从上述实验结果推断下述详细的考虑。对于单次步骤的掺杂剂注入采用规定区所需的剂量，诸如常规方法中所进行的，其后，在热处理的可允许量下执行用于重新分布掺杂剂的热处理。本文中将热处理的可允许量限定为“1”或单位，并用于归一化其它的热处理的量。在这种情况下，在利用热处理的可允许量的热处理之后的剩余缺陷的数量表示在附图中的曲线“a”上的点A处。
对于曲线“b”，将所需剂量划分为二，分别在两个注入步骤中各采用所需剂量的一半，各步骤之后跟随着热处理。两步骤注入允许热处理的每一步骤使用用于重新分布0.5的量的掺杂剂的每一个热处理步骤的0.5的量。在第一注入步骤中，在为所需剂量的1/2的剂量下注入掺杂剂，且其后，进行第一步骤热处理。在这种情况下，剩余缺陷的量表示在附图中的曲线“b”上的点B处。曲线“b”示出较低的热处理量的范围下剩余缺陷降低更快，如与热处理的量一起绘制的。因此，在点B表示的剩余缺陷数量不及在单次步骤注入中使用所需剂量之后进行具有0.5的热处理量的热处理时剩余缺陷数量的1/2。
随后，在第二步骤注入中再次在所需剂量一半的剂量下注入掺杂剂，且其后，在用于热处理的0.5的量下执行随后的第二步骤热处理。在这种情况下，剩余缺陷数量表示在附图中的曲线“b”上的点C处，这从表示第一步骤注入和第一步骤热处理之后的剩余缺陷的点B处的剩余缺陷数量进一步降低。第二步骤注入和第二步骤热处理导致新的或附加的与点B处表示的剩余缺陷数量相同的剩余缺陷。因此，在第二步骤注入和第二步骤热处理之后的剩余缺陷数量表示在近似于在点B和C处表示的剩余缺陷数量的和的点D处，且因此比在与单次步骤热处理相关的单次步骤注入的情况下获得的点A处所表示的剩余缺陷数量小。
因此，同执行与单次步骤热处理相关的单次步骤注入的情况相比较，通过用相应于多步骤注入的步骤数量的数量将形成注入区所需的剂量划分，并通过执行相应于多步骤注入的多步骤热处理，可以减小剩余缺陷的数量。在任意的掺杂剂注入工艺中可以期望减小剩余缺陷的效果，例如用于形成半导体器件中的阱层、沟道层、布袋区(pocketregion)和源极/漏极扩散区的工艺。值得注意的是，热处理的可允许量根据通过热处理可允许的掺杂剂重新分布来改变，因此，减小剩余缺陷的效果改变。
在第一实验后，本发明者进行第二次实验，以定量调查研究磷剂量的范围，其具有通过在由磷注入形成源极/漏极扩散区的工艺中的多步骤注入来减小剩余缺陷数量的效果。在第二实验中，假设形成源极/漏极扩散区所需的磷剂量为1×1013、2×1013、3×1013和4×1013/cm2。在一种情况下，在单次步骤中对于每一所需剂量执行注入，且在诸如之后进行单次步骤热处理。在另一种情况下，对于每一所需剂量，在两个或多个步骤中执行注入，并对多步骤注入的每一步骤执行相关的热处理。检验两种情况下的剩余缺陷的数量。当在单次步骤中注入所需剂量的任何一个，在900至1000℃的衬底温度下进行随后的热处理1至60秒。当进行两个或多个步骤热处理时，按一定量进行每一热处理步骤，该定量通过用步骤的数量划分可允许重新分布掺杂剂的热处理的可允许量来获得。
图9示出第二次实验的结果。在该图中，曲线“a”、“b”、“c”和“d”相应于在所需剂量分别为1×1013/cm2、2×1013/cm2、3×1013/cm2和4×1013/cm2时的结果。从第二次实验的结果，发现如果在每一注入步骤的剂量为1×1013/cm2或更小，只要所需的磷剂量在1×1013/cm2至3×1013/cm2的范围内，则可以有效地减小剩余缺陷数量。特别地，如果将在第一步骤注入和第一步骤热处理之后的剩余缺陷的数量的减少率(％)作为参考，则在所需剂量为2×1013/cm2时，获得最大效果。
虽然在所需剂量为3×1013/cm2时，可以获得效果，但是在所需剂量为4×1013/cm2或以上时，基本上不能获得该效果。如果在所需剂量为4×1013/cm2的情况下执行两步骤注入，则在与随后的热处理相关的第一步骤注入之后剩余的缺陷会减小。然而，第二步骤注入之后的第二步骤热处理不充分，且因此，剩余缺陷数量反而增加。在所需剂量为1×1013/cm2时，产生的晶体缺陷的量原始很小，且因此，通过两步骤注入和两步骤热处理获得的效果较小。
此外，本发明者还考虑到下述情况。在常规硼注入中，从工作效率的观点来看，选择具有11质量数的硼并将其注入。现在假设选择并注入具有10质量数的硼的情况。然后，要注入的掺杂剂的总质量比选择具有11质量数的硼的常规情况下的小大约10％。此外，通过采用小大约10％的质量，还可以将加速能量设置得减小大约10％。一般，认为能量沉积量相应于掺杂剂引起的注入损伤量，且可以近似为加速能量与总注入质量的乘积。因此，通过选择和注入具有10质量数的硼，可以将注入损伤减小常规情况下的大约20％。
一般，通过减小注入损伤，还可以减小在热处理后剩余的晶体缺陷数量。因此，本发明者获得一种通过选择和注入具有10质量数的硼来减小晶体缺陷的构思。对于半导体器件中的所有硼注入区或层可以期望这种效果。
下文中，会基于本发明的实施例来更加详细地描述本发明。图1A至1G和图2是分别示出根据本发明第一实施例的制造半导体器件的步骤的剖面图，其中本发明应用于DRAM中的单元晶体管的制造。
如图1A中所示，首先在硅衬底31的主表面中形成浅沟槽。其后，将绝缘膜12填充到浅沟槽中以形成浅沟槽元件隔离区。随后，在衬底表面上形成具有10nm厚度的氧化硅膜33。穿过氧化硅膜33，在1000KeV的加速能量和1×1013/cm2的剂量下执行磷注入。随后，在1000℃的衬底温度下在氮气氛中进行热处理10分钟，以形成n型掩埋阱层32。
接着，执行四次硼注入以形成p型阱层13。更为具体地，在300KeV的加速能量和1×1013/cm2的剂量下执行第一步骤硼注入，其后，在1000℃的衬底温度下在氮气氛中进行热处理10分钟。随后，也穿过氧化硅膜33，分别在150KeV的加速能量和5×1012/cm2的剂量下、在50KeV的加速能量和1×1012/cm2的剂量下和在10KeV的加速能量和2×1012/cm2的剂量下执行三次硼注入。其后，在1000℃的衬底温度下进行第二步骤热处理30分钟，以形成p型阱层13。因此，在p型阱层13的形成中，在注入总剂量超出1×1013/cm2之前执行热处理，由此减小注入区中的剩余缺陷。
接着，如图1B中所示，选择具有10质量数的硼并在9KeV的加速能量和7×1012/cm2的剂量下将其注入。其后，在1000℃的衬底温度下在氮气氛中进行热处理10秒钟，以形成p型沟道层14。同样在p型沟道层14的形成中，通过将单次注入的剂量设置在1×1013/cm2或更小并通过在注入之后执行热处理，可以减小注入层14中的剩余缺陷的数量。通过选择和注入具有10质量数的硼还可以进一步减小注入层14中的剩余缺陷。
接着，如图1C中所示，除去氧化硅膜33，其后，通过热氧化工艺形成7nm厚的栅极氧化膜34。随后，在栅极氧化膜34上，连续沉积70nm厚的并使用磷重掺杂的多晶硅膜35、100nm厚的硅化钨膜36、30nm厚的氧化硅膜37和150nm厚的氮化硅膜38。
接着，如图1D中所示，在氮化硅膜38、氧化硅膜37、硅化钨膜36和多晶硅膜35上执行构图，以获得栅电极结构。
接着，如图1E中所示，通过热氧化工艺在构成栅电极16的多晶硅膜35和硅化钨膜36的侧表面上形成10nm厚的氧化硅膜39。在该热氧化工艺期间在衬底表面上，在构图栅电极16之后还在栅极氧化物34的剩余物上实现氧化，以至于形成具有8nm厚的氧化硅膜40。
接着，利用栅电极结构作为掩模，穿过氧化硅膜40，在多个步骤中执行磷注入，以获得所需的1.8×1013/cm2的剂量，由此形成n型轻掺杂扩散区19、或MOS晶体管的源极/漏极扩散区。更为具体地，如下进行n型轻掺杂扩散区19的形成。在15KeV的加速能量和9×1012/cm2的剂量下执行第一步骤磷注入，其后，在950℃的衬底温度下在氮气氛中进行第一步骤热处理10秒钟。随后，在10KeV的加速能量和9×1012/cm2的剂量下执行第二步骤磷注入，其后，在1000℃的衬底温度下在氮气氛中进行第二步骤热处理10秒钟。同样在n型轻参杂扩散区19的形成中，通过将每一注入步骤的剂量设置在1×1013/cm2下或更小，并通过在每一注入步骤之后进行热处理，可以减小注入区中的剩余缺陷。
接着，按照公知方法形成未示出的外围电路中的晶体管的源极/漏极扩散区。然后沉积50nm厚的氮化硅膜41和300nm厚的氧化硅膜42。随后，通过使用公知的平坦化方法来平坦化氧化硅膜42，其后，连续蚀刻氧化硅膜42和氮化硅膜41，以形成通孔44a，如图1F中所示。
接着，使用氧化硅膜42和氮化硅膜41做掩模，在30KeV的加速能量和1×1013/cm2的剂量下执行磷注入，其后，在950℃的衬底温度下在氮气氛中进行热处理10秒钟，以形成电场缓冲区91。在该工艺中，为了允许电场缓冲区91具有适当的功能，应尽可能地避免剩余缺陷。然而，由于通过上述热处理减小了剩余缺陷的数量，所以能够获得有效的电场缓冲。随后，在20KeV的加速能量和2×1013/cm2的剂量下执行砷注入，以减小n型轻掺杂扩散区19的电阻。由于砷注入层中的剩余缺陷仅发生在电场缓冲区91的表面附近，所以用于插塞形成的热处理可以充分地减小剩余缺陷。
接着，如图1G中所示，在通孔44a内侧并在氧化硅膜42上沉积使用磷重掺杂的多晶硅膜。然后，通过使用公知方法来回蚀刻该多晶硅膜，以形成掩埋在通孔44a中的插塞44。随后，沉积100nm厚的氧化硅膜45，在900℃的衬底温度下进行热处理10秒钟。
接着通过使用公知方法形成沉积在氧化硅膜45上的层间电介质膜24，形成在氧化硅膜45和层间电介质膜24中的并连接于中央插塞44的位线11，以及连接于中央插塞44两侧上的其它插塞44的插塞21。随后，通过使用公知方法，形成各自包括连接于插塞21的底部电极20A、电容器绝缘膜20B和顶部电极20C的电容器20。因此，完成图2中所示的半导体器件。
根据本实施例，执行多步骤注入以在包括p型阱层13、p型沟道层14和n型轻掺杂扩散区19的每个注入区的形成中获得3×1013/cm2或更小的所需剂量。将每一注入步骤的剂量设置在1×1013/cm2或更小，且还在多个步骤中执行热处理，每一热处理在注入的每一步骤或多个步骤之后。因此，可以减小每一注入区中的剩余缺陷。当形成p型沟道层14时，选择并注入具有10质量数的硼以便于可以显著地减小诸如n型轻掺杂扩散区19等的每一注入区中的剩余缺陷。
根据用于制造半导体器件的本实施例和常规方法分别来制造半导体器件，并将由此制造的半导体器件分别称之为实施例1和比较例1。对于实施例和比较例1的各半导体器件，测量存储单元的数据保持时间并根据其计算累计频率。图3示出测量结果。在该附图中，曲线“a”表示根据实施例1的半导体器件的特性，而曲线“b”表示根据比较例1的半导体器件的特性。-5o的累积频率为出厂产品的可接受水平。从附图中可以看出，与根据比较例的半导体器件相比较，根据实施例1的半导体器件在数据保持特性方面显著地提高。因此，可以说，半导体器件的数据保持特性通常由由于剩余缺陷引起的结漏电流来控制。
在本实施例中，执行与多步骤热处理相关的多步骤注入，其中，对于需要1×1013/cm2或更高的所需剂量的每一注入区，单次注入步骤的剂量为1×1013/cm2或更少，以对于该注入区获得超出1×1013/cm2的剂量。然而，多步骤注入和多步骤热处理并不总适用于所有的注入区。优选地，上述多步骤注入和多步骤热处理应该适合于形成最有效地提高半导体器件特性的这种注入区。这提供了剩余缺陷数量的减小，同时执行适当的热处理。
虽然已经参考实例描述了第一实施例，在该实例中，将本发明应用于DRAM中的单元晶体管的制造，但是本发明还可以应用于其它器件中的MOS晶体管。图4是示出通过使用根据本发明的第二实施例的方法制造的半导体器件的结构的剖面图。根据本发明的半导体器件构成互补MOS晶体管。
半导体器件81具有在虚线左侧上的n沟道MOS晶体管81A和虚线右侧上的p沟道MOS晶体管81B。通过元件隔离区51、p型阱层52和n型阱层53构造出位于衬底50的表面附近的n沟道MOS晶体管81A和p沟道MOS晶体管81B的这些区，p型阱层52和n型阱层53通过元件隔离区51电分离。
n型沟道MOS晶体管81A形成在p型阱层52的顶部分中且在栅极氧化膜54上具有n型栅电极。n型栅电极由使用磷重掺杂的多晶硅膜55和覆层物膜56构成。p型沟道层57形成在n型栅电极的下方，其间插入栅极氧化膜54。在p型沟道层57的表面区中形成由n型轻掺杂扩散区58和n型重掺杂扩散区59构成的源极/漏极扩散区，并形成包围n型轻掺杂扩散区58的p型布袋区60。
p型沟道MOS晶体管81B形成在n型阱层53的顶部分中且在栅极氧化膜54上具有p型栅电极。p型栅电极由使用硼重掺杂的多晶硅膜61和覆层物膜56构成。n型沟道层62形成在p型栅电极的下方，其间插入栅极氧化膜54。在n型沟道层62的表面区中形成由p型轻掺杂扩散区63和p型重掺杂扩散区64构成的源极/漏极扩散区，并形成包围p型轻掺杂扩散区63的p型布袋区65。
选择地，在n型重掺杂扩散区59和p型重掺杂扩散区64中形成硅化钴层66。在n沟道MOS晶体管81A和p沟道MOS晶体管81B上形成层间电介质膜67。n沟道MOS晶体管81A和p沟道MOS晶体管81B经由形成在穿透层间电介质膜67的通孔中的钨插塞68连接于形成层间电介质膜67上的互连69。在钨插塞68与硅化钴层66之间形成未示出的氮化钛膜。
图5A至5K是分别示出根据本发明第二实施例的制造半导体器件的方法中的制造步骤的剖面图。如图5A中所示，首先通过使用公知方法形成元件隔离区51。其后，在衬底50的表面上形成10nm厚的氧化硅膜71。
接着，穿过氧化硅膜71，分三个步骤注入硼，以形成p型阱层52。更为具体地，通过在第一步骤注入中在300KeV的加速能量和1×1013/cm2的剂量下注入硼，然后在1000℃的衬底温度下在氮气氛中执行热处理10分钟，来形成p型阱层52。随后，在150KeV的加速能量和5×1012/cm2的剂量下且然后在50KeV的加速能量和1×1012/cm2的剂量下执行两次第二步骤硼注入。其后，在1000℃的衬底温度下执行第二步骤热处理30分钟。在p型阱层52的形成中，在注入量超出1×1013/cm2之前的时间点执行各热处理，以便于减小注入区中的剩余缺陷。
接着，如图5B中所示，构图成以便于要形成p沟道MOS晶体管的区域具有开口的抗蚀剂膜70用作注入掩模，穿过氧化硅膜71，分别在600KeV的加速能量和2×1013/cm2的剂量下、在330KeV的加速能量和1×1013/cm2的剂量下和在130KeV的加速能量和2×1012/cm2的剂量下执行三次磷注入。随后，除去抗蚀剂膜70，并在1000℃的衬底温度下在氮气氛中进行一次热处理1分钟，以形成n型阱层53。在n型阱层53中，磷的注入深度范围基本上等于硼的，而注入的磷的数量是注入的硼的数量的二倍。因此，n型阱层53用作n型层。
在上述形成n型阱层53的步骤中，由于下述原因，既不执行在不大于1×1013/cm2的剂量下的多步骤注入，也不执行多步骤热处理。即，利用相同的抗蚀剂膜70执行三次注入。因此，如果在每一注入之后进行多步骤热处理，会导致抗蚀剂膜70的恶化。由于在硼注入之前执行磷注入，所以会考虑到，在硼注入之前在磷注入区上执行热处理。在这种情况下，如果硼和磷的注入深度范围基本上彼此相同的化，则磷的注入分布速度比硼大，其遵循注入分布的标准偏差，因此，不可能使热处理之后的磷分布轮廓于硼的一样均匀。在本实施例中，在磷注入之前执行硼注入和其热处理。因此，通过由热处理重新分布硼，可以使硼的分布轮廓基本上与磷的一样均匀。值得注意的是，如果注入掩模为耐热膜，则可以进行1×1013/cm2或更小剂量下的多步骤注入和多步骤热处理。
接着，将构图成以便于其中要形成n沟道MOS晶体管的区域具有开口的抗蚀剂膜用作注入掩模的同时，穿过氧化硅膜71，在10KeV的加速能量和1×1012/cm2的剂量下注入硼。随后，除去该抗蚀剂膜，然后在1000℃的衬底温度下在氮气氛中执行热处理10秒钟，以形成p型沟道层57，如图5C中所示。接着，将构图成以便于其中要形成p沟道MOS晶体管的区域具有开口的抗蚀剂膜用作注入掩模的同时，穿过氧化硅膜71，在20KeV的加速能量和1×1012/cm2的剂量下注入磷。随后，除去该抗蚀剂膜，然后在1000℃的衬底温度下在氮气氛中执行热处理10秒钟，以形成n型沟道层62。
接着，除去氧化硅膜71，然后通过热氧化工艺形成4nm厚的栅极氧化膜54，如图5D中所示。随后，沉积100nm厚的未掺杂多晶硅膜72。
接着，将未示出的构图成以便于其中要形成n沟道MOS晶体管的区域具有开口的抗蚀剂膜用作注入掩模的同时，在10KeV的加速能量和5×1015/cm2的剂量下注入磷，以形成使用磷重掺杂的多晶硅膜55，如图5E中所示。接着，将未示出的构图成以便于其中要形成p沟道MOS晶体管的区域具有开口的抗蚀剂膜用作注入掩模的同时，在5KeV的加速能量和3×1015/cm2的剂量下注入硼，以形成使用高密度硼掺杂的多晶硅膜61。
接着，如图5F中所示，连续沉积用于处理栅电极的未示出的5nm厚的硅化钨膜、80nm厚的钨膜56和绝缘膜73。随后，如图5G中所示，利用公知方法来构图绝缘膜73。其后使用被构图的绝缘膜73作为蚀刻掩模，构图钨膜56和硅化钨膜。然后，通过使用公知方法，在钨模56和硅化钨模的侧壁上形成由10nm厚的氮化硅膜构造成的侧壁间隔物74。其后，利用该侧壁间隔物作为蚀刻掩模，来蚀刻多晶硅膜55和61。
接着，如图5H中所示，通过热氧化工艺在多晶硅膜55的每一侧壁上形成5nm厚的氧化硅膜75。通过该热氧化，氧化在蚀刻多晶硅膜55和61之后仍保留下的栅极氧化膜54的那些部分。
接着，在15KeV的加速能量和1×1013/cm2的剂量下注入磷，其后，在1000℃的衬底温度下在氮气氛中执行热处理1秒钟。随后，在10KeV的加速能量和1×1013/cm2的剂量下再次注入磷，其后，在1000℃的衬底温度下在氮气氛中执行热处理1秒钟。因此，形成n沟道MOS晶体管中的n型轻掺杂扩散区58的一部分和p型沟道MOS晶体管中的n型布袋区65。在n型轻掺杂扩散区58的一部分和n型布袋区65的形成中，将每一多步骤注入中的剂量设置在1×1013/cm2或更小，且在每一多步骤注入之后执行随后的热处理。因此，可以减小注入区中的剩余缺陷。
接着，将未示出的构图成以便于其中要形成n沟道MOS晶体管的区域具有开口的抗蚀剂膜用作注入掩模的同时，在30KeV的加速能量和1×1013/cm2的剂量下注入硼，以形成p型布袋区60，如图5I中所示。此外，在15KeV的加速能量和7×1013/cm2的剂量下注入砷，以形成n型轻掺杂扩散区58的一部分。随后，除去抗蚀剂膜，其后，在950℃的衬底温度下执行热处理10秒钟。
接着，通过公知方法形成由50nm厚的氮化硅膜76构成的侧壁间隔物。其后，在50KeV的加速能量和2×1015/cm2的剂量下注入砷，以形成n型重掺杂扩散区59。此外，在25KeV的加速能量和5×1015/cm2的剂量下注入二氟化硼，以形成p型重掺杂扩散区64。随后，在1000℃的衬底温度下在氮气氛中执行热处理1秒钟。
接着，如图5K中所示，通过公知方法在n型重掺杂扩散区59和p型重掺杂扩散区64上选择形成30nm厚的硅化钴层66。其后，沉积层间电介质膜67。然后形成通孔，并形成钨插塞68和互连层69。因此，制造图4中示出的半导体器件。
根据本实施例，在包括互补MOS结构的半导体器件的制造中，在形成诸如p型阱层52、p型沟道层57、n型沟道层62、n型轻掺杂扩散区58和n型布袋区65的注入区的工艺中，将每一注入步骤的剂量设置在1×1013/cm2或更小。在每一注入之后进行热处理。结果，可以减小每一注入区中的剩余缺陷。
半导体器件在根据本实施例的方法中制造并被称之为实施例2。另外，在以如下所述方式准备比较例2。即，对于形成每一注入区，在所需剂量下执行掺杂剂注入，来替换，在根据本实施例的方法中，在形成p型阱层52、p型沟道层57、n型沟道层62、n型轻掺杂扩散区58和n型布袋区65的工艺步骤中，对于每一注入步骤采用1×1013/cm2或更小的剂量执行多步骤注入以及相关的多步骤热处理。
关于n沟道MOS晶体管和p沟道MOS晶体感中的结漏电流与反向偏置电压之间的关系，调查研究实施例2和比较例2的半导体器件。测量的结果分别在图6和7中示出。在这些附图中，曲线“a”表示比较例2的半导体器件的特性，而曲线“b”表实施实例2的半导体器件的特性。从这些附图中可以理解，与比较例2的半导体器件相比，实施例2的半导体器件可以减小结漏电流。
在实施例2的半导体器件中，发现在n沟道MOS晶体管中的p型阱层52、p型沟道层57和n型轻掺杂扩散区58中的剩余缺陷数量减小至比较例2的1/2。发现与比较例2相比较，在p沟道MOS晶体管中的n型沟道层62和n型布袋区65中的剩余缺陷数量减小30％。此外，将实施例2和比较例2的半导体器件应用于具有互补MOS结构的SRAM器件。则，与比较例2的半导体器件相比较，实施例2的半导体器件可以将备用电流减小25％。
由于仅举例描述了上述实施例，所以本发明并不受上述实施例的限制，且本领域技术人员在不脱离本发明的范围下可以容易地做出各种修改或选择。
通过应用根据本发明的制造半导体器件的方法来制造DRAM，可以提高DRAM中的存储单元的数据保持特性。因此能够延长刷新周期，以便于可以减小由于充电和放电电子数据而损耗的电功率损耗。选择地，当将本发明应用于SRAM的制造时，减小了备用电流，以至于减小了电功率损耗。本发明特别优选地应用于在移动终端或在高温下工作的半导体器件中使用的半导体器件的制造。

Claims (8)

1.一种制造具有MOS晶体管的半导体器件的方法，包括下述步骤：
通过利用多步骤注入和相关的多步骤热处理，以不低于1×1013/cm2的剂量在规定的区或规定的层中注入掺杂剂，所述多步骤注入包括多个注入步骤，每个注入步骤以低于1×1013/cm2的剂量在所述规定的区或规定的层中注入所述掺杂剂。
2.根据权利要求1的方法，其中在所述多步骤注入的相邻的两个步骤之间没有用于改变半导体器件结构的步骤。
3.根据权利要求1的方法，其中所述多步骤注入的总剂量不高于3×1013/cm2。
4.根据权利要求1的方法，其中所述多步骤热处理的每一步骤在900至1100摄氏度的衬底温度下执行1至60秒。
5.根据权利要求1的方法，其中所述规定的区或规定的层为阱层、沟道层、布袋区或源极/漏极区。
6.根据权利要求1的方法，其中所述掺杂剂为磷或硼。
7.根据权利要求1的方法，其中选择具有质量数为10的硼来注入规定的区或层。
8.根据权利要求7的方法，其中所述规定的区或规定的层为沟道层。
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