CN108666272B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，基底包括第一区和第二区，基底的第一区内具有第一掺杂区，基底的第二区内具有第二掺杂区，基底、第一掺杂区和第二掺杂区上具有介质层；在介质层上形成掩膜层，掩膜层具有若干掩膜开口，第一区的掩膜开口位于第一掺杂区上，第二区的掩膜开口位于第二掺杂区上；在第一区的掩膜开口内和掩膜层上形成第一牺牲层；以第一牺牲层和掩膜层为掩膜，刻蚀第二掺杂区上的介质层，在第二区介质层内形成第一开口；形成第一开口之后，对第一开口底部的第二掺杂区进行离子注入；对第一开口底部的第二掺杂区进行离子注入之后，在第一掺杂区上的介质层内形成第二开口。所形成的半导体结构性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
半导体集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，随着芯片中所含元件数量的不断增加，实际上就减少了表面连线的可用空间。这一问题的一种解决方法是采用多层金属导线设计，利用多层绝缘层和导电层相互叠加的多层连接，这就需要制作大量的导电插塞。
以现有的MOS晶体管工艺为例，在源漏掺杂区以及栅极结构上形成导电插塞，以实现MOS晶体管在集成电路中的多层金属导线互连。
在形成源漏掺杂区上形成导电插塞的步骤包括：在源漏掺杂区上形成接触孔：在所述接触孔内形成导电插塞。
然而，在源漏掺杂区上形成接触孔时，半导体结构性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述基底的第一区内具有第一掺杂区，所述基底的第二区内具有第二掺杂区，所述基底、第一掺杂区和第二掺杂区上具有介质层；在所述介质层上形成掩膜层，所述掩膜层具有若干掩膜开口，所述第一区的掩膜开口位于第一掺杂区上，所述第二区的掩膜开口位于第二掺杂区上；在所述第一区的掩膜开口内和掩膜层上形成第一牺牲层；以所述第一牺牲层和掩膜层为掩膜，刻蚀所述第二掺杂区上的介质层，在所述第二区介质层内形成第一开口；形成所述第一开口之后，对所述第一开口底部的第二掺杂区进行离子注入；对所述第一开口底部的第二掺杂区进行离子注入之后，在所述第一掺杂区上的介质层内形成第二开口。
可选的，所述掩膜开口的深宽比为：5:1～20:1。
可选的，所述第一牺牲层的形成步骤包括：在所述若干掩膜开口内以及掩膜层上形成第一初始牺牲层；去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层，形成第一牺牲层；所述第一初始牺牲层的材料包括：底部抗反射层材料；所述第一牺牲层的材料包括：底部抗反射层材料。
可选的，去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层的工艺包括：各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括CH4、H2和N2，所述CH4的流量为10标准毫升/分～100标准毫升/分，所述H2的流量为250标准毫升/分～1500标准毫升/分，所述N2的流量为20标准毫升/分～500标准毫升/分，压力为1毫托～150毫托，射频功率为500瓦～1200瓦，偏置电压为50伏～500伏，温度为50摄氏度～70摄氏度，时间为20秒～1000秒。
可选的，刻蚀第二掺杂区上的介质层的工艺包括：各向异性干法刻蚀工艺。
可选的，形成第一开口之后，对所述第一开口底部的基底进行离子注入之前，还包括：去除所述第一区第一牺牲层，暴露出第一区的掩膜开口；去除所述第一区第一牺牲层的工艺包括：灰化工艺。
可选的，对所述第一开口底部的第二掺杂区进行离子注入之后，形成所述第二开口之前，还包括：在所述第一开口内形成第二牺牲层，所述第二牺牲层的顶部表面高于或者齐平于所述掩膜层的顶部表面；所述第二牺牲层的材料包括：底部抗反射层材料。
可选的，所述第二开口的形成步骤包括：以所述第二牺牲层和掩膜层为掩膜，刻蚀所述第一掺杂区上的介质层，在所述第一区介质层内形成第二开口；刻蚀所述第一掺杂区上的介质层的工艺包括：各项异性干法刻蚀工艺。
可选的，形成所述第二开口之后，还包括：去除第一开口内第二牺牲层；去除所述第一开口内第二牺牲层的工艺包括：灰化工艺。
可选的，所述基底、第一掺杂区和第二掺杂区的顶部表面具有停止层；所述介质层位于所述停止层上；所述第一开口底部暴露出停止层的顶部表面；所述第二开口底部暴露出停止层的顶部表面；所述停止层的材料包括：氮化硅；形成所述第二牺牲层之后，还包括：去除第一开口底部的停止层，暴露出第二掺杂区的顶部表面；去除第二开口底部的停止层，暴露出第一掺杂区的顶部表面；在去除第一开口和第二开口底部的停止层之后，分别在所述第一掺杂区和第二掺杂区的顶部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述第一掺杂区上形成第一导电插塞，在所述第二掺杂区上形成第二导电插塞。
可选的，所述第一区用于形成NMOS晶体管，所述第二区用于形成PMOS晶体管。
可选的，对所述第一开口底部的第二掺杂区进行离子注入，所述注入离子包括：硼离子或铟离子。
可选的，去除所述第一开口和第二开口底部的停止层的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
可选的，所述金属硅化物层的材料包括：钛硅化合物。
可选的，所述第一区基底上具有第一栅极结构，所述第一栅极结构两侧的基底内分别具有第一掺杂区；所述第二区基底上具有第二栅极结构，所述第二栅极结构两侧的基底内分别具有第二掺杂区。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，形成所述第一开口时，位于第一掺杂区上的介质层尚未刻蚀，所以不需要形成覆盖第一区的牺牲层，后续对第一开口底部的第二掺杂区进行离子注入之前，不需要在所述第一开口内额外形成牺牲层，使得第一开口的形貌不受牺牲层的影响，所述第一开口的形貌良好且无牺牲层的附着，使得后续在第一开口内形成的第二导电插塞的电学性能较好。形成第一开口之后，形成第二开口，后续直接在第二开口内形成第一导电插塞。在形成第一导电插塞前，不需要在所述第二开口内形成牺牲层，使得第二开口的形貌不受牺牲层的影响，所述第二开口的形貌较好且无牺牲层的残留，使得第一导电插塞的电学性能较好，从而有利于提高半导体结构的性能。
进一步，所述第一开口底部暴露出停止层的顶部表面，所述停止层能够保护所述第二掺杂区，所述第二掺杂区性能良好，有利于提高半导体结构的性能。相应的，所述第二开口底部暴露出停止层的顶部表面，所述停止层能够保护所述第一掺杂区，所述第一掺杂区性能较好，有利于提高半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图15是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析半导体结构性能较差的原因：
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括第一区A和第二区B，所述第一区A基底100上具有第一栅极结构101，所述第二区B基底100上具有第二栅极结构102，所述第一栅极结构101两侧的基底100内具有第一掺杂区103，所述第二栅极结构102两侧基底100内具有第二掺杂区104；所述基底100、第一栅极结构101、第二栅极结构102、第一掺杂区103以及第二掺杂区104上具有介质层105；刻蚀所述介质层105，在所述第一掺杂区103的顶部表面形成第一开口106，在所述第二掺杂区104的顶部表面形成第二开口107。
请参考图2，在所述第一开口106(见图1)和第二开口107(见图1)内以及介质层105的顶部表面形成牺牲层108。
请参考图3，去除位于第二区B介质层105顶部表面以及第二区B第二开口107(见图1)内的牺牲层108。
去除位于第二区B介质层105顶部表面以及第二区B第二开口107内的牺牲层108的工艺包括：干法刻蚀工艺。
所述牺牲层108的材料包括：底部抗反射层材料。
去除位于第二区B介质层105顶部表面以及第二区B第二开口107内的牺牲层108之后，还包括：对所述第二开口107底部的第二掺杂区104进行离子注入；所述离子注入之后，去除第一区A第一开口106内以及介质层105上的牺牲层108；去除所述第一区A第一开口106内以及介质层105上的牺牲层108之后，在所述第一开口106内形成第一导电插塞，在第二开口107内形成第二导电插塞。
然而，采用上述方法制备的半导体结构的性能较差，原因在于：
上述方法中，同时刻蚀第一掺杂区103和第二掺杂区104上的介质层105，在第一掺杂区103上的介质层105内形成第一开口106，在第二掺杂区104上的介质层105内形成第二开口107。后续需对第二开口107底部的第二掺杂区104进行离子注入，故需要在第一开口106和第二开口107内形成牺牲层108。后续去除第二开口107内的牺牲层108时，由于第二开口107的深宽比较大，使得采用干法刻蚀工艺去除所述第二开口107内的牺牲层108时，刻蚀气体难以到达第二开口107的底部，使得去除第二开口107内的牺牲层108较困难且所述牺牲层108不容易去干净。残留在第二开口107内的牺牲层108使得后续在所述第二开口106内形成的第二导电插塞的性能较差，从而不利于提高半导体结构的性能。
并且，由于所述第二开口107的深宽比较大，使得去除第二开口107内的牺牲层108的工艺难以控制，使得去除第二开口107内的牺牲层108时容易对第二掺杂区104顶部表面造成损伤，使得第二掺杂区104的性能较差，从而不利于提高半导体结构的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述基底的第一区内具有第一掺杂区，所述基底的第二区内具有第二掺杂区，所述基底、第一掺杂区和第二掺杂区上具有介质层；在所述介质层上形成掩膜层，所述掩膜层具有若干掩膜开口，所述第一区的掩膜开口位于第一掺杂区上，所述第二区的掩膜开口位于第二掺杂区上；在所述第一区的掩膜开口内和掩膜层上形成第一牺牲层；以所述第一牺牲层和掩膜层为掩膜，刻蚀所述第二掺杂区上的介质层，在所述第二区介质层内形成第一开口；形成所述第一开口之后，对所述第一开口底部的第二掺杂区进行离子注入；对所述第一开口底部的第二掺杂区进行离子注入之后，在所述第一掺杂区上的介质层内形成第二开口。
所述方法中，形成所述第一开口时，位于第一掺杂区上的介质层尚未刻蚀，所以不需要形成覆盖第一区的牺牲层，后续对第一开口底部的第二掺杂区进行离子注入之前，不需要在所述第一开口内额外形成牺牲层，使得第一开口的形貌不受牺牲层的影响，所述第一开口的形貌良好且无牺牲层的附着，使得后续在第一开口内形成的第二导电插塞的电学性能较好。形成第一开口之后，形成所述第二开口，后续直接在第二开口内形成第一导电插塞。在形成第一导电插塞前，不需要在所述第二开口内形成牺牲层，使得第二开口的形貌不受牺牲层的影响，所述第二开口的形貌较好且无牺牲层的残留，使得第一导电插塞的电学性能较好，从而有利于提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
其中，图4至图7是本发明形成栅极结构各步骤的结构示意图。
请参考图4，提供基底200，所述基底200包括第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ基底200上具有第一伪栅极结构201，所述第二区Ⅱ基底200上具有第二伪栅极结构202，所述第一伪栅极结构201两侧的基底200内分别具有第一掺杂区203，所述第二伪栅极结构202两侧的基底200内分别具有第二掺杂区204，所述基底200、第一掺杂区203和第二掺杂区204的顶部表面、第一伪栅极结构201以及第二伪栅极结构202的侧壁具有停止层205；在所述停止层205上形成第一介质层206，所述第一介质层206暴露出第一伪栅极结构201和第二伪栅极结构202的顶部表面。
在本实施例中，所述第一区I用于形成NMOS晶体管；所述第二区II用于形成PMOS晶体管。
所述基底200包括：衬底207和位于衬底207上的鳍部208。
形成所述基底200的步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底207和位于衬底207上的鳍部208。
本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底包括：锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底200还具有隔离结构209，所述隔离结构209位于所述鳍部208之间的衬底207上，并覆盖所述鳍部208部分侧壁表面，且所述隔离结构209的顶部表面低于所述鳍部208的顶部表面。
所述隔离结构209的形成步骤包括：在衬底207和鳍部208上形成隔离材料层；采用化学机械磨平工艺对所述隔离材料层进行平坦化；刻蚀去除部分所述隔离材料层，形成隔离结构209。
所述隔离材料层的形成方法包括：化学气相沉积工艺。
所述第一伪栅极结构201包括：第一伪栅介质层(图中未示出)、位于第一伪栅介质层上的第一伪栅极层(图中未示出)以及位于所述第一伪栅介质层和第一伪栅极层侧壁的第一伪栅侧墙(图中未标出)。本实施例中，所述第一伪栅介质层的材料为氧化硅，所述第一伪栅极层的材料为多晶硅，所述第一伪栅侧墙的材料包括：氮化硅。
所述第一伪栅极结构201的形成步骤包括：在所述鳍部208的侧壁和顶部表面形成第一伪栅介质膜；在所述第一伪栅介质膜上形成第一伪栅极膜；刻蚀部分所述第一伪栅介质膜和第一伪栅极膜，形成第一伪栅介质层和第一伪栅极层。所述第一伪栅介质层横跨所述鳍部208，且覆盖所述鳍部208的部分侧壁和顶部表面，所述第一伪栅极层位于所述第一伪栅介质层上。
所述第二伪栅极结构202包括：第二伪栅介质层(图中未示出)、位于第二伪栅介质层上的第二伪栅极层(图中未示出)以及位于所述第二伪栅介质层和第二伪栅极层侧壁的第二伪栅侧墙(图中未标出)。本实施例中，所述第二伪栅介质层的材料为氧化硅，所述第二伪栅极层的材料为多晶硅，所述第二伪栅侧墙的材料包括：氮化硅。
所述第一伪栅极结构201、第二伪栅极结构202、第一掺杂区203、第二掺杂区204以及第一介质层206的形成步骤包括：在所述第一区Ⅰ基底200上形成第一伪栅极结构201；在所述第二区Ⅱ基底200上形成第二伪栅极结构202；在所述第一伪栅极结构201两侧的所述鳍部208内分别形成第一掺杂区203；在所述第二伪栅极结构202两侧的鳍部208内分别形成第二掺杂区204；在所述基底200、第一掺杂区203、第二掺杂区204、第一伪栅极结构201以及第二伪栅极结构202的侧壁上形成第一介质层206，所述第一介质层206暴露出第一伪栅极结构201和第二伪栅极结构202的顶部表面。
所述停止层205材料包括：氮化硅。
所述停止层205用于后续在所述第一掺杂区203上的介质层内形成第二开口时，保护所述第一掺杂区203；所述停止层205用于后续在所述第二掺杂区204上的介质层内形成第一开口时，保护所述第二掺杂区204。
所述第一介质层206的形成步骤包括：在所述停止层205上、第一伪栅极结构201以及第二伪栅极结构202的顶部表面形成第一介质膜；平坦化所述第一介质膜直至暴露出所述第一伪栅极结构201和第二伪栅极结构202的顶部表面，形成第一介质层206。
所述第一介质膜的形成工艺包括：化学气相沉积工艺。
所述第一介质膜的材料包括：氧化硅；相应的，第一介质层206的材料包括：氧化硅。
请参考图5，去除所述第一伪栅极结构201，形成第一伪栅开口210；去除第二伪栅极结构202，形成第二伪栅开口211。
去除所述第一伪栅极结构201的步骤包括：去除所述第一伪栅极层；去除所述第一伪栅极层之后，去除所述第一伪栅介质层。
去除所述第一伪栅极层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
去除所述第一伪栅介质层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
所述第一伪栅开口210用于后续形成第一栅极结构。
去除所述第二伪栅极结构202的步骤包括：去除所述第二伪栅极层；去除所述第二伪栅极层之后，去除所述第二伪栅介质层。
去除所述第二伪栅极层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
去除所述第二伪栅介质层的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
所述第二伪栅开口211用于后续形成第二栅极结构。
请参考图6，在所述第一伪栅开口210和第二伪栅开口211的侧壁和底部表面形成界面层212；在所述界面层212上形成高K介质层213。
所述界面层212和高K介质层213的形成步骤包括：在所述第一介质层206上、第一伪栅开口210以及第二伪栅开口211内形成界面膜；在所述界面膜上形成高K介质膜；平坦化所述界面膜和所述高K介质膜直至暴露出所述第一介质层206的顶部表面，在所述第一伪栅开口210和第二伪栅开口211的侧壁和底部形成界面层212和高K介质层213。
所述平坦化所述界面膜和所述高K介质膜的工艺为：化学机械研磨工艺。在平坦化所述界面膜和所述高K介质膜的过程中，位于第一介质层206上的界面膜和高K介质膜被去除。
所述界面层212的材料包括：氧化硅。
所述界面层212作为高K介质层213的过渡层，所述界面层212隔离所述高K介质层213与所述鳍部208接触。
所述高K介质层是指：介电常数K大于3.9的介质层；在本实施例中，所述高K介质层213的材料包括：氧化铪。
所述高K介质层213作为第一栅介质层和第二栅介质层。
请参考图7，在所述第一伪栅开口210内的高K介质层213上形成第一功函数层214；在所述第二伪栅开口211内的高K介质层213上形成第二功函数层215；形成所述第一功函数层214和第二功函数层215之后，在所述第一功函数层214上形成第一栅极层216，在所述第二功函数层215上形成第二栅极层217。
所述第一功函数层214用于减小NMOS晶体管的阈值电压。
所述第二功函数层215用于减小PMOS晶体管的阈值电压。
所述第一功函数层214的材料包括：钛铝；所述第二功函数层215的材料包括：氮化钛。
所述第一栅极层216的材料包括：金属。所述金属包括：钨。
所述第二栅极层217的材料包括：金属。所述金属包括：钨。
请参考图8，在所述基底200、第一介质层206、第一伪栅侧墙(图中未标出)、第二伪栅侧墙(图中未标出)、界面层212、高K介质层213、第一功函数层214、第二功函数层215、第一栅极层216以及第二栅极层217上形成第二介质层218，所述第二介质层218的顶部表面具有掩膜层219，所述掩膜层219具有若干掩膜开口220。
所述第二介质层218的材料包括：氧化硅。
所述第二介质层218的形成工艺包括：化学气相沉积工艺。
在本实施例中，所述介质层221包括：第一介质层206以及位于第一介质层206上的第二介质层218。
所述掩膜层219的材料包括：氮化硅或碳化硅。
所述掩膜层219用于后续形成第一开口和第二开口时作掩膜。
所述掩膜开口220的深宽比为：5:1～20:1。
位于第一区Ⅰ内的掩膜开口220用于定义后续形成第二开口的位置；位于第二区Ⅱ的掩膜开口220用于定义后续形成的第一开口的位置。
请参考图9，在所述掩膜开口220(见图8)内和掩膜层219上形成第一初始牺牲层222。
所述第一初始牺牲层222的形成工艺包括：化学气相沉积工艺。
所述第一初始牺牲层222的材料包括：底部抗反射层材料。
请参考图10，去除第二区Ⅱ第一初始牺牲层222(如图9所示)，在所述第一区Ⅰ的掩膜开口220内以及掩膜层219上形成第一牺牲层223。
去除第二区Ⅱ第一初始牺牲层222的工艺包括：各向同性干法刻蚀工艺。所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括：甲烷、氢气和氮气，所述甲烷的流量为10标准毫升/分～100标准毫升/分，所述氢气的流量为250标准毫升/分～1500标准毫升/分，所述氮气的流量为20标准毫升/分～500标准毫升/分，压力为1毫托～150毫托，射频功率为500瓦～1200瓦，偏置电压为50伏～500伏，温度为50摄氏度～70摄氏度，时间为20秒～1000秒。
所述掩膜开口220的深宽比较小，因此，采用各向同性干法刻蚀工艺去除第二区B第一初始牺牲层222较容易且彻底，即在第二区Ⅱ掩膜开口220内无第一初始牺牲层222的残留，使得所述第一初始牺牲层222不会对后续形成第一开口的形貌造成影响，所述第一开口的侧壁和底部无第一初始牺牲层222的残留，使得后续在所述第一开口内形成的第二导电插塞的电学性能较好，从而有利于提高半导体结构的性能。
请参考图11，以所述第一牺牲层223和掩膜层219为掩膜，刻蚀所述第二区Ⅱ介质层221，直至暴露出所述第二区Ⅱ停止层205的顶部表面，在所述第二掺杂区204上形成第一开口224。
刻蚀所述第二区Ⅱ介质层221的工艺包括：各向异性干法刻蚀工艺。所述各向异性干法刻蚀工艺的参数包括：所述刻蚀气体包括：CH4和CHF3，其中，CH4的流量为8标准毫升/分～500标准毫升/分，CHF3的流量为30标准毫升/分～200标准毫升/分，射频功率为100瓦～1300瓦，偏置电压为80伏～500伏，时间为4秒～500秒，压力为10毫托～2000毫托。
所述第一开口224用于后续在第二掺杂区204上形成第二导电插塞。
在形成所述第一开口224的过程中，位于第一掺杂层203上的介质层221未被刻蚀，所以不需要在第一掺杂区203上形成牺牲层。后续对所述第一开口224底部的第二掺杂区204进行离子注入前，不需要在所述第一开口224内额外形成牺牲层，使得所述第一开口224的形貌不受牺牲层的影响，所述第一开口224的形貌良好且无牺牲层的附着，使得后续在所述第一开口224内形成的第二导电插塞的电学性能较好。
并且，刻蚀所述介质层221，在第二掺杂层204上的介质层221内形成所述第一开口224，所述第一开口224内无第一初始牺牲层222的残留，所述第一开口224的形貌良好。。另外，所述第二掺杂区204上具有停止层205。在形成第一开口224的过程中，所述停止层205能够保护所述第二掺杂区204的顶部表面，所述第二掺杂区204性能良好，从而提高半导体结构的性能。
请参考图12，去除第一区Ⅰ掩膜层219上以及掩膜开口220内的第一牺牲层223；对所述第一开口224底部的第二掺杂区204进行离子注入。
去除第一区Ⅰ掩膜层213上以及掩膜开口220内的第一牺牲层219的工艺包括：灰化工艺。
所述注入的离子包括：硼离子或铟离子。
对所述第一开口224底部的第二掺杂区204进行离子注入用于降低第二掺杂区204与后续在第二掺杂区204上形成的第二导电插塞的接触电阻。
请参考图13，在第二区Ⅱ第一开口224内形成第二牺牲层225，所述第二牺牲层225的顶部表面高于或者齐平于所述掩膜层219的顶部表面。
所述第二牺牲层225的形成步骤包括：在所述掩膜层219的顶部表面、掩膜开口220(见图10)内以及第一开口224内形成第二牺牲膜；去除所述第一区Ⅰ的掩膜层219上以及掩膜开口220内的第二牺牲膜，形成第二牺牲层225。
所述第二牺牲膜的材料包括：底部抗反射层材料。
所述第二牺牲膜的形成工艺包括：化学气相沉积工艺。
去除所述第一区Ⅰ的掩膜层219上以及掩膜开口220内的第二牺牲膜的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
由于掩膜开口220的深宽比较小，采用刻蚀工艺去除第一区Ⅰ的掩膜开口220内的第二牺牲膜较容易且彻底。所述第一区Ⅰ的掩膜开口220内无第二牺牲膜的残留，使得第二牺牲膜不会对后续形成第二开口的形貌造成影响，所述第二开口的形貌良好。
请参考图14，以所述第二牺牲层225以及掩膜层219为掩膜，刻蚀所述第一掺杂区203上的介质层221，直至暴露出所述第一掺杂区203上的停止层205，在第一区Ⅰ介质层221内形成第二开口226；去除第一开口224内的第二牺牲层225，暴露出第一开口224的侧壁和底部表面。
刻蚀所述第一掺杂区203上的介质层221的工艺包括：各向异性干法刻蚀工艺。所述各向异性干法刻蚀工艺的参数包括：所述刻蚀气体包括CH4和CHF3，其中，CH4的流量为8标准毫升/分～500标准毫升/分，CHF3的流量为30标准毫升/分～200标准毫升/分，射频功率为100瓦～1300瓦，偏置电压为80伏～500伏，时间为4秒～500秒，压力为10毫托～2000毫托。
去除第一开口224内的第二牺牲层225的工艺包括：灰化工艺。
所述第一开口224用于后续在所述第二掺杂区204上形成第二导电插塞。
所述第二开口226用于后续在所述第一掺杂区203上形成第一导电插塞。
请参考图15，去除第一开口224底部的停止层205暴露出第二掺杂区204的顶部表面；去除第二开口226底部的停止层205，暴露出第一掺杂区203的顶部表面；去除第一开口224和第二开口226底部的停止层205之后，分别在所述第一开口224和第二开口226底部形成金属硅化物层227；在所述第一区Ⅰ金属硅化物层227上形成第一导电插塞228；在所述第二区Ⅱ金属硅化物层227上形成第二导电插塞229。
去除所述第一开口224和第二开口226底部的停止层205的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，去除所述停止层205的工艺为各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：所述刻蚀气体包括CF4、CH3F和氧气，其中，CF4的流量为50标准毫升/分～1000标准毫升/分，CH3F的流量为8标准毫升/分～500标准毫升/分，O2的流量为10标准毫升/分～300标准毫升/分，射频功率为50瓦～300瓦，偏置电压为30伏～100伏，时间为4秒～50秒，压力为10毫托～500毫托。
所述金属硅化物层227的材料包括：钛硅化合物。
所述第一导电插塞228和第二导电插塞229的形成步骤包括：在所述第一开口224(见图14)、第二开口226(见图14)内以及所述掩膜层219上形成金属材料层；平坦化所述金属材料层直至暴露出所述第二介质层218的顶部表面，在所述第一开口224内形成第二导电插塞229，在第二开口226内形成第一导电插塞228。
综上，在本实施例中，形成所述第一开口时，位于第一掺杂区上的介质层尚未刻蚀，所以不需要形成覆盖第一区的牺牲层，使得后续对第一开口底部的第二掺杂区进行离子注入之前，不需要在所述第一开口内额外形成牺牲层，使得第一开口的形貌不受牺牲层的影响，所述第一开口的形貌良好且无牺牲层的附着，使得后续在第一开口内形成的第二导电插塞的电学性能较好。形成第一开口之后，形成第二开口，后续直接在第二开口内形成第一导电插塞。在形成第一导电插塞前，不需要在所述第二开口内形成牺牲层，使得第二开口的形貌不受牺牲层的影响，所述第二开口的形貌较好且无牺牲层的残留，使得第一导电插塞的电学性能较好，从而有利于提高半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和第二区，所述基底的第一区内具有第一掺杂区，所述基底的第二区内具有第二掺杂区，所述基底、第一掺杂区和第二掺杂区上具有介质层；
在所述介质层上形成掩膜层，所述掩膜层具有若干掩膜开口，所述第一区的掩膜开口位于第一掺杂区上，所述第二区的掩膜开口位于第二掺杂区上；
在所述第一区的掩膜开口内和掩膜层上形成第一牺牲层；
以所述第一牺牲层和掩膜层为掩膜，刻蚀所述第二掺杂区上的介质层，在所述第二区介质层内形成第一开口；
形成所述第一开口之后，对所述第一开口底部的第二掺杂区进行离子注入；
对所述第一开口底部的第二掺杂区进行离子注入之后，在所述第一掺杂区上的介质层内形成第二开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜开口的深宽比为：5:1～20:1。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的形成步骤包括：在所述若干掩膜开口内以及掩膜层上形成第一初始牺牲层；去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层，形成第一牺牲层；所述第一初始牺牲层的材料包括：底部抗反射层材料。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，去除第二区掩膜开口内以及掩膜层上的第一初始牺牲层的工艺包括：各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括CH4、H2和N2，所述CH4的流量为10标准毫升/分～100标准毫升/分，所述H2的流量为250标准毫升/分～1500标准毫升/分，所述N2的流量为20标准毫升/分～500标准毫升/分，压力为1毫托～150毫托，射频功率为500瓦～1200瓦，偏置电压为50伏～500伏，温度为50摄氏度～70摄氏度，时间为20秒～1000秒。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀第二掺杂区上的介质层的工艺包括：各向异性干法刻蚀工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第一开口之后，对所述第一开口底部的基底进行离子注入之前，还包括：去除所述第一区第一牺牲层，暴露出第一区的掩膜开口；去除所述第一区第一牺牲层的工艺包括：灰化工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第一开口底部的第二掺杂区进行离子注入之后，形成所述第二开口之前，还包括：
在所述第一开口内形成第二牺牲层，所述第二牺牲层的顶部表面高于或者齐平于所述掩膜层的顶部表面；所述第二牺牲层的材料包括：底部抗反射层材料。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二开口的形成步骤包括：以所述第二牺牲层和掩膜层为掩膜，刻蚀所述第一掺杂区上的介质层，在所述第一区介质层内形成第二开口；刻蚀所述第一掺杂区上的介质层的工艺包括：各向异性干法刻蚀工艺。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第二开口之后，还包括：去除第一开口内第二牺牲层；去除所述第一开口内第二牺牲层的工艺包括：灰化工艺。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述基底、第一掺杂区和第二掺杂区的顶部表面具有停止层；所述介质层位于所述停止层上；所述第一开口底部暴露出停止层的顶部表面；所述第二开口底部暴露出停止层的顶部表面；所述停止层的材料包括：氮化硅；
去除所述第二牺牲层之后，还包括：去除第一开口底部的停止层，暴露出第二掺杂区的顶部表面；去除第二开口底部的停止层，暴露出第一掺杂区的顶部表面；在去除第一开口和第二开口底部的停止层之后，分别在所述第一掺杂区和第二掺杂区的顶部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述第一掺杂区上形成第一导电插塞，在第二掺杂区上形成第二导电插塞。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成NMOS晶体管，所述第二区用于形成PMOS晶体管。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述第一开口底部的第二掺杂区进行离子注入，所述注入的离子包括：硼离子或铟离子。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述第一开口和第二开口底部的停止层的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的材料包括：钛硅化合物。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区基底上具有第一栅极结构，所述第一栅极结构两侧的基底内分别具有第一掺杂区；所述第二区基底上具有第二栅极结构，所述第二栅极结构两侧的基底内分别具有第二掺杂区。
16.一种采用如权利要求1至15任一项方法所形成的半导体结构。
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