KR102071700B1 - Finfet 격리 구조물 및 이를 제조하기 위한 방법 - Google Patents

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Abstract

본 개시의 실시예들은 기판과, 기판 위에 형성된 절연층과, 기판의 일 면으로부터 수직 형성된 복수의 핀들로서, 복수의 핀들은 절연층을 관통하여 절연층의 상면 위로 연장되는 것인, 복수의 핀들과, 절연층의 상면 위와 핀들의 일부 위에 형성된 게이트 구조물과, 게이트 구조물의 대향 측들에 인접하여 배치된 소스/드레인 구조물로서, 소스/드레인 구조물은 핀의 일부와 접촉(contact)하는 것인, 소스/드레인 구조물과, 절연층 위에 형성된 유전체층과, 소스/드레인 구조물을 노출시키기 위해 유전체층을 관통하여 제1 깊이로 연장하는 제1 컨택 트렌치로서, 제1 컨택 트렌치는 전기 전도성 물질을 포함하는 것인, 제1 컨택 트렌치와, 유전체층 내부로 제2 깊이로 연장하는 제2 컨택 트렌치로서, 제2 컨택 트렌치는 전기 전도성 물질을 포함하고, 제2 깊이는 제1 깊이보다 큰 것인, 제2 컨택 트렌치를 포함하는 반도체 디바이스를 제공한다.

Description

FINFET 격리 구조물 및 이를 제조하기 위한 방법{FINFET ISOLATION STRUCTURE AND METHOD FOR FABRICATING THE SAME}
반도체 산업이 높은 디바이스 밀도 및 더 나은 성능을 추구하여 나노미터 기술 공정 노드로 진전함에 따라, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스와 같은 3차원적 설계들이 많은 로직과 어플리케이션들에 도입되었다. FinFET 디바이스의 일 타입은 기판의 일 면으로부터 수직 확장하는 다수의 핀과 같은 구조물들로 제조된다. 이러한 핀과 같은 구조물들은 얕은 트렌치 격리(shallow trench isolation; STI) 영역에 의해 서로 분리된다. 핀과 같은 구조물들 각각은 소스/드레인 영역들과, 소스와 드레인 영역들 사이에 형성된 채널 영역을 갖는다. 금속 게이트는 핀과 같은 구조물 각각의 채널 영역 주위를 래핑하여 채널 영역 3면으로부터의 더 나은 전류 흐름 제어를 가능하게 한다.
FinFET 디바이스와 연관된 하나의 이슈는, STI 영역에서의 소스/드레인 컨택들(층간 연결을 위해 소스/드레인 영역들에 전기적으로 커플링됨)을 형성하기 위한 트렌치들의 깊이와, 소스/드레인 영역들과 채널 영역들을 포함하는 활성 영역에서의 소스/드레인 컨택들을 형성하기 위한 트렌치의 깊이가, STI 영역과 활성 영역 간의 패턴 밀도에 차이가 있을 때 발생할 수 있는, 패턴-로딩 효과(pattern-loading effect)로 인해 상이하다는 것이다. 이러한 깊이의 상이함은 트렌치들이 전도성 물질로 채워진 이후 트렌치 프로파일이 뒤틀리는(distortion) 원인이 될 수 있다. 그 결과, 디바이스의 성능이 저하된다.
하나의 실시예에서 반도체 디바이스는, 기판과, 기판 위에 형성된 절연층과, 기판의 일 면으로부터 수직 형성된 복수의 핀들로서, 복수의 핀들은 절연층을 관통하여 절연층의 상면 위로 연장되는 것인, 복수의 핀들과, 절연층의 상면 위와 핀들의 일부 위에 형성된 게이트 구조물과, 게이트 구조물의 대향 측들에 인접하여 배치된 소스/드레인 구조물로서, 소스/드레인 구조물은 핀의 일부와 접촉(contact)하는 것인, 소스/드레인 구조물과, 절연층 위에 형성된 유전체층과, 소스/드레인 구조물을 노출시키기 위해 유전체층을 관통하여 제1 깊이로 연장하는 제1 컨택 트렌치로서, 제1 컨택 트렌치는 전기 전도성 물질을 포함하는 것인, 제1 컨택 트렌치와, 유전체층 내부로 제2 깊이로 연장하는 제2 컨택 트렌치로서, 제2 컨택 트렌치는 전기 전도성 물질을 포함하고, 제2 깊이는 제1 깊이보다 큰 것인, 제2 컨택 트렌치를 포함한다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 오히려, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 제조를 위한 방법을 예시적으로 설명하는 순서도이다.
도 2a 내지 도 2p는 도 1의 순서도에 따른 다양한 제조 단계들에서의 반도체 디바이스의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
도 1은 본 개시의 다양한 실시예들에 따른 반도체 디바이스의 제조방법을 예시적으로 설명하는 순서도(100)이다. 도 2a 내지 도 2p는 도 1의 순서도에 따른 다양한 제조단계들에서의 반도체 디바이스의 단면도를 나타낸다. 당업자라면 반도체 장치를 형성하기 위한 전체의 프로세스 및 관련 구조들이 도시되거나 설명되지는 않았음을 인지할 것이다. 비록 다양한 동작들이 도시되고 설명되어 있지만, 단계들의 순서가 이에 제한되는 것은 아니며 단계들 사이의 존재 또는 부재가 이에 제한되는 것도 아니다. 순차적으로 설명되거나 개시된 동작들은, 분명하게 명시되지 않는 한, 전적으로는 아니더라도 적어도 부분적으로, 각각의 단계들이 동시에 또는 중첩되어 수행될 가능성을 배제하지 않는 목적으로 행해진다.
도 2a에 도시된 바와 같이, 순서도(100)는 기판(202)을 제공하는 동작(102)에서 시작한다. 기판(202)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 대안적으로 또는 추가적으로, 기판(202)은 기본적인 반도체 물질, 화합물 반도체 물질 및/또는 혼정 반도체 물질을 포함할 수 있다. 기본적인 반도체 물질의 예들은 결정성 실리콘, 다결정 실리콘, 비정질 실리콘, 및/또는 게르마늄을 포함할 수 있으나 이에 제한되는 것은 아니다. 화합물 반도체 물질의 예들은 실리콘 카바이드(silicon carbide), 갈륨 아세닉(gallium arsenic), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide), 및/또는 인듐 안티모나이드(indium antimonide)를 포함할 수 있으나 이에 제한되는 것은 아니다. 혼정 반도체 물질의 예들은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함할 수 있으며, 이에 제한되지 않는다.
몇몇 실시예에 따르면, 도 2a에 도시된 바와 같이 유전체층(204)과 마스크층(206)이 기판(202) 위에 형성되고, 감광성층(208)이 마스크층(206) 위에 형성된다. 도 2a는 감광성층(208)이 패터닝된 것을 도시하고 있다. 유전체층(204)은 기판(202)과 마스크층(206) 사이의 접착층으로 이용될 수 있다. 게다가, 유전체층(204)은 마스크층(206)의 에칭에 대한 에칭 정지층으로도 이용될 수 있다. 몇몇 실시예에서, 유전체층(204)은 실리콘 산화물로 제조될 수 있다. 유전체층(204)은 열산화 프로세스를 이용하여 형성될 수 있으나, 몇몇의 다른 실시예에서는 다른 증착 프로세스들이 이용될 수 있다.
마스크층(206)은 후속하는 포토리소그래피 프로세스들 동안 하드마스크로 이용될 수 있다. 몇몇 실시예에서, 마스크층(206)은 실리콘 질화물로 제조될 수 있다. 마스크층(206)은 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD)이나 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 형성될 수 있으나, 몇몇의 다른 실시예에서는 다른 증착 프로세스들이 이용될 수 있다.
다음으로, 몇몇 실시예에 따른 도 2b에 도시된 바와 같이, 감광성층(208)을 통한 마스크층(206), 유전체층(204) 및 기판(202) 일부의 연속적인 에칭에 의해 핀(210)들이 형성된다. 핀(210)들은 기판(202)의 일부이다. 그 다음 감광성층(208)은 제거된다. 몇몇 실시예에 따른 도 2c에 도시된 바와 같이, 감광성층(208)이 제거된 다음 기판(202) 위에 핀(210)들을 덮기 위한 절연층(212)이 형성된다. 절연층(212)은 얕은 트렌치 격리(STI) 구조물일 수 있다. 절연층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG), 또는 약 3.9 보다 작은 유전 상수를 갖는 다른 로우-k 유전 물질, 예를 들면 약 3.2 또는 그보다 작은 유전 상수를 갖는 로우-k 유전 물질로 제조될 수 있다. 하나의 실시예에서, 절연층(212)은 실리콘 산화물이다. 절연층(212)은 고밀도 플라즈마(high-density plasma; HDP), 감압 화학 기상 증착(sub-atmospheric pressure chemical vapor deposition; SACVD), 저전압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD), 원자층 증착(atomic layer deposition; ALD), 플라즈마 강화 ALD(PEALD), 플라즈마 강화 CVD(PECVD), 단분자층 증착(monolayer deposition; MLD), 플라즈마 임펄스 CVD(plasma impulse CVD; PICVD), 스핀-온 증착 또는 이와 비슷한 방법을 이용하여 형성될 수 있다.
절연층(212)이 형성된 이후, 몇몇 실시예에 따른 도 2d에 도시된 바와 같이, 핀(210)들의 상면들을 노출시키기 위해 화학적 기계적 연마(CMP) 프로세스가 수행될 수 있다. 도 2d에 도시되어 있듯이, 마스크층(206)과 유전체층(204)은 제거된다.
다음으로, 몇몇 실시예에 따른 도 2e에 도시된 바와 같이, 절연층(212)은 핀(210)들의 상부를 노출시키기 위해 리세스된다. 절연층(212)은 웨트 에칭 프로세스나 드라이 에칭 프로세스에 의해 리세스될 수 있다. 위에서 논의된 바와 같이, 절연층(212)은 핀(210)들을 둘러싸는 얕은 트렌치 격리(STI) 구조물로 간주될 수 있다. 절연층(212)은 기판(200)의 격리 영역을 정의한다.
그 다음, 몇몇 실시예에 따른 도 2f에 도시된 바와 같이, 핀(210)들과 절연층(212)을 덮기 위해 기판(202) 위에 게이트 유전체층(214)이 형성된다. 게이트 유전체층(214)은 금속 산화물, 전이 금속 산화물, 또는 이와 같은 하이-k 유전 물질로 제조될 수 있다. 이에 제한되는 것은 아니지만, 하이-k 유전체 물질들의 예시들은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 또는 다른 적용 가능한 유전 물질을 포함할 수 있다. 몇몇 실시예에서, 게이트 유전체층(214)은 산화층이다. 게이트 유전체층(214)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 메탈 오가닉 CVD(metal organic CVD; MOCVD), 또는 플라즈마 강화 CVD(PECVD)와 같은 증착 프로세스들에 의해 형성될 수 있다.
게이트 유전체층(214)이 형성된 다음, 몇몇의 실시예에 따른 도 2f에 도시된 바와 같이, 게이트 유전체층(214) 위에 희생층(216)이 형성된다. 희생층(216)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 메탈 오가닉 CVD(MOCVD), 또는 플라즈마 강화 CVD(PECVD)와 같은 증착 프로세스들에 의해 형성될 수 있다. 희생층(216)은 금속, 실리콘 함유 물질 또는 유전 물질과 같이 전도성 또는 비전도성 물질들로 제조될 수 있다. 몇몇 실시예에서, 희생층(216)은 폴리실리콘으로 제조된다.
다음으로, 도 2g에 도시된 바와 같이, 희생층(216)의 일부 위에 복수의 마스크 구조물들(218)이 형성된다. 마스크 구조물들(218)은 후속하는 포토리소그래피 프로세스들 동안 아래에 형성된 희생층(216)과 게이트 유전체층(214)을 보호하기 위한 하드마스크로 간주될 수 있다. 마스크 구조물들(218)은 증착, 포토리소그래피 패터닝, 및 에칭 프로세스들을 포함하는 절차에 의해 형성될 수 있다. 포토리소그래피 패터닝 프로세스는 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 세척, 건조(예를 들어, 하드 베이킹) 및/또는 다른 적용 가능한 프로세스들을 포함할 수 있다. 에칭 프로세스는 드라이 에칭, 웨트 에칭 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)을 포함할 수 있다.
마스크 구조물들(218)이 형성된 다음, 몇몇의 실시예에 따른 도 2h에 도시된 바와 같이, 복수의 게이트 구조물들(220a~220e)을 형성하기 위해 희생층(216)과 게이트 유전체층(214)은 에칭 프로세스를 이용하여 패터닝된다. 에칭 프로세스의 수행에 의하여, 마스크 구조물들(218)에 덮이지 않은 게이트 유전체층(214)과 희생층(216)의 일부는 제거된다. 그 다음 마스크 구조물들(218)은 애싱(ashing) 또는 에칭 프로세스와 같은 적절한 프로세스를 이용하여 제거된다. 게이트 구조물들(220a~220e)은 마스크 구조물들(218) 아래에 위치한 게이트 유전체층(214)과 희생층(216)의 부분들을 포함하는 것으로 간주될 수 있다. 아래 도 2i에 도시된 바와 같이, 결과적인 게이트 구조물들(220a~220e)은 핀(210)들의 일부 위에 형성되며 핀(210)들의 상면(207) 및 대향하는 측면들(209, 111) 주위를 래핑한다. 게이트 구조물들(220a~220e)은 서로로부터 분리되어 있으며, 서로에 대해 평행하다.
오직 설명을 위한 목적으로, 두개의 핀들과 다섯 개의 게이트 구조물들이 도시된 것으로 이해된다. 핀들과 게이트 구조물들은 어플리케이션에 따라 몇몇의 개수일 수 있다. 또한, 여기서 논의되는 게이트 구조물들(220a~220e)은 게이트-라스트 프로세스를 이용하여 제조되지만, 이 기술 분야의 통상의 기술자는 게이트-퍼스트 프로세스를 이용하여 게이트 구조물들을 제조하는 것도 고려할 수 있다.
게이트 구조물들(220a~220e)이 형성된 이후에, 몇몇의 실시예에 따른 도 2i에 도시된 바와 같이, 스페이서들(222)이 게이트 구조물들(220a~220e)의 측벽 상에 형성된다. 몇몇 실시예에서, 스페이서들(222)은 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물, 실리콘 카본, 실리콘 산화물, 실리콘 수소화물, 다른 적용 가능한 물질들, 또는 이들의 조합으로 제조될 수 있다. 몇몇 실시예에서, 스페이서들(222)은 질화물로 제조된다. 스페이서들(222)은 증착 및 에칭 프로세스에 의해 형성될 수 있다.
이전에 설명한 바와 같이, 몇몇 실시예에 따르면, 마스크 구조물들(218)에 덮이지 않은 절연층(212)과 핀(210)들 위에 형성된 게이트 유전체층(214)의 부분들은 에칭 프로세스에 의해 제거될 수 있다. 따라서, 스페이서들(222)이 게이트 구조물들(220a~220e)의 측벽에서 핀(210)들과 절연층(212) 위에 형성될 때, 스페이서들(222)은 핀(210)들 및 절연층(212)에 직접 접한다. 이것은, 스페이서들(222)과 핀(210)들 사이에 게이트 유전체층(214)이 위치하지 않는다는 것을 의미한다.
다음으로, 도 2i에 도시된 A-A'선을 따른 구조물의 단면도를 나타내는 도 2j에 도시된 바와 같이, 핀(210)들(그 위에 게이트 구조물들(220a~220e)이 형성되지 않은 곳)의 부분들은 소스/드레인(S/D) 트렌치들(224)을 형성하기 위해 에칭 프로세스를 이용하여 리세스된다. S/D 트렌치들(224)(실선으로 표시)은 각각의 게이트 구조물들(220b, 220c, 220d)의 대향하는 측면에 인접하며, 절연층(212)(즉, STI 영역들)은 X-축을 따라 볼 때 S/D 트렌치들(224) 내면의 핀(210)들 양 측면 상에 남아있다. S/D 트렌치들(224) 사이의 핀(210)의 노출된 부분과 핀(210)(게이트 구조물들(220a~220e)에 의해 덮임)은 기판(202)에서 활성 영역(217)을 정의한다. 활성 영역(217)은 격리 영역들(210)(즉, 얕은 트렌치 격리(STI) 영역들)에 인접하거나 맞닿아 있다. 하나의 실시예에서, 활성 영역(207)은 격리 영역들(219)에 의해 둘러싸이거나 에워싸인다.
핀(210)들 내에 S/D 트렌치들(224)이 형성된 이후에, 몇몇 실시예에 따른 도 2k에 도시된 바와 같이, 소스/드레인(S/D) 구조물들(226)이 S/D 트렌치들(224) 내에 형성된다. 아래의 도 2k와 도 2l 내지 도 2p는 A-A'선을 따라 취해진 도 2i에 도시된 구조물의 다양한 부가적인 특징을 설명하는 개략적인 단면도이다. X-축을 따라 볼 때, S/D 구조물들(226)은 바닥 부분(226a)(S/D 트렌치들(224) 내부의 절연층들(212) 사이에 배치됨)과 상부 부분(226b)(S/D 트렌치들(224) 외부에 배치)을 포함하는 것으로 보여질 수 있다. S/D 구조물들(226) 사이에 연결된 핀(210)들은 반도체 디바이스의 채널 영역(미도시)을 형성한다. S/D 트렌치들(224) 외부의 S/D 구조물들(226)(즉, 상부 부분(226b))은 S/D 구조물들(226)의 재료 및/또는 성장되는 기판(202)의 면에 따라 다른 형상을 가질 수 있다. 예를 들어, S/D 구조물들(226)의 상부 부분(226b)은 에피택셜하게 성장하고 패싯(facet)들을 형성하기 위해 수평으로 확장할 수 있다. 패싯들은 기판의 다른 평면(또는 면)들 상에서의 상이한 성장률로 인해, 예컨대 X-축을 따라 볼 때 다이아몬드 형상의 단면 프로파일과 같은 다양한 프로파일로 형성될 수 있다.
S/D 구조물들(226)을 위한 예시적인 재료들은, 이에 제한되는 것은 아니지만, 게르마늄(Ge), 실리콘(Si), 게르마늄 아세나이드(GaAs), 알루미늄 갈륨 아세나이드(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 아세나이드 포스파이드(GaAsP), 갈륨 안티모니(GaSb), 인듐 안티모니(InSb), 인듐 갈륨 아세나이드(InGaAs), 인듐 아세나이드(InAs), 또는 이들의 조합을 포함할 수 있다. S/D 구조물들(226)은 p형 FinFET을 형성하기 위한 p형 도펀트나 n형 FinFET을 형성하기 위한 n형 도펀트로 도핑될 수 있다. S/D 구조물들(226)은 CVD 증착 기술(예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초-고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자빔 에피택시, 및/또는 다른 적절한 프로세스들과 같은 에피택셜 성장 프로세스들에 의해 형성될 수 있다.
S/D 트렌치들(226)이 형성된 이후에, 몇몇 실시예에 따른 도 2k에 도시된 바와 같이, 게이트 구조물들(220a~220e), 측벽 스페이서들(222), S/D 구조물들(226)을 포함할 수 있는 기판(202)의 노출면들과 절연층(212)의 노출면들을 덮기 위해 컨택 에칭 정지층(contact etch stop layer; CESL)(228)이 형성된다. 컨택 에칭 정지층(228)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 카보나이트라이드, 보론 질화물, 실리콘 보론 질화물, 실리콘 카본 보론 질화물, 이들의 조합 및/또는 다른 적용 가능한 물질들로 제조될 수 있다. 하나의 실시예에서, 컨택 에칭 정지층(228)은 실리콘 질화물이다. 컨택 에칭 정지층(228)은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 고밀도 플라즈마 CVD(HCP-CVD), 또는 스핀-온 코팅 프로세스 등과 같은 적절한 기술을 이용하여 형성될 수 있다.
그 다음, 몇몇 실시예에 따른 도 2l에 도시된 바와 같이, 기판(202) 위의 컨택 에칭 정지층(228) 위에 제1 층간 유전체(ILD1로 표시)층(230)이 형성된다. 제1 층간 유전체층(230)은 활성 영역(217)과 격리 영역들(219)을 측방으로 가로지르는 것으로 볼 수 있다. 제1 층간 유전체층(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 보론 질화물(SiBN), 실리콘 카본 보론 질화물(SiCBN), 테트라에톡시실란(TEOS), 포스포실리케이트 글래스(PSG), 보론포스포실리케이트 글래스(BPSG), 로우-k 유전 물질, 및/또는 다른 적용 가능한 로우-k 유전 물질들과 같은 복수의 유전 물질로 제조된 다중층을 포함할 수 있다. 로우-k 유전 물질의 예시들은, 이에 제한되는 것은 아니지만, 플루오르화된 실리카 유리(fluorinated silica glass; FSG), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화된 탄소, 파릴렌, 비스-벤조사이클로부틴(bis-benzocyclobutenes; BCB), 또는 폴리이미드를 포함할 수 있다. 제1 층간 유전체층(230)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스핀-온 코팅, 또는 다른 적용 가능한 프로세스들에 의해 형성될 수 있다.
제1 층간 유전체(ILD)층(230)이 형성된 이후에, 몇몇 실시예에 따른 도 2l에 도시된 바와 같이, 제1 층간 유전체층(230) 위로 평탄화 프로세스가 수행된다. 도 2l에 도시된 바와 같이, 층간 유전체층(230)은 게이트 구조물들(220a~220e)의 상면(221)이 노출될 때까지, 화학적 기계적 연마(CMP) 프로세스에 의해 평탄화될 수 있다. 층간 유전체층(230)의 상면은 게이트 구조물들(220a~220e)의 상면과 실질적으로 공면(co-planar)이다.
평탄화 프로세스가 수행된 이후에, 몇몇의 게이트 구조물들, 예를 들면 게이트 구조물들(220b, 220d)은 금속 게이트 물질로 채워질 트렌치를 제공하기 위해 제거될 수 있다. 폴리실리콘을 포함하는 남아있는 게이트 구조물들(220a, 220c, 220e)은 더미 게이트들로 기능할 수 있다. 게이트 구조물들(220b, 220d)은 적절한 제거 프로세스를 이용하여 제거될 수 있다. 예를 들어, 게이트 구조물들(220b, 220d)의 게이트 유전체층(214)과 희생층(216)은 드라이 에칭 프로세스 및/또는 웨트 에칭 프로세스를 이용하여 후속적으로 제거될 수 있다.
도 2l에 도시된 게이트 구조물들(220b, 220d)이 제거된 이후, 게이트 구조물들(220b, 220d)의 제거 결과로 형성된 트렌치들은 금속 게이트 물질들로 채워져 도 2m에 도시된 바와 같은 금속 게이트들(232b, 232d)을 형성한다. 몇몇 실시예에서, 금속 게이트들(232b, 232d)은 각각 하이-k 유전체층(234)과 일함수층(236) 및 금속 게이트 전극층(238)을 포함할 수 있다.
금속 게이트들(232b, 232d)이 형성된 이후, 도 2m에 도시된 바와 같이, 하이-k 유전체층(234)의 상면(241), 일함수층(236)의 상면(243), 금속 게이트 전극층(238)의 상면(245), 스페이서들(222)의 상면(247), 컨택 에칭 정지층(228)의 상면(249) 및 제1 층간 유전체층(230)의 상면(251)을 노출시키기 위해 초과 물질들이 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스를 이용하여 제거된다. 이들 하이-k 유전체층(234)의 상면(241), 일함수층(236)의 상면(243), 금속 게이트 전극층(238)의 상면(245), 스페이서들(222)의 상면(247), 컨택 에칭 정지층(228)의 상면(249) 및 제1 층간 유전체층(230)의 상면(251)은 실질적으로 공면이다.
몇몇 실시예에서, 하이-k 유전체층(234)은 트렌치들의 노출면들 상에 컨포멀하게 형성된다. 하이-k 유전체층(234)은 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트 또는 금속 산질화물로 제조될 수 있다. 하이-k 유전체층 물질의 예시들은, 이에 제한되는 것은 아니지만, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 실리콘 질화물, 실리콘 산질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 또는 약 3.9 보다 큰 유전 상수를 갖는 다른 적절한 하이-k 유전 물질 및/또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 일함수층(236)은 하이-k 유전체층(234) 상에 컨포멀하게 형성된다. 일함수층(236)은 적절한 일함수를 갖도록 조정될 수 있다. 예컨대, 만일 PMOS 디바이스를 위한 p형 일함수 금속(P-금속)이 요구되면, p형 일함수 물질들이 이용될 수 있다. p형 일함수 물질의 예시들은, 이에 제한되는 것은 아니지만, 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 납(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물 및/또는 다른 적용 가능한 물질들을 포함할 수 있다.
다른 한편, 만일 NMOS 디바이스를 위한 n형 일함수 금속(N-금속)이 요구되면, n형 금속 물질들이 이용될 수 있다. n형 일함수 물질의 예시들은, 이에 제한되는 것은 아니지만, 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 카본-질화물 탄탈럼(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 금속 카바이드(예를 들면 하프늄 카바이드(HfC)), 지르코늄 카바이드(ZrC), 티타늄 카바이드(TiC), 알루미늄 카바이드(AlC), 알루미나이드 및/또는 다른 적용 가능한 물질들을 포함할 수 있다.
몇몇 실시예에서, 금속 게이트 전극층(238)이 일함수층(236) 위에 형성된다. 몇몇 실시예에서, 금속 게이트 전극층(238)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈럼(Ta), 티타늄 알루미늄(AlTi), 티타늄 알루미늄 질화물(TiAlN), 티타늄 질화물(TiN), 탄탈럼 질화물(TGaN), 탄탈럼 실리콘 질화물(TaSiN), 탄탈럼 알루미늄(AlTa), 니켈 실리사이드, 코발트 실리사이드, 탄탈 카바이드(TaC), 텅스텐(W), 텅스텐 질화물(WN), 몰리브데늄 질화물(MoN), 백금(Pt), 루테늄(Ru), 다른 적합한 전도성 물질들 및 이들의 조합으로 제조될 수 있다. 형성될 층의 물질에 따라, 화학 기상 증착(CVD) 기술, 물리 기상 증착(PVD 또는 스퍼터링) 기술, 원자층 증착(ALD) 기술, 플라즈마 강화 화학 기상 증착(PECVD) 기술 및/또는 도금과 같은 적합한 프로세스들이 금속 게이트 전극층(238)의 형성에 이용될 수 있다.
그 다음, 도 2n에 도시된 바와 같이, 제2 층간 유전체(ILD2로 표시)층(260)이 구조물의 노출된 상면들, 즉, 하이-k 유전체층(234)의 상면(241), 일함수층(236)의 상면(243), 금속 게이트 전극층(238)의 상면(245), 스페이서들(222)의 상면(247), 컨택 에칭 정지층(228)의 상면(249) 및 제1 층간 유전체층(230)의 상면을 덮도록 형성된다. 제2 층간 유전체층(260)은 활성 영역(217)과 격리 영역들(219)을 측방으로 가로지르는 것으로 보일 수 있다(도 2p). 응용에 따라, 제2 층간 유전체층(260)은 제1 층간 유전체층(230)과 동일하거나 다른 물질로 제조될 수 있다.
동작(104)에서, 제2 층간 유전체층(260)이 형성된 이후, 도 2o에 도시된 바와 같이, 활성 영역(217)과 격리 영역들(219)에 제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)이 각각 동시에 형성되도록, 기판(202)에 에칭 프로세스가 이루어질 수 있다. 제1 컨택 트렌치들(262)은 S/D 구조물(226)의 일부를 노출시키기 위해 제2 층간 유전체층(260)과, 제1 층간 유전체층(230) 및 컨택 에칭 정지층(228)을 관통하여 형성된다. 유사하게, 제2 컨택 트렌치들(264)은 제2 층간 유전체층(260)을 관통하며 부분적으로 제1 층간 유전체층(230) 내부에 형성된다. 여기서 사용되는 용어 "트렌치"는 그 내부에 수직 및/또는 수평으로 연장하는 전도성 또는 컨택 통로를 제공하기에 적절한 구조물인, "개구", "홀(hole)", "채널", "리세스", "플러그" 등과 같은 토포그래픽 피처(topographic feature)들을 넓게 아우르는 것일 수 있다.
그 다음 제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)이 전기 전도성 물질로 채워진다(아래의 동작(106)에서 더욱 상세히 논의된다). 제1 컨택 트렌치들(262)은 다층 반도체 구조물 내의 층간 상호접속을 위하여 그 위에 후속하여 형성되는 전도성 채널들/플러그들과의 전기적 접속을 제공한다. 제2 컨택 트렌치들(264)은 두 인접하는 MOS 트랜지스터들 간의 전기적 연결을 제공할 수 있고, 또는, S/D 구조물들(226)을 외부 전압원에 커플링시키거나 및/또는 다층 반도체 구조물 내의 다른 층간 상호접속을 위해 그 위에 후속하여 형성되는 전기 연결 구조물(예를 들어, 컨택, 비아, 로컬 인터커넥트, 등)과의 전기적 연결을 제공할 수 있다.
제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)은 플라즈마 드라이 에칭 프로세스와 같은 에칭 프로세스와 리소그래피 프로세스에 의해 형성될 수 있다. 리소그래피 프로세스 동안, 제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)을 위한 영역들을 정의하는 개구들을 갖는 패턴된 포토레지스트층(미도시)이 제2 층간 유전체층(260) 위에 형성될 수 있다. 그 다음, S/D 구조물들(226)의 일부를 노출시키는 제1 컨택 트렌치들(262)을 형성하기 위해 식각 마스크층으로서의 패턴된 포토레지스트층을 이용하여 제2 층간 유전체층(260), 제1 층간 유전체층(230) 및 컨택 에칭 정지층(228)의 부분들이 제거된다. 이 동안에, 제2 층간 유전체층(260)의 부분들과 제1 층간 유전체층(230)의 부분들은 제2 컨택 트렌치들(264)을 형성하기 위해 식각 마스크층으로서의 패턴된 포토레지스트층을 이용하여 제거된다.
에칭 프로세스가 완료되면, 길이 또는 깊이 "D1"을 갖는 제1 컨택 트렌치들(262)이 형성되고, 길이 또는 깊이 "D2"를 갖는 제2 컨택 트렌치들(264)이 형성된다. 여기서 깊이 "D1"은 제2 층간 유전체층(260)의 상면(266)으로부터 제1 컨택 트렌치들(262)의 바닥면(268)까지 측정된 거리로 정의된다. 여기서 깊이 "D2"는 제2 층간 유전체층(260)의 상면(266)으로부터 제2 컨택 트렌치들(264)의 바닥면(270)까지 측정된 거리로 정의된다. 주어진 에칭 시간에서 깊이 "D2"는 깊이 "D1"보다 큰데, 이것은 격리 영역들(219)에서보다 활성 영역(217)에서의 느린 식각비를 야기하는 S/D 구조물들(226) 사이의 컨택 에칭 정지층(228)의 존재 및 활성 영역(217)과 격리 영역들(219) 간의 상이한 밀도 특성(즉, 패턴-로딩 효과)으로 인한 것이다.
아래에서 더 자세히 논의되는 바와 같이, 본 개시의 발명자들은 제1 컨택 트렌치들(262)의 깊이 "D1"과 제2 컨택 트렌치들(264)의 깊이 "D2"의 제어를 위한 개선된 에칭 프로세스를 제안하였다. 특히, 에칭 프로세스는 활성 영역(217) 내의 컨택 에칭 정지층(228)을 격리 영역들(219)의 재료보다 빠른 비율(rate)로 효과적으로 제거하기에 최적화된 에천트 가스 혼합물을 이용한다. 활성 영역(217)과 격리 영역들(219)은 둘 다 에칭 프로세스의 케미스트리(chemistry)에 동시 노출되기 때문에, 주어진 시간 프레임(time frame) 내에서 제2 층간 유전체층(218)과 격리 영역들(219) 내의 제1 층간 유전체층(230)을 관통하는 제2 컨택 트렌치들(264)을 에칭하기에 요구되는 시간 길이는 줄어든다. 따라서, 제2 컨택 트렌치들(264)의 깊이 "D2"는 감소한다.
이러한 개선된 에칭 프로세스를 이용하여, 제2 컨택 트렌치들(264)의 깊이 "D2"는, 개선된 에천트 가스 혼합물을 에천트로서 사용하지 않았던 에칭 프로세스에 의해 형성되는, 격리 영역(219) 내의 종래의 깊은 컨택 트렌치들과 비교할 때 상대적으로 얕아진다. 얕은 제2 컨택 트렌치들(264)은, 제2 컨택 트렌치들(264)이 전도성 물질로 채워진 이후에 제2 컨택 트렌치들(264) 깊이를 따르는 트렌치 프로파일의 뒤틀림(distortion) 또는 휨(bending)을 최소화하기 때문에 유리하다. 제2 컨택 트렌치들(264)이 얕을 때, 제2 컨택 트렌치들(264) 내에 채워져야할 전도성 물질의 양도 감소한다. 제2 컨택 트렌치들(264)이 적은 양의 전도성 물질을 포함하기 때문에, 얕은 제2 컨택 트렌치들(264)은 뒤틀려지거나 휘어지지 않으며, 따라서 트렌치 프로파일의 온전함이 보전된다. 제2 컨택 트렌치들(264)은 얕은 프로파일을 갖기 때문에, 만일 제2 컨택 트렌치들(264)이 뒤틀리거나 휘어지더라도, 제2 컨택 트렌치들(264)이 인접한 구조물들(예컨대, 게이트 구조물들(220a, 220e) 아래의 핀(210))과 접속되어 버리는 일이 예방된다. 그에 반해 격리 영역(219) 내의 깊은 제2 컨택 트렌치들은 인접한 구조물들과 브릿지되거나 휘어질 개연성이 있으며, 이는 전기적 단락과 그로 인한 디바이스 고장의 원인이 된다. 아래에서 논의되는 개선된 에칭 프로세스를 이용하여, 격리 영역(219) 내의 제2 컨택 트렌치들(264)의 깊이는 12% 이상, 예를 들면 약 16% 또는 그 이상 감소할 수 있다. 몇몇 예시들에서, 격리 영역(219) 내의 제2 컨택 트렌치들(264)의 깊이는 25% 또는 그 이상, 예컨대 37.5% 감소한다.
도 2o에 설명된 실시예에서, 제1 층간 유전체층(230)은 두께 "T1"을 가지며, 제2 컨택 트렌치들(264)은 제1 층간 유전체층(230) 내부로 "D3"의 깊이로 연장한다. 여기서 두께 "T1"은 제1 층간 유전체층(230)의 상면(251)부터 제1 층간 유전체층(230)의 바닥면(284)까지 측정된 거리로 정의된다. 여기서 깊이 "D3"은 제1 층간 유전체층(230)의 상면(251)부터 제2 컨택 트렌치들(264)의 바닥면(270)까지 측정된 거리로 정의된다. 다양한 실시예들에서, 깊이 "D3"과 두께 "T1"의 비는 약 1:1.1 내지 약 1:1.6, 약 1:1.2 내지 1:1.5, 예를 들면 약 1:1.3 이다.
제1 층간 유전체층(230), 제2 층간 유전체층(260) 및 절연층(212)은 통합된 두께 또는 깊이 "D4"를 갖는다. 여기서 깊이 "D4"는 제2 층간 유전체층(260)의 상면(266)부터 절연층(212)의 바닥면(284)까지 측정된 거리로 정의된다. 다양한 실시예에서, 제2 컨택 트랜치들(264)의 깊이 "D2"와, 제1 층간 유전체층(230) 및 제2 층간 유전체층(260)의 통합된 두께 "D4"의 비는 약 1:1.1 내지 약 1:1.6, 약 1:1.2 내지 1:1.4, 예를 들면 약 1:1.3 이다.
제1 컨택 트렌치들(262)의 종횡비(aspect ratio)는 약 2:1 내지 50:1, 약 5:1 내지 약 30:1, 예를 들면 20:1일 수 있다. 제2 컨택 트렌치들(264)의 종횡비는 약 2:1 내지 약 50:1, 약 10:1 내지 약 30:1, 예를 들면, 약 20:1일 수 있다. 여기서 용어 "종횡비"는 특정 피처의 폭 크기에 대한 높이 크기의 비율이다. 예를 들어, 제1 컨택 트렌치들(262) 또는 제2 컨택 트렌치들(264)의 트렌치 폭에 대한 트렌치 높이이다. 다양한 실시예에서, 제2 컨택 트렌치들(264)의 깊이 "D2"와 제1 컨택 트렌치들(262)의 깊이 "D1"의 비는 약 1:0.3 내지 약 1:1, 약 1:0.4 내지 약 1:0.9, 예를 들면 약 1:0.7이다.
몇몇 실시예들에서, 제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)은 상부에서 바닥까지 실질적으로 일정한 단면을 갖도록 형성된다. 실질적으로 일정한 단면 프로파일을 갖는 얕은 제2 컨택 트렌치들(264)은, 제2 컨택 트렌치들(264)이 제어 가능한 수축성(shrinkage)을 갖는 전기 전도성 물질로 채워지는 것을 가능하게 하고, 따라서 제2 컨택 트렌치들(264) 바닥에서의 제어 가능한 공극(air gap)을 허용하게 한다. (동작(106)에서 보다 상세히 논의된다)
몇몇 실시예들에서, 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)은 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 깊이를 따라 약간(slightly) 테이퍼된 단면을 갖도록 형성된다. 이는, 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264) 상부에서의 트렌치 폭(또는 내경)이 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264) 바닥에서의 트렌치 폭(또는 내경)보다 약간 크다는 것을 의미한다. 이러한 트렌치 폭에서의 차이는, 부분적으로, 약 2:1 또는 그 이상이 되는 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 종횡비로 인한 것이다. 그에 따라, 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 상부 부분은 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 하부 부분보다 더 긴 시간 동안 에천트에 노출되며, 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 상부 부분에서 넓은 트렌치 폭과 바닥 부분에서의 좁은 트렌치 폭이 야기된다. 대부분의 경우에서, 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 상부에서의 트렌치 폭은 제1 컨택 트렌치들(262) 및/또는 제2 컨택 트렌치들(264)의 바닥에서의 트렌치 폭보다 적어도 2%, 예컨대 약 5% 또는 그 이상, 약 10% 또는 그 이상, 약 20% 또는 그 이상, 약 30% 또는 그 이상, 또는 약 35% 또는 그 이상 크다.
에칭 프로세스는 웨트 에칭 프로세스 또는 드라이 에칭 프로세스일 수 있다. 하나의 실시예에서, 에칭 프로세스는 플라즈마 기반의 에칭 프로세스와 같은 드라이 에칭 프로세스이다. 에칭 프로세스 동안 포토레지스트의 패턴된 층이 제2 층간 유전체층(260) 위에 배치되어, 포토레지스트에 덮이지 않는 활성 영역(217) 및 격리 영역들(219) 내의 재료들은 에칭 프로세스의 하나 이상의 케미스트리(chemistry)들로부터 발생되는 플라즈마 종들(plasma species)에 동시에 충돌(bombard)되고 제거된다. 플라즈마 기반의 에칭 프로세스는 용량성 결합 플라즈마(capacitively coupled plasma) 또는 유도 결합 플라즈마(inductively coupled plasma)를 이용할 수 있다. 몇몇 사례들에서, 에칭 프로세스는 기판이 위치한 프로세스 챔버로부터 분리된 리모트 플라즈마 시스템(remote plasma system; RPS) 내에서 생성될 수 있는, 라디칼과 같은 중성 종(neutral species)들을 이용할 수 있다. 본 개시에 설명되어 있는 "종(species)"은 일반적으로 플라즈마에서 발견되는 이온화 종, 라디칼 종, 및/또는 중성 종일 수 있다.
에칭 프로세스를 위한 적합한 케미스트리들은 플루오린계 케미스트리, 예를 들어 화학식 CxFy(x 및 y는 양의 정수)을 갖는 플루오로카본(fluorocarbon) 케미스트리 및/또는 화학식 CxHyFz(x, y, z는 양의 정수)을 갖는 하이드로플루오로카본(hydrofluorocarbon) 케미스트리를 포함할 수 있다. 플루오로카본 케미스트리의 예시들은, 이에 제한되는 것은 아니지만, 헥사플루오로부타딘(C4F6), 테트라플루오로메탄(CF4), 헥사플루오로메탄(C2F6), 옥타플루오로프로판(C3F8), 옥타플루오로사이클로부탄(C4F8) 및 이들의 조합을 포함할 수 있다. 하이드로플루오로카본 케미스트리의 예시들은, 이에 제한되는 것은 아니지만, 트리플루오로메탄(CHF3), 디플루오로메탄(CH2F2), 플루오로메탄(CH3F), 테트라플루오로에탄(C2H2F4), 트리플루오로에탄(C2H3F3) 및 이들의 조합을 포함할 수 있다.
여기에 개시된 몇몇 실시예에서, 에칭 프로세스는 또한 비활성 가스, 산소-함유 가스, 또는 이들의 조합을 포함하는 제2 가스를 포함한다. 적합한 비활성 가스들은, 이에 제한되는 것은 아니지만, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 및 이들의 조합을 포함할 수 있다. 하나의 실시예에서, 비활성 가스는 아르곤이다. 적절한 산소-함유 가스들은, 이에 제한되는 것은 아니지만, 산소(O2), 오존(O3), 이산화탄소(CO2), 일산화탄소(CO), 및 이들의 조합을 포함할 수 있다. 하나의 실시예에서, 산소-함유 가스는 산소이다.
본 개시의 다양한 실시예들에서, 플루오로카본 케미스트리는 제1 체적 유량으로 플라즈마 에칭 챔버와 같은 프로세스 챔버 내에 유입되고, 하이드로플루오로카본 케미스트리는 제2 체적 유량으로 프로세스 챔버에 유입된다. 제2 체적 유량에 대한 제1 체적 유량의 비는 약 5:1 내지 40:1, 예를 들어 약 10:1 내지 25:1, 예컨대 15:1 내지 20:1로 제어될 수 있다. 산소-함유 가스는 제3 체적 유량으로 프로세스 챔버에 유입될 수 있으며, 제3 체적 유량에 대한 제1 체적 유량의 비는 약 1:1 내지 10:1, 예를 들어 약 2:1 내지 8:1, 예컨대 4:1 내지 6:1로 제어될 수 있다. 제3 체적 유량에 대한 제2 체적 유량의 비는 약 1:1 내지 1:8, 예를 들어 약 1:2 내지 1:6, 예컨대 1:3 내지 1:5로 제어될 수 있다. 비활성 가스는 제4 체적 유량으로 프로세스 챔버 내에 유입될 수 있고, 제4 체적 유량에 대한 제1 체적 유량의 비는 약 1:10 내지 1:200, 예를 들면 약 1:15 내지 1:60, 예컨대 1:20 내지 1:40으로 제어될 수 있다. 제4 체적 유량에 대한 제2 체적 유량의 비는 약 1:20 내지 1:500, 예를 들면 약 1:40 내지 1:300, 예컨대 1:60 내지 1:250로 제어될 수 있다.
컨택 에칭 정지층(228)이 실리콘 질화물인 하나의 예시적인 실시예에서, 에칭 프로세스는 C4F6, O2, CH2F2 및 Ar을 갖는 에천트 혼합 가스나, C4F8, O2, CH2F2 및 Ar을 갖는 에천트 혼합 가스나, C4F6, O2, CH3F 및 Ar을 포함하는 에천트 혼합 가스, 또는 C4F8, O2, CH3F 및 Ar을 포함하는 에천트 혼합 가스를 이용한다.
본 개시의 다른 실시예와 결합될 수 있는 몇몇의 실시예에서, 에칭 프로세스는 2 단계 플라즈마 기반의 에칭 프로세스이다. 여기서, 제1 단계는 플루오로카본 케미스트리를 이용하고 제2 단계는 하이드로플루오로카본 케미스트리를 이용한다. 대안적으로, 에칭 프로세스의 제1 단계는 하이드로플루오로카본 케미스트리를 이용하고 제2 단계는 플루오로카본 케미스트리를 이용한다. 다른 예에서, 제1 단계 및/또는 제2 단계는 위에서 설명한 바와 같이 비활성 가스, 산소-함유 가스, 또는 이들의 조합을 포함하는 제2 가스를 더 포함할 수 있다.
예를 들어, S/D 연결 트렌치들(264)의 얕은 프로파일은 C4F6과 산소가 함유된 에천트 가스 혼합물을 이용하는 제1 단계와 CH2F2와 Ar이 함유된 에천트 가스 혼합물을 이용하는 제2 단계를 포함하는 2 단계 에칭 프로세스를 이용하여 얻어질 수 있다. 다른 실시예에서, 에칭 프로세스는 C4F8와 O2가 포함된 에천트 가스 혼합물을 이용하는 제1 단계와, CH2F2와 Ar이 포함된 에천트 가스 혼합물을 이용하는 제2 단계를 포함한다. 하나의 실시예에서, 에칭 프로세스는 C4F6과 O2가 함유된 에천트 가스 혼합물을 이용하는 제1 단계와, CH3F와 Ar이 함유된 에천트 가스 혼합물을 이용하는 제2 단계를 포함한다. 하나의 실시예에서, 에칭 프로세스는C4F8과 O2가 함유된 에천트 가스 혼합물을 이용하는 제1 단계와, CH3F와 Ar이 함유된 에천트 가스 혼합물을 이용하는 제2 단계를 포함한다.
에칭 프로세스 동안, 프로세스 챔버는 약 1 mTorr 내지 약 300 mTorr, 예를 들면 약 10 mTorr 내지 약 80 mTorr, 예컨대 약 20 mTorr의 챔버 압력으로 유지될 수 있다. 챔버 온도는 약 5℃ 내지 약 200℃, 예를 들면 약 10℃ 내지 약 120℃, 예컨대 약 20℃ 내지 약 60℃로 유지될 수 있다. 플라즈마 생성에 이용되는 RF 전력은 약 50 kHz 내지 약 150 MHz, 예를 들어 약 400 kHz 내지 약 60 MHz의 주파수에서 약 50 와트 내지 약 3000 와트, 예를 들어 약 100 와트 내지 약 100와트로 인가될 수 있다. 에칭 프로세스는 활성 영역(217)과 격리 영역들(219) 내의 희망하는 트렌치 깊이를 달성할 수 있도록 시간 설정될 수 있다. 예를 들어, S/D 연결 트렌치들(264)의 깊이 "D2"와 제1 컨택 트렌치들(262)의 깊이 "D1"은 에칭 프로세스 동안 기판이 에칭 케미스트리들에 노출되는 시간 길이를 조정함으로써 제어될 수 있다. 하나의 실시예에서, 에칭 프로세스는 약 10 초 내지 약 15분, 예를 들어 약 20 초 내지 약 5 분, 예컨대 약 30 초 내지 약 1분 동안 수행된다. 제2 컨택 트렌치들(264)의 깊이 "D2"와, 제1 층간 유전체층(230)과 제2 층간 유전체층(260)의 통합된 깊이 "D3"의 비가 약 1:1.2 내지 약 1:1.7, 예를 들면 약 1:1.3 내지 약 1:1.6, 예컨대 약 1:1.5을 만족하는 이상, 에칭 시간은 요구되는 깊이에 따라 변경될 수 있는 것으로 이해될 수 있다. 여기서 논의하였던 파라미터들은 300 mm 지름의 기판을 기초로 한 것이다.
동작(206)에서, 몇몇 실시예에 따른 도 2p에 도시된 바와 같이, 활성 영역(217) 및 격리 영역들(219) 내에 원하는 깊이로 제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)이 각각 형성된 이후에, 제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)은 전기 전도성 물질(276)로 채워진 다음 제2 층간 유전체층(260)의 상면(266) 노출을 위해 평탄화된다. 제2 컨택 트렌치들(264)은 인접한 두 개의 MOS 트랜지스터들 간의 전기적 연결을 제공하거나, S/D 구조물들(226)을 외부 전압원 및/또는 다층 반도체 구조물 내의 다른 층간 상호접속과 커플링시키기 위하여 제2 컨택 트렌치들(264) 위에 후속하여 형성되는 전기 연결 구조(예컨대, 컨택, 비아, 로컬 상호접속, 등)와의 전기적 연결을 제공한다. 다른 한편으로, 제1 컨택 트렌치들(262)은 다층 반도체 구조물 내의 층간 상호접속을 위해 제1 컨택 트렌치들(262) 위에 후속 형성되는 전도성 채널/플러그들과의 전기적 접속을 제공한다.
전기 전도성 물질(276)의 적합한 재료들은, 이에 제한되는 것은 아니지만, 코발트, 구리, 루테늄, 팔라듐, 백금, 니켈, 루테늄 산화물, 텅스텐, 알루미늄, 티타늄, 탄탈럼, 하프늄 지르코늄, 금속 카바이드, 전도성 금속 산화물 및 이들의 조합을 포함할 수 있다. 하나의 실시예에서, 전기 전도성 물질(276)은 코발트이다. 제1 컨택 트렌치들(262)와 제2 컨택 트렌치들(264)은 PVD, 전기도금, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 펄스-CVD, ALD, PE-ALE 또는 이들의 조합과 같은 적절한 기술을 이용하여 채워질 수 있다.
몇몇 실시예에서, 제2 컨택 트렌치들(264)의 바닥면(270)과 전기 전도성 물질(276)의 바닥(280) 사이의 제2 컨택 트렌치들(264) 내에서, 공극(278)이 형성된다. 전기 전도성 물질(276)이 상온으로 냉각됨에 따라 그 부피가 수축됨으로써 공극(278)이 부분적으로 형성된다. 반면, 활성 영역(217) 내의 제1 컨택 트렌치들(262) 격리 영역(219) 내의 제2 컨택 트렌치들(264)에 비해 얕기 때문에, 활성 영역(217) 내의 제1 컨택 트렌치들(262)은 공극을 갖지 않을 수 있다. 제2 컨택 트렌치들(264)은 깊이가 더 깊기 때문에, 전기 전도성 물질(276)이 제1 컨택 트렌치들(262)의 바닥에 도달할 수 있는 주어진 시간 프레임 내에서 제2 컨택 트렌치들(264)의 바닥에 도달하기는 쉽지 않다. 그 결로로서, 제2 컨택 트렌치들(264) 내의 바닥에 공극(278)이 형성되기 쉽다.
본 발명자들은, 뒤틀리거나(distortion) 휘어짐이 있을 때 공극(278)은 제2 컨택 트렌치들(264)이 인접한 구조물들(예컨대, 게이트 구조물(272a 또는 272e) 아래의 핀(210))에 전기적 단락되는 것을 방지할 수 있음을 발견하였다. 공극(278)은 몇몇 어플리케이션들에서 제2 컨택 트렌치들(264)과 인접한 구조물들 간의 기생 커패시턴스를 방지하거나 최소화할 수 있어 유익하다.
몇몇 실시예에서, 제2 컨택 트렌치들(264)이 전기 전도성 물질(276)으로 채워진 이후에, 공극(278)의 크기 제어를 위해 기판(200)에는 리플로우 프로세스 또는 어닐링 프로세스 같은 열처리가 이루어 질 수 있다. 공극(278)의 크기는 전기 전도성 물질의 리플로우 온도를 제어함으로써 조정될 수 있다. 전기 전도성 물질(276)이 코발트인 실시예에서, 제2 컨택 트렌치들(264)을 코발트로 채우기 위한 증착 프로세스가 수행될 수 있다. 그 다음, 제2 컨택 트렌치들(264)의 바닥에 공극(278)을 형성하기 위해, 기판(202)은 상온과 코발트의 리플로우 온도보다 낮은 온도 사이일 수 있는 제1 온도 범위로 냉각된다. 그 다음, 제2 컨택 트렌치들(264) 내에 코발트를 리플로우시키기 위해 기판(202)은 리플로우 온도에 근접하거나 그 이상인, 제2 온도 범위(약 200℃ 내지 약 500℃)로 서서히(gradually) 가열될 수 있다. 제2 컨택 트렌치들(264) 내 코발트의 리플로우는 제2 컨택 트렌치들(264)의 바닥에서의 공극(278) 크기를 변화시킨다.
도 2p에 도시된 바와 같이, 공극(278)은, 매립된 전기 전도성 물질(276)의 바닥(280)에서 제2 컨택 트렌치들(264)의 바닥면(270)까지의 거리로 정의되는, 길이 또는 깊이 "D5"를 갖는다. 다양한 실시예에서, 공극(278)의 깊이 "D5"와 제2 컨택 트렌치의 깊이 "D2"의 비는 약 1:3 내지 약 1:40, 예를 들면 약 1:4 내지 약 1:20, 예컨대 약 1:5 내지 약 1:10이다.
제1 컨택 트렌치들(262)과 제2 컨택 트렌치들(264)이 전기 전도성 물질(276)으로 채워진 이후에, 기판(202)에는 다층 상호접속 구조물의 제조에 요구될 수 있는 금속화 프로세스와 같은 추가적인 공정이 이루어질 수 있다.
본 개시의 실시예들은, 기판을 플루오로카본 케미스트리, 하이드로풀루오로카본 케미스트리, 산소-함유 가스 및 비활성 가스로부터 형성된 플라즈마 종(plasma species)에 동시 노출시켜 기판의 활성 영역에 제1 컨택 트렌치를 형성하기 위한, 그리고 활성 영역을 둘러싸는 격리 영역에 제2 컨택 트렌치를 형성하기 위한 개선된 에칭 프로세스를 이용한다. 플라즈마 종은 제1 컨택 트렌치가 격리 영역의 재료들보다 빠른 속도로 유전체층과 에칭 정지층을 관통하고 소스/드레인 영역의 일부를 노출시킬 수 있도록 한다. 이는 개선된 프로세스를 이용하지 않은 에칭 프로세스에 의해 형성된, 종래의 격리 영역에서의 깊은 컨택 트렌치에 비하여, 감소된 제2 컨택 트렌치의 깊이를 야기할 수 있다. 감소된 깊이를 갖는 제2 컨택 트렌치는, 제2 컨택 트렌치를 전도성 물질로 채움에 따라 제2 컨택 트렌치의 깊이 방향을 따른 트렌치 프로파일이 뒤틀어지거나 휘는 것을 최소화한다. 제2 컨택 트렌치의 얕은 트렌치 프로파일은 또한, 제2 컨택 트렌치가 뒤틀어지거나 휘더라도, 제2 컨택 트렌치가 인접한 게이트 구조물들에 접속되는 것을 방지할 수 있다. 몇몇 실시예에서, 제2 컨택 트렌치를 인접한 게이트 구조물들과의 전기적 단락으로부터 방지하기 위해, 제2 컨택 트렌치는 제2 컨택 트렌치의 바닥에 형성된 공극을 가질 수 있다. 그 결과로서, 제2 컨택 트렌치와 인접한 게이트 구조물들 간의 기생 커패시턴스가 방지되거나 최소화된다.
하나의 실시예에서, 반도체 디바이스는, 기판과, 기판 위에 형성된 절연층과, 기판의 일 면으로부터 수직 형성된 복수의 핀들로서, 복수의 핀들은 절연층을 관통하여 절연층의 상면 위로 연장되는 것인, 복수의 핀들과, 절연층의 상면 위와 핀들의 일부 위에 형성된 게이트 구조물과, 게이트 구조물의 대향 측들에 인접하여 배치된 소스/드레인 구조물로서, 소스/드레인 구조물은 핀의 일부와 접촉(contact)하는 것인, 소스/드레인 구조물과, 절연층 위에 형성된 유전체층과, 소스/드레인 구조물을 노출시키기 위해 유전체층을 관통하여 제1 깊이로 연장하는 제1 컨택 트렌치로서, 제1 컨택 트렌치는 전기 전도성 물질을 포함하는 것인, 제1 컨택 트렌치와, 유전체층 내부로 제2 깊이로 연장하는 제2 컨택 트렌치로서, 제2 컨택 트렌치는 전기 전도성 물질을 포함하고, 제2 깊이는 제1 깊이보다 큰 것인, 제2 컨택 트렌치를 포함한다.
다른 실시예에서, 반도체 디바이스는, 기판과, 기판의 일 면으로부터 수직 형성된 핀과, 기판 위에 형성된 절연층으로서, 절연층은 핀의 바닥 부분의 양측을 덮는 것인 절연층과, 핀 위와 절연층 위에 형성된 게이트 구조물과, 게이트 구조물의 대향 측들 상에 배치된 소스/드레인 구조물로서, 소스/드레인 구조물은 핀의 상부 부분에 접촉(contact)하는 것인, 소스/드레인 구조물과, 절연층 위에 형성된 제1 부분과 소스/드레인 구조물 위에 형성된 제2 부분을 갖는 제1 유전체층으로서, 제1 유전체층의 상면과 게이트 구조물의 상면은 공면(co-planar)인 것인, 제1 유전체층과, 제1 유전체층 위에 형성된 제2 유전체층과, 소스/드레인 구조물의 일부를 노출시키기 위해 제1 유전체층의 제2 부분과 제2 유전체층을 관통하여 연장하는 제1 컨택 트렌치로서, 제1 컨택 트렌치는 전기 전도성 물질과 접촉하는 것인, 제1 컨택 트렌치와, 제2 유전체층을 관통하여 제1 유전체층의 제1 부분 내부로의 깊이로 연장하는 제2 컨택 트렌치로서, 제2 컨택 트렌치는 전기 전도성 물질과 제2 컨택 트렌치의 바닥 사이에 공극을 제공하기 위해 부분적으로 전기 전도성 물질로 채워진 것인, 제2 컨택 트렌치를 포함한다.
또한 다른 실시예에서, 반도체 디바이스 제조 방법은, 기판 위에 절연층을 형성하는 단계와, 기판의 일 면으로부터 복수의 핀들을 형성하는 단계로서, 복수의 핀들은 절연층을 관통하고 절연층의 상면 위로 수직 연장되는 것인, 복수의 핀들을 형성하는 단계와, 핀들의 일부 위와 절연층의 상면 위에 게이트 구조물을 형성하는 단계와, 게이트 구조물의 대향 측들에 소스/드레인 구조물을 형성하는 단계로서, 소스/드레인 구조물은 핀의 일부에 접촉(contact)하는 것인, 소스/드레인 구조물을 형성하는 단계와, 소스/드레인 구조물 위에 에칭 정지층을 형성하는 단계와, 절연층 위에 유전체층을 형성하는 단계와, 소스/드레인 구조물을 노출시키기 위해 에층 정지층과 유전체층을 관통하는 제1 컨택 트렌치를 형성하는 단계와, 유전체층의 깊이 내부로 제2 컨택 트렌치를 형성하는 단계로서, 제1 및 제2 컨택 트렌치들은 기판을 플로우로카본 케미스트리(chemisry), 하이드로플루오로카본 케미스트리, 산소-함유 가스, 및 비활성 가스로부터 형성되는 플라즈마 종(plasma species)들에 동시 노출시킴으로써 형성되는 것인, 제2 컨택 트렌치를 형성하는 단계와, 제1 및 제2 컨택 트렌치들을 전기 전도성 물질로 채우는 단계를 포함한다.
하나의 실시예에 따른 반도체 디바이스는, 기판과, 기판 위에 형성된 절연층과, 기판의 일 면으로부터 수직 형성된 복수의 핀들로서, 복수의 핀들은 절연층을 관통하여 절연층의 상면 위로 연장되는 것인, 복수의 핀들과, 절연층의 상면 위와 핀들의 일부 위에 형성된 게이트 구조물과, 게이트 구조물의 대향 측들에 인접하여 배치된 소스/드레인 구조물로서, 소스/드레인 구조물은 핀의 일부와 접촉(contact)하는 것인, 소스/드레인 구조물과, 절연층 위에 형성된 유전체층과, 소스/드레인 구조물을 노출시키기 위해 유전체층을 관통하여 제1 깊이로 연장하는 제1 컨택 트렌치로서, 제1 컨택 트렌치는 전기 전도성 물질을 포함하는 것인, 제1 컨택 트렌치와, 유전체층 내부로 제2 깊이로 연장하는 제2 컨택 트렌치로서, 제2 컨택 트렌치는 전기 전도성 물질을 포함하고, 제2 깊이는 제1 깊이보다 큰 것인, 제2 컨택 트렌치를 포함한다. 일부 실시예에서, 반도체 디바이스는 제2 컨택 트렌치의 바닥에 배치된 공극(air gap)을 포함한다. 일부 실시예에서, 공극의 깊이와 제2 컨택 트렌치의 깊이의 비는 약 1:5 내지 약 1:10이다. 일부 실시예에서, 제2 깊이와 유전체층의 두께의 비는 약 1:1.2 내지 약 1:1.5이다. 일부 실시예에서, 에칭 정지층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 카본나이트라이드, 보론 질화물, 실리콘 보론 질화물, 실리콘 카본 보론 질화물, 또는 이들의 조합을 포함한다. 일부 실시예에서, 전기 전도성 물질은 코발트, 구리, 루테늄, 팔라듐, 백금, 니켈, 루테늄 산화물, 텅스텐, 알루미늄, 티타늄, 탄탈럼, 하프늄 지르코늄, 금속 카바이드, 전도성 금속 산화물, 또는 이들의 조합을 포함한다.
다른 실시예에 따른 반도체 디바이스는, 기판과, 기판의 일 면으로부터 수직 형성된 핀과, 기판 위에 형성된 절연층으로서, 절연층은 핀의 바닥 부분의 양측을 덮는 것인 절연층과, 핀 위와 절연층 위에 형성된 게이트 구조물과, 게이트 구조물의 대향 측들에 배치된 소스/드레인 구조물로서, 소스/드레인 구조물은 핀의 상부 부분에 접촉(contact)하는 것인, 소스/드레인 구조물과, 절연층 위에 형성된 제1 부분과 소스/드레인 구조물 위에 형성된 제2 부분을 갖는 제1 유전체층으로서, 제1 유전체층의 상면과 게이트 구조물의 상면은 공면(co-planar)인 것인, 제1 유전체층과, 제1 유전체층 위에 형성된 제2 유전체층과, 소스/드레인 구조물의 일부를 노출시키기 위해 제1 유전체층의 제2 부분과 제2 유전체층을 관통하여 연장하는 제1 컨택 트렌치로서, 제1 컨택 트렌치는 전기 전도성 물질과 접촉하는 것인, 제1 컨택 트렌치와, 제2 유전체층을 관통하여 제1 유전체층의 제1 부분 내부로의 깊이로 연장하는 제2 컨택 트렌치로서, 제2 컨택 트렌치는 전기 전도성 물질과 제2 컨택 트렌치의 바닥면 사이에 공극을 제공하기 위해 전기 전도성 물질로 부분적으로 채워진 것인, 제2 컨택 트렌치를 포함한다. 일부 실시예에서, 반도체 디바이스는 제1 유전체층의 제2 부분과 소스/드레인 구조물 사이에 배치된 에칭 정지층을 포함한다. 일부 실시예에서, 제2 컨택 트렌치의 깊이와, 절연층과 제1 유전체층의 제1 부분 및 제2 유전체층의 통합된 두께의 비는 약 1:1.1 내지 약 1:1.6이다. 일부 실시예에서, 제2 컨택 트렌치의 깊이와 제1 컨택 트렌치의 깊이의 비는 약 1:0.4 내지 약 1:0.9이다. 일부 실시예에서, 에칭 정지층은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 카본나이트라이드, 보론 질화물, 실리콘 보론 질화물, 실리콘 카본 보론 질화물, 또는 이들의 조합을 포함한다. 일부 실시예에서, 전기 전도성 물질은 코발트, 구리, 루테늄, 팔라듐, 백금, 니켈, 루테늄 산화물, 텅스텐, 알루미늄, 티타늄, 탄탈럼, 하프늄 지르코늄, 금속 카바이드, 전도성 금속 산화물, 또는 이들의 조합을 포함한다. 일부 실시예에서, 제1 및 제2 컨택 트렌치들 각각은 약 5:1 내지 약 30:1의 종횡비(aspect ratio)를 갖는다.
또한 다른 실시에 따른 반도체 디바이스 제조 방법은, 기판 위에 절연층을 형성하는 단계와, 기판의 일 면으로부터 복수의 핀들을 형성하는 단계로서, 복수의 핀들은 절연층을 관통하고 절연층의 상면 위로 수직 연장되는 것인, 복수의 핀들을 형성하는 단계와, 핀들의 일부 위와 절연층의 상면 위에 게이트 구조물을 형성하는 단계와, 게이트 구조물의 대향 측들에 소스/드레인 구조물을 형성하는 단계로서, 소스/드레인 구조물은 핀의 일부에 접촉(contact)하는 것인, 소스/드레인 구조물을 형성하는 단계와, 소스/드레인 구조물 위에 에칭 정지층을 형성하는 단계와, 절연층 위에 유전체층을 형성하는 단계와, 소스/드레인 구조물을 노출시키기 위해 에칭 정지층과 유전체층을 관통하는 제1 컨택 트렌치를 형성하는 단계와, 유전체층의 깊이 내부로 제2 컨택 트렌치를 형성하는 단계로서, 제1 및 제2 컨택 트렌치들은 기판을 플루오로카본 케미스트리(chemistry), 하이드로플루오로카본 케미스트리, 산소-함유 가스, 및 비활성 가스로부터 형성되는 플라즈마 종들(plasma species)에 동시 노출시킴으로써 형성되는 것인, 제2 컨택 트렌치를 형성하는 단계와, 제1 및 제2 컨택 트렌치들을 전기 전도성 물질로 채우는 단계를 포함한다. 일부 실시에에서, 유전체층의 깊이와 유전체층의 두께의 비는 약 1:1.2 내지 약 1:1.5이다. 일부 실시예에서, 플루오로카본 케미스트리는 CxFy의 화학식을 가지며, x 및 y는 양의 정수이고, 하이드로플루오로카본 케미스트리는 CxHyFz의 화학식을 가지며, x, y, z는 양의 정수이다. 일부 실시예에서, 플루오로카본 케미스트리는 기판이 배치되어 있는 프로세스 챔버 내부로 제1 체적 유량으로 유입되고, 하이드로플루오로카본 케미스트리는 프로세스 챔버 내부로 제2 체적 유량으로 유입되고, 산소-함유 가스는 프로세스 챔버 내부로 제3 체적 유량으로 유입되며, 제2 체적 유량에 대한 제1 체적 유량의 비는 약 5:1 내지 약 10:1이고, 제3 체적 유량에 대한 제1 체적 유량의 비는 약 2:1 내지 약 8:1이다. 일부 실시예에서, 플루오로카본 케미스트리는 헥사플루오로부타딘(hexafluorobutadiene, C4F6)이고, 하이드로플루오로카본 케미스트리는 디플루오로메탄(difluoromethane, CH2F2)이고, 산소-함유 가스는 산소이며, 비활성 가스는 아르곤이다. 일부 실시예에서, 제1 컨택 트렌치와 제2 컨택 트렌치는, 기판을 플루오로카본 케미스트리 - 플루오로카본 케미스트리는 CxFy의 화학식을 가지며 x 및 y는 양의 정수임 - 와 산소-함유 가스로부터 형성되는 플라즈마 종들에 동시 노출시키는 단계와, 그 다음 기판을 하이드로플루오로카본 케미스트리 - 하이드로플루오로카본 케미스트리는 CxHyFz의 화학식을 가지며 x, y, z는 양의 정수임 - 와 비활성 가스로부터 형성되는 플라즈마 종들에 동시 노출시키는 단계에 의해 형성된다. 일부 실시예에서, 반도체 디바이스 제조 방법은 제2 컨택 트렌치의 바닥에 공극을 형성하는 단계를 더 포함하고, 공극의 깊이와 제2 컨택 트렌치의 깊이의 비는 약 1:5 내지 약 1:10이다.
전술한 바는 당업자가 본 개시의 양태들을 더 양호하게 이해할 수 있도록 수개의 실시예들의 피처들을 약술한다. 당업자는 이들이 본 명세서에서 소개된 실시예들의 동일한 목적들을 실행하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수도 있음을 인식할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 일탈하지 않음을, 그리고 본 개시의 사상 및 범위로부터의 일탈함 없이 본 명세서에서 다양한 변화들, 치환들, 및 변경들을 행할 수도 있음을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 형성된 절연층;
    상기 기판의 일 면으로부터 수직 형성된 복수의 핀들로서, 상기 복수의 핀들은 상기 절연층을 관통하여 상기 절연층의 상면 위로 연장되는 것인, 상기 복수의 핀들;
    상기 절연층의 상면 위에, 그리고 상기 핀들의 일부 위에 형성된 게이트 구조물;
    상기 게이트 구조물의 대향 측들에 인접하여 배치된 소스/드레인 구조물로서, 상기 소스/드레인 구조물은 상기 핀의 일부와 접촉(contact)하는 것인, 상기 소스/드레인 구조물;
    상기 절연층 위에 형성된 유전체층;
    상기 소스/드레인 구조물을 노출시키기 위해 상기 유전체층을 관통하여 제1 깊이로 연장하는 제1 컨택 트렌치로서, 상기 제1 컨택 트렌치는 전기 전도성 물질로 충전된 것인, 상기 제1 컨택 트렌치;
    상기 유전체층 내부로 제2 깊이로 연장하는 제2 컨택 트렌치로서, 상기 제2 컨택 트렌치는 부분적으로 상기 전기 전도성 물질로 충전되고, 상기 제2 깊이는 상기 제1 깊이보다 큰 것인, 상기 제2 컨택 트렌치; 및
    상기 제2 컨택 트렌치의 바닥면과 상기 전기 전도성 물질 사이에 배치된 공극(air gap)
    을 포함하는 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 공극의 깊이와 상기 제2 컨택 트렌치의 깊이의 비는 1:5 내지 1:10인 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 깊이와 상기 유전체층의 두께의 비는 1:1.2 내지 1:1.5인 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    기판;
    상기 기판의 일 면으로부터 수직 형성된 핀;
    상기 기판 위에 형성된 절연층으로서, 상기 절연층은 상기 핀의 바닥 부분의 양측을 덮는 것인, 상기 절연층;
    상기 핀 위에, 그리고 상기 절연층 위에 형성된 게이트 구조물;
    상기 게이트 구조물의 대향 측들에 배치된 소스/드레인 구조물로서, 상기 소스/드레인 구조물은 상기 핀의 상부 부분에 접촉(contact)하는 것인, 상기 소스/드레인 구조물;
    상기 절연층 위에 형성된 제1 부분과 상기 소스/드레인 구조물 위에 형성된 제2 부분을 갖는 제1 유전체층으로서, 상기 제1 유전체층의 상면과 상기 게이트 구조물의 상면은 공면(co-planar)인 것인, 상기 제1 유전체층;
    상기 제1 유전체층 위에 형성된 제2 유전체층;
    상기 소스/드레인 구조물의 일부를 노출시키기 위해 상기 제1 유전체층의 제2 부분과 상기 제2 유전체층을 관통하여 연장하는 제1 컨택 트렌치로서, 상기 제1 컨택 트렌치는 전기 전도성 물질과 접촉하는 것인, 상기 제1 컨택 트렌치; 및
    상기 제2 유전체층을 관통하여 상기 제1 유전체층의 제1 부분 내부로 연장하는 제2 컨택 트렌치로서, 상기 제2 컨택 트렌치는 상기 전기 전도성 물질과 상기 제2 컨택 트렌치의 바닥면 사이에 공극을 제공하기 위해 상기 전기 전도성 물질로 부분적으로 채워진 것인, 상기 제2 컨택 트렌치
    를 포함하는 것인, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제1 유전체층의 제2 부분과 상기 소스/드레인 구조물 사이에 배치된 에칭 정지층을 더 포함하는 것인, 반도체 디바이스.
  7. 제5항에 있어서, 상기 제2 컨택 트렌치의 깊이와, 상기 절연층과 상기 제1 유전체층의 제1 부분 및 상기 제2 유전체층의 통합된 두께의 비는 1:1.1 내지 1:1.6인 것인, 반도체 디바이스.
  8. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 절연층을 형성하는 단계;
    상기 기판의 일 면으로부터 복수의 핀들을 형성하는 단계로서, 상기 복수의 핀들은 상기 절연층을 관통하고 상기 절연층의 상면 위로 수직 연장되는 것인, 상기 복수의 핀들을 형성하는 단계;
    상기 핀들의 일부 위에, 그리고 상기 절연층의 상면 위에 게이트 구조물을 형성하는 단계:
    상기 게이트 구조물의 대향 측들에 소스/드레인 구조물을 형성하는 단계로서, 상기 소스/드레인 구조물은 상기 핀의 일부에 접촉(contact)하는 것인, 상기 소스/드레인 구조물을 형성하는 단계;
    상기 소스/드레인 구조물 위에 에칭 정지층을 형성하는 단계;
    상기 절연층 위에 유전체층을 형성하는 단계;
    상기 소스/드레인 구조물을 노출시키기 위해 상기 에칭 정지층과 상기 유전체층을 관통하는 제1 컨택 트렌치를 형성하는 단계;
    상기 유전체층의 내부로 연장하는 제2 컨택 트렌치를 형성하는 단계로서, 상기 제1 및 제2 컨택 트렌치들은 상기 기판을 플루오로카본 케미스트리(chemistry), 하이드로플루오로카본 케미스트리, 산소-함유 가스, 및 비활성 가스로부터 형성되는 플라즈마 종들(plasma species)에 동시 노출시킴으로써 형성되는 것인, 상기 제2 컨택 트렌치를 형성하는 단계; 및
    상기 제1 및 제2 컨택 트렌치들을 전기 전도성 물질로 채우는 단계
    를 포함하고,
    상기 제2 컨택 트렌치의 바닥면과 상기 전기 전도성 물질 사이에 공극(air gap)이 형성된 것인, 반도체 디바이스 제조 방법.
  9. 제8항에 있어서, 상기 플루오로카본 케미스트리는 상기 기판이 배치되어 있는 프로세스 챔버 내부로 제1 체적 유량으로 유입되고, 상기 하이드로플루오로카본 케미스트리는 상기 프로세스 챔버 내부로 제2 체적 유량으로 유입되고, 상기 산소-함유 가스는 상기 프로세스 챔버 내부로 제3 체적 유량으로 유입되며, 상기 제2 체적 유량에 대한 상기 제1 체적 유량의 비는 5:1 내지 10:1이고, 상기 제3 체적 유량에 대한 상기 제1 체적 유량의 비는 2:1 내지 8:1인 것인, 반도체 디바이스 제조 방법.
  10. 제8항에 있어서, 상기 제1 컨택 트렌치와 상기 제2 컨택 트렌치는,
    상기 기판을 플루오로카본 케미스트리 - 상기 플루오로카본 케미스트리는 CxFy의 화학식을 가지며 상기 x 및 y는 양의 정수임 - 와 산소-함유 가스로부터 형성되는 플라즈마 종들에 동시 노출시키는 단계; 및 그 다음,
    상기 기판을 하이드로플루오로카본 케미스트리 - 상기 하이드로플루오로카본 케미스트리는 CxHyFz의 화학식을 가지며 상기 x, y, z는 양의 정수임 - 와 비활성 가스로부터 형성되는 플라즈마 종들에 동시 노출시키는 단계
    에 의해 형성되는 것인, 반도체 디바이스 제조 방법.
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