KR20220019606A - 게이트 격리 구조물 - Google Patents

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지아-추안 유
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쿠오-쳉 치앙
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치-하오 왕
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Abstract

본 개시 내용에 따른 반도체 디바이스는: 방향을 따라 정렬된 제 1 게이트 구조물 및 제 2 게이트 구조물; 제 1 게이트 구조물 위에 배치된 제 1 금속 층; 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및 제 1 게이트 구조물과 제 2 게이트 구조물 사이뿐만 아니라 제 1 금속 층과 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함한다.

Description

게이트 격리 구조물{GATE ISOLATION STRUCTURE}
우선권 데이터
본 출원은 "게이트 격리 구조물"(대리인 관리 번호 2020-3599/24061.4283PV01)이라는 명칭으로 2020년 8월 10일에 출원된 미국 가특허 출원 번호 제63/063,654호에 대한 우선권을 주장하며, 그 전체 개시 내용은 본원에 참고로 포함된다.
발명의 배경이 되는 기술
반도체 집적 회로(integrated circuit)(IC) 산업은 기하급수적으로 성장했다. IC 재료들 및 설계에서의 기술적 진보로 인해 ICs 세대들이 생성되었으며, 각 세대는 이전 세대보다 작아지고 복잡한 회로들을 갖는다. IC 진화 과정에서, 기능 밀도(functional density)(즉, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면 기하학적 구조 사이즈(geometry size)(즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소했다. 이러한 스케일링 다운(scaling down) 공정은 일반적으로 생산 효율을 높이고 관련 비용을 낮추는 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC 처리 및 제조의 복잡성도 증가시켰다.
예를 들어, 집적 회로(IC) 기술들이 보다 작은 기술 노드들로 발전함에 따라, 게이트-채널 커플링(gate-channel coupling)을 높이고, 오프-상태 전류(off-state current)를 줄이며, 그리고 단-채널 효과(short-channel effects)(SCE)를 줄임으로써 게이트 제어성을 개선하기 위한 다중 게이트 디바이스(multi-gate devices)들이 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 초과의 측면들 위에 게이트 구조물 또는 그 일부가 배치되는 디바이스를 지칭한다. 핀과 같은 전계 효과 트랜지스터들(FinFET) 및 다중-브리지-채널(multi-bridge-channel)(MBC) 트랜지스터들은 고성능 및 저 누설 애플리케이션을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스들의 예들이다. FinFET는 하나 초과의 측면들 상에서 게이트로 감싸진 상승된 높이의 채널(elevated channel)을 갖는다(예를 들어, 게이트는 기판에서부터 연장되는 반도체 재료의 "핀"의 상단(top)과 측벽들(sidewalls)을 감싸고 있다). MBC 트랜지스터는 두 개 이상의 측면 상의 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 게이트 구조물이 채널 영역들을 둘러싸고 있기 때문에, MBC 트랜지스터는 또한 서라운딩 게이트 트랜지스터(surrounding gate transistor)(SGT) 또는 게이트-올-어라운드(gate-all-around)(GAA) 트랜지스터라고 지칭될 수도 있다. MBC 트랜지스터의 채널 영역은 나노와이어들, 나노시트들, 또는 다른 나노구조물들로 형성될 수 있으며, 이러한 이유로 MBC 트랜지스터는 또한 나노와이어 트랜지스터 또는 나노시트 트랜지스터라고 지칭될 수도 있다.
다중 게이트 트랜지스터들의 게이트 컷 피처들(gate cut features) 또는 유전체 핀들(dielectric fins)은 게이트 구조물들에 대한 충전 윈도우(fill window)를 정의한다. 인접한 게이트 구조물들 사이의 기생 캐패시턴스를 감소시키기 위해 게이트 컷 피처 또는 유전체 핀의 폭을 증가시킬 경우, 게이트 충전 윈도우가 감소될 수 있어, 만족스러운 게이트 구조물들을 형성하기가 어려울 수 있다. 기존의 게이트 컷 피처 또는 유전체 핀은 일반적으로 그들의 의도한 목적에는 만족스럽지만 모든 측면에서 만족스럽지는 않다.
본 개시 내용은 첨부 도면과 함께 읽게 되면 이하의 상세한 설명으로부터 최상으로 이해된다. 강조되는 것은 본 산업의 표준 관행에 따라 다양한 피처들이 축척대로 도시되지는 않고 예시적인 목적으로만 사용된다는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시 내용의 하나 이상의 양태들에 따라 반도체 디바이스를 형성하는 방법의 플로우차트를 총체적으로 도시한 것이다.
도 2 내지 도 31는 본 개시 내용의 하나 이상의 양태들에 따라 도 1a 및 도 1b의 방법에서의 다양한 제조 스테이지들 동안 워크피스의 부분 사시도들 또는 단면도들을 도시한 것이다.
이하의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
"바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
또한, "약", "대략" 등으로 수치 또는 수치들의 범위가 기술될 때, 이들 용어는 본 기술 분야의 통상의 기술자에 의해 이해되는 제조 동안 본질적으로 발생하는 변동을 고려하여 합리적인 범위 내에 있는 수치들을 포함시키기 위한 것이다. 예를 들어, 수치 또는 수치들의 범위는, 그 수치와 연관된 특성을 가진 피처를 제조하는 것과 연관된 알려진 제조 공차에 기반하여, 예를 들어, 기술된 수치의 +/- 10 % 이내와 같이, 기술된 수치를 포함한 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 재료 층은 4.25 nm 내지 5.75 nm의 치수 범위를 포함할 수 있으며, 여기서 재료 층 성막과 관련된 제조 공차는 본 기술 분야의 통상의 기술자에 의해 +/- 15 %인 것으로 알려져 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
본 개시 내용은 일반적으로 기생 캐패시턴스를 감소시키기 위한 격리 구조물들에 관한 것이고, 보다 구체적으로, 게이트 구조무들 사이에 배치된 격리 구조물들에 관한 것이다.
FinFETs 또는 MBC 트랜지스터들과 같은 다중 게이트 트랜지스터들의 경우, 게이트 컷 피처들(또는 유전체 핀들)을 사용하여 격리된 게이트 구조물들을 형성한다. 유전체 핀이 활성 영역들 위로 상승하기 때문에, 게이트 구조물 층들이 성막되고 평탄화된 후, 유전체 핀은 게이트 구조물 층들을 두 개의 게이트 구조물로 분할한다. 디바이스 치수들이 계속 축소됨에 따라, 인접한 디바이스 피처들 간의 기생 캐패시턴스는 디바이스 성능을 저하시킨다. 예를 들어, 인접한 게이트 구조물들에는 스위칭 속도를 저하시키는 기생 캐패시턴스가 포함될 수 있다. 유전체 핀들은 인접한 게이트 구조물들 사이의 거리를 증가시키기 위해 더 넓게 만들 수 있지만, 이러한 치수 증가는 일반적인 추세에 반하는 것이며, 더 넓어진 유전체 핀을 보상하기 위해 게이트 구조물들에 대한 충전 윈도우를 축소해야 할 수도 있다. 보다 작아진 충전 윈도우는 게이트 구조물들을 형성할 때 공정 윈도우(process window)를 감소시키고 수율을 낮출 수 있다.
본 개시 내용은 게이트 형성 윈도우들 및 수율을 희생하지 않으면서 게이트-게이트 기생 캐패시턴스(gate-to-gate parasitic capacitance)를 감소시키는 게이트 격리 구조물을 형성하는 방법들을 제공한다. 본 개시 내용의 방법들은 유전체 핀을 형성하는 것, 유전체 핀 위에 게이트 구조물 층들을 성막하는 것, 게이트 구조물들을 형성하기 위해 게이트 구조물 층들을 평탄화하는 것, 게이트 구조물들 상에 금속 층을 선택적으로 성막하는 것, 격리 트렌치를 형성하기 위해 유전체 핀을 제거하는 것, 및 격리 트렌치 내에 게이트 격리 구조물을 형성하는 것을 포함한다. 유전체 핀을 제거하는 것은, 또한 게이트 구조물들 내의 게이트 유전체 층들의 일부를 제거하여, 게이트 격리 구조물들이 게이트 구조물들의 게이트 전극 층들과 직접 접촉하게 한다. 게이트 격리 구조물들은 게이트 구조물들 사이의 하부 부분과 금속 층의 부분들 사이에 배치된 상부 부분을 포함한다. 일부 경우에, 게이트 구조물들 사이의 방향을 따라, 하부 부분의 폭이 상부 부분의 폭보다 크다. 유전체 핀과 비교하여, 본 개시 내용의 게이트 격리 구조물은 더 넓고, 게이트-게이트 기생 캐패시턴스를 감소시키면서 게이트 충전 윈도우는 동일하게 유지된다.
이제, 본 개시 내용의 다양한 양태들이 도면을 참조하여 더 상세하게 설명될 것이다. 도 1a 및 도 1b는 반도체 디바이스를 형성하는 방법(100)의 플로우차트를 총체적으로 도시한 것이다. 방법(100)은 단지 예일 뿐이며 본 개시 내용을 방법(100)에 명시적으로 도시된 것으로 제한하려는 의도는 아니다. 방법(100) 이전, 도중, 및 이후에 추가적인 단계들이 제공될 수 있으며, 설명된 일부 단계는 방법들의 추가 실시예를 위해 대체, 제거, 또는 이동될 수 있다. 단순화를 위해 모든 단계들이 본원에 상세히 설명되지는 않는다. 이하에서는 방법(100)의 실시예에 따라 다양한 제조 스테이지들에서의 워크피스(200)의 부분 사시도들 또는 단면도들을 도시한 도 2 내지 도 31과 함께 방법(100)을 설명한다. 반도체 디바이스가 워크피스(200)로부터 형성될 것이므로, 워크피스(200)는 문맥에서 요구하는 바에 따라 반도체 디바이스(200)로 지칭될 수도 있다. MBC 트랜지스터들을 포함하는 실시예가 도면에 도시되어 있지만, 본 개시 내용은 이에 제한되지 않고, FinFETs와 같은 다른 다중 게이트 디바이스들에 적용될 수도 있다. 도 2 내지 도 31의 전체에 걸쳐, X 방향, Y 방향, 및 Z 방향은 서로 수직이며, 일관되게 사용된다. 예를 들어, 한 도면의 X 방향은 다른 도면의 X 방향과 평행하다. 추가로, 본 개시 내용 전체에 걸쳐, 유사한 참조 번호들은 유사한 피처들을 나타내는 데 사용된다.
도 1a 및 도 2를 참조하면, 방법(100)은 워크피스(200)를 수용하는 블럭(102)을 포함한다. 도 2에 도시된 바와 같이, 워크피스(200)는 기판(202), 및 기판(202) 상에 배치된 스택(204)을 포함한다. 일 실시예에서, 기판(202)은 실리콘(Si) 기판일 수 있다. 일부의 다른 실시예들에서, 기판(202)은 다른 반도체 재료들, 예를 들어, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V 반도체 재료를 포함할 수 있다. 예의 III-V 반도체 재료는 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비화물(InGaAs)을 포함할 수 있다. 기판(202)은 또한 절연 층, 예컨대, 실리콘 산화물 층을 포함하여, 실리콘-온-절연체(silicon-on-insulator)(SOI) 구조물 또는 게르마늄-온-절연체(GeOI) 구조물을 가질 수 있다. 일부 실시예에서, 기판(202)은 하나 이상의 웰 영역들, 예를 들어, 상이한 타입의 디바이스들을 형성하기 위한, n 타입 도펀트(즉, 인(P) 또는 비소(As))로 도핑된 n 타입 웰 영역들, 또는 p 타입 도펀트(즉, 붕소(B))로 도핑된 p 타입 웰 영역들을 포함할 수 있다. n 타입 웰들 및 p 타입 웰들의 도핑은 이온 주입 또는 열 확산을 사용하여 형성될 수 있다.
여전히 도 2를 참조하면, 스택(204)은 복수의 희생 층들(206)에 의해 인터리빙된 복수의 채널 층들(208)을 포함할 수 있다. 채널 층들(208) 및 희생 층들(206)은 상이한 반도체 조성물을 가질 수 있다. 일부 구현예에서, 채널 층들(208)은 실리콘(Si)으로 형성되고, 희생 층들(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 이러한 구현예들에서, 희생 층들(206) 내에서의 추가적인 게르마늄 함유량은 채널 층들(208)에 대한 실질적인 손상없이 희생 층들(206)의 선택적 제거 또는 리세싱을 가능하게 한다. 일부 실시예에서, 희생 층들(206) 및 채널 층들(208)은 에피택셜 공정을 사용하여 성막될 수 있다. 스택(204)은 CVD 증착 기법들(예컨대, 기상 에피택시(VPE) 및/또는 초고 진공 CVD (UHV-CVD)), 분자 빔 에피택시(MBE), 및/또는 다른 적합한 공정들을 사용하여 에피택셜로 성막될 수 있다. 희생 층들(206) 및 채널 층들(208)은 스택(204)을 형성하기 위해, 교번적으로 차례로 성막된다. 주목되는 것은 다섯 개(5)의 층의 희생 층들(206) 및 네 개(4)의 층의 채널 층들(208)이 도 2에 도시된 바와 같이 교번적으로 그리고 수직으로 배열되며, 이는 단지 설명을 위한 것일뿐, 청구항들에 구체적으로 언급되는 것을 넘어서게 제한하려는 의도는 아니라는 것이다. 층들의 수는 반도체 디바이스(200)를 위한 원하는 수의 채널 부재들에 따라 달라진다. 일부 실시예에서, 채널 층들(208)의 수는 2 내지 10이다.
도 1a 및 도 2를 참조하면, 방법(100)은 스택(204) 위에 제 1 하드 마스크 층(210)을 성막하는 블럭(104)을 포함한다. 제 1 하드 마스크 층(210)은 스택(204) 및 기판(202)의 일부를 패터닝하기 위한 에칭 마스크의 역할을 한다. 일부 실시예에서, 제 1 하드 마스크 층(210)은 CVD, 플라즈마 강화 CVD (PECVD), 원자 층 증착(ALD), 플라즈마 강화 ALD (PEALD), 또는 적합한 성막 방법을 사용하여 성막될 수 있다. 제 1 하드 마스크 층(210)은 단일 층 또는 다중 층일 수 있다. 제 1 하드 마스크 층(210)이 다중 층인 경우, 제 1 하드 마스크 층(210)은 제 1 층, 및 제 1 층 위에 배치된 제 2 층을 포함한다. 일 실시예에서, 제 1 층은 패드 산화물일 수 있고, 제 2 층은 패드 질화물 층일 수 있다. 대안적인 실시예에서, 제 1 층은 실리콘 게르마늄(SiGe)으로 형성되고, 제 2 층은 실리콘(Si)으로 형성된다.
도 1a, 도 3 및 도 4를 참조하면, 방법(100)은 핀 형상의 구조물(212)을 형성하는 블럭(106)을 포함한다. 일부 실시예에서, 블럭(104)에서, 스택(204) 및 기판(202)의 일부는 핀 형상의 구조물들(212)을 형성하도록 패터닝된다. 도 3에 도시된 바와 같이, 핀 형상의 구조물들(212)의 각각은 기판(202)의 일부로부터 형성된 베이스 부분(212B) 및 스택(204)으로부터 형성된 상단 부분(212T)을 포함한다. 상단 부분(212T)은 베이스 부분(212B) 위에 배치된다. 핀 형상의 구조물들(212)은 X 방향을 따라 길이 방향으로 연장되고, 기판(202)으로부터 Z 방향을 따라 수직으로 연장된다. 핀 형상의 구조물들(212)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정들을 포함하는 적합한 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정 및 자체 정렬 공정(self-aligned process)과 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서 재료 층이 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 재료 층 옆에 형성된다. 그 후, 재료 층이 제거되고, 나머지 스페이서들 또는 맨드릴들이 그 후 제 1 하드 마스크 층(210)을 패터닝하는 데 사용될 수 있고, 그리고 패터닝된 제 1 하드 마스크 층(210)은, 스택(204) 및 기판(202)을 에칭함으로써, 핀 형상의 구조물들(212)을 패터닝하는 데 사용될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적합한 공정을 포함할 수 있다.
일부 실시예에서, 반도체 라이너(214)는, 도 4에 도시된 바와 같이, 핀 형상의 구조물(212) 위에 성막될 수 있다. 반도체 라이너(214)는 실리콘(Si), 또는 실리콘이 풍부한 실리콘 게르마늄(SiGe)을 포함할 수 있다. 일부 구현예들에서, 반도체 라이너(214)는 ALD, PEALD, VPE, MBE, 또는 적합한 방법을 사용하여 성막될 수 있다. VPE 또는 MBE가 사용되는 일부 구현예들에서, 반도체 라이너(214)의 성막이 스택(204) 및 기판(202)의 표면들에 선택적이지 않도록 공정 조건들이 선택된다. 이러한 구현예들에서, 반도체 라이너(214)는 또한 제 1 하드 마스크 층(210)의 상단 표면들 및 측벽들 위에 성막된다. 제 1 하드 마스크 층(210)이 반도체 재료들을 포함하는 일부의 다른 구현예들에서, VPE 또는 MBE 공정들을 위한 공정 조건들은, 반도체 라이너(214)의 성막이 반도체 재료들의 표면에 대해 선택적이도록, 선택될 수 있다.
도 1a 및 도 5를 참조하면, 방법(100)은 격리 피처(216)를 형성하는 블럭(108)을 포함한다. 핀 형상의 구조물들(212)이 형성된 후, 도 5에 도시된 격리 피처(216)는 이웃하는 핀 형상의 구조물들(212) 사이에 형성된다. 격리 피처(216)는 또한 얕은 트렌치 격리(STI) 피처(216)로 지칭될 수도 있다. 예시적인 공정에서, 격리 피처(216)를 위한 유전체 재료는 먼저 워크피스(200) 위의 반도체 라이너(214) 위에 성막되어, 핀 형상의 구조물들(212) 사이의 트렌치들을 유전체 재료로 충전한다. 일부 실시예에서, 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 질화물, 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass)(FSG), 로우-k 유전체, 이들의 조합, 및/또는 다른 적합한 재료들을 포함할 수 있다. 다양한 예에서, 유전체 재료는 CVD 공정, 서브 대기압(subatmospheric) CVD (SACVD) 공정, 유동성(flowable) CVD (FCVD) 공정, ALD 공정, 스핀-온 코팅(spin-on coating), 및/또는 다른 적합한 공정에 의해 성막될 수 있다. 성막된 유전체 재료는, 그 후, 예를 들어, 화학 기계적 연마(chemical mechanical polishing)(CMP) 공정에 의해, 반도체 라이너(214)의 적어도 일부가 노출될 때까지 박형화되고 평탄화된다. 평탄화된 유전체 재료는 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합에 의해 추가로 리세싱되어 격리 피처(216)를 형성하게 된다. 도 5에 도시된 바와 같이, 핀 형상의 구조물들(212)의 상단 부분(212T)은 격리 피처(216) 위로 상승하는 반면, 베이스 부분들(212B)은 격리 피처(216)에 의해 둘러싸여 있다.
도 1a, 및 도 6을 참조하면, 방법(100)은 핀 형상의 구조물들(212) 위에 클래딩 층(218)을 형성하는 블럭(110)을 포함한다. 일부 실시예에서, 클래딩 층(218)은 희생 층들(206)의 것과 유사한 조성물을 가질 수 있다. 일 예에서, 클래딩 층(218)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이러한 공통 조성물은 후속 공정에서 희생 층들(206) 및 클래딩 층(218)의 선택적인 제거를 가능하게 한다. 일부 실시예에서, 클래딩 층(218)은 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)를 사용하여 컨포멀하고 그리고 에피택셜로 성장될 수 있다. 도 6에 도시된 바와 같이, 클래딩 층(218)은 반도체 라이너(214)의 노출된 표면들 상에 선택적으로 배치된다. 일부의 경우, 클래딩 층(218)은 약 5 nm 내지 약 10 nm의 두께를 가질 수 있다. 클래딩 층(218)의 성막 후에, 클래딩 층(218)의 인접한 측벽들은 트렌치(221)를 정의할 수 있다. 기판(202)의 일부는 트렌치(221)에서 노출된다.
도 1a, 도 7, 및 도 8을 참조하면, 방법(100)은 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2), 및 제 3 유전체 핀(225-3)을 형성하는 블럭(112)을 포함한다. 블럭(112)에서, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2), 및 제 3 유전체 핀(225-3)은 트렌치들(221)(도 6에 도시됨) 내로 성막된다. 도시된 실시예들에서, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2), 및 제 3 유전체 핀(225-3)의 각각은 다중 층들을 포함한다. 예시적인 공정에서, 라이너(220)는 도 7에 도시된 바와 같이, 트렌치들(221)을 포함하여 워크피스(200) 위에 컨포멀하게 성막된다. 라이너(220)는 PECVD, ALD, 또는 적합한 방법을 사용하여 성막될 수 있다. 라이너(220)는 트렌치들(221)의 측벽들 및 하단 표면들을 라이닝한다. 충전재 층(222)은 그 후 CVD, SACVD, FCVD, ALD, 스핀-온 코팅, 및/또는 다른 적합한 공정을 사용하여 워크피스(200) 상의 라이너(220) 위에 성막된다. 일부의 경우에, 라이너(220)의 유전 상수는 충전재 층(222)의 유전 상수보다 작다. 라이너(220)는 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 실리콘 옥시 탄화 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시 질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 충전재 층(222)은 실리콘 산화물, 실리콘 탄화물, 실리콘 옥시 질화물, 실리콘 옥시 탄화 질화물, 또는 적합한 유전체 재료를 포함할 수 있다. 라이너(220) 및 충전재 층(222)의 성막 후, 워크피스(200)는 도 7에 도시된 바와 같이, 클래딩 층(218) 위의 라이너(220) 및 충전재 층(222)의 일부가 제거될 때까지, 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 사용하여 평탄화된다. 도 8을 참조하면, 평탄화 후, 충전재 층(222)은 라이너(220)에 의해 정의된 리세스를 형성하도록 선택적으로 그리고 부분적으로 리세싱된다. 그 후, 워크피스(200) 위에 상단 라이너(223) 및 헬멧 층(224)을 성막한다. 상단 라이너(223)는 라이너(220)의 것과 유사한 조성물을 가질 수 있다. 헬멧 층(224)은 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 실리콘 옥시 탄화 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시 질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 그 후, 워크피스(200)를 CMP 공정을 사용하여 평탄화하여, 클래딩 층(218) 상의 과잉 헬멧 층(224)을 제거한다. 이 시점에서, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2), 및 제 3 유전체 핀(225-3)이 실질적으로 형성된다. 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2), 및 제 3 유전체 핀(225-3)의 각각은 상단 라이너(223) 위에 배치된 헬멧 층(224)을 포함하고, 상부 라이너(223)는 충전재 층(222) 위에 배치된다. 헬멧 층(224), 상단 라이너, 및 충전재 층(222)은 라이너(220)에 의해 클래딩 층(218) 및 기판(202)으로부터 이격된다. 일 실시예에서, 라이너(220) 및 상단 라이너(223)는 실리콘 질화물을 포함하고, 충전재 층(222)은 실리콘 산화물을 포함하고, 헬멧 층(224)은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시 질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 또는 하프늄 산화물을 포함한다.
도 1a 및 도 9를 참조하면, 방법(100)은 제 1 하드 마스크 층(210)을 제거하는 블럭(114)을 포함한다. 일부 실시예에서, 워크피스(200)는 클래딩 층(218)의 일부, 반도체 라이너(214)의 일부, 제 1 하드 마스크 층(210)의 일부, 상단 라이너(223)의 일부, 및 라이너(220)의 일부를 선택적으로 제거하도록 이방성으로 에칭되어, 헬멧 층(224)을 실질적으로 손상시키지 않으면서 최상단 희생 층(206)을 노출시킨다. 블럭(114)에서의 이방성 에칭 공정은 단일 스테이지 에칭 공정 또는 다중 스테이지 에칭 공정을 포함할 수 있다. 이방성 에칭 공정이 단일 스테이지인 경우, 그것은 반도체 재료들(예컨대, 실리콘 및 실리콘 게르마늄) 및 실리콘 질화물에 대해 선택적이다. 이방성 에칭 공정이 다중 스테이지인 경우, 제 1 스테이지는 반도체 재료들(예컨대, 실리콘 및 실리콘 게르마늄)에 대해 선택적일 수 있고, 제 2 스테이지는 실리콘 질화물에 대해 선택적일 수 있다. 일부 구현예들에서, 블럭(114)에서의 이방성 에칭 공정은 수소, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스들, 및/또는 플라즈마들, 및/또는 이들의 조합들을 포함할 수 있다.
도 1a, 및 도 10을 참조하면, 방법(100)은 핀 형상의 구조물들(220) 위에 더미 게이트 스택(240)을 형성하는 블럭(116)을 포함한다. 일부 실시예에서, 더미 게이트 스택(240)이 기능적 게이트 구조물을 위한 플레이스홀더(placeholder)로서 역할을 하는 게이트 대체 공정(또는 게이트-라스트 공정(gate-last process))이 채택된다. 다른 공정들 및 구성들이 가능하다. 도 10에 도시된 바와 같이, 더미 게이트 스택(240)은 더미 유전체 층(228), 및 더미 유전체 층(228) 위에 배치된 더미 전극(230)을 포함한다. 패터닝 목적을 위해, 게이트 상단 하드 마스크(236)가 더미 게이트 스택(240) 위에 성막된다. 게이트 상단 하드 마스크(236)는 다중 층일 수 있고, 실리콘 질화물 마스크 층(232) 및 실리콘 질화물 마스크 층(232) 위의 실리콘 산화물 마스크 층(234)을 포함할 수 있다. 더미 게이트 스택(240) 아래에 있는 핀 형상의 구조물들(212)의 영역들은 채널 영역들로 지칭될 수 있다. 핀 형상의 구조물(212) 내의 채널 영역들 각각은 소스/드레인 형성을 위해 2 개의 소스/드레인 영역들 사이에 샌드위치된다. 예시적인 공정에서, 더미 유전체 층(228)은 CVD에 의해 워크피스(200) 위에 블랭킷으로 성막된다. 그 후 더미 전극(230)을 위한 재료 층이 더미 유전체 층(228) 위에 블랭킷으로 성막된다. 더미 유전체 층(228) 및 더미 전극(230)을 위한 재료 층은 그 후 포토리소그래피 공정들을 사용하여 패터닝되어, 더미 게이트 스택(240)을 형성하게 된다. 일부 실시예에서, 더미 유전체 층(228)은 실리콘 산화물을 포함할 수 있고, 더미 게이트 전극(230)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다.
도 1a 및 도 11을 참조하면, 방법(100)은 더미 게이트 스택들(240)의 측벽들을 따라 적어도 하나의 게이트 스페이서(242)를 형성하는 블럭(118)을 포함한다. 적어도 하나의 게이트 스페이서(242)는 둘 이상의 게이트 스페이서 층들을 포함할 수 있다. 적어도 하나의 게이트 스페이서(242)를 위한 유전체 재료들은 더미 게이트 스택(240)의 선택적인 제거를 가능하게 하도록 선택될 수 있다. 적합한 유전체 재료들은 실리콘 질화물, 실리콘 옥시 탄화 질화물, 실리콘 탄화 질화물, 실리콘 산화물, 실리콘 옥시 탄화물, 실리콘 탄화물, 실리콘 옥시 질화물, 및/또는 이들의 조합들을 포함할 수 있다. 예시적인 공정에서, 적어도 하나의 게이트 스페이서(242)는 CVD, 서브 대기압 CVD (SACVD), 또는 ALD를 사용하여 워크피스(200) 위에 컨포멀하게 성막될 수 있다.
도 1a 및 도 11을 참조하면, 방법(100)은 핀 형상의 구조물들(212)의 소스/드레인 영역들을 리세싱하여 소스/드레인 트렌치들(244)을 형성하는 블럭(120)을 포함한다. 더미 게이트 스택(240) 및 적어도 하나의 게이트 스페이서(242)가 에칭 마스크로서 역할을 함에 따라, 워크피스(200)는 이방성으로 에칭되어, 핀 형상의 구조물들(212)의 소스/드레인 영역들 위에 소스/드레인 트렌치들(244)을 형성하게 된다. 도 11에 도시된 바와 같은 일부 실시예에서, 블럭(120)에서의 동작들은 소스/드레인 영역들에서 핀 형상의 구조물들(212)의 상단 부분들(212T)을 실질적으로 제거할 수 있다. 일부의 다른 대안적인 실시예들에서, 소스/드레인 트렌치들(244)은 기판(202)으로부터 형성된 베이스 부분들(212B) 내로 연장될 수 있다. 블럭(120)에서의 이방성 에칭은 건식 에칭 공정 또는 적합한 에칭 공정을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 수소, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 구현할 수 있다. 도 11에 도시된 바와 같이, 블럭(120)에서의 건식 에칭 공정은 적어도 하나의 게이트 스페이서(242) 및 라이너(220)를 보다 느린 속도로 에칭할 수 있고, 충전재 층(222) 및 더미 게이트 스택(240)의 측벽들 상에 있는 것들에 대해서는 그대로 남겨둘 수 있다. 복수의 채널 층들(208), 복수의 희생 층들(206), 및 클래딩 층(218)의 측벽들은 소스/드레인 트렌치들(244)에서 노출된다.
도 1a, 도 11, 및 도 12를 참조하면, 방법(100)은 내부 스페이서 피처들(246)을 형성하는 블럭(122)을 포함한다. 도 11을 참조하면, 블럭(122)에서, 소스/드레인 트렌치들(244)에서 노출된 희생 층들(206)을 먼저 선택적으로 그리고 부분적으로 리세싱하여 내부 스페이서 리세스들을 형성하지만, 노출된 채널 층들(208)은 실질적으로 에칭되지 않는다. 클래딩 층(218) 및 희생 층들(206)이 유사한 조성물을 공유하기 때문에, 클래딩 층(218)은 블럭(122)에서 에칭될 수 있다. 채널 층들(208)이 주로 실리콘(Si)으로 구성되고 희생 층들(206)이 주로 실리콘 게르마늄(SiGe)으로 구성되고, 그리고 클래딩 층(218)이 주로 실리콘 게르마늄(SiGe)으로 구성되는 일 실시예에서, 희생 층들(206) 및 클래딩 층(218)의 선택적 및 부분적 리세싱은 SiGe 산화 공정 및 이에 후속되는 SiGe 산화물 제거 공정을 포함할 수 있다. 그러한 실시예들에서, SiGe 산화 공정은 오존을 사용하는 것을 포함할 수 있다. 일부의 다른 실시예들에서, 선택적 리세싱은 선택적 등방성 에칭 공정(예컨대, 선택적 건식 에칭 공정 또는 선택적 습식 에칭 공정)을 포함할 수 있고, 희생 층들(206) 및 클래딩 층(218)이 리세싱되는 정도는 에칭 공정의 지속 기간에 의해 제어된다. 선택적 건식 에칭 공정은 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반 에칭제들을 사용하는 것을 포함할 수 있다. 선택적 습식 에칭 공정은 APM 에칭(예컨대, 암모니아 하이드록사이드-하이드로겐 페록사이드-물 혼합물)을 포함할 수 있다. 내부 스페이서 리세스들을 형성한 후에, 내부 스페이서 재료 층은 CVD 또는 ALD를 사용하여 워크피스(200) 위에 컨포멀하게 성막될 뿐만 아니라, 내부 스페이서 리세스들의 위 및 내부로 그리고 클래딩 층(218)의 제거된 부분에 의해 남겨진 공간의 위 및 내부로 컨포멀하게 성막된다. 이 내부 스페이서 재료는 실리콘 질화물, 실리콘 옥시 탄화 질화물, 실리콘 탄화 질화물, 실리콘 산화물, 실리콘 옥시 탄화물, 실리콘 탄화물, 또는 실리콘 옥시 질화물을 포함할 수 있다. 내부 스페이서 재료 층의 성막 후, 내부 스페이서 재료 층은 도 12에 도시된 바와 같이, 에치백되어 내부 스페이서 피처들(246)을 형성한다.
도 1a 및 도 13을 참조하면, 방법(100)은 소스/드레인 트렌치들(244) 내에 소스/드레인 피처들(248)을 형성하는 블럭(124)을 포함한다. 소스/드레인 피처들(248)은 채널 층들(208) 및 기판(202)의 노출된 반도체 표면들 상에 선택적으로 그리고 에피택셜로 성막된다. 소스/드레인 피처들(248)은, 에피택셜 공정, 예를 들어, 기상 에피택시(VPE), 초고 진공 CVD (UHV-CVD)), 분자 빔 에피택시(MBE), 및/또는 다른 적합한 공정들을 사용하여, 성막될 수 있다. 소스/드레인 피처들(248)은 n 타입 또는 p 타입일 수 있다. 소스/드레인 피처들(248)이 n 타입인 경우, 이는 실리콘(Si)을 포함할 수 있고, 인(P) 또는 비소(As)와 같은 n 타입 도펀트로 도핑될 수 있다. 소스/드레인 피처들(248)이 p 타입인 경우, 이는 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있으며, 붕소(B) 또는 갈륨(Ga)과 같은 p 타입 도펀트로 도핑될 수 있다. 소스/드레인 피처들(248)의 도핑은, 그의 성막으로 인시츄(in situ)로, 또는 접합 주입 공정과 같은 주입 공정을 사용하는 엑시츄(ex situ)로, 수행될 수 있다. 도면에 명시적으로 도시되지는 않았지만, 소스/드레인 피처들(248)은 제 1 에피택셜 층, 및 제 1 에피택셜 층 상에 배치된 제 2 에피택셜 층을 포함할 수 있다. 일부의 경우, 제 1 에피택셜 층 및 제 2 에피택셜 층은 동일한 도펀트 종(dopant species)으로 도핑될 수 있다. 일부의 대안적인 구현예들에서, 제 1 에피택셜 층 및 제 2 에피택셜 층은 상이한 도펀트 종들로 도핑될 수 있다. 제 2 에피택셜 층은 컨택 저항(contact resistance)을 낮추기 위해 제 1 에피택셜 층보다 큰 도핑 농도를 포함할 수 있다. 소스/드레인 피처들(248)이 내부 스페이서 피처들(246) 및 라이너(220)의 표면들로부터 에피택셜로 성장되지는 않지만, 소스/드레인 피처들(248)의 과잉 성장은 내부 스페이서 피처들(246) 및 라이너(220)의 표면들을 덮고, 이와 접촉할 수 있다. 소스/드레인 피처들(248)은 더미 게이트 스택(240) 아래의 채널 영역에 인접한 소스/드레인 영역들에 배치된다.
도 1a 및 도 14를 참조하면, 방법(100)은 컨택 에칭 정지 층(contact etch stop layer)(CESL)(252) 및 층간 유전체(interlayer dielectric)(ILD) 층(254)을 성막하는 블럭(126)을 포함한다. 예시적인 공정에서, CESL(252)은 먼저 워크피스(200) 위에 컨포멀하게 성막되고, 그 후 ILD 층(254)이 CESL(252) 위에 블랭킷으로 성막된다. CESL(252)은 실리콘 질화물, 실리콘 산화물, 실리콘 옥시 질화물, 및/또는 본 기술 분야에서 알려진 다른 재료들을 포함할 수 있다. CESL(252)은 ALD, 플라즈마 강화 화학 기상 증착(PECVD) 공정, 및/또는 다른 적합한 성막 또는 산화 공정들을 사용하여 성막될 수 있다. 일부 실시예에서, ILD 층(254)은 테트라에틸오르토실리케이트(tetraethylorthosilicate)(TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 도핑된 실리콘 산화물(예를 들어, 보로포스포실리케이트 글래스(borophosphosilicate glass)(BPSG), 융합된 실리카 글래스(fused silica glass)(FSG), 포스포실리케이트 글래스(phosphosilicate glass)(PSG), 붕소 도핑된 실리콘 글래스(boron doped silicon glass)(BSG))와 같은 재료들, 및/또는 다른 적합한 유전체 재료를 포함한다. ILD 층(254)은 스핀-온 코팅, FCVD 공정, 또는 다른 적합한 성막 기법에 의해 성막될 수 있다. 일부 실시예에서, ILD 층(254)의 형성 후에, 워크피스(200)는 어닐링되어 ILD 층(254)의 무결성을 향상시킬 수 있다. 과잉 재료들을 제거하고 더미 게이트 스택들(240)의 더미 전극(230)의 상단 표면들을 노출시키기 위해, 워크피스(200)에 대해 평탄화 공정(예를 들어, 화학 기계적 연마(CMP) 공정)을 수행하여 평탄한 상단 표면을 제공할 수 있다. 더미 전극들(230)의 상단 표면들은 평탄한 상단 표면 상에서 노출된다.
도 1a 및 도 14를 참조하면, 방법(100)은 더미 게이트 스택(240)을 제거하는 블럭(128)을 포함한다. 블럭(128)에서, 도 14에 도시된 바와 같이, 블럭(126)의 종료시에 노출되는 더미 게이트 스택(240)은 선택적 에칭 공정에 의해 워크피스(200)로부터 제거된다. 선택적 에칭 공정은 선택적 습식 에칭 공정, 선택적 건식 에칭 공정, 또는 이들의 조합일 수 있다. 도시된 실시예들에서, 선택적 에칭 공정은 헬멧 층(224) 및 충전재 층을 실질적으로 손상시키지 않으면서 더미 유전체 층(228) 및 더미 전극(230)을 선택적으로 제거한다. 더미 게이트 스택(240)이 제거되면, 채널 영역들 위에 게이트 트렌치(250)가 생성된다.
도 1a 및 도 15를 참조하면, 방법(100)은 채널 영역 내의 희생 층들(206)을 제거하여 채널 부재들(2080)을 방출(release)하는 블럭(130)을 포함한다. 더미 게이트 스택(240)이 제거된 후, 채널 영역들 내의 채널 층들(208), 희생 층들(206), 및 클래딩 층(218)이 게이트 트렌치들(250)에서 노출된다. 유사한 조성물로 인해, 채널 층들(208)과 클래딩 층(218) 사이에서 노출된 희생 층들(206)은 채널 층들(208)을 방출하도록 선택적으로 제거되어, 도 15에 도시된 채널 부재들(2080)을 형성할 수 있다. 채널 부재들(2080)은 Z 방향을 따라 수직으로 적층된다. 희생 층들(206) 및 클래딩 층(218)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 공정에 의해 구현될 수 있다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예컨대, 암모니아 하이드록사이드-하이드로겐 페록사이드-물 혼합물)을 포함한다. 일부의 대안적인 실시예들에서, 선택적 제거는 실리콘 산화, 및 이에 후속되는 실리콘 게르마늄 산화물 제거를 포함한다. 예를 들어, 오존 세정에 의해 산화가 제공될 수 있고, 그 후 NH4OH와 같은 에칭제에 의해 실리콘 게르마늄 산화물이 제거될 수 있다. 채널 영역에서 희생 층들(206) 및 클래딩 층(218)이 제거됨에 따라, 라이너(220), 채널 부재들(2080), 베이스 부분(212B)의 상단 표면, 반도체 라이너(214), 및 격리 피처(216)가 게이트 트렌치(250)에서 노출된다.
도 1b, 및 도 16을 참조하면, 방법(100)은 게이트 구조물 층들이 채널 부재들(2080)의 각각을 감싸는 블럭(132)을 포함한다. 게이트 구조물 층들은, 채널 부재들(2080) 및 기판(202) 상의 계면 층(262), 계면 층(262) 위의 게이트 유전체 층(264), 및 게이트 유전체 층(264) 위의 게이트 전극 층(266)을 포함할 수 있다. 일부 실시예에서, 계면 층(262)은 실리콘 산화물을 포함하고, 사전 세정 공정의 결과로서 형성될 수 있다. 예시적인 사전 세정 공정은 RCA SC-1(암모니아, 하이드로겐 페록사이드 및 물) 및/또는 RCA SC-2(염산, 하이드로겐 페록사이드 및 물)를 사용하는 것을 포함할 수 있다. 사전 세정 공정은 채널 부재들(2080) 및 기판(202)의 노출된 표면들을 산화하여 계면 층(262)을 형성한다. 그 후, 게이트 유전체 층(264)은 ALD, CVD, 및/또는 다른 적합한 방법들을 사용하여 계면 층(262) 위에 성막된다. 게이트 유전체 층(264)은 하이-k 유전체 재료들을 포함할 수 있다. 본원에서 사용되는 바와 같이, 하이-k 유전체 재료들은, 예를 들어, 열 실리콘 산화물의 유전 상수(~3.9)보다 큰 높은 유전 상수를 갖는 유전체 재료들을 포함한다. 일 실시예에서, 게이트 유전체 층(264)은 하프늄 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체 층(264)은 다른 하이-k 유전체들, 예를 들어, 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr) TiO3 (BST), 실리콘 질화물(SiN), 실리콘 옥시 질화물(SiON), 이들의 조합들, 또는 다른 적합한 재료를 포함할 수 있다. 계면 층(262) 및 게이트 유전체 층(264)의 형성 또는 성막 후에, 게이트 전극 층(266)이 게이트 유전체 층(264) 위에 성막된다. 게이트 전극 층(266)은 적어도 하나의 일함수 층 및 금속 충전 층을 포함하는 다중 층 구조물일 수 있다. 예를 들어, 적어도 하나의 일함수 층은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄화 질화물(TaCN), 또는 탄탈륨 탄화물(TaC)을 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화성 금속들, 또는 다른 적합한 금속 재료들 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극 층(266)은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적합한 공정에 의해 형성될 수 있다. 다양한 실시예들에서, 과잉 재료를 제거하도록 CMP 공정과 같은 평탄화 공정을 수행하여, 게이트 구조물들의 실질적으로 평탄한 상단 표면을 제공할 수 있다. 도 16을 참조하면, 성막된 게이트 구조물 층들은 채널 부재들(2080)의 각각을 감싸고, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2) 및 제 3 유전체 핀(225-3)에 의해 분할된다.
도 1b 및 도 17을 참조하면, 방법(100)은 워크피스(200)를 평탄화하여 제 2 유전체 핀(225-2)에 의해 분할된 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2)을 형성하는 블럭(134)을 포함한다. 도 17에 도시된 바와 같이, 블럭(134)에서, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2) 및 제 3 유전체 핀(225-3) 위에 있는 게이트 전극 층(266)의 부분이 제거되고, 이에 따라 제 1 게이트 구조물(269-1)은 제 3 유전체 핀(225-3)과 제 2 유전체 핀(225-2) 사이에 배치되고, 제 2 게이트 구조물(269-2)은 제 2 유전체 핀(225-2)과 제 1 유전체 핀(225-1) 사이에 배치된다. 주목되는 것은, 블럭(134)에서, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2) 및 제 3 유전체 핀(225-3)에서 헬멧 층(224), 상단 라이너(223) 및 충전재 층(222) 일부가 또한 제거된다는 것이다. 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2)은 제 2 유전체 핀(225-2)에 의해 분할된다. 블럭(134)에서의 평탄화는 CMP 공정을 사용하여 수행될 수 있다. 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2)의 각각은 핀 형상의 구조물들(212) 중 하나로부터 형성된 채널 부재들(2080)을 감싼다.
도 1b 및 도 17을 참조하면, 방법(100)은 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2) 상에 제 1 금속 층(268)을 선택적으로 성막하는 블럭(136)을 포함한다. 블럭(136)에서, 제 1 금속 층(268)은 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2)의 노출된 게이트 전극 층 상에 선택적으로 성막되지만, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2) 및 제 3 유전체 핀(225-3)의 표면들 상에는 성막되지 않는다. 그 결과, 제 1 금속 층(268)은 두 개의 개별 부분들을 포함하는데, 하나는 제 1 게이트 구조물(269-1) 위에 배치되고 다른 하나는 제 2 게이트 구조물(269-2) 위에 배치된다. 일부 실시예에서, 제 1 금속 층(268)은, 테트라키스(에틸메틸아미도)티타늄(TEMAT)과 같은 금속 유기 전구체들, 또는 금속 원자들 및 유기 리간드들을 포함하는 다른 전구체들을 사용하는 금속 유기 화학 기상 증착(MOCVD)을 사용하여, 성막될 수 있다. 일부 구현예들에서, 제 1 금속 층(268)은 티타늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 코발트, 또는 니켈을 포함할 수 있다. 제 1 금속 층(268)은 약 2 nm 내지 약 20 nm의 두께로 형성될 수 있다. 후술되는 바와 같이, 제 1 금속 층(268)은 제 2 하드 마스크 층(270)과 함께 작용하는 금속 하드 마스크 층의 역할을 한다. 제 2 하드 마스크 층(270)이 충분한 에칭 저항성을 갖는 일부의 대안적인 실시예들에서, 제 1 금속 층(268)은 생략될 수 있다.
도 1b, 도 18 및 도 19를 참조하면, 방법(100)은 제 2 하드 마스크 층(270)을 사용하여 격리 트렌치(274)를 형성하기 위해 제 2 유전체 핀(225-2)을 선택적으로 제거하는 블럭(138)을 포함한다. 포토리소그래피 기법들은 제 2 유전체 핀(225-2)을 선택적으로 제거하는 데 사용된다. 예시적인 공정에서, 제 2 하드 마스크 층(270)은, 제 1 유전체 핀(225-1), 제 2 유전체 핀(225-2), 제 3 유전체 핀(225-3) 및 제 1 금속 층(268)을 포함하여, 워크피스(200) 위에 블랭킷으로 성막된다. 일부 구현예에서, 제 2 하드 마스크 층(270)은 CVD, PECVD, 또는 적합한 성막 공정을 사용하여 성막될 수 있다. 제 2 하드 마스크 층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 실리콘 옥시 질화물, 실리콘 옥시 탄화 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시 질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 제 2 하드 마스크 층(270)은 제 2 유전체 핀(225-2)을 노출시키는 개구부(272)를 형성하도록 패터닝된다. 포토레지스트 층은 FCVD 또는 스핀-온 코팅을 사용하여 제 2 하드 마스크 층(270) 위에 블랭킷으로 성막되고, 포토리소그래피 공정들을 사용하여 패터닝된다. 패터닝된 포토레지스트 층은 도 18에 도시된 바와 같이 개구부(272)를 형성하기 위해 제 2 하드 마스크 층(270)을 에칭할 때 에칭 마스크로서 도포된다.
이제 도 19가 참조된다. 제 2 유전체 핀(225-2)이 개구부(272)에서 노출됨에 따라, 워크피스(200)는 격리 트렌치(274)를 형성하기 위해 등방성 에칭 공정을 겪게 된다. 블럭(138)에서의 예시적인 등방성 에칭 공정은 유전체 재료들에 선택적이고 더 느린 속도로 금속을 에칭하는 습식 에칭 공정일 수 있다. 예시적인 습식 에칭 공정은 불화 수소산, 희석 불화 수소산(DHF)을 포함할 수 있다. 도 19에 도시된 바와 같이, 블럭(138)에서의 등방성 및 선택적 에칭은 제 2 유전체 핀(225-2)뿐만 아니라 격리 트렌치(274)에 노출된 게이트 유전체 층(264)도 제거한다. 즉, 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2)의 측벽들은 격리 트렌치(274)에서 노출된다. 일부 구현예에서, 블럭(138)에서의 선택적 습식 에칭 공정에 의해 제 1 금속 층(268)은 언더컷(undercut)될 수 있다. 이러한 구현예에서, 제 1 금속 층(268) 아래의 격리 트렌치(274)의 부분은 제 1 금속 층(268) 위의 격리 트렌치(274)의 부분보다 Y 방향을 따라 더 넓다. 즉, 제 1 금속 층(268)은 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2) 위로 돌출된다. 제 1 금속 층(268)이 블럭(136)에서 형성되지 않을 경우, 블럭(138)에서의 선택적 습식 에칭은 제 2 하드 마스크 층(270)을 언더컷할 수 있다.
도 1b 및 도 20을 참조하면, 방법(100)은 격리 트렌치(274) 내에 격리 구조물(280)을 형성하는 블럭(140)을 포함한다. 일부 실시예에서, 격리 구조물(280)을 위한 유전체 재료는 우수한 홀-충전 능력을 갖는 성막 기법을 사용하여 격리 트렌치(274) 내로 성막된다. 일부의 경우, 격리 구조물(280)을 위한 유전체 재료는 ALD 또는 PEALD를 사용하여 성막된다. 격리 구조물(280)을 위한 유전체 재료의 성막 후에, CMP 공정과 같은 평탄화 공정을 수행하여, 제 2 하드 마스크 층(270) 위에서 과잉 재료를 제거한다. 격리 구조물(280)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 실리콘 옥시 질화물, 실리콘 옥시 탄화 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시 질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 격리 구조물(280)의 형상 및 프로파일은 격리 트렌치(274)의 형상 및 프로파일을 트랙킹한다.
도 1b 및 도 21을 참조하면, 방법(100)은 제 2 하드 마스크 층(270)을 선택적으로 제거하는 블럭(142)을 포함한다. 일부 실시예에서, 제 2 하드 마스크 층(270)의 조성물이 격리 구조물(280)의 조성물과는 다르기 때문에, 실질적으로 격리 구조물(280)을 손상시키지 않으면서 제 2 하드 마스크 층(270)을 선택적으로 제거할 수 있다. 일 실시예에서, 제 2 하드 마스크 층(270)은 실리콘 질화물로 형성되고, 격리 구조물(280)은 실리콘 산화물로 형성된다. 이 실시예에서, 제 2 하드 마스크 층(270)의 선택적 제거는 실리콘 질화물에 대해 선택적인 에칭 공정을 사용하여 수행될 수 있다. 제 2 하드 마스크 층(270)의 선택적 제거 후에, 격리 구조물(280)의 일부는 제 1 금속 층(268) 위로 상승된다.
도 1b, 도 21, 도 22, 및 도 24 내지 도 27을 참조하면, 방법(100)은 제 1 금속 층(268) 위에 제 2 금속 층(284)을 형성하는 블럭(144)을 포함한다. 본 개시 내용은 제 2 금속 층(284)을 형성하기 위한 하나 초과의 예시적인 공정을 제공한다. 먼저 도 21 및 도 22가 참조된다. 일부 실시예에서, 제 2 금속 층(284)은 도 21에 도시된 바와 같이, 물리 기상 증착(PVD) 또는 적절한 성막 방법을 사용하여 워크피스(200) 위에 성막된다. 제 2 금속 층(284)이 성막된 후, 제 2 금속 층(284)은, 격리 구조물(280)이 제 2 금속 층(284)을 제 1 게이트 구조물(269-1) 위의 제 1 세그먼트(284-1) 및 제 2 게이트 구조물(269-2) 위의 제 2 세그먼트(284-2)로 분리할 때까지, 에치백된다. 즉, 제 1 세그먼트(284-1) 및 제 2 세그먼트(284-2)를 물리적으로 그리고 전기적으로 격리하기 위해, 격리 구조물(280)의 측벽들 및 상단 표면 상에 배치된 제 2 금속 층(284)의 일부를 제거한다. 도 24에 나타낸 일부 실시예에서, 제 2 금속 층(284)의 에치백은 코너 부분들(2840)을 남겨 두며, 여기서 제 1 세그먼트(284-1)의 일부 및 제 2 세그먼트(284-2)의 일부는 격리 구조물(280)의 측벽들을 따라 수직으로 연장된다. 코너 부분들(2840)이 존재할 경우, 이들 부분은 약 1 nm 내지 약 3 nm의 높이를 가질 수 있다. 제 2 금속 층(284)은 티타늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 코발트, 또는 니켈을 포함할 수 있다. 제 1 세그먼트(284-1) 및 제 2 세그먼트(284-2)는 약 2 nm 내지 약 20 nm의 두께를 가질 수 있다. 도 22에 도시된 바와 같이, 제 1 금속 층(268)과는 달리, 제 1 세그먼트(284-1)는 제 3 유전체 핀(225-3) 위로 연장되고, 제 2 세그먼트(284-2)는 제 1 유전체 핀(225-1) 위로 연장된다. 제 1 세그먼트(284-1)는 제 3 유전체 핀(225-3)과 직접 접촉하고, 제 2 세그먼트(284-2)는 제 1 유전체 핀(225-1)과 접촉한다. 명시적으로 도시되지는 않았지만, 제 1 세그먼트(284-1) 및 제 2 세그먼트(284-2)의 각각은 인접한 게이트 구조물 위로 더 연장되고, 로컬 인터커넥트(local interconnect)로서 기능할 수 있다.
그 후, 도 25, 도 26, 및 도 27이 참조된다. 일부의 대안적인 실시예에서, 제 2 금속 층(284)의 형성은 시드 층(282)을 사용하는 것을 포함한다. 도 25를 참조하면, 제 2 하드 마스크 층(270)의 선택적 제거 후, 시드 층(282)은 제 1 금속 층(268) 및 격리 구조물(280) 상에서뿐만 아니라 워크피스(200) 위에 블랭킷으로 성막된다. 시드 층(282)은 티타늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 코발트, 또는 니켈을 포함할 수 있으며, 약 1 nm 내지 약 5 nm의 두께를 가질 수 있다. 도 26을 참조하면, 시드 층(282)을 제 1 게이트 구조물(269-1) 위의 제 1 부분(282-1) 및 제 2 게이트 구조물(269-2) 위의 제 2 부분(282-2)으로 물리적으로 그리고 전기적으로 절단하도록 에치백을 수행한다. 에치백 공정 후, 제 1 부분(282-1) 및 제 2 부분(282-2)은 격리 구조물(280)에 의해 분리된다. 그 후, 도 27을 참조하면, 제 1 세그먼트(284-1) 및 제 2 세그먼트(284-2)는 각각 제 1 부분(282-1) 및 제 2 부분(282-2) 상에 선택적으로 성막된다. 일부 실시예에서, 제 2 금속 층(284)의 제 1 세그먼트(284-1) 및 제 2 세그먼트(284-2)는 MOCVD 또는 무전해 도금을 사용하여 성막될 수 있다. 제 1 부분(282-1) 및 제 2 부분(282-2)이 이미 분리되어 있고, 성막이 선택적이기 때문에, 제 1 부분(284-1) 및 제 2 부분(284-2)의 형성은 제 2 금속 층(284)의 에치백 공정을 필요로 하지 않는다. 즉, 시드 층(282)의 제 1 부분(282-1) 및 제 2 부분(282-2)은 제 2 금속 층(284)의 자체 정렬 성막을 가능하게 한다.
도 1b, 도 23, 도 24, 및 도 27을 참조하면, 방법(100)은 제 2 금속 층(284) 위에 게이트 자체 정렬된 컨택(SAC) 유전체 층(288)을 형성하는 블럭(146)을 포함한다. 일부 실시예에서, 게이트 SAC 유전체 층(288)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 실리콘 옥시 질화물, 실리콘 옥시 탄화 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 옥시 질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 게이트 SAC 유전체 층(288)은 CVD, ALD, PEALD, 또는 적합한 방법을 사용하여 성막될 수 있다.
도 23 및 도 27이 참조된다. 일부 실시예에서, 격리 구조물(280)은 하부 부분(280L), 및 하부 부분(280L) 위에 배치된 상부 부분(280U)을 포함한다. 하부 부분(280L)은 제 1 금속 층(268) 아래의 격리 구조물(280)의 부분을 지칭하며, 상부 부분(280U)은 제 1 금속 층(268) 위의 격리 구조물(280)의 부분을 지칭한다. 도 23에 나타낸 실시예들에서, 하부 부분(280L)은 제 1 게이트 구조물(269-1)과 제 2 게이트 구조물(269-2) 사이에 배치되거나 샌드위치된다. 상부 부분(280U)은 제 1 금속 층(268)의 두 개의 개별 부분들 사이뿐만 아니라 제 1 세그먼트(284-1)와 제 2 세그먼트(284-2) 사이에 배치된다. 상부 부분(280U)은 또한 게이트 SAC 유전체 층(288) 사이에 배치된다. Y 방향을 따라, 상부 부분(280U)은 제 1 폭(W1)을 가지며, 하부 부분(280L)은 제 2 폭(W2)을 갖는다. 격리 트렌치(274)를 형성할 때의 언더컷 때문에, 제 2 폭(W2)은 제 1 폭(W1)보다 크다. 일부의 경우, 제 1 폭(W1)은 약 5 nm 내지 약 50 nm이고, 제 2 폭(W2)은 약 10 nm 내지 약 60 nm이다. 제 1 폭(W1)과 제 2 폭(W2) 간의 차이는 언더컷의 범위를 나타낸다. 일부의 경우, 제 1 폭(W1)과 제 2 폭(W2) 간의 차이는 약 2 nm 내지 약 20 nm일 수 있다. 다르게 말하면, 제 1 금속 층(268), 제 2 금속 층(284)(제 1 세그먼트(284-1) 및 제 2 세그먼트(284-2)를 포함), 및 시드 층(282)(형성시 제 1 부분(282-1) 및 제 2 부분(282-2)을 포함)은 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2) 위에 돌출된다. 도 27에 나타낸 실시예들에서, 상부 부분(280U)은 시드 층(282)의 제 1 부분(282-1)과 제 2 부분(282-2) 사이에 추가로 배치되거나 샌드위치된다.
공정 변동으로 인해, 본 개시 내용은 도 28 내지 도 31에 도시된 대안적인 실시예들을 제공한다. 도 28을 참조하면, 개구부(272)(도 18에 도시됨)가 Z 방향을 따라 제 2 유전체 핀(225-2)과 완벽하게 정렬되지 않은 경우, 제 2 유전체 핀(225-2)을 제거하면 비뚤어진(crooked) 격리 구조물(290)이 형성될 수 있다. 비뚤어진 격리 구조물(290)은 하부 부분(290L), 및 하부 부분(290L) 위의 상부 부분(290U)을 포함한다. 도 28에 도시된 바와 같이, 상부 부분(290U)은 Z 방향을 따라 하부 부분(290L)과 수직으로 정렬되지는 않는다. 하부 부분(290L)은 실질적으로 제 1 게이트 구조물(269-1)과 제 2 게이트 구조물(269-2) 사이에 배치된다. 상부 부분(290U)은 실질적으로 제 1 세그먼트(284-1)와 제 2 세그먼트(284-2) 사이에 배치된다. 일부의 경우, 비뚤어진 격리 구조물(290)은 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2) 중 하나의 게이트 전극 층(266)으로 절단된다.
도 29를 참조하면, 개구부(272)(도 18에 도시됨)가 Y 방향을 따라 제 2 유전체 핀(225-2)보다 넓은 경우, 제 2 유전체 핀(225-2)을 제거하면 볼트와 같은 격리 구조물(292)이 형성될 수 있다. 볼트와 같은 격리 구조물(292)은 하부 부분(292L), 및 하부 부분(292L) 위의 상부 부분(292U)을 포함한다. 도 29에 도시된 바와 같이, 상부 부분(292U)은 제 3 폭(W3)을 갖고, 하부 부분(292L)은 제 3 폭(W3)보다 작은 제 4 폭(W4)을 갖는다. 일부의 경우, 제 4 폭(W4)은 약 10 nm 내지 약 60 nm일 수 있고, 제 3 폭(W3)은 약 20 nm 내지 약 75 nm일 수 있다. 하부 부분(292L)은 실질적으로 제 1 게이트 구조물(269-1)과 제 2 게이트 구조물(269-2) 사이에 배치된다. 상부 부분(292U)은 실질적으로 제 1 세그먼트(284-1)와 제 2 세그먼트(284-2) 사이에 배치된다. 일부의 경우, 볼트와 같은 격리 구조물(292)은 제 1 게이트 구조물(269-1) 및 제 2 게이트 구조물(269-2)의 게이트 전극 층들(266)로 절단된다.
도 30을 참조하면, 제 2 유전체 핀(225-2)의 제거로 격리 피처(216)가 에칭될 경우, 둥근 하단 격리 구조물(294)이 형성될 수 있다. 둥근 하단 격리 구조물(294)은 격리 피처(216) 내로 연장되는 하단 부분(295)을 포함한다. 하단 부분(295)은 격리 피처(216) 내로 약 1 nm 내지 약 20 nm로 연장될 수 있다.
도 31을 참조하면, 격리 구조물(280)에 대한 성막 공정이 충분한 홀-충전 능력을 갖지 못하는 경우, 격리 구조물(280)에는 보이드(void)(297)가 형성될 수 있다. 형성될 때, 보이드(297)는 Y 방향을 따라 약 1 nm 내지 약 5 nm의 폭 및 Z 방향을 따라 약 2 nm 내지 약 20 nm의 높이를 가질 수 있다.
전술한 논의에 기반하여, 본 개시 내용은 종래의 공정들에 비해 이점들을 제공함을 알 수 있다. 그러나, 다른 실시예들은 추가적인 이점들을 제공할 수 있고, 모든 이점이 본원에 반드시 개시되는 것은 아니며, 그리고 모든 실시예들에 대해 특정 이점이 요구되는 것은 아니라는 것이 이해된다. 예를 들어, 본 개시 내용에 개시된 공정들은 유전체 핀 위에 게이트 구조물 층들을 성막하고, 유전체 핀은 후속적으로 제거되어 게이트 구조물들 사이에 격리 트렌치를 형성한다. 그 후, 격리 구조물을 형성하는 격리 트렌치 내에 유전체 재료가 성막된다. 유전체 핀에 비해, 격리 구조물은 게이트 구조물들 사이의 방향을 따라 더 넓어져, 게이트-게이트 분리(gate-to-gate separation)를 증가시킨다. 게이트-게이트 분리는 게이트-게이트 캐패시턴스를 감소시키며, 이는 이점이 된다.
일 예시적인 양태에서, 본 개시 내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는: 방향을 따라 정렬된 제 1 게이트 구조물 및 제 2 게이트 구조물; 제 1 게이트 구조물 위에 배치된 제 1 금속 층; 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및 제 1 게이트 구조물과 제 2 게이트 구조물 사이뿐만 아니라 제 1 금속 층과 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함한다.
일부 실시예에서, 게이트 격리 구조물은 보이드를 포함한다. 일부 구현예에서, 게이트 격리 구조물은 제 1 게이트 구조물과 제 2 게이트 구조물 사이에 배치된 하부 부분 및 제 1 금속 층과 제 2 금속 층 사이에 배치된 상부 부분을 포함하고, 방향을 따른 하부 부분의 폭은 방향을 따른 상부 부분의 폭보다 크다. 일부의 경우, 반도체 디바이스는 제 1 금속 층 위의 제 1 자체 정렬된 컨택(SAC) 유전체 층 및 제 2 금속 층 위의 제 2 SAC 유전체 층을 더 포함할 수 있다. 상부 부분은 제 1 SAC 유전체 층과 제 2 SAC 유전체 층 사이에 추가로 배치된다. 일부 실시예에서, 제 1 게이트 구조물은 게이트 격리 구조물과 유전체 핀 사이에 배치되고, 제 1 금속 층은 유전체 핀 위로 연장된다. 일부 실시예에서, 게이트 격리 구조물은 단일 층이고, 유전체 핀은 라이너 및 라이너 위의 충전 층을 포함한다. 일부 구현예에서, 반도체 디바이스는 제 1 게이트 구조물과 제 1 금속 층 사이에 배치된 제 3 금속 층을 더 포함할 수 있고, 유전체 핀은 제 1 금속 층과 직접 접촉한다. 일부의 경우, 반도체 디바이스는 제 1 금속 층과 제 3 금속 층 사이에 샌드위치된 시드 층을 더 포함할 수 있다.
다른 예시적인 양태에서, 본 개시 내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는: 수직으로 적층된 제 1 복수의 채널 부재들; 수직으로 적층된 제 2 복수의 채널 부재들; 제 1 복수의 채널 부재들의 각각 위에 배치되고, 제 1 복수의 채널 부재들의 각각을 감싸는 제 1 게이트 구조물 ― 제 1 게이트 구조물은 제 1 게이트 유전체 층, 및 제 1 게이트 유전체 층 위의 제 1 전극 층을 포함함 ―; 제 2 복수의 채널 부재들의 각각 위에 배치되고, 제 2 복수의 채널 부재들의 각각을 감싸는 제 2 게이트 구조물 ― 제 2 게이트 구조물은 제 2 게이트 유전체 층, 및 제 2 게이트 유전체 층 위의 제 2 전극 층을 포함함 ―; 제 1 게이트 구조물 위에 배치된 제 1 금속 층; 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및 제 1 게이트 구조물과 제 2 게이트 구조물 사이뿐만 아니라 제 1 금속 층과 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함한다. 게이트 격리 구조물은 제 1 전극 층 및 제 2 전극 층과 직접 접촉한다.
일부 실시예에서, 제 1 금속 층의 일부는 제 1 게이트 구조물 위에 돌출되고, 제 2 금속 층의 일부는 제 2 게이트 구조물 위에 돌출된다. 일부 구현예에서, 게이트 격리 구조물은 제 1 게이트 구조물과 제 2 게이트 구조물 사이에 배치된 하부 부분을 포함하고, 하부 부분은 제 1 금속 층 및 제 2 금속 층 중 적어도 하나를 언더컷한다. 일부 구현예에서, 제 1 복수의 채널 부재들은 기판에서 발생하는 제 1 베이스 부분 위에 배치되고, 제 2 복수의 채널 부재들은 기판에서 발생하는 제 2 베이스 부분 위에 배치되고, 그리고 게이트 격리 구조물의 일부는 제 1 베이스 부분과 제 2 베이스 부분 사이에 배치된 격리 피처 내로 연장된다. 일부의 경우, 제 1 게이트 구조물은 게이트 격리 구조물과 유전체 핀 사이에 배치되고, 제 1 금속 층은 유전체 핀 위로 연장된다. 일부 실시예에서, 반도체 디바이스는 제 1 금속 층과 제 1 게이트 구조물 사이에 배치된 시드 층을 더 포함할 수 있고, 시드 층은 유전체 핀 위로 연장된다.
또 다른 예시적인 양태에서, 본 개시 내용은 방법에 관한 것이다. 방법은: 워크피스를 수용하는 단계 ― 워크피스는 제 1 유전체 핀, 제 2 유전체 핀과 제 3 유전체 핀, 제 1 유전체 핀과 제 2 유전체 핀 사이에 배치된 제 1 게이트 구조물, 및 제 2 유전체 핀과 제 3 유전체 핀 사이에 배치된 제 2 게이트 구조물을 포함함 ―; 제 1 게이트 구조물 및 제 2 게이트 구조물 상에 제 1 금속 층을 선택적으로 성막하는 단계; 격리 트렌치를 형성하기 위해 제 2 유전체 핀을 선택적으로 제거하는 단계; 및 게이트 격리 구조물을 형성하기 위해 격리 트렌치 내에 유전체 재료를 성막하는 단계를 포함한다.
일부 실시예에서, 제 2 유전체 핀을 선택적으로 제거하는 단계는 워크피스 위에 하드 마스크 층을 성막하는 단계, 제 2 유전체 핀을 노출시키는 개구부를 형성하기 위해 하드 마스크 층을 패터닝하는 단계, 및 격리 트렌치를 형성하기 위해 개구부를 통해 제 2 유전체 핀을 에칭하는 단계를 포함한다. 일부 구현예에서, 방법은 유전체 재료의 성막 후에, 제 1 게이트 구조물 및 제 2 게이트 구조물 상의 제 1 금속 층을 노출시키기 위해 패터닝된 하드 마스크 층을 선택적으로 제거하는 단계, 및 제 1 금속 층, 제 1 유전체 핀, 및 제 2 유전체 핀 위에 제 2 금속 층을 성막하는 단계를 더 포함할 수 있다. 일부의 경우, 제 2 금속 층을 성막하는 단계는 제 1 금속 층, 제 1 유전체 핀, 제 2 유전체 핀, 및 게이트 격리 구조물 위에 제 2 금속 층을 성막하는 단계, 및 게이트 격리 구조물 상의 제 2 금속 층을 제거하기 위해 제 2 금속 층을 에치백하는 단계를 포함한다. 일부 구현예에서, 제 2 금속 층을 성막하는 단계는 제 1 금속 층, 제 1 유전체 핀, 제 2 유전체 핀, 및 게이트 격리 구조물 위에 시드 층을 성막하는 단계, 게이트 격리 구조물 상의 제 2 금속 층을 제거하기 위해 시드 층을 에치백하는 단계, 및 에치백 후, 시드 층 상에 제 2 금속 층을 선택적으로 성막하는 단계를 포함한다. 일부의 경우, 제 1 게이트 구조물은 제 1 게이트 유전체 층을 포함한다. 제 2 게이트 구조물은 제 2 게이트 유전체 층을 포함하고, 제 2 유전체 핀을 선택적으로 제거하는 단계는 또한 제 1 게이트 유전체 층의 일부 및 제 2 게이트 유전체 층의 일부를 제거한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 피처들을 개략적으로 설명하고 있다. 본 기술 분야의 통상의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
1. 반도체 디바이스에 있어서,
한 방향을 따라 정렬된 제 1 게이트 구조물 및 제 2 게이트 구조물;
상기 제 1 게이트 구조물 위에 배치된 제 1 금속 층;
상기 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및
상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이뿐만 아니라 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함하는 반도체 디바이스.
2. 제1항에 있어서,
상기 게이트 격리 구조물은 보이드를 포함하는 것인 반도체 디바이스.
3. 제1항에 있어서,
상기 게이트 격리 구조물은 상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이에 배치된 하부 부분 및 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 배치된 상부 부분을 포함하고;
상기 방향을 따른 상기 하부 부분의 폭은 상기 방향을 따른 상기 상부 부분의 폭보다 큰 것인, 반도체 디바이스.
4. 제3항에 있어서,
상기 제 1 금속 층 위의 제 1 자체 정렬된 컨택(first self-aligned contact; SAC) 유전체 층; 및
상기 제 2 금속 층 위의 제 2 SAC 유전체 층을 더 포함하고,
상기 상부 부분은 상기 제 1 SAC 유전체 층과 상기 제 2 SAC 유전체 층 사이에 추가로 배치되는 것인 반도체 디바이스.
5. 제1항에 있어서,
상기 제 1 게이트 구조물은 상기 게이트 격리 구조물과 유전체 핀 사이에 배치되고,
상기 제 1 금속 층은 상기 유전체 핀 위로 연장되는 것인 반도체 디바이스.
6. 제5항에 있어서,
상기 게이트 격리 구조물은 단일 층이고,
상기 유전체 핀은 라이너 및 상기 라이너 위의 충전 층을 포함하는 것인 반도체 디바이스.
7. 제5항에 있어서,
상기 제 1 게이트 구조물과 상기 제 1 금속 층 사이에 배치된 제 3 금속 층을 더 포함하고,
상기 유전체 핀은 상기 제 1 금속 층과 직접 접촉하는 것인 반도체 디바이스.
8. 제7항에 있어서,
상기 제 1 금속 층과 상기 제 3 금속 층 사이에 샌드위치된 시드 층을 더 포함하는 반도체 디바이스.
9. 반도체 디바이스에 있어서,
수직으로 적층된 제 1 복수의 채널 부재들;
수직으로 적층된 제 2 복수의 채널 부재들;
상기 제 1 복수의 채널 부재들의 각각 위에 배치되고, 상기 제 1 복수의 채널 부재들의 각각을 감싸는 제 1 게이트 구조물 ― 상기 제 1 게이트 구조물은,
제 1 게이트 유전체 층, 및
상기 제 1 게이트 유전체 층 위의 제 1 전극 층을 포함함 ―;
상기 제 2 복수의 채널 부재들의 각각 위에 배치되고, 상기 제 2 복수의 채널 부재들의 각각을 감싸는 제 2 게이트 구조물 ― 상기 제 2 게이트 구조물은,
제 2 게이트 유전체 층, 및
상기 제 2 게이트 유전체 층 위의 제 2 전극 층을 포함함 ―;
상기 제 1 게이트 구조물 위에 배치된 제 1 금속 층;
상기 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및
상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이뿐만 아니라 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함하며,
상기 게이트 격리 구조물은 상기 제 1 전극 층 및 상기 제 2 전극 층과 직접 접촉하는 것인 반도체 디바이스.
10. 제9항에 있어서,
상기 제 1 금속 층의 일부는 상기 제 1 게이트 구조물 위에 돌출되고,
상기 제 2 금속 층의 일부는 상기 제 2 게이트 구조물 위에 돌출되는 것인 반도체 디바이스.
11. 제9항에 있어서,
상기 게이트 격리 구조물은 상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이에 배치된 하부 부분을 포함하고,
상기 하부 부분은 상기 제 1 금속 층 및 상기 제 2 금속 층 중 적어도 하나를 언더컷하는 것인 반도체 디바이스.
12. 제9항에 있어서,
상기 제 1 복수의 채널 부재들은 기판으로부터 발생하는 제 1 베이스 부분 위에 배치되고,
상기 제 2 복수의 채널 부재들은 상기 기판으로부터 발생하는 제 2 베이스 부분 위에 배치되고,
상기 게이트 격리 구조물의 일부는 상기 제 1 베이스 부분과 상기 제 2 베이스 부분 사이에 배치된 격리 피처 내로 연장되는 것인 반도체 디바이스.
13. 제9항에 있어서,
상기 제 1 게이트 구조물은 상기 게이트 격리 구조물과 유전체 핀 사이에 배치되고,
상기 제 1 금속 층은 상기 유전체 핀 위로 연장되는 것인 반도체 디바이스.
14. 제13항에 있어서,
상기 제 1 금속 층과 상기 제 1 게이트 구조물 사이에 샌드위치된 시드 층을 더 포함하고,
상기 시드 층은 상기 유전체 핀 위로 연장되는 것인 반도체 디바이스.
15. 방법에 있어서,
워크피스를 수용하는 단계 ― 상기 워크피스는,
제 1 유전체 핀, 제 2 유전체 핀과 제 3 유전체 핀,
상기 제 1 유전체 핀과 상기 제 2 유전체 핀 사이에 배치된 제 1 게이트 구조물, 및
상기 제 2 유전체 핀과 상기 제 3 유전체 핀 사이에 배치된 제 2 게이트 구조물을 포함함 ―;
상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 상에 제 1 금속 층을 선택적으로 성막하는 단계;
격리 트렌치를 형성하기 위해 상기 제 2 유전체 핀을 선택적으로 제거하는 단계; 및
게이트 격리 구조물을 형성하기 위해 상기 격리 트렌치 내에 유전체 재료를 성막하는 단계를 포함하는 방법.
16. 제15항에 있어서,
상기 제 2 유전체 핀을 선택적으로 제거하는 단계는:
상기 워크피스 위에 하드 마스크 층을 성막하는 단계;
상기 제 2 유전체 핀을 노출시키는 개구부를 형성하기 위해 상기 하드 마스크 층을 패터닝하는 단계; 및
상기 격리 트렌치를 형성하기 위해 상기 개구부를 통해 상기 제 2 유전체 핀을 에칭하는 단계를 포함하는 것인 방법.
17. 제15항에 있어서,
상기 유전체 재료를 성막하는 단계 후에, 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 상의 상기 제 1 금속 층을 노출시키기 위해 상기 패터닝된 하드 마스크 층을 선택적으로 제거하는 단계; 및
상기 제 1 금속 층, 상기 제 1 유전체 핀, 및 상기 제 2 유전체 핀 위에 제 2 금속 층을 성막하는 단계를 더 포함하는 방법.
18. 제17항에 있어서,
상기 제 2 금속 층을 성막하는 단계는:
상기 제 1 금속 층, 상기 제 1 유전체 핀, 상기 제 2 유전체 핀, 및 상기 게이트 격리 구조물 위에 상기 제 2 금속 층을 성막하는 단계; 및
상기 게이트 격리 구조물 상의 상기 제 2 금속 층을 제거하기 위해 상기 제 2 금속 층을 에치백하는 단계를 포함하는 것인 방법.
19. 제17항에 있어서,
상기 제 2 금속 층을 성막하는 단계는:
상기 제 1 금속 층, 상기 제 1 유전체 핀, 상기 제 2 유전체 핀, 및 상기 게이트 격리 구조물 위에 시드 층을 성막하는 단계;
상기 게이트 격리 구조물 상의 상기 제 2 금속 층을 제거하기 위해 상기 시드 층을 에치백하는 단계; 및
상기 에치백하는 단계 후에, 상기 시드 층 상에 상기 제 2 금속 층을 선택적으로 성막하는 단계를 포함하는 것인 방법.
20. 제15항에 있어서,
상기 제 1 게이트 구조물은 제 1 게이트 유전체 층을 포함하고,
상기 제 2 게이트 구조물은 제 2 게이트 유전체 층을 포함하고,
상기 제 2 유전체 핀을 선택적으로 제거하는 단계는 또한 상기 제 1 게이트 유전체 층의 일부 및 상기 제 2 게이트 유전체 층의 일부를 제거하는 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    한 방향을 따라 정렬된 제 1 게이트 구조물 및 제 2 게이트 구조물;
    상기 제 1 게이트 구조물 위에 배치된 제 1 금속 층;
    상기 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및
    상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이뿐만 아니라 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 격리 구조물은 보이드를 포함하는 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 게이트 격리 구조물은 상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이에 배치된 하부 부분 및 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 배치된 상부 부분을 포함하고;
    상기 방향을 따른 상기 하부 부분의 폭은 상기 방향을 따른 상기 상부 부분의 폭보다 큰 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제 1 금속 층 위의 제 1 자체 정렬된 컨택(first self-aligned contact; SAC) 유전체 층; 및
    상기 제 2 금속 층 위의 제 2 SAC 유전체 층을 더 포함하고,
    상기 상부 부분은 상기 제 1 SAC 유전체 층과 상기 제 2 SAC 유전체 층 사이에 추가로 배치되는 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제 1 게이트 구조물은 상기 게이트 격리 구조물과 유전체 핀 사이에 배치되고,
    상기 제 1 금속 층은 상기 유전체 핀 위로 연장되는 것인 반도체 디바이스.
  6. 제5항에 있어서,
    상기 게이트 격리 구조물은 단일 층이고,
    상기 유전체 핀은 라이너 및 상기 라이너 위의 충전 층을 포함하는 것인 반도체 디바이스.
  7. 제5항에 있어서,
    상기 제 1 게이트 구조물과 상기 제 1 금속 층 사이에 배치된 제 3 금속 층을 더 포함하고,
    상기 유전체 핀은 상기 제 1 금속 층과 직접 접촉하는 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제 1 금속 층과 상기 제 3 금속 층 사이에 샌드위치된 시드 층을 더 포함하는 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    수직으로 적층된 제 1 복수의 채널 부재들;
    수직으로 적층된 제 2 복수의 채널 부재들;
    상기 제 1 복수의 채널 부재들의 각각 위에 배치되고, 상기 제 1 복수의 채널 부재들의 각각을 감싸는 제 1 게이트 구조물 ― 상기 제 1 게이트 구조물은,
    제 1 게이트 유전체 층, 및
    상기 제 1 게이트 유전체 층 위의 제 1 전극 층을 포함함 ―;
    상기 제 2 복수의 채널 부재들의 각각 위에 배치되고, 상기 제 2 복수의 채널 부재들의 각각을 감싸는 제 2 게이트 구조물 ― 상기 제 2 게이트 구조물은,
    제 2 게이트 유전체 층, 및
    상기 제 2 게이트 유전체 층 위의 제 2 전극 층을 포함함 ―;
    상기 제 1 게이트 구조물 위에 배치된 제 1 금속 층;
    상기 제 2 게이트 구조물 위에 배치된 제 2 금속 층; 및
    상기 제 1 게이트 구조물과 상기 제 2 게이트 구조물 사이뿐만 아니라 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 연장되는 게이트 격리 구조물을 포함하며,
    상기 게이트 격리 구조물은 상기 제 1 전극 층 및 상기 제 2 전극 층과 직접 접촉하는 것인 반도체 디바이스.
  10. 방법에 있어서,
    워크피스를 수용하는 단계 ― 상기 워크피스는,
    제 1 유전체 핀, 제 2 유전체 핀과 제 3 유전체 핀,
    상기 제 1 유전체 핀과 상기 제 2 유전체 핀 사이에 배치된 제 1 게이트 구조물, 및
    상기 제 2 유전체 핀과 상기 제 3 유전체 핀 사이에 배치된 제 2 게이트 구조물을 포함함 ―;
    상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 상에 제 1 금속 층을 선택적으로 성막하는 단계;
    격리 트렌치를 형성하기 위해 상기 제 2 유전체 핀을 선택적으로 제거하는 단계; 및
    게이트 격리 구조물을 형성하기 위해 상기 격리 트렌치 내에 유전체 재료를 성막하는 단계를 포함하는 방법.
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