KR102481143B1 - 소스/드레인 컨택 구조체 - Google Patents

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유-수안 후앙
웨이 주 리
호우-유 첸
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Abstract

본 개시내용에 따른 반도체 디바이스는 제 1 상호접속 구조체, 제 1 상호접속 구조체 위의 제 1 트랜지스터, 제 1 트랜지스터 위의 제 2 트랜지스터, 및 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함한다. 제 1 트랜지스터는 제 1 나노구조체들, 및 제 1 나노구조체들과 인접한 제 1 소스 영역을 포함한다. 제 2 트랜지스터는 제 2 나노구조체들, 및 제 2 나노구조체들과 인접한 제 2 소스 영역을 포함한다. 제 1 소스 영역은 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 제 2 소스 영역은 제 2 상호접속 구조체에서 제 2 전력 레일에 결합된다.

Description

소스/드레인 컨택 구조체{SOURCE/DRAIN CONTACT STRUCTURE}
우선권 데이터
이 출원은 "SOURCE/DRAIN CONTACT STRUCTURE"라는 명칭으로 2020년 5월 22일자로 출원된 미국 특허 가출원 제63/028,770호(대리인 관리 번호 2020-1124/24061.4212PV01)에 대한 우선권을 주장하고, 이 미국 특허 가출원의 전체 개시내용은 이로써, 참조로 본원에 편입된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 설계에서의 기술적인 진전들은 IC들의 세대들을 생산하였고, 여기서, 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 가진다. IC 진화의 도중에, 기능적인 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면, 기하구조 크기(즉, 제작 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운 프로세스는 일반적으로, 생산 효율을 증가시키고 연관된 비용들을 저하시킴으로써 이익들을 제공한다. 이러한 스케일링 다운은 또한, IC들을 프로세싱하고 제조하는 복잡성을 증가시켰다.
예를 들어, 집적 회로(IC) 기술들은 더 작은 기술 노드들을 향해 전진하고, 멀티-게이트 디바이스들은 게이트-채널 결합을 증가시키고, 오프-상태(off-state) 전류를 감소시키고, 단채널 효과(short-channel effect; SCE)들을 감소시킴으로써, 게이트 제어를 개선시키기 위하여 도입되었다. 멀티-게이트 디바이스는 일반적으로, 채널 영역의 복수의 면 위에 배치된 게이트 구조체 또는 그 부분을 가지는 디바이스를 지칭한다. 핀-유사 전계 효과 트랜지스터(Fin-like field effect transistor; FinFET)들 및 멀티-브릿지-채널(multi-bridge-channel; MBC) 트랜지스터들은 고성능 및 저누설 애플리케이션들을 위한 인기 있고 유망한 후보들이 되는 멀티-게이트 디바이스들의 예들이다. FinFET은 하나 초과의 면 상에서 게이트에 의해 둘러싸인 상승된 채널을 가진다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀(fin)"의 상단 및 측벽들을 둘러쌈). MBC 트랜지스터는 2 개 이상의 면들 상에서 채널 영역으로의 접근을 제공하기 위하여 채널 영역 주위에서 부분적으로 또는 완전히 연장될 수 있는 게이트 구조체를 가진다. 그 게이트 구조체가 채널 영역들을 포위하므로, MBC 트랜지스터는 또한, 포위 게이트 트랜지스터(surrounding gate transistor; SGT) 또는 게이트-올-어라운드(gate-all-around; GAA) 트랜지스터로서 지칭될 수 있다. MBC 트랜지스터의 채널 영역은 나노와이어(nanowire)들, 나노시트(nanosheet)들, 다른 나노구조체(nanostructure)들, 및/또는 다른 적당한 구조체들로부터 형성될 수 있다.
멀티-게이트 트랜지스터들의 구현예는 디바이스 치수들을 감소시키고 디바이스 패킹 밀도(device packing density)를 증가시키고, 이것은 전력 및 신호 라우팅을 형성할 시에 과제를 제기한다. 현존하는 소스/드레인 컨택 구조체들은 일반적으로, 그 의도된 목적들을 위하여 적당하지만, 이들은 모든 양태들에서 만족스럽지는 않다.
본 개시내용은 첨부 도면들과 함께 읽을 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 피처들은 축척에 맞게 그려지지 않고 오직 예시의 목적들을 위하여 이용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명확함을 위하여 임의적으로 증가 또는 감소될 수 있다.
도 1은 본 개시내용의 하나 이상의 양태들에 따른, 후면 전력 레일(backside power rail)을 가지는 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 예시한다.
도 2 내지 도 10, 도 11a 내지 도 17a, 및 도 11b 내지 도 17b는 본 개시내용의 하나 이상의 양태들에 따른, 도 1의 방법에 따른 제작 프로세스 동안의 워크피스(workpiece)의 단편적인 단면도들을 예시한다.
도 18은 본 개시내용의 하나 이상의 양태들에 따른, 후면 전력 레일을 가지는 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 예시한다.
도 19 내지 도 28, 도 29a 내지 도 35a, 및 도 29b 내지 도 35b는 본 개시내용의 하나 이상의 양태들에 따른, 도 18의 방법에 따른 제작 프로세스 동안의 워크피스의 단편적인 단면도들을 예시한다.
도 36은 본 개시내용의 하나 이상의 양태들에 따른, 후면 전력 레일을 가지는 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 예시한다.
도 37 내지 도 44, 도 45a 내지 도 50a, 및 도 45b 내지 도 50b는 본 개시내용의 하나 이상의 양태들에 따른, 도 36의 방법에 따른 제작 프로세스 동안의 워크피스의 단편적인 단면도들을 예시한다.
도 51a 및 도 51b는 본 개시내용의 하나 이상의 양태들에 따른, 반도체 디바이스의 단편적인 단면도들을 예시한다.
도 52는 본 개시내용의 하나 이상의 양태들에 따른, 공통 게이트 구조체를 형성하기 위한 방법의 플로우차트를 예시한다.
도 53 내지 도 57은 본 개시내용의 하나 이상의 양태들에 따른, 도 52에서의 방법에서의 다양한 스테이지들에서의 워크피스의 단편적인 단면도를 예시한다.
다음의 개시내용은 제공하는 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 피처 상부 또는 그 상에서의 제 1 피처의 형성은, 제 1 및 제 2 피처들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록, 추가적인 피처들이 제 1 및 제 2 피처들 사이에서 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
"바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 피처(들)에 대한 하나의 구성요소 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
또한, 수 또는 수들의 범위가 "약", "근사적" 등으로 설명될 때, 용어는 당해 분야에서의 당업자에 의해 이해된 바와 같이 제조하는 동안에 본래 발생하는 변동들을 고려하는 합리적인 범위 내에 있는 수들을 망라하도록 의도된다. 예를 들어, 수 또는 수들의 범위는 수와 연관된 특성을 가지는 피처를 제조하는 것과 연관된 알려진 제조 공차들에 기초하여, 설명된 수의 +/- 10 % 이내와 같은 설명된 수를 포함하는 합리적인 범위를 망라한다. 예를 들어, "약 5 nm"의 두께를 가지는 재료 층은 재료 층을 퇴적하는 것과 연관된 제조 공차들이 당해 분야에서의 당업자에 의해 +/- 15 %인 것으로 알려지는 4.25 nm로부터 5.75 nm까지의 치수 범위를 망라할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
MBC 트랜지스터들의 채택에 의해 달성된 높은 패킹 밀도는 만족스러운 전력 및 신호 라우팅 구조체들 및 피처들을 형성할 시에 과제를 생성한다. 이 과제를 충족시키기 위하여, 본 개시내용은 전력 및 신호 라우팅에서의 유연성(flexibility) 및 밀도를 달성하기 위하여 컨택 구조체 방식들의 상이한 조합을 사용하는 실시예들을 제공한다. 제 2 MBC 트랜지스터가 제 1 MBC 트랜지스터 위에 배치될 때, 본 개시내용에 따른 컨택 구조체 방식들은 예를 들어, 이중 상호접속 구조체들, 매립된 전도성 피처들을 갖는 하이브리드 핀들, 및 오프셋 디바이스 적층을 포함한다. "이중 상호접속 구조체들"에서, 제 1 MBC 트랜지스터의 소스 피처는 후면 소스 컨택에 의해 제 1 상호접속 구조체에서 전력 레일에 결합되고, 제 2 MBC 트랜지스터의 소스 피처는 제 2 MBC 트랜지스터 위의 제 2 상호접속 구조체에서 전력 레일에 결합된다. "매립된 전도성 피처들을 갖는 하이브리드 핀들"에서, 전도성 피처는 상호접속 구조체들로의 전도성 경로 통로들로서 역할을 하는 컨택 모듈들을 제공하기 위하여 하이브리드 핀들의 각각에 매립된다. "오프셋 디바이스 적층"에서, 제 1 MBC 트랜지스터 및 제 2 MBC 트랜지스터의 소스/드레인 영역들은 컨택 비아(contact via)들과 드레인 피처들 사이의 간격을 증가시키기 위하여 서로에 대해 오프셋된다.
본 개시내용의 다양한 양태들은 도면들을 참조하여 이제 더 상세하게 설명될 것이다. 그와 관련하여, 도 1, 도 18, 및 도 36은 본 개시내용의 실시예들에 따른, 워크피스로부터 반도체 디바이스를 형성하는 방법들(100, 300, 및 500)을 예시하는 플로우차트들이다. 방법들(100, 300, 및 500)은 단지 예들이고, 본 개시내용을, 방법들(100, 300, 및 500)에서 명시적으로 예시되는 것으로 제한하도록 의도되지는 않는다. 추가된 단계들은 방법들(100, 300, 및 500) 전에, 방법들(100, 300, 및 500) 동안에, 그리고 방법들(100, 300, 및 500) 후에 제공될 수 있고, 설명된 일부 단계들은 방법들의 추가적인 실시예들을 위하여 대체될 수 있거나, 제거될 수 있거나, 주위로 이동될 수 있다. 모든 단계들이 단순화의 이유들을 위하여 본원에서 상세하게 설명되지는 않는다. 방법들(100, 300, 및 500)은 방법들(100, 300, 및 500)의 실시예들에 따른 제작의 상이한 스테이지들에서의 워크피스의 단편적인 단면도들인 도 2 내지 도 10, 도 11a 내지 도 17a, 도 11b 내지 도 17b, 도 19 내지 도 28, 도 29a 내지 도 35a, 도 29b 내지 도 35b, 도 37 내지 도 44, 도 45a 내지 도 50a, 도 45b 내지 도 50b와 함께 이하에서 설명된다. 본 개시내용의 다양한 양태들의 더 양호한 예시를 위하여, 소문자 a로 종료되는 도면들의 각각은 소스 영역의 단편적인 단면도를 예시하고, 소문자 b로 종료되는 도면들의 각각은 드레인 영역의 단편적인 단면도를 예시한다. 추가적으로, 본 개시내용은 2 개의 수직으로 정렬된 MBC 트랜지스터들을 활성화하는 공통 게이트 구조체를 형성하기 위한 방법(600)을 제공한다. 도 52에서 예시된 방법(600)은 도 53 내지 도 57에서의 단면도들과 함께 이하에서 설명된다. 방법(600)은 적어도 방법들(100 및 300)과 함께 이용될 수 있다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 제공되는 블록(102)을 포함한다. 워크피스(200)는 반도체 디바이스로 제작될 것이므로, 워크피스(200)는 또한, 문맥상 필요하다면 반도체 디바이스(200)로서 지칭될 수 있다는 것이 주목된다. 워크피스(200)는 기판(202)을 포함할 수 있다. 도면들에서 명시적으로 도시되지 않지만, 기판(202)은 상이한 전도성 유형들의 트랜지스터들의 제작을 위한 n-형 웰(well) 영역 및 p-형 웰 영역을 포함할 수 있다. 하나의 실시예에서, 기판(202)은 실리콘(Si) 기판일 수 있다. 일부 다른 실시예들에서, 기판(202)은 게르마늄(germanium)(Ge), 실리콘 게르마늄(silicon germanium)(SiGe), 또는 III-V 반도체 재료와 같은 다른 반도체들을 포함할 수 있다. 일 예의 III-V 반도체 재료들은 갈륨 아세나이드(gallium arsenide)(GaAs), 인듐 포스파이드(indium phosphide)(InP), 갈륨 포스파이드(gallium phosphide)(GaP), 갈륨 나이트라이드(gallium nitride)(GaN), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide)(GaAsP), 알루미늄 인듐 아세나이드(aluminum indium arsenide)(AlInAs), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide)(AlGaAs), 갈륨 인듐 포스파이드(gallium indium phosphide)(GaInP), 및 인듐 갈륨 아세나이드(indium gallium arsenide)(InGaAs)를 포함할 수 있다. 기판(202)은 또한, 절연체상 실리콘(silicon-on-insulator; SOI) 구조체를 가지기 위하여 실리콘 옥사이드(silicon oxide) 층과 같은 절연 층을 포함할 수 있다. 존재할 때, n-형 웰 및 p-형 웰의 각각은 기판(202)에서 형성되고, 도핑 프로파일(doping profile)을 포함한다. n-형 웰은 인(P) 또는 비소(As)와 같은 n-형 도펀트(dopant)의 도핑 프로파일을 포함할 수 있다. p-형 웰은 붕소(B)와 같은 p-형 도펀트의 도핑 프로파일을 포함할 수 있다. n-형 웰 및 p-형 웰에서의 도핑은 이온 주입 또는 열적 확산을 이용하여 형성될 수 있고, 기판(202)의 부분들로 고려될 수 있다. 모호함의 소지를 없애기 위해, X 방향, Y 방향, 및 Z 방향은 서로에 대해 수직이다.
도 2에서 도시된 바와 같이, 워크피스(200)는 또한, 기판(202) 위에 배치된 제 1 적층체(204)를 포함한다. 제 1 적층체(204)는 복수의 희생 층(sacrificial layer)들(206)과 교차배치되는(interleaved) 복수의 채널 층들(208)을 포함한다. 채널 층들(208) 및 희생 층들(206)은 상이한 반도체 조성들을 가질 수 있다. 일부 구현예들에서, 채널 층들(208)은 실리콘(Si)으로 형성되고, 희생 층들(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 이 구현예들에서, 희생 층들(206)에서의 추가적인 게르마늄 함량은 채널 층들(208)에 대한 실질적인 손상들 없이 희생 층들(206)의 선택적인 제거 또는 리세스(recess)를 허용한다. 일부 실시예들에서, 희생 층들(206) 및 채널 층들(208)은 에피택시 층(epitaxy layer)들이고, 에피택시 프로세스를 이용하여 퇴적될 수 있다. 적당한 에피택시 프로세스들은 증기-상 에피택시(vapor-phase epitaxy; VPE), 초고 진공 화학적 기상 퇴적(ultra-high vacuum chemical vapor deposition; UHV-CVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 및/또는 다른 적당한 프로세스들을 포함한다. 도 2에서 도시된 바와 같이, 희생 층들(206) 및 채널 층들(208)은 제 1 적층체(204)를 형성하기 위하여 교대로, 차례로 퇴적된다. 희생 층들(206)의 3 개(3)의 층들 및 채널 층들(208)의 3 개(3)의 층들은 도 2에서 예시된 바와 같이 교대로 그리고 수직으로 배열되고, 이것은 오직 예시적인 목적들을 위한 것이고, 청구항들에서 구체적으로 기재되는 것을 초월하여 제한적이도록 의도되지는 않는다는 것이 주목된다. 임의의 수의 희생 층들(206) 및 채널 층들(208)이 제 1 적층체(204)로부터 형성될 수 있다는 것이 인식될 수 있다. 층들의 수는 디바이스(200)를 위한 채널 부재들의 희망된 수에 종속된다. 일부 실시예들에서, 채널 층들(208)의 수는 2 내지 10 사이이다.
도 1 및 도 3을 참조하면, 방법(100)은 제 1 핀-형상 구조체(209)가 제 1 적층체(204)로부터 형성되는 블록(104)을 포함한다. 일부 실시예들에서, 제 1 적층체(204) 및 기판(202)의 부분은 제 1 핀-형상 구조체(209)를 형성하기 위하여 패턴화된다. 패턴화를 위해, 하드 마스크 층(hard mask layer)이 제 1 적층체(204) 위에 퇴적될 수 있다. 하드 마스크 층은 단일 층 또는 다층일 수 있다. 하나의 예에서, 하드 마스크 층은 실리콘 옥사이드(silicon oxide) 층, 및 실리콘 옥사이드 층 위의 실리콘 나이트라이드(silicon nitride) 층을 포함한다. 도 3에서 도시된 바와 같이, 제 1 핀-형상 구조체(209)는 기판(202)으로부터 Z 방향을 따라 수직으로 연장되고, Y 방향을 따라 길게(lengthwise) 연장된다. 제 1 핀-형상 구조체(209)는 기판(202)으로부터 형성된 기저부 부분(209B), 및 제 1 적층체(204)로부터 형성된 적층체 부분(209S)을 포함한다. 제 1 핀-형상 구조체(209)는 이중-패턴화(double-patterning) 또는 멀티-패턴화(multi-patterning) 프로세스들을 포함하는 적당한 프로세스들을 이용하여 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 멀티-패턴화 프로세스들은 포토리소그래피 및 자기-정렬된 프로세스들을 조합하여, 예를 들어, 단일의 직접적인 포토리소그래피 프로세스를 이용하여 이와 다르게 획득가능한 것보다 더 작은 피치(pitch)들을 가지는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 재료 층은 기판 위에 형성되고, 포토리소그래피(photolithography) 프로세스를 이용하여 패턴화된다. 스페이서들은 자기-정렬된 프로세스를 이용하여 패턴화된 재료 층과 함께 형성된다. 재료 층은 그 다음으로 제거되고, 남아 있는 스페이서들 또는 맨드릴(mandrel)들은 그 다음으로, 제 1 적층체(204) 및 기판(202)을 에칭함으로써 제 1 핀-형상 구조체(209)를 패턴화하기 위하여 이용될 수 있다. 에칭 프로세스는 건식 에칭(dry etching), 습식 에칭(wet etching), 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적당한 프로세스들을 포함할 수 있다. 도 3에서 도시된 일부 구현예들에서, 제 1 핀-형상 구조체(209)가 형성된 후에, 제 1 라이너(liner)(210)가 워크피스(200) 위에 등각으로(conformally) 퇴적될 수 있다. 제 1 라이너(210)는 실리콘 나이트라이드를 포함할 수 있고, 화학적 기상 퇴적(chemical vapor deposition; CVD) 또는 원자 층 퇴적(atomic layer deposition; ALD)을 이용하여 퇴적될 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은 격리 피처(214)가 형성되는 블록(106)을 포함한다. 격리 피처(214)는 또한, 얕은 트렌치 격리(shallow trench isolation; STI) 피처(214)로서 지칭될 수 있다. 일 예의 프로세스에서, 격리 피처(214)를 위한 유전체 재료는 CVD, 대기압미만 CVD(subatmospheric CVD; SACVD), 유동가능(flowable) CVD, 원자 층 퇴적(ALD), 물리적 기상 퇴적(physical vapor deposition; PVD), 스핀-온 코팅(spin-on coating), 및/또는 다른 적당한 프로세스를 이용하여 제 1 라이너(210) 위에 퇴적된다. 그 다음으로, 퇴적된 유전체 재료는 제 1 핀-형상 구조체(209)가 격리 피처(214) 위로 융기할 때까지 평탄화(planarize)되고 리세싱(recess)된다. 즉, 격리 피처(214)의 리세스 후에, 제 1 핀-형상 구조체(209)의 기저부 부분(209B)은 격리 피처(214)에 의해 포위된다. 격리 피처(214)를 위한 유전체 재료는 실리콘 옥사이드, 실리콘 옥시나이트라이드(silicon oxynitride), 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k(low-k) 유전체, 그 조합들, 및/또는 다른 적당한 재료들을 포함할 수 있다. 격리 피처(214)가 리세싱된 후에, 제 1 라이너(210)는 제 1 핀-형상 구조체(209)의 적층체 부분(209S)이 노출될 때까지 선택적으로 리세싱된다.
도 1 및 도 5를 참조하면, 방법(100)은 희생 스페이서 층(216)이 제 1 핀-형상 구조체(209) 및 격리 피처(214) 위에 퇴적되는 블록(108)을 포함한다. 일부 실시예들에서, 희생 스페이서 층(216)은 실리콘 옥사이드를 포함할 수 있고, 워크피스(200) 위에 등각으로 퇴적될 수 있다. 희생 스페이서 층(216)은 격리 피처(214)의 상단 표면들뿐만 아니라, 적층체 부분(209S)의 상단 표면 및 측벽들 상에서 그리고 이들을 따라 배치된다.
도 1 및 도 6을 참조하면, 방법(100)은 제 1 유전체 층(218)이 희생 스페이서 층(216) 위에 퇴적되는 블록(110)을 포함한다. 제 1 유전체 층(218)은 실리콘 나이트라이드, 하프늄 옥사이드(hafnium oxide), 알루미늄 옥사이드(aluminum oxide), 지르코늄 옥사이드(zirconium oxide), 또는 희생 스페이서 층(216)의 선택적인 에칭을 허용하는 유전체 재료를 포함할 수 있다. 제 1 유전체 층(218)은 CVD를 이용하여 퇴적될 수 있다. 도면들에서 명시적으로 도시되지 않지만, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 프로세스는 적층체 부분(209S)의 상단 표면을 노출시키기 위하여 워크피스(200)에 대해 수행될 수 있다. 평탄화 프로세스는 또한, 희생 스페이서 층(216)의 상단 표면들을 노출시킨다.
도 1 및 도 7을 참조하면, 방법(100)은 희생 스페이서 층(216)이 제 1 핀-형상 구조체(209)의 적층체 부분(209S)을 드러내기(release) 위하여 선택적으로 에칭백(etch back)되는 블록(112)을 포함한다. 도 7에서 도시된 바와 같이, 블록(112)에서, 적층체 부분(209S)의 측벽들을 따라 연장되는 희생 스페이서 층(216)의 수직 부분들은 적층체 부분(209S) 및 제 1 유전체 층(218)을 실질적으로 손상시키지 않으면서 선택적으로 제거된다. 희생 스페이서 층(216)이 실리콘 옥사이드로 형성되고 제 1 유전체 층(218)이 실리콘 나이트라이드로 형성되는 예에서, 희생 스페이서 층(216)은 희석된 불화수소산(diluted hydrofluoric acid; DHF) 또는 완충된 불화수소산(buffered hydrofluoric acid; BHF)을 선택적으로 이용할 수도 있다. 여기서, BHF는 불화수소산 및 암모늄 플루오라이드(ammonium fluoride)를 포함한다. 블록(112)에서의 동작들의 종결 시에, 하이브리드 핀들(217)이 적층체 부분(209S)의 양면들 상에서 형성되고, 적층체 부분(209S)에 대해 평행하게 길이 방향으로 연장된다. 하이브리드 핀(217)의 각각은 희생 스페이서 층(216), 및 희생 스페이서 층(216) 위의 제 1 유전체 층(218)을 포함한다.
도 1 및 도 8을 참조하면, 방법(100)은 더미 게이트 적층체(dummy gate stack)(222)가 적층체 부분(209S) 및 하이브리드 핀들(217) 위에 형성되는 블록(114)을 포함한다. 일부 실시예들에서, 게이트 대체 프로세스(또는 게이트-라스트(gate-last) 프로세스)는 더미 게이트 적층체(222)가 기능적인 게이트 구조체를 위한 플레이스홀더(placeholder)들로서 역할을 할 경우에 채택된다. 다른 프로세스들 및 구성이 가능하다. 더미 게이트 적층체(222)를 형성하기 위하여, 더미 유전체 층, 더미 게이트 전극 층, 및 게이트-상단 하드 마스크 층이 워크피스(200) 위에 퇴적된다. 이 층들의 퇴적은 저압 CVD(low-pressure CVD; LPCVD), CVD, 플라즈마-증강된 CVD(plasma-enhanced CVD; PECVD), PVD, ALD, 열적 산화(thermal oxidation), 전자-빔 증발(e-beam evaporation), 또는 다른 적당한 퇴적 기법들, 또는 그 조합들의 이용을 포함할 수 있다. 더미 유전체 층은 실리콘 옥사이드를 포함할 수 있고, 더미 게이트 전극 층은 폴리실리콘(polysilicon)을 포함할 수 있고, 게이트-상단 하드 마스크 층은 실리콘 옥사이드 및 실리콘 나이트라이드를 포함하는 다층일 수 있다. 포토리소그래피 및 에칭 프로세스들을 이용하여, 게이트-상단 하드 마스크 층이 패턴화된다. 포토리소그래피 프로세스는 포토레지스트 코팅(photoresist coating)(예컨대, 스핀-온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출후 베이킹(post-exposure baking), 포토레지스트 현상, 헹굼(rinsing), 건조(예컨대, 스핀-건조 및/또는 하드 베이킹(hard baking)), 다른 적당한 리소그래피 기법들, 및/또는 그 조합들을 포함할 수 있다. 에칭 프로세스는 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법들을 포함할 수 있다. 그 후에, 패턴화된 게이트-상단 하드 마스크를 에치 마스크로서 이용하여, 더미 유전체 층 및 더미 게이트 전극 층은 그 다음으로, 더미 게이트 적층체(222)를 형성하기 위하여 에칭된다. 도 8에서 도시된 바와 같이, 더미 게이트 적층체(222)는 격리 피처(214), 하이브리드 핀들(217), 및 제 1 핀-형상 구조체들(209)의 부분 위에 형성된다. 더미 게이트 적층체(222)는 제 1 핀-형상 구조체(209) 위에서 둘러싸기 위하여 X 방향을 따라 길이 방향으로 연장된다. 더미 게이트 적층체(222)의 하부에 놓인 제 1 핀-형상 구조체(209)의 부분은 채널 영역이다. 채널 영역 및 더미 게이트 적층체(222)는 또한, 더미 게이트 적층체(222)에 의해 수직으로 중첩되지 않는 소스/드레인 영역들을 정의한다. 채널 영역은 Y 방향을 따라 2 개의 소스/드레인 영역들 사이에 배치된다.
명시적으로 도시되지 않지만, 블록(114)에서의 동작들은 더미 게이트 적층체(222)의 상단 표면 및 측벽들 위에서의 게이트 스페이서 층의 형성을 포함할 수 있다. 일부 실시예들에서, 게이트 스페이서 층의 형성은 워크피스(200) 위에서의 하나 이상의 유전체 층들의 등각 퇴적(conformal deposition)을 포함한다. 일 예의 프로세스에서, 하나 이상의 유전체 층들은 CVD, SACVD, 또는 ALD를 이용하여 퇴적된다. 하나 이상의 유전체 층들은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드(silicon carbide), 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드(silicon carbonitride), 실리콘 옥시카바이드(silicon oxycarbide), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride), 및/또는 그 조합들을 포함할 수 있다.
도 1 및 도 9를 참조하면, 방법(100)은 제 1 핀-형상 구조체(209)의 소스/드레인 부분들이 소스/드레인 리세스들(224)을 형성하기 위하여 리세싱되는 블록(116)을 포함한다. 도 9에서의 단면은 제 1 핀-형상 구조체(209)의 소스 영역 또는 드레인 영역을 가로질러 절단하고, 제 1 핀-형상 구조체의 채널 영역은 단면 평면의 외부에 있다는 것이 주목된다. 예시의 목적들을 위하여, 채널 영역에서의 구조체들은 또한, 도 9에서의 점선 라인들로 예시된다. 일 예의 프로세스에서, 게이트 스페이서 층의 퇴적 후에, 워크피스(200)는 제 1 핀-형상 구조체(209)의 소스/드레인 영역들을 선택적으로 리세싱하는 에칭 프로세스에서 에칭된다. 소스/드레인 영역들의 선택적인 리세싱으로 하이브리드 핀들(217) 사이에 소스/드레인 트렌치들(224)이 형성된다. 블록(116)에서의 에칭 프로세스는 건식 에칭 프로세스 또는 적당한 에칭 프로세스일 수 있다. 일 예의 건식 에칭 프로세스는 산소-함유 가스, 수소, 불소-함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬(bromine)-함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드(iodine)-함유 가스, 다른 적당한 가스들 및/또는 플라즈마들, 및/또는 그 조합들을 구현할 수 있다. 도 9에서 도시된 바와 같이, 채널 영역에서의 희생 층들(206) 및 채널 층들(208)의 측벽들은 소스/드레인 트렌치들(224)에서 노출된다.
도 1 및 도 10을 참조하면, 방법(100)은 내부 스페이서 피처들(226)이 형성되는 블록(118)을 포함한다. 블록(118)에서, 소스/드레인 트렌치들(224)에서 노출된 희생 층들(206)은 내부 스페이서 리세스들을 형성하기 위하여 선택적으로 그리고 부분적으로 리세싱되는 반면, 노출된 채널 층들(208)은 실질적으로 에칭되지 않는다. 채널 층들(208)이 주로 실리콘(Si)으로 구성되고 희생 층들(206)은 주로 실리콘 게르마늄(SiGe)으로 구성되는 실시예에서, 희생 층들(206)의 선택적인 및 부분적인 리세싱은 SiGe 산화 프로세스와, 그 다음으로, SiGe 옥사이드 제거를 포함할 수 있다. 그 실시예들에서, SiGe 산화 프로세스는 오존(ozone)(O3)의 이용을 포함할 수 있다. 일부 다른 실시예들에서, 선택적인 리세싱은 선택적인 등방성 에칭(isotropic etching) 프로세스(예컨대, 선택적인 건식 에칭 프로세스 또는 선택적인 습식 에칭 프로세스)일 수 있고, 희생 층들(206)이 리세싱되는 정도는 에칭 프로세스의 기간에 의해 제어된다. 선택적인 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본(hydrofluorocarbon)들과 같은 하나 이상의 불소계 에칭제(etchant)들의 이용을 포함할 수 있다. 선택적인 습식 에칭 프로세스는 하이드로 플루오라이드(hydro fluoride)(HF) 또는 NH4OH 에칭제를 포함할 수 있다. 내부 스페이서 리세스들의 형성 후에, 내부 스페이서 재료 층은 내부 스페이서 리세스들 내부를 비롯해, 워크피스(200) 위에 퇴적된다. 내부 스페이서 재료 층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시카바이드, 실리콘 옥시카보나이트라이드, 실리콘 카보나이트라이드, 금속 나이트라이드, 또는 적당한 유전체 재료를 포함할 수 있다. 퇴적된 내부 스페이서 재료 층은 그 다음으로, 게이트 스페이서 층 및 채널 층들(208)의 측벽들 위에서 과잉 내부 스페이서 재료 층을 제거하기 위하여 에칭백됨으로써, 도 10에서 도시된 바와 같은 내부 스페이서 피처들(226)을 형성한다. 일부 실시예들에서, 블록(118)에서의 에치백 프로세스는 산소-함유 가스, 수소, 질소, 불소-함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소-함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드(iodine)-함유 가스(예컨대, CF3I), 다른 적당한 가스들 및/또는 플라즈마들, 및/또는 그 조합들의 이용을 포함하는 건식 에칭 프로세스일 수 있다.
도 1, 도 11a, 및 도 11b를 참조하면, 방법(100)은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)가 소스/드레인 트렌치들(224)에서 형성되는 블록(120)을 포함한다. 소스 영역(200S) 및 드레인 영역(200D)은 각각 도 11a 및 도 11b에서 별도로 예시된다는 것이 주목된다. 유사하게, 소스 영역(200S)은 도 12a 내지 도 17a에서 도시되고, 드레인 영역(200D)은 도 12b 내지 도 17b에서 예시된다. 일부 실시예들에서, 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)는 VPE, UHV-CVD, MBE, 및/또는 다른 적당한 프로세스들과 같은 에피택셜 프로세스를 이용하여 형성될 수 있다. 에치택셜 성장 프로세스는 기판(202)뿐만 아니라 채널 층들(208)의 조성과 상호작용하는 가스 및/또는 액체 전구체(precursor)들을 이용할 수 있다. 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)는 그러므로, 채널 층들(208) 또는 드러난 채널에 결합된다. 형성되어야 할 MBC 트랜지스터의 전도성 유형에 따라서는, 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)가 n-형 소스/드레인 피처들 또는 p-형 소스/드레인 피처들일 수 있다. 일 예의 n-형 소스/드레인 피처들은 Si, GaAs, GaAsP, SiP, 또는 다른 적당한 재료를 포함할 수 있고, 인(P), 비소(As)와 같은 n-형 도펀트를 도입함으로써 에피택셜 프로세스 동안에 인-시츄(in-situ) 도핑될 수 있거나, 주입 프로세스(즉, 접합 주입 프로세스)를 이용하여 익스-시츄(ex-situ) 도핑될 수 있다. 일 예의 p-형 소스/드레인 피처들은 Si, Ge, AlGaAs, SiGe, 붕소-도핑된 SiGe, 또는 다른 적당한 재료를 포함할 수 있고, 붕소(B)와 같은 p-형 도펀트를 도입함으로써 에피택셜 프로세스 동안에 인-시츄 도핑될 수 있거나, 주입 프로세스(즉, 접합 주입 프로세스)를 이용하여 익스-시츄 도핑될 수 있다.
도 1, 도 12a, 및 도 12b를 참조하면, 방법(100)은 더미 게이트 적층체(222)가 제 1 게이트 구조체(도시되지 않음)로 대체되는 블록(122)을 포함한다. 블록(122)에서의 동작들은 제 1 컨택 에치 정지 층(contact etch stop layer; CESL)(230)의 퇴적, 제 1 층간 유전체(interlayer dielectric; ILD) 층(232)의 퇴적, 더미 게이트 적층체(222)의 제거, 채널 부재(channel member)들을 드러내기 위한 희생 층들(206)의 선택적인 제거, 제 1 게이트 구조체의 형성, 및 과잉 재료들을 제거하기 위한 워크피스(200)의 평탄화를 포함한다. 제 1 CESL(230)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및/또는 당해 분야에서 알려진 다른 재료들을 포함할 수 있고, ALD, 플라즈마 강화 화학적 기상 퇴적(PECVD) 프로세스, 및/또는 다른 적당한 퇴적 또는 산화 프로세스들에 의해 형성될 수 있다. 도 12a 및 도 12b에서 도시된 바와 같이, 제 1 CESL(230)은 제 1 소스 피처(228S), 제 1 드레인 피처들, 및 하이브리드 핀들(217)의 상단 표면들 상에서 퇴적될 수 있다. 제 1 ILD 층(232)은 테트라에틸오소실리케이트(tetraethylorthosilicate; TEOS) 옥사이드, 비도핑된 실리케이트 유리, 또는 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 융합된 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 및/또는 다른 적당한 유전체 재료들과 같은 도핑된 실리콘 옥사이드와 같은 재료들을 포함할 수 있다. 제 1 ILD 층(232)은 PECVD 프로세스 또는 다른 적당한 퇴적 기법에 의해 퇴적될 수 있다. 일부 실시예들에서, 제 1 ILD 층(232)의 형성 후에, 워크피스(200)는 제 1 ILD 층(232)의 무결성을 개선시키기 위하여 어닐링(anneal)될 수 있다. 과잉 재료들을 제거하고 더미 게이트 적층체들(222)의 상단 표면들을 노출시키기 위하여, 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
더미 게이트 적층체(222)의 노출로, 블록(122)은 더미 게이트 적층체(222)의 제거로 진행한다. 더미 게이트 적층체(222)의 제거는 더미 게이트 적층체(222)에서의 재료에 대해 선택적인 하나 이상의 에칭 프로세스들을 포함할 수 있다. 예를 들어, 더미 게이트 적층체(222)의 제거는 선택적인 습식 에칭, 선택적인 건식 에칭, 또는 그 조합을 이용하여 수행될 수 있다. 더미 게이트 적층체(222)의 제거 후에, 소스 영역(200S)과 드레인 영역(200D) 사이에 배치되는 채널 영역에서의 채널 층들(208) 및 희생 층들(206)의 측벽들이 노출된다. 그 후에, 채널 영역에서의 희생 층들(206)은 채널 부재들로서의 채널 층들(208)을 드러내기 위하여 선택적으로 제거된다. 여기서, 채널 부재들의 치수들은 나노스케일(nanoscale)이므로, 채널 부재들은 또한, 나노구조체들로서 지칭될 수 있다. 희생 층들(206)의 선택적인 제거는 선택적인 건식 에칭, 선택적인 습식 에칭, 또는 다른 선택적인 에칭 프로세스들에 의해 구현될 수 있다. 일부 실시예들에서, 선택적인 습식 에칭은 APM 에치(예컨대, 암모니아 하이드록사이드-수소 페록사이드-물(ammonia hydroxide-hydrogen peroxide-water) 혼합물)을 포함한다. 일부 실시예들에서, 선택적인 제거는 SiGe 산화와, 그 다음으로, 실리콘 게르마늄 옥사이드 제거를 포함한다. 예를 들어, 산화는 오존 세정에 의해 제공될 수 있고, 그 다음으로, 실리콘 게르마늄 옥사이드는 NH4OH와 같은 에칭제에 의해 제거될 수 있다.
드러난 채널 부재들로, 제 1 게이트 구조체(이것의 뷰는 제 1 소스 피처(228S)에 의해 방해됨)는 채널 영역에서의 채널 부재들의 각각의 주위를 둘러싸기 위하여 퇴적된다. 게이트 구조체는 채널 부재들 주위 및 채널 부재들과 접촉하는 계면 층, 계면 층 위의 게이트 유전체 층, 및 게이트 유전체 층 위의 게이트 전극 층을 포함한다. 일부 실시예들에서, 계면 층은 실리콘 옥사이드를 포함하고, 사전-세정(pre-clean) 프로세스에서 형성될 수 있다. 일 예의 사전-세정 프로세스는 RCA SC-1(암모니아, 수소 페록사이드, 및 물) 및/또는 RCA SC-2(염산(hydrochloric acid), 수소 페록사이드, 및 물)의 이용을 포함할 수 있다. 게이트 유전체 층은 그 다음으로, ALD, CVD, 및/또는 다른 적당한 방법들을 이용하여 계면 층 위에 퇴적된다. 게이트 유전체 층은 하이-K(high-K) 유전체 재료들로 형성될 수 있다. 본원에서 이용되고 설명된 바와 같이, 하이-k 유전체 재료들은 예를 들어, 열적 실리콘 옥사이드의 유전 상수(~ 3.9)보다 더 큰 높은 유전 상수(dielectric constant)를 가지는 유전체 재료들을 포함한다. 게이트 유전체 층은 하프늄 옥사이드를 포함할 수 있다. 대안적으로, 게이트 유전체 층은 티타늄 옥사이드(titanium oxide)(TiO2), 하프늄 지르코늄 옥사이드(hafnium zirconium oxide)(HfZrO), 탄탈륨 옥사이드(tantalum oxide)(Ta2O5), 하프늄 실리콘 옥사이드(hafnium silicon oxide)(HfSiO4), 지르코늄 옥사이드(zirconium oxide)(ZrO2), 지르코늄 실리콘 옥사이드(zirconium silicon oxide)(ZrSiO2), 란타늄 옥사이드(lanthanum oxide)(La2O3), 알루미늄 옥사이드(aluminum oxide)(Al2O3), 지르코늄 옥사이드(zirconium oxide)(ZrO), 이트륨 옥사이드(yttrium oxide)(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 옥사이드(hafnium lanthanum oxide)(HfLaO), 란타늄 실리콘 옥사이드(lanthanum silicon oxide)(LaSiO), 알루미늄 실리콘 옥사이드(aluminum silicon oxide)(AlSiO), 하프늄 탄탈륨 옥사이드(hafnium tantalum oxide)(HfTaO), 하프늄 티타늄 옥사이드(hafnium titanium oxide)(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 그 조합들, 또는 다른 적당한 재료와 같은 다른 하이-K 유전체들을 포함할 수 있다.
게이트 전극 층은 그 다음으로, ALD, PVD, CVD, 전자-빔 증발, 또는 다른 적당한 방법들을 이용하여 게이트 유전체 층 위에 퇴적된다. 게이트 전극 층은 단일 층, 또는 대안적으로, 디바이스 성능을 증강시키기 위한 선택된 일 함수(work function)를 갖는 금속 층(일 함수 금속 층), 라이너 층, 습식 층, 접착 층, 금속 합금, 또는 금속 실리사이드(metal silicide)의 다양한 조합들과 같은 다층 구조체를 포함할 수 있다. 예로서, 게이트 전극 층은 티타늄 나이트라이드(titanium nitride)(TiN), 티타늄 알루미늄(titanium aluminum)(TiAl), 티타늄 알루미늄 나이트라이드(titanium aluminum nitride)(TiAlN), 탄탈륨 나이트라이드(tantalum nitride)(TaN), 탄탈륨 알루미늄(tantalum aluminum)(TaAl), 탄탈륨 알루미늄 나이트라이드(tantalum aluminum nitride)(TaAlN), 탄탈륨 알루미늄 카바이드(tantalum aluminum carbide)(TaAlC), 탄탈륨 카보나이트라이드(tantalum carbonitride)(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 카바이드(TaC), 탄탈륨 실리콘 나이트라이드(tantalum silicon nitride)(TaSiN), 구리(Cu), 다른 내화 금속(refractory metal)들, 또는 다른 적당한 금속 재료들, 또는 그 조합을 포함할 수 있다. 또한, 반도체 디바이스(200)가 n-형 트랜지스터들 및 p-형 트랜지스터들을 포함할 경우에, (예컨대, 상이한 n-형 및 p-형 일 함수 금속 층들을 제공하기 위한) 상이한 금속 층들을 포함할 수 있는 상이한 게이트 전극 층들이 n-형 트랜지스터들 및 p-형 트랜지스터들을 위하여 별도로 형성될 수 있다.
도 1, 도 13a, 및 도 13b를 참조하면, 방법(100)은 제 1 드레인 컨택(234)이 형성되는 블록(124)을 포함한다. 일 예의 프로세스에서, 리소그래피 프로세스들은 제 1 드레인 피처(228D)를 노출시키는 컨택 개구부를 형성하기 위하여 이용된다. 접촉 저항을 감소시키기 위하여, 실리사이드 층은 제 1 드레인 피처(228) 위에 금속 층을 퇴적함으로써, 그리고 금속 층과 제 1 드레인 피처(228) 사이의 실리사이드화(silicidation)를 야기시키기 위하여 어닐 프로세스를 수행함으로써, 제 1 드레인 피처(228D) 상에서 형성될 수 있다. 적당한 금속 층은 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 실리사이드 층은 티타늄 실리사이드(titanium silicide)(TiSi), 티타늄 실리콘 나이트라이드(titanium silicon nitride)(TiSiN), 탄탈륨 실리사이드(tantalum silicide)(TaSi), 텅스텐 실리사이드(tungsten silicide)(WSi), 코발트 실리사이드(cobalt silicide)(CoSi), 또는 니켈 실리사이드(nickel silicide)(NiSi)를 포함할 수 있다. 실리사이드 층의 형성 후에, 금속 충전 층(metal fill layer)이 컨택 개구부 내로 퇴적될 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 평탄화 프로세스는 평면형 상단 표면을 제공해서, 후속 프로세스들을 위한 스테이지를 설정하기 위하여 뒤따를 수 있다.
도 1, 도 14a, 및 도 14b를 참조하면, 방법(100)은 제 2 적층체(240)가 워크피스(200) 상부에 본딩되는 블록(126)을 포함한다. 일부 실시예들에서, 캡핑 층(236)은 워크피스(200) 위에 블랭킷 퇴적(blanketly deposit)된다. 일부 구현예들에서, 캡핑 층(236)은 실리콘 옥사이드를 포함하고, 또한, 캡핑 옥사이드 층(236)으로서 지칭될 수 있다. 제 1 적층체(204)와 같이, 제 2 적층체(240)는 또한, 복수의 희생 층들(206)과 교차배치되는 복수의 채널 층들(208)을 포함한다. 도 14a 및 도 14b에서 도시된 실시예들에서, 제 1 적층체(204) 및 제 2 적층체(240)는 동일한 수의 채널 층들(208) 및 희생 층들을 가진다. 그러나, 본 개시내용은 그렇게 제한되지 않아서, 제 1 적층체(204) 및 제 2 적층체(240)는 층들의 상이한 수들 또는 층들의 상이한 두께들과 같은 상이한 구성들을 가질 수 있다. 본딩(bonding)을 용이하게 하기 위하여, 기저부 층(238)은 제 2 적층체(240)의 하단 표면 상에서 형성된다. 제 2 적층체 및 기저부 층(238)은 기판(202)의 반대 편에 있는, 또 다른 기판으로서 간주될 수 있다. 일부 구현예들에서, 기저부 층(238)은 실리콘 옥사이드를 포함하고, 또한, 기저부 옥사이드 층(238)으로서 지칭될 수 있다. 모호함의 소지를 없애기 위해, 도 14a 및 도 14b에서 별도로 도시된 제 2 적층체(240)는 바로 동일하다는 것이 주목된다. 일부 실시예들에서, 제 2 적층체(240)는 캡핑 층(236)과 기저부 층(238) 사이의 계면을 사용함으로써 워크피스(200)에 직접적으로 본딩될 수 있다. 일 예의 직접 본딩 프로세스에서, 양자의 캡핑 층(236) 및 기저부 층(238)은 RCA SC-1(암모니아, 수소 페록사이드, 및 물) 및/또는 RCA SC-2(염산, 수소 페록사이드, 및 물)를 이용하여 세정된다. 세정된 캡핑 층(236) 및 기저부 층(238)은 그 다음으로, 함께 짝을 이루고 가압된다. 직접 본딩은 어닐 프로세스에 의해 강화될 수 있다.
도 1, 도 15a, 및 도 15b를 참조하면, 방법(100)은 블록들(104, 108 내지 122)에서의 동작들이 제 2 적층체(240)에 대해 수행되는 블록(128)을 포함한다. 프로세스 단계들에서의 유사성으로 인해, 블록(128)에서의 동작들은 단순화를 위해서만 요약된다. 블록(104)에서, 제 2 적층체(240)는 제 2 핀-형상 구조체(이것의 뷰는 다른 구조체들에 의해 방해됨)를 형성하기 위하여 패턴화된다. 제 2 핀-형상 구조체는 캡핑 층(236) 및 기저부 층(238)에 의해 절연되므로, 블록(106)에서의 동작들은 생략될 수 있다. 블록들(108, 110, 및 112)에서, 상단 하이브리드 핀들(242)은 제 2 핀-형상 구조체의 양면들 상에서 형성되고, 제 2 핀-형상 구조체에 대해 평행하게 연장된다. 블록(114)에서, 대응부 더미 게이트 적층체는 기능적인 제 2 게이트 구조체를 위한 플레이스홀더로서 역할을 하기 위하여 제 2 핀-형상 구조체의 채널 영역 위에 형성된다. 블록(116)에서, 제 2 핀-형상 구조체의 소스/드레인 부분은 소스/드레인 트렌치들(224)과 유사하게, 소스/드레인 리세스들을 형성하기 위하여 리세싱된다. 블록(118)에서, 채널 영역에서의 희생 층들(206)은 내부 스페이서 리세스들을 형성하기 위하여 선택적으로 그리고 부분적으로 에칭되고, 내부 스페이서 피처들은 이러한 내부 스페이서 리세스들에서 형성된다. 블록(120)에서, 제 2 소스 피처(244S) 및 제 2 드레인 피처(244D)는 소스/드레인 리세스들에서 형성된다. 블록(122)에서, 제 2 핀-형상 구조체 위의 더미 게이트 적층체는 제 2 게이트 구조체에 의해 대체된다. 채널 영역에서의 희생 층들(206)은 채널 부재들로서의 채널 층들(208)을 드러내기 위하여 선택적으로 제거되고, 제 2 게이트 구조체는 채널 부재들의 각각의 주위를 둘러싼다. 더미 게이트 적층체의 대체 전에, 제 2 CESL(246) 및 제 2 ILD 층(248)은 상단 하이브리드 핀들(242), 제 2 소스 피처(244S), 및 제 2 드레인 피처(244D) 위에 순차적으로 퇴적된다.
도 1, 도 16a, 및 도 16b를 참조하면, 방법(100)은 상단 소스 컨택(250), 제 2 드레인 컨택(252), 제 1 컨택 비아(258), 제 2 컨택 비아(260), 및 제 3 컨택 비아(262)가 형성되는 블록(130)을 포함한다. 도 17a에서 도시된 바와 같이, 상단 소스 컨택(250)은 제 2 소스 피처(244S) 위에 그리고 제 2 소스 피처(244S)와 접촉하여 형성된다. 제 1 드레인 컨택(234)과 유사하게, 컨택 개구부는 먼저, 제 2 소스 피처(244S)를 노출시키도록 만들어지고, 실리사이드 층은 제 2 소스 피처(244S) 상에서 형성되고, 금속 충전 층은 컨택 개구부의 나머지를 충전하기 위하여 퇴적된다. 유사한 방식으로, 제 2 드레인 컨택(252)은 제 2 드레인 피처(244D) 위에 그리고 제 2 드레인 피처(244D)와 접촉하여 형성된다. 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)의 형성 후에, 에치 정지 층(etch stop layer; ESL)(254) 및 제 3 ILD 층(256)은 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)을 패시베이팅(passivate)하기 위하여 상단 소스 컨택(250) 및 제 2 드레인 컨택(252) 위에 퇴적된다.
제 1 컨택 비아(258), 제 2 컨택 비아(260), 및 제 3 컨택 비아(262)의 형성은 적어도 ESL(254) 및 제 3 ILD 층(256)을 통한 비아 개구부의 형성, 및 금속 충전 층의 퇴적을 포함할 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 일부 실시예들에서, 제 1 컨택 비아(258), 제 2 컨택 비아(260), 및 제 3 컨택 비아(262)의 각각은 전기적 무결성을 개선시키기 위하여 금속 충전 층과 이웃하는 유전체 재료 사이의 라이너(liner)를 포함할 수 있다. 이러한 라이너는 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 코발트 나이트라이드(CoN), 니켈 나이트라이드(NiN), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 제 2 컨택 비아(260)의 형성은 ESL(254) 및 제 3 ILD 층(256)뿐만 아니라, 제 2 ILD 층(248), 제 2 ILD(246), 상단 하이브리드 핀(242), 기저부 층(238), 및 캡핑 층(236)을 통해 연장되는 비아 개구부를 형성하는 것을 요구하므로, 제 2 컨택 비아(260)를 위한 비아 개구부는 제 1 컨택 비아(258) 및 제 3 컨택 비아(262)를 위한 비아 개구부들과 함께 동시에 형성되지는 않는다. 일부 다른 실시예들에서, 제 2 컨택 비아(260)를 위한 비아 개구부의 형성은 별도로 이루어지고, 몇몇 에칭 스테이지에서 에칭된다.
도 1, 도 16a, 및 도 16b를 참조하면, 방법(100)은 상단 상호접속 구조체(270)가 형성되는 블록(132)을 포함한다. 상단 상호접속 구조체(270)는 제 1 패시베이션 층(passivation layer)(263), 및 제 1 패시베이션 층(263)에서 전도성 피처들을 포함한다. 도시된 실시예들에서, 전도성 피처들은 상단 전력 레일(264), 제 1 전도성 라인(266), 및 제 2 전도성 라인(268)을 포함한다. 상단 전력 레일(264)은 제 1 컨택 비아(258)와 직접 접촉한다. 다르게 말하면, 제 1 컨택 비아(258)는 상단 전력 레일(264) 및 제 2 소스 피처(244S)를 전기적으로 결합한다. 여기서, 상단 전력 레일(264)(또는 다른 전력 레일)은 그것이 포지티브 공급 전압을 공급하기 때문에 그와 같이 지칭된다. 일 예의 프로세스에서, 제 1 패시베이션 층(263)은 워크피스(200) 위에 퇴적되고, 제 1 패시베이션 층(263)은 그 다음으로 패턴화되고, 전도성 재료는 패턴화된 제 1 패시베이션 층(263) 위에 퇴적된다. 도 16a 및 도 16b에서의 상단 상호접속 구조체(270)는 단일의 상호접속 층을 포함하지만, 상단 상호접속 구조체(270)는 더 많은 상호접속 층들을 포함할 수 있고, 워크피스(200) 위의 모든 상호접속 층들을 포함할 수 있다. 도 16b에서 도시된 바와 같이, 제 2 컨택 비아(260)는 제 1 전도성 라인(266)과 직접 접촉하고, 제 3 컨택 비아(262)는 제 2 전도성 라인(268)과 직접 접촉한다.
도 1, 도 17a, 및 도 17b를 참조하면, 방법(100)은 후면 소스 컨택(274)이 형성되는 블록(134)을 포함한다. 도 17a 및 도 17b에서 그렇게 예시되지 않지만, 블록(134)에서의 동작들은 워크피스(200)가 캐리어 기판(carrier substrate)에 본딩되고 상면이 아래로 뒤집히는 동안에 수행될 수 있다. 일 예의 프로세스에서, 기판(202)은 격리 피처(214)가 노출될 때까지, 그라인딩(grinding) 프로세스 및/또는 화학적 기계적 연마(CMP) 프로세스에 의해 그라인딩되거나 평탄화된다. 소스 영역(200S)을 피복하는 제 1 패턴화된 하드 마스크로, 드레인 영역(200D)에서의 기저부 부분(209B)은 제 1 드레인 피처(228D)를 노출시키기 위하여 선택적으로 제거된다. 제 1 나이트라이드 라이너(nitride liner)(276) 및 유전체 충전재(dielectric filler)(282)는 제 1 드레인 피처(228D)를 절연하기 위하여 제 1 드레인 피처(228D) 위에 퇴적될 수 있다. 일부 사례들에서, 제 1 나이트라이드 라이너(276)는 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 실리콘 카보나이트라이드를 포함할 수 있고, 유전체 충전재(282)는 실리콘 옥사이드를 포함할 수 있다. 제 1 패턴화된 마스크는 그 다음으로 제거되고, 제 2 패턴화된 마스크는 드레인 영역(200D)을 피복하기 위하여 형성된다. 후면 컨택 개구부는 제 1 소스 피처(228S)를 노출시키기 위하여 형성된다. 제 2 나이트라이드 라이너(277)는 후면 컨택 개구부 위에 퇴적되고, 제 1 소스 피처(228S)를 노출시키기 위하여 에칭백된다. 후면 실리사이드 층(272) 및 후면 소스 컨택(274)은 도 17a에서 예시된 바와 같이, 후면 컨택 개구부에서 형성된다. 후면 실리사이드 층(272)은 티타늄 실리사이드(TiSi), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 후면 소스 컨택(274)은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다.
도 1, 도 17a, 및 도 17b를 참조하면, 방법(100)은 후면 상호접속 구조체(290)가 형성되는 블록(136)을 포함한다. 도시된 실시예에서, 후면 상호접속 구조체(290)는 제 2 패시베이션 층(278)에서의 제 1 후면 전력 레일(279)을 포함한다. 제 1 후면 전력 레일(279)은 후면 소스 컨택(274)과 직접 접촉한다. 그 결과, 제 1 후면 전력 레일(279)은 제 1 소스 피처(228S)에 결합되는 반면, 제 1 후면 전력 레일(279)은 제 1 나이트라이드 라이너(276) 및 유전체 충전재(282)에 의해 제 1 드레인 피처(228D)로부터 절연된다. 여기서, 상단 전력 레일(264)과 같이, 제 1 후면 전력 레일(279)은 그것이 포지티브 공급 전압을 공급하기 때문에 그와 같이 지칭된다. 일 예의 프로세스에서, 제 2 패시베이션 층(278)은 노출된 격리 피처(214) 위에 퇴적되고, 제 2 패시베이션 층(278)은 그 다음으로 패턴화되고, 전도성 재료는 패턴화된 제 2 패시베이션 층(278) 위에 퇴적된다.
이제 도 17a 및 도 17b에 대해 참조가 행해진다. 방법(100)에서의 동작들의 종결 시에, 제 1 MBC 트랜지스터(10), 및 제 1 MBC 트랜지스터(10) 위의 제 2 MBC 트랜지스터(20)가 형성된다. 제 1 MBC 트랜지스터(10)는 제 1 소스 피처(228S)와 제 1 드레인 피처(228D) 사이에 끼워진 채널 부재들을 포함한다. 제 1 MBC 트랜지스터(10)의 제 1 게이트 구조체(이것의 뷰는 제 1 소스 피처(228S)에 의해 방해됨)는 그 채널 부재들의 각각의 주위를 둘러싼다. 제 2 MBC 트랜지스터(20)는 제 2 소스 피처(244S)와 제 2 드레인 피처(244D) 사이에 끼워진 채널 부재들을 포함한다. 제 2 MBC 트랜지스터(20)의 제 2 게이트 구조체(이것의 뷰는 제 2 소스 피처(244S) 및 제 2 드레인 피처(244D)에 의해 방해됨)는 그 채널 부재들의 각각의 주위를 둘러싼다. 제 1 소스 피처(228S)는 후면 소스 컨택(274)을 거쳐 제 1 후면 전력 레일(279)에 결합된다. 제 1 후면 전력 레일(279)은 후면 상호접속 구조체(290)에 배치된다. 제 2 소스 피처(244S)는 상단 소스 컨택(250) 및 제 1 컨택 비아(258)를 거쳐 상단 전력 레일(264)에 결합된다. 상단 전력 레일(264)은 상단 상호접속 구조체(270)에 배치된다. 제 1 드레인 피처(228D) 및 제 2 드레인 피처(244D) 둘 다는 상단 상호접속 구조체(270)에서 전도성 피처들에 전기적으로 결합되지만, 후면 상호접속 구조체(290)로부터 절연된다. 제 1 드레인 피처(228D)는 제 1 드레인 컨택(234) 및 제 2 컨택 비아(260)를 거쳐 제 1 전도성 라인(266)에 결합된다. 제 2 컨택 비아(260)는 Z 방향을 따라 상단 하이브리드 핀(242)을 통해 연장된다. 제 2 드레인 피처(244D)는 제 3 컨택 비아(262)를 거쳐 제 2 전도성 라인(268)에 결합된다.
이제 방법(300)에 주목한다. 도 18은 본 개시내용의 다양한 양태들에 따른, 방법(300)의 플로우차트를 예시한다. 본 개시내용의 전반에 걸쳐, 유사한 참조 번호들은 조성 및 형성의 측면에서 유사한 피처들을 나타낸다. 방법(300)에서의 동작들의 일부 세부사항들은 유사한 세부사항들이 방법(100)과 함께 설명되었을 경우에 단순화될 수 있거나 생략될 수 있다.
도 18 및 도 19를 참조하면, 방법(300)은 워크피스(200)가 제공되는 블록(302)을 포함한다. 워크피스(200)는 기판(202), 및 기판(202) 위의 제 1 적층체(204)를 포함한다. 기판(202) 및 제 1 적층체(204)는 위에서 설명되었으므로, 그 상세한 설명들은 여기서 생략된다.
도 18 및 도 20을 참조하면, 방법(300)은 제 1 핀-형상 구조체(209)가 제 1 적층체(204)로부터 형성되는 블록(304)을 포함한다. 블록(304)에서의 동작들은 블록(104)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18 및 도 21을 참조하면, 방법(300)은 격리 피처(214)가 형성되는 블록(306)을 포함한다. 블록(306)에서의 동작들은 블록(106)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18 및 도 22를 참조하면, 방법(300)은 희생 스페이서 층(216)이 제 1 핀-형상 구조체(209) 및 격리 피처(214) 위에 퇴적되는 블록(308)을 포함한다. 블록(308)에서의 동작들은 블록(108)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18, 도 23, 및 도 24를 참조하면, 방법(100)은 제 2 유전체 층(2180), 전도성 층(219), 및 제 3 유전체 층(221)이 희생 스페이서 층(216) 위에 퇴적되는 블록(310)을 포함한다. 제 2 유전체 층(2180)은 희생 스페이서 층(216)을 포함하여, 워크피스(200) 위에 등각으로 퇴적될 수 있다. 도 23에서 도시된 바와 같이, 제 1 유전체 층(218)과 상이하게, 제 2 유전체 층(2180)은 희생 스페이서 층(216)의 측벽들에 의해 정의된 트렌치들을 완전히 충전하지는 않는다. 제 2 유전체 층(2180)의 등각 퇴적 후에, 전도성 층(219)은 희생 스페이서 층(216)의 측벽들에 의해 정의된 트렌치들을 완전히 충전하기 위하여 제 2 유전체 층(2180) 위에 퇴적된다. 전도성 층(219)은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)와 같은 전도성 재료를 포함할 수 있다. 전도성 층(219)은 그 다음으로, 전도성 층(219)의 상단 표면이 제 2 유전체 층(2180)의 상단 표면 아래가 될 때까지 리세싱된다. 그 결과, 격리된 전도성 피처들(219)이 도 24에서 예시된 바와 같이, 제 1 핀-형상 구조체(209)의 양면들 상에서 형성된다. 제 3 유전체 층(221)은 그 다음으로, 전도성 피처들(219) 및 제 2 유전체 층(2180) 상에서 퇴적된다. 그 결과, 전도성 피처들(219)은 제 2 유전체 층(2180) 및 제 3 유전체 층(221)에서 매립되거나 내장된다. 제 2 유전체 층(2180) 및 제 3 유전체 층(221)은 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드, 지르코늄 옥사이드, 또는 희생 스페이서 층(216)의 선택적인 에칭을 허용하는 유전체 재료를 포함할 수 있다. 제 2 유전체 층(2180) 및 제 3 유전체 층(221)은 CVD 또는 ALD를 이용하여 퇴적될 수 있다. 도면들에서 명시적으로 도시되지 않지만, 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스는 제 1 핀-형상 구조체(209)의 상단 표면을 노출시키기 위하여 워크피스(200)에 대해 수행될 수 있다. 평탄화 프로세스는 또한, 희생 스페이서 층(216)의 상단 표면들을 노출시킨다.
도 18 및 도 25를 참조하면, 방법(300)은 희생 스페이서 층(216)이 제 1 핀-형상 구조체(209)의 적층체 부분(209S)을 드러내기 위하여 선택적으로 에칭백되는 블록(312)을 포함한다. 블록(312)에서의 동작들은 블록(112)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다. 방법(300)에 대하여, 모듈형 하이브리드 핀(modular hybrid fin)들(2170)은 블록(312)에서의 동작들의 결과로서 형성된다. 모듈형 하이브리드 핀들(2170)은 제 1 핀-형상 구조체(209)에 대해 평행하게 연장된다. 모듈형 하이브리드 핀들(2170)의 각각은 그 안에 매립된 전도성 피처(219)를 포함한다. 이하에서 더욱 설명되는 바와 같이, 모듈형 하이브리드 핀들(2170)은 필요할 때에 라우팅 경로들을 제공하기 위한 컨택 모듈로서 역할을 할 수 있다. 모듈형 하이브리드 핀들이 구현될 때, 컨택 비아들이 모듈형 하이브리드 핀들에서의 매립된 전도성 피처들에서 시작될 수 있고 종료될 수 있으므로, 컨택 비아들은 더 작은 종횡비(aspect ratio)들을 가질 수 있다.
도 18 및 도 26을 참조하면, 방법(300)은 더미 게이트 적층체(222)가 적층체 부분(209S) 및 모듈형 하이브리드 핀들(2170) 위에 형성되는 블록(314)을 포함한다. 블록(314)에서의 동작들은 블록(114)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18 및 도 27을 참조하면, 방법(300)은 제 1 핀-형상 구조체(209)의 소스/드레인 부분들이 소스/드레인 리세스들(224)을 형성하기 위하여 리세싱되는 블록(316)을 포함한다. 블록(316)에서의 동작들은 블록(116)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18 및 도 28을 참조하면, 방법(300)은 내부 스페이서 피처들(226)이 형성되는 블록(318)을 포함한다. 블록(318)에서의 동작들은 블록(118)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18, 도 29a, 및 도 29b를 참조하면, 방법(300)은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)가 소스/드레인 트렌치들(224)에서 형성되는 블록(320)을 포함한다. 소스 영역(200S) 및 드레인 영역(200D)은 각각 도 29a 및 도 29b에서 별도로 예시된다는 것이 주목된다. 유사하게, 소스 영역(200S)은 도 30a 내지 도 35a에서 도시되고, 드레인 영역(200D)은 도 30b 내지 도 35b에서 예시된다. 블록(320)에서의 동작들은 블록(120)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18, 도 29a, 및 도 29b를 참조하면, 방법(300)은 더미 게이트 적층체(222)가 제 1 게이트 구조체(이것의 뷰는 제 1 소스 피처(228S)에 의해 방해됨)로 대체되는 블록(322)을 포함한다. 블록(322)에서의 동작들은 블록(122)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18, 도 30a, 및 도 30b를 참조하면, 방법(300)은 제 1 소스 컨택(235) 및 제 1 드레인 컨택(234)이 형성되는 블록(324)을 포함한다. 일 예의 프로세스에서, 리소그래피 프로세스들은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)를 노출시키는 컨택 개구부들을 형성하기 위하여 이용된다. 접촉 저항을 감소시키기 위하여, 실리사이드 층은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228) 위에 금속 층을 퇴적함으로써, 그리고 금속 층과 제 1 소스 피처(228S) 사이뿐만 아니라, 금속 층과 제 1 드레인 피처(228D) 사이의 실리사이드화를 야기시키기 위하여 어닐 프로세스를 수행함으로써, 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D) 상에서 형성될 수 있다. 적당한 금속 층은 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 실리사이드 층은 티타늄 실리사이드(TiSi), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 실리사이드 층의 형성 후에, 금속 충전 층은 컨택 개구부 내로 퇴적될 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 평탄화 프로세스는 평면형 상단 표면을 제공해서, 후속 프로세스들을 위한 스테이지를 설정하기 위하여 뒤따를 수 있다. 제 1 소스 컨택(235)의 위치 및 X-방향 치수는 그 측벽이 인접한 전도성 피처(219)와 접촉하거나 병합되도록 선택된다는 것이 주목된다. 대조적으로, 제 1 드레인 컨택(234)의 위치 및 X-방향 치수는 그 측벽 또는 그 임의의 일부가 인접한 전도성 피처(219)로부터 떨어져서 이격되도록 선택된다.
도 18, 도 31a, 및 도 31b를 참조하면, 방법(300)은 제 2 적층체(240)가 워크피스(200) 위에 본딩되는 블록(326)을 포함한다. 블록(326)에서의 동작들은 블록(126)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 18, 도 32a, 도 32b, 도 33a, 및 도 33b를 참조하면, 방법(300)은 블록들(304, 308 내지 322)에서의 동작들이 제 2 적층체(240)에 대해 수행되는 블록(328)을 포함한다. 프로세스 단계들에서의 유사성으로 인해, 블록(328)에서의 동작들은 단순화를 위해서만 요약된다. 도 32a 및 도 32b를 참조하면, 블록(304)에서, 제 2 적층체(240)는 제 2 핀-형상 구조체(2090)를 형성하기 위하여 패턴화된다. 도 32a 및 도 32b에서 도시된 바와 같이, 제 2 핀-형상 구조체(2090)는 제 1 핀-형상 구조체(209)와 수직으로 정렬된다. 이것은 제 2 핀-형상 구조체(2090)와 기저부 부분(209B) 사이의 수직 정렬에 의해 증명된다. 제 2 핀-형상 구조체(2090)는 캡핑 층(236) 및 기저부 층(238)에 의해 절연되므로, 블록(306)에서의 동작들은 생략될 수 있다. 도 32a 및 도 32b를 계속 참조하면, 블록들(308, 310, 및 312)에서, 상단 모듈형 하이브리드 핀들(2172)은 제 2 핀-형상 구조체(2090)의 양면들 상에서 형성되고, 제 2 핀-형상 구조체(2090)에 대해 평행하게 길이 방향으로 연장된다. 상단 모듈형 하이브리드 핀들(2172)의 각각은 제 4 유전체 층(241) 및 제 5 유전체 층(243)에 매립된 상단 전도성 피처들(239)을 포함한다. 상단 전도성 피처들(239) 및 전도성 피처들(219)은 동일한 조성을 가질 수 있다. 제 4 유전체 층(241) 및 제 5 유전체 층(243)은 제 2 유전체 층(2180)과 동일한 조성을 가진다. 도 32a에서 도시된 바와 같이, 브릿징 컨택 비아(237)는 모듈형 하이브리드 핀(2170)에서의 전도성 피처(219) 및 상단 모듈형 하이브리드 핀(2172)에서의 상단 전도성 피처(239)를 전기적으로 결합하기 위하여 형성된다. 브릿징 컨택 비아(237)를 형성하기 위하여, 제 4 유전체 층(241)의 퇴적 후에, 비아 홀(via hole)은 접속되어야 할 전도성 피처(219) 바로 위에 형성된다. 브릿징 컨택 비아(237) 및 그것에 접속된 상단 전도성 피처(239)는 상단 전도성 피처(239)가 퇴적될 때에 동시에 형성된다.
도 33a 및 도 33b를 참조하면, 블록(314)에서, 대응부 더미 게이트 적층체는 기능적인 제 2 게이트 구조체를 위한 플레이스홀더로서 역할을 하기 위하여 제 2 핀-형상 구조체의 채널 영역 위에 형성된다. 블록(316)에서, 제 2 핀-형상 구조체의 소스/드레인 부분은 소스/드레인 트렌치들(224)과 유사하게, 소스/드레인 리세스들을 형성하기 위하여 리세싱된다. 블록(318)에서, 채널 영역에서의 희생 층들(206)은 내부 스페이서 리세스들을 형성하기 위하여 선택적으로 그리고 부분적으로 에칭되고, 내부 스페이서 피처들은 이러한 내부 스페이서 리세스들에서 형성된다. 블록(320)에서, 제 2 소스 피처(244S) 및 제 2 드레인 피처(244D)는 소스/드레인 리세스들에서 형성된다. 블록(322)에서, 제 2 핀-형상 구조체 위의 더미 게이트 적층체는 제 2 게이트 구조체(도시되지 않음)에 의해 대체된다. 채널 영역에서의 희생 층들(206)은 채널 부재들로서의 채널 층들(208)을 드러내기 위하여 선택적으로 제거되고, 제 2 게이트 구조체는 채널 부재들의 각각의 주위를 둘러싼다. 더미 게이트 적층체의 대체 전에, 제 2 CESL(246) 및 제 2 ILD 층(248)은 상단 모듈형 하이브리드 핀들(2172), 제 2 소스 피처(244S), 및 제 2 드레인 피처(244D) 위에 순차적으로 퇴적된다.
도 18, 도 34a, 및 도 34b를 참조하면, 방법(300)은 상단 소스 컨택(250), 제 2 드레인 컨택(252), 제 2 컨택 비아(260), 및 제 3 컨택 비아(262)가 형성되는 블록(330)을 포함한다. 도 34a에서 도시된 바와 같이, 상단 소스 컨택(250)은 제 2 소스 피처(244S) 위에 그리고 제 2 소스 피처(244S)와 접촉하여 형성된다. 컨택 개구부는 먼저, 제 2 소스 피처(244S)를 노출시키도록 만들어지고, 실리사이드 층은 제 2 소스 피처(244S) 상에서 형성되고, 금속 충전 층은 컨택 개구부의 나머지를 충전하기 위하여 퇴적된다. 유사한 방식으로, 제 2 드레인 컨택(252)은 제 2 드레인 피처(244D) 위에 그리고 제 2 드레인 피처(244D)와 접촉하여 형성된다. 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)의 형성 후에, 에치 정지 층(ESL)(254) 및 제 3 ILD 층(256)은 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)을 패시베이팅하기 위하여 상단 소스 컨택(250) 및 제 2 드레인 컨택(252) 위에 퇴적된다. 상단 소스 컨택(250)의 위치 및 X-방향 치수는 그 측벽이 브릿징 컨택 비아(237)에 결합되는 상단 전도성 피처(239)와 접촉하거나 병합되도록 선택된다는 것이 주목된다. 대조적으로, 제 2 드레인 컨택(252)의 위치 및 X-방향 치수는 그 측벽 또는 그 임의의 일부가 인접한 전도성 피처(239)로부터 떨어져서 이격되도록 선택된다.
제 2 컨택 비아(260) 및 제 3 컨택 비아(262)의 형성은 적어도 ESL(254) 및 제 3 ILD 층(256)을 통한 비아 개구부의 형성, 및 금속 충전 층의 퇴적을 포함할 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 일부 실시예들에서, 제 2 컨택 비아(260) 및 제 3 컨택 비아(262)의 각각은 전기적 무결성을 개선시키기 위하여 금속 충전 층과 이웃하는 유전체 재료 사이의 라이너를 포함할 수 있다. 이러한 라이너는 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 코발트 나이트라이드(CoN), 니켈 나이트라이드(NiN), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 제 2 컨택 비아(260)의 형성은 ESL(254) 및 제 3 ILD 층(256)뿐만 아니라, 제 2 ILD 층(248), 제 2 CESL(246), (상단 모듈형 하이브리드 핀(2172)의) 제 4 유전체 층(241), 기저부 층(238), 및 캡핑 층(236)을 통해 연장되는 비아 개구부를 형성하는 것을 요구하므로, 제 2 컨택 비아(260)를 위한 비아 개구부는 제 3 컨택 비아(262)를 위한 비아 개구부와 함께 동시에 형성되지는 않는다. 일부 다른 실시예들에서, 제 2 컨택 비아(260)를 위한 비아 개구부의 형성은 별도로 이루어지고, 몇몇 에칭 스테이지에서 에칭된다. 제 2 컨택 비아(260)는 제 2 드레인 피처(244D) 및 인접한 상단 전도성 피처(239)로부터 떨어져서 이격되고 이로부터 격리된다. 방법(300)에서는, 컨택 비아가 상단 소스 컨택(250) 위에 형성되지 않는다는 것을 주목해야 한다.
도 18, 도 34a, 및 도 34b를 참조하면, 방법(300)은 상단 상호접속 구조체(270)가 형성되는 블록(332)을 포함한다. 상단 상호접속 구조체(270)는 제 1 패시베이션 층(263), 및 제 1 패시베이션 층(263)에서의 전도성 피처들을 포함한다. 도 34a 및 도 34b에서 도시된 실시예들에서, 전도성 피처들은 제 1 전도성 라인(266) 및 제 2 전도성 라인(268)을 포함한다. 일 예의 프로세스에서, 제 1 패시베이션 층(263)은 워크피스(200) 위에 퇴적되고, 제 1 패시베이션 층(263)은 그 다음으로 패턴화되고, 전도성 재료는 패턴화된 제 1 패시베이션 층(263) 위에 퇴적된다. 도 35a 및 도 35b에서의 상단 상호접속 구조체(270)는 단일의 상호접속 층을 포함하지만, 상단 상호접속 구조체(270)는 더 많은 상호접속 층들을 포함할 수 있고, 워크피스(200) 위의 모든 상호접속 층들을 포함할 수 있다. 도 35b에서 도시된 바와 같이, 제 2 컨택 비아(260)는 제 1 전도성 라인(266)과 직접 접촉하고, 제 3 컨택 비아(262)는 제 2 전도성 라인(268)과 직접 접촉한다.
도 18, 도 35a, 및 도 35b를 참조하면, 방법(300)은 제 1 후면 컨택 비아(281) 및 제 2 후면 컨택 비아(283)가 형성되는 블록(334)을 포함한다. 도 35a 및 도 35b에서 그렇게 예시되지 않지만, 블록(334)에서의 동작들은 워크피스(200)가 캐리어 기판에 본딩되고 상면이 아래로 뒤집히는 동안에 수행될 수 있다. 일 예의 프로세스에서, 기판(202)은 격리 피처(214)가 노출될 때까지, 그라인딩 프로세스 및/또는 화학적 기계적 연마(CMP) 프로세스에 의해 그라인딩되거나 평탄화된다. 격리 피처(214)에서의 기저부 부분(109B)은 제거되고, 제 1 나이트라이드 라이너(276) 및 유전체 충전재(282)로 대체되고, 여기서, 제 1 나이트라이드 라이너(276) 및 유전체 충전재(282)는 격리 목적들을 위한 유전체 플러그(dielectric plug)로서 역할을 한다. 일부 사례들에서, 제 1 나이트라이드 라이너(276)는 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 실리콘 카보나이트라이드를 포함할 수 있고, 유전체 충전재(282)는 실리콘 옥사이드를 포함할 수 있다. 후면 컨택 개구부들은 격리 피처(214)를 통해 형성됨으로써, 모듈형 하이브리드 핀들(217)에서의 전도성 피처들(219)을 노출시킨다. 금속 충전 층은 그 다음으로, 제 1 후면 컨택 비아(281) 및 제 2 후면 컨택 비아(283)를 위한 후면 컨택 개구부들에 배치된다. 일 예의 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 제 1 소스 컨택(235)과 접촉하는 전도성 피처(219)를 거쳐, 제 1 후면 컨택 비아(281)는 제 1 소스 컨택(235)에 전기적으로 결합된다. 다른 전도성 피처(219), 브릿징 컨택 비아(237), 및 상단 소스 컨택(250)과 접촉하는 상단 전도성 피처(239)를 거쳐, 제 2 후면 컨택 비아(283)는 상단 소스 컨택(250)에 전기적으로 결합된다.
도 18, 도 35a, 및 도 35b를 참조하면, 방법(300)은 후면 상호접속 구조체(290)가 형성되는 블록(336)을 포함한다. 도시된 실시예에서, 후면 상호접속 구조체(290)는 제 2 패시베이션 층(278), 및 제 1 후면 전력 레일(279) 및 제 2 후면 전력 레일(280)을 포함한다. 제 1 후면 전력 레일(279)은 제 1 후면 컨택 비아(281)와 직접 접촉하고, 제 2 후면 전력 레일(280)은 제 2 후면 컨택 비아(283)와 직접 접촉한다. 그 결과, 제 1 후면 전력 레일(279)은 제 1 소스 피처(228S)에 결합되고, 제 2 후면 전력 레일(280)은 제 2 소스 피처(244S)에 결합된다. 여기서, 상단 전력 레일(264)과 같이, 제 1 후면 전력 레일(279) 및 제 2 후면 전력 레일(280)은 그것이 포지티브 공급 전압을 공급하기 때문에 그와 같이 지칭된다. 일 예의 프로세스에서, 제 2 패시베이션 층(278)은 노출된 격리 피처(214) 위에 퇴적되고, 제 2 패시베이션 층(278)은 그 다음으로 패턴화되고, 전도성 재료는 패턴화된 제 2 패시베이션 층(278) 위에 퇴적된다.
이제 도 35a 및 도 35b에 대해 참조가 행해진다. 방법(300)에서의 동작들의 종결 시에, 제 1 MBC 트랜지스터(10), 및 제 1 MBC 트랜지스터(10) 위의 제 2 MBC 트랜지스터(20)가 형성된다. 제 1 MBC 트랜지스터(10)는 제 1 소스 피처(228S)와 제 1 드레인 피처(228D) 사이에 끼워진 채널 부재들을 포함한다. 제 1 MBC 트랜지스터(10)의 제 1 게이트 구조체(이것의 뷰는 제 1 소스 피처(228S)에 의해 방해됨)는 그 채널 부재들의 각각의 주위를 둘러싼다. 제 2 MBC 트랜지스터(20)는 제 2 소스 피처(244S)와 제 2 드레인 피처(244D) 사이에 끼워진 채널 부재들을 포함한다. 제 2 MBC 트랜지스터(20)의 제 2 게이트 구조체(이것의 뷰는 제 2 소스 피처(244S)에 의해 방해됨)는 그 채널 부재들의 각각의 주위를 둘러싼다. 제 1 소스 피처(228S)는 제 1 소스 컨택(235), 모듈형 하이브리드 핀(2170)에서의 전도성 피처(219), 및 제 1 후면 컨택 비아(281)를 거쳐 제 1 후면 전력 레일(279)에 결합된다. 제 2 소스 피처(244S)는 상단 소스 컨택(250), 상단 모듈형 하이브리드 핀(2172)에서의 상단 전도성 피처(239), 브릿징 컨택 비아(237), 모듈형 하이브리드 핀(2170)에서의 전도성 피처(219), 및 제 2 후면 컨택 비아(283)를 거쳐 제 2 후면 전력 레일(280)에 결합된다. 제 1 후면 전력 레일(279) 및 제 2 후면 전력 레일(280)은 후면 상호접속 구조체(290)에서 양자 모두 배치된다. 양자의 제 1 드레인 피처(228D) 및 제 2 드레인 피처(244D)는 상단 상호접속 구조체(270)에서 전도성 피처들에 전기적으로 결합되지만, 후면 상호접속 구조체(290)로부터 절연된다. 제 1 드레인 피처(228D)는 제 1 드레인 컨택(234) 및 제 2 컨택 비아(260)를 거쳐 제 1 전도성 라인(266)에 결합된다. 제 2 컨택 비아(260)는 Z 방향을 따라 상단 모듈형 하이브리드 핀(2172)의 제 4 유전체 층(241)을 통해 연장된다. 제 2 드레인 피처(244D)는 제 2 드레인 컨택(252) 및 제 3 컨택 비아(262)를 거쳐 제 2 전도성 라인(268)에 결합된다.
이제 방법(500)에 주목한다. 도 36은 본 개시내용의 다양한 양태들에 따른, 방법(500)의 플로우차트를 예시한다. 본 개시내용의 전반에 걸쳐, 유사한 참조 번호들은 조성 및 형성의 측면에서 유사한 피처들을 나타낸다. 방법(500)에서의 동작들의 일부 세부사항들은 유사한 세부사항들이 방법(100) 또는 방법(300)과 함께 위에서 설명되었을 경우에 단순화될 수 있거나 생략될 수 있다.
도 36 및 도 37을 참조하면, 방법(500)은 워크피스(200)가 제공되는 블록(502)을 포함한다. 블록(502)에서의 동작들은 블록(102)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36 및 도 38을 참조하면, 방법(500)은 제 1 핀-형상 구조체(209)가 제 1 적층체(204)로부터 형성되는 블록(504)을 포함한다. 블록(504)에서의 동작들은 블록(104)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36 및 도 39를 참조하면, 방법(500)은 매립된 전력 레일들(211)이 형성되는 블록(506)을 포함한다. 일부 실시예들에서, 제 1 라이너(210)가 에칭백되기 전에, 매립된 전력 레일들(211)을 위한 금속 층은 금속-유기 CVD 또는 PVD를 이용하여 워크피스(200) 위에 퇴적된다. 제 1 라이너 및 퇴적된 금속 층은 매립된 전력 레일들(211)을 형성하기 위하여 리세싱된다. 매립된 전력 레일들(211)을 위한 금속 층은 텅스텐(W), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 레늄(Re), 이리듐(Ir), 코발트(Co), 또는 니켈(Ni)을 포함할 수 있다. 도시된 실시예에서, 매립된 전력 레일들(211)의 각각은 약 40 nm 내지 80 nm 사이의 폭(W), 및 약 30 nm 내지 약 50 nm 사이의 높이(H)를 포함한다. 도 39에서 도시된 바와 같이, 제 1 핀-형상 구조체(209)의 적층체 부분(209S)은 블록(506)의 종결 시에 노출될 수 있다. 도 39에서 도시된 바와 같이, 매립된 전력 레일들(211)은 제 1 매립된 전력 레일(211-1) 및 제 2 매립된 전력 레일(211-2)을 포함한다.
도 36 및 도 40을 참조하면, 방법(500)은 격리 피처(214)가 형성되는 블록(508)을 포함한다. 일부 실시예들에서는, 산화로부터 매립된 전력 레일들(211)을 보호하기 위하여, 제 2 라이너(213)가 매립된 전력 레일들(211) 위에 퇴적된다. 제 2 라이너(213)는 조성 및 형성의 측면에서 제 1 라이너(210)와 유사할 수 있다. 도 41에서 도시된 바와 같이, 매립된 전력 레일들(211)은 제 1 라이너(210) 및 제 2 라이너(213)에 의해 포위된다. 격리 피처(214)는 그 다음으로, 제 2 라이너(213) 위에 형성된다. 격리 피처(214)의 형성은 방법(100)에서 설명되었으므로, 간결함을 위하여 이에 대한 설명은 생략될 것이다. 격리 피처(214)가 형성된 후에, 제 2 라이너(213)는 제 1 핀-형상 구조체(209)의 적층체 부분(209S)이 노출될 때까지 선택적으로 리세싱된다.
도 36 및 도 41을 참조하면, 방법(500)은 희생 스페이서 층(216)이 제 1 핀-형상 구조체(209) 및 격리 피처(214) 위에 퇴적되는 블록(510)을 포함한다. 블록(510)에서의 동작들은 블록(108)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36 및 도 41을 참조하면, 방법(500)은 제 1 유전체 층(218)이 희생 스페이서 층(216) 위에 퇴적되는 블록(512)을 포함한다. 블록(512)에서의 동작들은 블록(110)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36 및 도 42를 참조하면, 방법(500)은 희생 스페이서 층(216)이 제 1 핀-형상 구조체(209)의 적층체 부분(209S)을 드러내기 위하여 선택적으로 에칭백되는 블록(514)을 포함한다. 블록(514)에서의 동작들은 블록(112)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다. 블록(514)에서의 동작들의 종결 시에, 하이브리드 핀들(217)은 적층체 부분(209S)의 양면들 상에서 형성된다. 하이브리드 핀(217)의 각각은 희생 스페이서 층(216), 및 희생 스페이서 층(216) 위의 제 1 유전체 층(218)을 포함한다.
도 36 및 도 43을 참조하면, 방법(500)은 더미 게이트 적층체(222)가 적층체 부분(209S) 및 하이브리드 핀들(217) 위에 형성되는 블록(516)을 포함한다. 블록(516)에서의 동작들은 블록(114)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36 및 도 43을 참조하면, 방법(500)은 제 1 핀-형상 구조체(209)의 소스/드레인 부분들이 소스/드레인 리세스들(224)을 형성하기 위하여 리세싱되는 블록(518)을 포함한다. 블록(518)에서의 동작들은 블록(116)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36 및 도 44를 참조하면, 방법(500)은 내부 스페이서 피처들(226)이 형성되는 블록(520)을 포함한다. 블록(520)에서의 동작들은 블록(118)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36, 도 45a, 및 도 45b를 참조하면, 방법(500)은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)가 소스/드레인 트렌치들(224)에서 형성되는 블록(522)을 포함한다. 블록(522)에서의 동작들은 블록(120)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36, 도 45a, 및 도 45b를 참조하면, 방법(500)은 더미 게이트 적층체(222)가 제 1 게이트 구조체(이것의 뷰는 제 1 소스 피처(228S)에 의해 방해됨)로 대체되는 블록(524)을 포함한다. 블록(524)에서의 동작들은 블록(122)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36, 도 46a, 및 도 46b를 참조하면, 방법(500)은 제 1 드레인 컨택(234), 제 1 소스 컨택(235), 및 제 4 컨택 비아(215)가 형성되는 블록(526)을 포함한다. 일 예의 프로세스에서, 리소그래피 프로세스들은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D)를 노출시키는 컨택 개구부들을 형성하기 위하여 이용된다. 추가적인 리소그래피 프로세스들은 제 4 컨택 비아(215)를 위한 비아 개구부를 형성하기 위하여 이용될 수 있고, 비아 개구부는 제 1 매립된 전력 레일(211-1)을 노출시킨다. 접촉 저항을 감소시키기 위하여, 실리사이드 층은 제 1 소스 피처(228S) 및 제 1 드레인 피처(228) 위에 금속 층을 퇴적함으로써, 그리고 금속 층과 제 1 소스 피처(228S) 사이뿐만 아니라, 금속 층과 제 1 드레인 피처(228D) 사이의 실리사이드화를 야기시키기 위하여 어닐 프로세스를 수행함으로써, 제 1 소스 피처(228S) 및 제 1 드레인 피처(228D) 상에서 형성될 수 있다. 여기서, 적당한 금속 층은 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 코발트(Co), 또는 텅스텐(W)을 포함할 수 있다. 실리사이드 층은 티타늄 실리사이드(TiSi), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다. 실리사이드 층의 형성 후에, 금속 충전 층은 컨택 개구부들 및 컨택 비아 개구부들 내로 퇴적될 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 평탄화 프로세스는 과잉 재료들을 제거하고 제 4 컨택 비아(215), 제 1 소스 컨택(235), 및 제 1 드레인 컨택(234)을 형성하기 위하여 뒤따를 수 있다.
도 36, 도 47a, 및 도 47b를 참조하면, 방법(500)은 제 2 적층체(240)가 워크피스(200) 위에 본딩되는 블록(528)을 포함한다. 블록(528)에서의 동작들은 블록(126)에서의 동작들과 유사하므로, 그 상세한 설명들은 간결함을 위하여 생략된다.
도 36, 도 48a, 도 48b, 도 49a, 및 도 49b를 참조하면, 방법(500)은 블록들(504, 510 내지 524)에서의 동작들이 제 2 적층체(240)에 대해 수행되는 블록(530)을 포함한다. 블록(530)에서의 동작들은 이러한 동작들이 위에서 설명된 것들과 유사할 경우에만 요약된다. 도 48a 및 도 48b를 참조하면, 블록(504)에서, 제 2 적층체(240)는 제 3 핀-형상 구조체(2092)를 형성하기 위하여 패턴화된다. 제 2 핀-형상 구조체(2090)와 상이하게, 제 3 핀-형상 구조체(2092)는 제 1 핀-형상 구조체(209)(그 위치는 기저부 부분(209B)에 의해 표기됨)와 수직으로 정렬되지 않는다. 개개의 중간 라인으로부터 측정되면, 제 3 핀-형상 구조체(2092)는 시프트 거리(D)만큼 제 1 핀-형상 구조체(209)로부터 의도적으로 오프셋된다. 일부 사례들에서, 시프트 거리(D)는 약 5 nm 내지 약 150 nm 사이일 수 있다. 이와 관련하여, 5 nm 미만인 시프트 거리는 일반적인 오정렬 범위 내에 속하고, 이익을 산출할 정도로 유의미하지 않을 수 있다. 시프트 거리는 150 nm보다 더 작고, 이것은 하이브리드 핀(217)의 대략 가장 큰 치수이다. 시프트 거리가 150 nm보다 더 클 경우에, 의도적인 것으로부터 기생 커패시턴스를 감소시키는 이익들은 감소할 수 있다. 매립된 전력 레일들(211)이 이미 형성되므로, 블록(506)에서의 동작들은 생략된다. 제 3 핀-형상 구조체(2092)는 캡핑 층(236) 및 기저부 층(238)에 의해 절연되므로, 블록(508)에서의 동작들은 생략될 수 있다. 도 48a 및 도 48b를 계속 참조하면, 블록들(510, 512, 및 514)에서, 상단 하이브리드 핀들(242)은 제 3 핀-형상 구조체(2092)의 양면들 상에서 형성된다. 블록(516)에서, 대응부 더미 게이트 적층체는 기능적인 제 2 게이트 구조체를 위한 플레이스홀더로서 역할을 하기 위하여 제 3 핀-형상 구조체(2092)의 채널 영역 위에 형성된다. 블록(518)에서, 제 3 핀-형상 구조체(2092)의 소스/드레인 부분은 소스/드레인 트렌치들(224)과 유사하게, 소스/드레인 리세스들을 형성하기 위하여 리세싱된다. 블록(520)에서, 채널 영역에서의 희생 층들(206)은 내부 스페이서 리세스들을 형성하기 위하여 선택적으로 그리고 부분적으로 에칭되고, 내부 스페이서 피처들은 이러한 내부 스페이서 리세스들에서 형성된다. 도 49a 및 도 49b를 참조하면, 블록(522)에서, 제 2 소스 피처(244S) 및 제 2 드레인 피처(244D)는 소스/드레인 리세스들에서 형성된다. 블록(524)에서, 제 2 핀-형상 구조체 위의 더미 게이트 적층체는 제 2 게이트 구조체에 의해 대체된다. 채널 영역에서의 희생 층들(206)은 채널 부재들로서의 채널 층들(208)을 드러내기 위하여 선택적으로 제거되고, 제 2 게이트 구조체는 채널 부재들의 각각의 주위를 둘러싼다. 더미 게이트 적층체의 대체 전에, 제 2 CESL(246) 및 제 2 ILD 층(248)은 도 49a 및 도 49b에서 예시된 바와 같이, 상단 하이브리드 핀들(242), 제 2 소스 피처(244S), 및 제 2 드레인 피처(244D) 위에 순차적으로 퇴적된다.
도 36, 도 50a, 및 도 50b를 참조하면, 방법(100)은 제 5 컨택 비아(259), 상단 소스 컨택(250), 제 2 드레인 컨택(252), 제 2 컨택 비아(260), 및 제 3 컨택 비아(262)가 형성되는 블록(532)을 포함한다. 도 50a에서 도시된 바와 같이, 상단 소스 컨택(250)은 제 2 소스 피처(244S) 위에 그리고 제 2 소스 피처(244S)와 접촉하여 형성된다. 제 1 드레인 컨택(234)과 유사하게, 컨택 개구부는 먼저, 제 2 소스 피처(244S)를 노출시키도록 만들어진다. 그 다음으로, 제 5 컨택 비아(259)를 위한 비아 개구부는 제 2 매립된 전력 레일(211-2)을 노출시키기 위하여 기저부 층(238), 캡핑 층(236), 하이브리드 핀(217), 격리 피처(214), 및 제 2 라이너(213)를 통해 형성된다. 컨택 개구부들 및 비아 개구부의 형성 후에, 실리사이드 층은 제 2 소스 피처(244S) 상에서 형성되고, 금속 충전 층은 컨택 개구부의 나머지를 충전하기 위하여 퇴적된다. 제 5 컨택 비아(259)는 상단 소스 컨택(250) 및 제 2 매립된 전력 레일(211-2)을 결합하도록 역할을 한다. 유사한 방식으로, 제 2 드레인 컨택(252)은 제 2 드레인 피처(244D) 위에 그리고 제 2 드레인 피처(244D)와 접촉하여 형성된다. 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)은 동일한 프로세스 단계에서 형성될 수 있다. 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)의 형성 후에, 에치 정지 층(ESL)(254) 및 제 3 ILD 층(256)은 상단 소스 컨택(250) 및 제 2 드레인 컨택(252)을 패시베이팅하기 위하여 상단 소스 컨택(250) 및 제 2 드레인 컨택(252) 위에 퇴적된다.
제 2 컨택 비아(260) 및 제 3 컨택 비아(262)의 형성은 적어도 ESL(254) 및 제 3 ILD 층(256)을 통한 비아 개구부들의 형성, 및 금속 충전 층의 퇴적을 포함할 수 있다. 금속 충전 층은 티타늄 나이트라이드(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 일부 실시예들에서, 제 2 컨택 비아(260) 및 제 3 컨택 비아(262)의 각각은 전기적 무결성을 개선시키기 위하여 금속 충전 층과 이웃하는 유전체 재료 사이의 라이너를 포함할 수 있다. 이러한 라이너는 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 코발트 나이트라이드(CoN), 니켈 나이트라이드(NiN), 또는 탄탈륨 나이트라이드(TaN)를 포함할 수 있다. 제 2 컨택 비아(260)의 형성은 ESL(254) 및 제 3 ILD 층(256)뿐만 아니라, 제 2 ILD 층(248), 제 2 ILD(246), 상단 하이브리드 핀(242), 기저부 층(238), 및 캡핑 층(236)을 통해 연장되는 비아 개구부를 형성하는 것을 요구하므로, 제 2 컨택 비아(260)를 위한 비아 개구부는 제 3 컨택 비아(262)를 위한 비아 개구부와 함께 동시에 형성되지는 않는다. 일부 다른 실시예들에서, 제 2 컨택 비아(260)를 위한 비아 개구부의 형성은 별도로 이루어지고, 몇몇 에칭 스테이지에서 에칭된다.
도 36, 도 50a, 및 도 50b를 참조하면, 방법(500)은 상단 상호접속 구조체(270)가 형성되는 블록(534)을 포함한다. 상단 상호접속 구조체(270)는 제 1 패시베이션 층(263), 및 제 1 패시베이션 층(263)에서의 전도성 피처들을 포함한다. 도시된 실시예들에서, 전도성 피처들은 제 1 전도성 라인(266) 및 제 2 전도성 라인(268)을 포함한다. 일 예의 프로세스에서, 제 1 패시베이션 층(263)은 워크피스(200) 위에 퇴적되고, 제 1 패시베이션 층(263)은 그 다음으로 패턴화되고, 전도성 재료는 패턴화된 제 1 패시베이션 층(263) 위에 퇴적된다. 도 50a 및 도 50b에서의 상단 상호접속 구조체(270)는 단일의 상호접속 층을 포함하지만, 상단 상호접속 구조체(270)는 더 많은 상호접속 층들을 포함할 수 있고, 워크피스(200) 위의 모든 상호접속 층들을 포함할 수 있다. 도 50b에서 도시된 바와 같이, 제 2 컨택 비아(260)는 제 1 전도성 라인(266)과 직접 접촉하고, 제 3 컨택 비아(262)는 제 2 전도성 라인(268)과 직접 접촉한다.
이제 도 50a 및 도 50b에 대해 참조가 행해진다. 방법(500)에서의 동작들의 종결 시에, 제 1 MBC 트랜지스터(10), 및 제 1 MBC 트랜지스터(10) 위의 제 2 MBC 트랜지스터(20)가 형성된다. 제 1 MBC 트랜지스터(10)는 제 1 소스 피처(228S)와 제 1 드레인 피처(228D) 사이에 끼워진 채널 부재들을 포함한다. 제 1 MBC 트랜지스터(10)의 제 1 게이트 구조체(이것의 뷰는 제 1 소스 피처(228S)에 의해 방해됨)는 그 채널 부재들의 각각의 주위를 둘러싼다. 제 2 MBC 트랜지스터(20)는 제 2 소스 피처(244S)와 제 2 드레인 피처(244D) 사이에 끼워진 채널 부재들을 포함한다. 제 2 MBC 트랜지스터(20)의 제 2 게이트 구조체(이것의 뷰는 제 2 소스 피처(244S)에 의해 방해됨)는 그 채널 부재들의 각각의 주위를 둘러싼다. 제 1 소스 피처(228S)는 제 1 소스 컨택(235) 및 제 4 컨택 비아(215)를 거쳐 제 1 매립된 전력 레일들(211-1)에 결합된다. 제 2 소스 피처(244S)는 상단 소스 컨택(250) 및 제 5 컨택 비아(259)를 거쳐 제 2 매립된 전력 레일들(211-2)에 결합된다. 양자의 제 1 드레인 피처(228D) 및 제 2 드레인 피처(244D)는 상단 상호접속 구조체(270)에서 전도성 피처들에 전기적으로 결합된다. 제 1 드레인 피처(228D)는 제 1 드레인 컨택(234) 및 제 2 컨택 비아(260)를 거쳐 제 1 전도성 라인(266)에 결합된다. 제 2 컨택 비아(260)는 Z 방향을 따라 상단 하이브리드 핀(242)을 통해 연장된다. 제 2 드레인 피처(244D)는 제 3 컨택 비아(262)를 거쳐 제 2 전도성 라인(268)에 결합된다. 제 3 핀-형상 구조체(2092)는 시프트 거리(D)만큼 X 방향을 따라 제 1 핀-형상 구조체(209)로부터 수직으로 시프팅되므로, 제 5 컨택 비아(259)와 제 1 소스 피처(228S) 사이의 거리, 및 제 2 컨택 비아(260)와 제 2 드레인 피처(244D) 사이의 거리는 마찬가지로 시프트 거리(D) 사이만큼 확대된다. 이 확대된 거리들은 기생 커패시턴스를 감소시키고, 프로세스 윈도우(process window)들을 개선시킬 수 있다.
도 51a 및 도 51b는 방법(100)을 이용하여 형성된 구조체들 및 방법(500)을 이용하여 형성된 구조체들이 조합되는 대안적인 실시예를 예시한다. 대안적인 실시예에 따르면, 반도체 디바이스(200)는 도 17a 및 도 17b에서 도시된 반도체 디바이스(200)와 구조적으로 유사하지만, 제 2 MBC 트랜지스터(20)의 채널 부재들은 시프트 거리(D)만큼 제 1 MBC 트랜지스터(10)의 채널 부재들로부터 수직으로 오프셋된다. 이 대안적인 실시예에서, 제 2 컨택 비아(260)와 제 2 드레인 피처(244D) 사이의 거리는 기생 커패시턴스를 감소시키고 프로세스 윈도우를 증가시키기 위하여, 시프트 거리(D)만큼 증가된다.
도 17a, 도 17b, 도 35a, 및 도 35b에서 도시된 바와 같이, 방법들(100 및 300)에서, 제 1 MBC 트랜지스터(10)의 채널 부재들은 제 2 MBC 트랜지스터(20)의 채널 부재들과 수직으로 정렬된다. 이 수직 정렬은 제 1 MBC 트랜지스터(10) 및 제 2 MBC 트랜지스터(20)에서의 채널 부재들의 각각의 주위를 둘러싸는 공통 게이트 구조체의 형성을 허용한다. 도 52는 제 1 MBC 트랜지스터(10)의 채널 부재들이 제 2 MBC 트랜지스터(20)의 채널 부재들과 수직으로 정렬될 때에 공통 게이트 구조체를 형성하기 위한 방법(600)을 예시한다.
도 52 및 도 53을 참조하면, 방법(600)은, 제 1 MBC 트랜지스터(10)가 수용되고, 제 1 MBC 트랜지스터(10)가 제 1 채널 부재들(2080), 및 제 1 채널 부재들(2080)의 각각의 주위를 둘러싸는 게이트 구조체(406)를 포함하는 블록(602)을 포함한다. 일부 실시예들에서, 제 1 MBC 트랜지스터(10)는 도 17a 및 도 17b, 또는 도 35a 및 도 35b에서 도시된 제 1 MBC 트랜지스터(10)와 구조적으로 유사할 수 있다. 게이트 구조체(406)는 제 1 게이트 유전체 층(402) 및 제 1 게이트 전극 층(404)을 포함한다. 일부 실시예들에서, 계면 층이 제 1 채널 부재들(2080)의 각각과 제 1 게이트 유전체 층(402) 사이에 배치된다. 계면 층, 제 1 게이트 유전체 층(402), 및 제 1 게이트 전극 층(404)의 조성들 및 형성은 위에서 설명되고, 여기에서는 반복되지 않을 것이다. 방법(100)이 채택될 때, 도 53에서 도시된 바와 같이, 제 1 채널 부재들(2080), 및 게이트 구조체(406)의 적어도 부분은 2 개의 하이브리드 핀들(217) 사이에 배치되고, 2 개의 하이브리드 핀들(217)의 각각은 희생 스페이서 층(216), 및 희생 스페이서 층(216) 위의 제 1 유전체 층(218)을 포함한다. 방법(300)이 채택될 때(명시적으로 도시되지 않음), 제 1 채널 부재들(2080) 및 게이트 구조체(406)의 적어도 부분은 2 개의 모듈형 하이브리드 핀들(2170) 사이에 배치되고, 2 개의 모듈형 하이브리드 핀들(2170)의 각각은 제 2 유전체 층 및 제 3 유전체 층에 매립된 전도성 피처를 포함한다. 기저부 부분(209B)은 격리 피처(214)에 배치된다.
도 52, 도 53, 및 도 54를 참조하면, 방법(600)은 제 2 채널 부재들(2082)이 제 1 채널 부재들(2080) 위에 형성되는 블록(604)을 포함한다. 일 예의 프로세스에서, 제 2 핀-형상 구조체(2090)는 제 2 적층체(240)로부터 형성된다. 희생 층들(206) 및 채널 층들(208)을 포함하는 제 2 적층체(240)는 제 1 MBC 트랜지스터(10) 상의 캡핑 층(236) 및 제 2 적층체(240)의 하단 표면 상의 기저부 층(238)을 직접 본딩함으로써, 제 1 MBC 트랜지스터(10)에 본딩된다. 방법(100)이 채택될 때, 도 53에서 도시된 바와 같이, 제 2 핀-형상 구조체(2090)는 2 개의 상단 하이브리드 핀들(242) 사이에 배치되지만, 2 개의 상단 하이브리드 핀들(242)로부터 떨어져서 이격된다. 방법(300)이 채택될 때(명시적으로 도시되지 않음), 제 2 핀-형상 구조체(2090)는 2 개의 상단 모듈형 하이브리드 핀들(2172) 사이에 배치되지만, 2 개의 상단 모듈형 하이브리드 핀들(242)로부터 떨어져서 이격된다. 제 2 핀-형상 구조체(2090)가 형성되고, 더미 게이트 구조체가 제 2 핀-형상 구조체의 채널 영역 위에 형성되고, 제 2 핀-형상 구조체의 소스/드레인 영역들이 소스/드레인 리세스들을 형성하기 위하여 리세싱되고, 내부 스페이서 피처들이 형성된 후에, 소스/드레인 피처들은 소스/드레인 리세스들에서 형성된다. 더미 게이트 구조체가 제거된 후에, 희생 층들(206)은 도 54에서 도시된 바와 같이, 제 2 채널 부재들(2082)로서의 채널 층들(208)을 드러내기 위하여 선택적으로 제거된다. 제 2 채널 부재들(2082)은 제 1 채널 부재들(2080)과 수직으로 정렬된다.
도 52 및 도 55를 참조하면, 방법(600)은 게이트 구조체(406)로의 접근 개구부(294)가 형성되는 블록(606)을 포함한다. RIE 또는 다른 적당한 건식 에칭 프로세스와 같은 이방성 에칭(anisotropic etching)을 이용함으로써, 접근 개구부(294)는 기저부 층(238) 및 캡핑 층(236)을 통해 형성되고, 이것에 의해, 접근 개구부(294)에서 제 1 MBC 트랜지스터(10)의 게이트 구조체(400)를 노출시킨다.
도 52 및 도 56을 참조하면, 방법(600)은 게이트 구조체(406)가 제 1 채널 부재들(2080)을 노출시키기 위하여 선택적으로 제거되는 블록(608)을 포함한다. 접근 개구부(294)에서 노출된 게이트 구조체(406)로, 접근 개구부(294)에서의 게이트 구조체(406)는 제 1 채널 부재들(2080)을 드러내기 위하여 선택적으로 제거되는 반면, 제 1 채널 부재들(2080)은 실질적으로 손상되지 않는다. 도 56에서 표현된 일부 실시예들에서, 기저부 층(238) 및 캡핑 층(236)의 부분은 유전체 채널 피처(298)를 형성하기 위하여 남아 있을 수 있다. 명시적으로 도시되지 않은 일부 다른 실시예들에서, 유전체 채널 피처(298)는 존재하지 않을 수 있다. 게이트 구조체(406)의 부분은 일부 구현예들에서 캡핑 층(236)과 하이브리드 핀(217) 사이에 존재할 수 있다는 것이 주목된다. 게이트 절단 유전체 피처가 존재하는 다른 구현예들에서, 게이트 구조체(406)는 캡핑 층과 하이브리드 핀(217) 사이에서 나오지 않는다.
도 52 및 도 57을 참조하면, 방법(600)은 공통 게이트 구조체(412)가 제 1 채널 부재들(2080) 및 제 2 채널 부재들(2082)의 각각의 주위를 둘러싸기 위하여 형성되는 블록(610)을 포함한다. 공통 게이트 구조체(412)는 계면 층, 계면 층 위의 공통 게이트 유전체 층(408), 및 공통 게이트 유전체 층(408) 위의 공통 게이트 전극 층(410)을 포함한다. 공통 게이트 구조체(412)의 계면 층은 제 1 채널 부재들(2080)의 각각, 유전체 채널 피처(298), 및 제 2 채널 부재(2082)의 각각 주위에서 그리고 이들과 접촉하여 배치된다. 일부 실시예들에서, 계면 층은 실리콘 옥사이드를 포함하고, 사전-세정 프로세스에서 형성될 수 있다. 일 예의 사전-세정 프로세스는 RCA SC-1(암모니아, 수소 페록사이드, 및 물) 및/또는 RCA SC-2(염산, 수소 페록사이드, 및 물)의 이용을 포함할 수 있다. 공통 게이트 유전체 층(408)은 그 다음으로, ALD, CVD, 및/또는 다른 적당한 방법들을 이용하여 계면 층 위에 퇴적된다. 공통 게이트 유전체 층(408)은 하이-K 유전체 재료들로 형성될 수 있다. 본원에서 이용되고 설명된 바와 같이, 하이-k 유전체 재료들은 예를 들어, 열적 실리콘 옥사이드의 유전 상수(~ 3.9)보다 더 큰 높은 유전 상수를 가지는 유전체 재료들을 포함한다. 공통 게이트 유전체 층(408)은 하프늄 옥사이드를 포함할 수 있다. 대안적으로, 공통 게이트 유전체 층은 티타늄 옥사이드(TiO2), 하프늄 지르코늄 옥사이드(HfZrO), 탄탈륨 옥사이드(Ta2O5), 하프늄 실리콘 옥사이드(HfSiO4), 지르코늄 옥사이드(ZrO2), 지르코늄 실리콘 옥사이드(ZrSiO2), 란타늄 옥사이드(La2O3), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO), 이트륨 옥사이드(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 옥사이드(HfLaO), 란타늄 실리콘 옥사이드(LaSiO), 알루미늄 실리콘 옥사이드(AlSiO), 하프늄 탄탈륨 옥사이드(HfTaO), 하프늄 티타늄 옥사이드(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 그 조합들, 또는 다른 적당한 재료와 같은 다른 하이-K 유전체들을 포함할 수 있다.
공통 게이트 전극 층(410)은 그 다음으로, ALD, PVD, CVD, 전자-빔 증발, 또는 다른 적당한 방법들을 이용하여 공통 게이트 유전체 층(408) 위에 퇴적된다. 공통 게이트 전극 층(410)은 단일 층, 또는 대안적으로, 디바이스 성능을 증강시키기 위한 선택된 일 함수를 갖는 금속 층(일 함수 금속 층), 라이너 층, 습식 층, 접착 층, 금속 합금, 또는 금속 실리사이드의 다양한 조합들과 같은 다층 구조체를 포함할 수 있다. 예로서, 공통 게이트 전극 층(410)은 티타늄 나이트라이드(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 나이트라이드(TiAlN), 탄탈륨 나이트라이드(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 알루미늄 카바이드(TaAlC), 탄탈륨 카보나이트라이드(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 카바이드(TaC), 탄탈륨 실리콘 나이트라이드(TaSiN), 구리(Cu), 다른 내화 금속들, 또는 다른 적당한 금속 재료들, 또는 그 조합을 포함할 수 있다. 또한, 반도체 디바이스(200)가 n-형 트랜지스터들 및 p-형 트랜지스터들을 포함할 경우에, (예컨대, 상이한 n-형 및 p-형 일 함수 금속 층들을 제공하기 위한) 상이한 금속 층들을 포함할 수 있는 상이한 공통 게이트 전극 층들이 n-형 트랜지스터들 및 p-형 트랜지스터들을 위하여 별도로 형성될 수 있다.
본 개시내용의 실시예들은 장점들을 제공한다. 본 개시내용은 상이한 실시예들에서 조합될 수 있는 상이한 컨택 구조체 방식들을 제공한다. 본 개시내용에 따른 컨택 구조체 방식들은 예를 들어, 이중 상호접속 구조체들, 매립된 전도성 피처들을 갖는 하이브리드 핀들, 및 오프셋 디바이스 적층을 포함한다. "이중 상호접속 구조체들"에서, 제 1 MBC 트랜지스터의 소스 피처는 후면 소스 컨택에 의해 제 1 상호접속 구조체에서 전력 레일에 결합되고, (제 1 MBC 트랜지스터 위에 배치되는) 제 2 MBC 트랜지스터의 소스 피처는 제 2 MBC 트랜지스터 위의 제 2 상호접속 구조체에서 전력 레일에 결합된다. "매립된 전도성 피처들을 갖는 하이브리드 핀들"에서, 전도성 피처는 상호접속 구조체들로의 전도성 경로 통로들로서 역할을 하는 컨택 모듈들을 제공하기 위하여 하이브리드 핀들의 각각에 매립된다. "오프셋 디바이스 적층"에서, 제 1 MBC 트랜지스터 및 제 2 MBC 트랜지스터의 소스/드레인 영역들은 컨택 비아들과 드레인 피처들 사이의 이격을 증가시키기 위하여 서로에 대해 오프셋된다. 이 컨택 구조체 방식들은 프로세스 유연성을 제공하고, 접촉 저항 또는 기생 커패시턴스를 감소시킴으로써 디바이스 성능을 개선시킬 수 있다.
하나의 예시적인 양태에서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 상호접속 구조체, 제 1 상호접속 구조체 위의 제 1 트랜지스터, 제 1 트랜지스터 위의 제 2 트랜지스터, 및 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함한다. 제 1 트랜지스터는 제 1 나노구조체들, 및 제 1 나노구조체들과 인접한 제 1 소스 피처를 포함한다. 제 2 트랜지스터는 제 2 나노구조체들, 및 제 2 나노구조체들과 인접한 제 2 소스 피처를 포함한다. 제 1 소스 피처는 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 제 2 소스 피처는 제 2 상호접속 구조체에서 제 2 전력 레일에 결합된다.
일부 실시예들에서, 제 2 나노구조체들은 제 1 나노구조체들과 수직으로 정렬된다. 일부 구현예들에서, 제 1 트랜지스터는 제 1 나노구조체들의 각각의 주위를 둘러싸는 제 1 게이트 구조체를 더 포함하고, 제 1 게이트 구조체는 일 방향을 따라 길이 방향으로 연장되고, 제 2 트랜지스터는 제 2 나노구조체들의 각각의 주위를 둘러싸는 제 2 게이트 구조체를 더 포함하고, 제 2 게이트 구조체는 일 방향을 따라 길이 방향으로 연장되고, 제 2 나노구조체들은 방향을 따라 제 1 나노구조체들로부터 오프셋된다. 일부 실시예들에서, 반도체 디바이스는 제 1 나노구조체들의 각각 및 제 2 나노구조체들의 각각의 주위를 둘러싸는 게이트 구조체를 더 포함할 수 있다. 일부 실시예들에서, 제 1 트랜지스터는 제 1 드레인 피처, 및 제 1 드레인 피처 위에 배치되고 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고, 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합된다. 일부 구현예들에서, 제 2 트랜지스터는 제 2 드레인 피처, 및 제 2 드레인 피처 위에 배치되고 제 2 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고, 제 2 드레인 컨택은 제 2 컨택 비아를 거쳐 제 2 상호접속 구조체에서 제 2 전도성 라인에 결합된다. 일부 사례들에서, 제 1 소스 피처는 제 1 소스 피처 바로 아래에 배치된 후면 소스 컨택을 거쳐 제 1 상호접속 구조체에서 제 1 전력 레일에 결합된다.
또 다른 예시적인 양태에서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제 1 상호접속 구조체, 제 1 상호접속 구조체 위의 제 1 트랜지스터, 제 1 트랜지스터 위의 제 2 트랜지스터, 및 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함한다. 제 1 트랜지스터는 제 1 나노구조체들, 및 제 1 나노구조체들과 인접한 제 1 소스 피처를 포함한다. 제 2 트랜지스터는 제 2 나노구조체들, 및 제 2 나노구조체들과 인접한 제 2 소스 피처를 포함한다. 제 1 소스 피처는 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 제 2 소스 피처는 제 1 상호접속 구조체에서 제 2 전력 레일에 결합된다.
일부 실시예들에서, 제 1 트랜지스터는 제 1 드레인 피처, 및 제 1 드레인 피처 위에 배치되고 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고, 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합된다. 일부 구현예들에서, 제 2 트랜지스터는 제 2 드레인 피처, 및 제 2 드레인 피처 위에 배치되고 제 2 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고, 제 2 드레인 컨택은 제 2 컨택 비아를 거쳐 제 2 상호접속 구조체에서 제 2 전도성 라인에 결합된다. 일부 사례들에서, 제 1 나노구조체들은 제 1 하이브리드 핀과 제 2 하이브리드 핀 사이에 배치되고, 제 1 하이브리드 핀은 제 1 유전체 피처에 매립된 제 1 전도성 피처를 포함하고, 제 2 하이브리드 핀은 제 2 유전체 피처에 매립된 제 2 전도성 피처를 포함한다. 일부 실시예들에서, 제 1 소스 피처는 제 1 전도성 피처를 거쳐 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 제 2 소스 피처는 제 2 전도성 피처를 거쳐 제 1 상호접속 구조체에서 제 2 전력 레일에 결합된다. 일부 사례들에서, 제 1 트랜지스터는 제 1 드레인 피처, 및 제 1 드레인 피처 위에 배치되고 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함한다. 제 1 드레인 피처 및 제 1 드레인 컨택은 제 1 하이브리드 핀과 제 2 하이브리드 핀 사이에 배치된다. 제 1 드레인 피처 및 제 1 드레인 컨택은 제 1 전도성 피처 및 제 2 전도성 피처로부터 전기적으로 격리된다. 일부 실시예들에서, 제 2 나노구조체들은 제 3 하이브리드 핀과 제 4 하이브리드 핀 사이에 배치되고, 제 3 하이브리드 핀은 제 1 유전체 피처에 매립된 제 3 전도성 피처를 포함하고, 제 4 하이브리드 핀은 제 2 유전체 피처에 매립된 제 4 전도성 피처를 포함한다. 일부 사례들에서, 제 1 트랜지스터는 제 1 드레인 피처, 및 제 1 드레인 피처 위에 배치되고 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고, 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합되고, 제 1 컨택 비아는 제 1 유전체 피처를 통해 연장되고 제 3 전도성 피처로부터 전기적으로 격리된다.
또 다른 예시적인 양태에서, 본 개시내용은 방법에 관한 것이다. 방법은 제 1 기판 및 제 1 기판 위의 제 1 적층체를 포함하는 워크피스를 수용하는 단계 - 제 1 적층체는 제 1 복수의 희생 층들과 교차배치되는 제 1 복수의 채널 층들을 포함함 -, 제 1 적층체 및 제 1 기판의 부분으로부터 제 1 핀-형상 구조체를 형성하는 단계 - 제 1 핀-형상 구조체는 제 1 소스 영역 및 제 1 드레인 영역을 포함함 -, 제 1 핀-형상 구조체에 대해 평행하게 연장되는 제 1 하이브리드 핀 및 제 2 하이브리드 핀을 형성하는 단계 - 제 1 하이브리드 핀은 제 1 유전체 피처에 매립된 제 1 전도성 피처를 포함하고, 제 2 하이브리드 핀은 제 2 유전체 피처에 매립된 제 2 전도성 피처를 포함함 -, 제 1 소스 영역 위에 제 1 소스 피처를 그리고 제 1 드레인 영역 위에 제 1 드레인 피처를 형성하는 단계, 제 1 소스 피처 및 제 1 전도성 피처와 직접 접촉하는 제 1 소스 컨택을 형성하는 단계, 제 1 드레인 피처와 직접 접촉하는 제 1 드레인 컨택을 형성하는 단계, 제 1 소스 컨택 및 제 1 드레인 컨택 위에 캡핑 층을 퇴적하는 단계, 캡핑 층 위에 제 2 적층체를 본딩하는 단계 - 제 2 적층체는 제 2 복수의 희생 층들과 교차배치되는 제 2 복수의 채널 층들을 포함함 -, 제 2 적층체로부터 제 2 핀-형상 구조체를 형성하는 단계 - 제 2 핀-형상 구조체는 제 2 소스 영역 및 제 2 드레인 영역을 포함함 -, 제 2 핀-형상 구조체에 대해 평행하게 연장되는 제 3 하이브리드 핀 및 제 4 하이브리드 핀을 형성하는 단계 - 제 3 하이브리드 핀은 제 3 유전체 피처에 매립된 제 3 전도성 피처를 포함하고, 제 4 하이브리드 핀은 제 4 유전체 피처에 매립된 제 4 전도성 피처를 포함함 -, 제 2 소스 영역 위에 제 2 소스 피처를 그리고 제 2 드레인 영역 위에 제 2 드레인 피처를 형성하는 단계, 제 2 소스 피처 및 제 3 전도성 피처와 직접 접촉하는 제 2 소스 컨택을 형성하는 단계, 및 제 2 드레인 피처와 직접 접촉하는 제 2 드레인 컨택을 형성하는 단계를 포함한다.
일부실시예들에서, 방법은 제 4 전도성 피처 및 제 2 전도성 피처를 결합하는 제 1 컨택 비아를 형성하는 단계, 제 1 전도성 피처 아래에 배치되고 제 1 전도성 피처와 접촉하는 제 2 컨택 비아를 형성하는 단계, 및 제 2 전도성 피처 아래에 배치되고 제 2 전도성 피처와 접촉하는 제 3 컨택 비아를 형성하는 단계를 더 포함할 수 있다. 일부 구현예들에서, 방법은 제 2 소스 컨택 및 제 2 드레인 컨택 위에 제 1 상호접속 구조체를 형성하는 단계 - 제 1 상호접속 구조체는 제 1 전도성 라인 및 제 2 전도성 라인을 포함함 -, 제 1 드레인 컨택 및 제 1 전도성 라인을 결합하는 제 4 컨택 비아를 형성하는 단계, 및 제 2 드레인 컨택 및 제 2 전도성 라인을 결합하는 제 5 컨택 비아를 형성하는 단계를 더 포함할 수 있다. 일부 구현예들에서, 제 4 컨택 비아는 제 3 유전체 피처를 통해 연장되고, 제 3 전도성 피처로부터 전기적으로 격리된다. 일부 실시예들에서, 방법은 제 1 기판 아래에 제 2 상호접속 구조체를 형성하는 단계를 더 포함할 수 있고, 제 2 상호접속 구조체는 제 1 전력 레일 및 제 2 전력 레일을 포함하고, 제 1 전력 레일은 제 2 컨택 비아에 결합되고, 제 2 전력 레일은 제 3 컨택 비아에 결합된다.
상기한 것은 당해 분야에서의 당업자들이 본 개시내용의 양태들을 더 양호하게 이해할 수 있도록 몇몇 실시예들의 피처들의 개요를 기술한다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 또/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
[부기]
1. 반도체 디바이스로서,
제 1 상호접속 구조체;
상기 제 1 상호접속 구조체 위의 제 1 트랜지스터 - 상기 제 1 트랜지스터는,
제 1 나노구조체들, 및
상기 제 1 나노구조체들과 인접한 제 1 소스 피처를 포함함 -;
상기 제 1 트랜지스터 위의 제 2 트랜지스터 - 상기 제 2 트랜지스터는,
제 2 나노구조체들, 및
상기 제 2 나노구조체들과 인접한 제 2 소스 피처를 포함함 -; 및
상기 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함하고,
상기 제 1 소스 피처는 상기 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 상기 제 2 소스 피처는 상기 제 2 상호접속 구조체에서 제 2 전력 레일에 결합되는, 반도체 디바이스.
2. 제 1 항에 있어서,
상기 제 2 나노구조체들은 상기 제 1 나노구조체들과 수직으로 정렬되는, 반도체 디바이스.
3. 제 1 항에 있어서,
상기 제 1 트랜지스터는 상기 제 1 나노구조체들의 각각의 주위를 둘러싸는 제 1 게이트 구조체를 더 포함하고, 상기 제 1 게이트 구조체는 일 방향을 따라 길이 방향으로 연장되고,
상기 제 2 트랜지스터는 상기 제 2 나노구조체들의 각각의 주위를 둘러싸는 제 2 게이트 구조체를 더 포함하고, 상기 제 2 게이트 구조체는 상기 일 방향을 따라 길이 방향으로 연장되고,
상기 제 2 나노구조체들은 상기 방향을 따라 상기 제 1 나노구조체들로부터 오프셋되는, 반도체 디바이스.
4. 제 1 항에 있어서,
상기 제 1 나노구조체들의 각각 및 상기 제 2 나노구조체들의 각각의 주위를 둘러싸는 게이트 구조체를 더 포함하는, 반도체 디바이스.
5. 제 1 항에 있어서,
상기 제 1 트랜지스터는 제 1 드레인 피처, 및 상기 제 1 드레인 피처 위에 배치되고 상기 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고,
상기 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합되는, 반도체 디바이스.
6. 제 1 항에 있어서,
상기 제 2 트랜지스터는 제 2 드레인 피처, 및 상기 제 2 드레인 피처 위에 배치되고 상기 제 2 드레인 피처와 접촉하는 제 2 드레인 컨택을 더 포함하고,
상기 제 2 드레인 컨택은 제 2 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 2 전도성 라인에 결합되는, 반도체 디바이스.
7. 제 1 항에 있어서,
상기 제 1 소스 피처는 상기 제 1 소스 피처 바로 아래에 배치된 후면 소스 컨택을 거쳐 상기 제 1 상호접속 구조체에서 상기 제 1 전력 레일에 결합되는, 반도체 디바이스.
8. 반도체 디바이스로서,
제 1 상호접속 구조체;
상기 제 1 상호접속 구조체 위의 제 1 트랜지스터 - 상기 제 1 트랜지스터는,
제 1 나노구조체들, 및
상기 제 1 나노구조체들과 인접한 제 1 소스 피처를 포함함 -;
상기 제 1 트랜지스터 위의 제 2 트랜지스터 - 상기 제 2 트랜지스터는,
제 2 나노구조체들, 및
상기 제 2 나노구조체들과 인접한 제 2 소스 피처를 포함함 -; 및
상기 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함하고,
상기 제 1 소스 피처는 상기 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 상기 제 2 소스 피처는 상기 제 1 상호접속 구조체에서 제 2 전력 레일에 결합되는, 반도체 디바이스.
9. 제 8 항에 있어서,
상기 제 1 트랜지스터는 제 1 드레인 피처, 및 상기 제 1 드레인 피처 위에 배치되고 상기 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고,
상기 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합되는, 반도체 디바이스.
10. 제 8 항에 있어서,
상기 제 2 트랜지스터는 제 2 드레인 피처, 및 상기 제 2 드레인 피처 위에 배치되고 상기 제 2 드레인 피처와 접촉하는 제 2 드레인 컨택을 더 포함하고,
상기 제 2 드레인 컨택은 제 2 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 2 전도성 라인에 결합되는, 반도체 디바이스.
11. 제 8 항에 있어서,
상기 제 1 나노구조체들은 제 1 하이브리드 핀과 제 2 하이브리드 핀 사이에 배치되고,
상기 제 1 하이브리드 핀은 제 1 유전체 피처에 매립된 제 1 전도성 피처를 포함하고,
상기 제 2 하이브리드 핀은 제 2 유전체 피처에 매립된 제 2 전도성 피처를 포함하는, 반도체 디바이스.
12. 제 11 항에 있어서,
상기 제 1 소스 피처는 상기 제 1 전도성 피처를 거쳐 상기 제 1 상호접속 구조체에서 상기 제 1 전력 레일에 결합되고,
상기 제 2 소스 피처는 상기 제 2 전도성 피처를 거쳐 상기 제 1 상호접속 구조체에서 상기 제 2 전력 레일에 결합되는, 반도체 디바이스.
13. 제 11 항에 있어서,
상기 제 1 트랜지스터는 제 1 드레인 피처, 및 상기 제 1 드레인 피처 위에 배치되고 상기 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고,
상기 제 1 드레인 피처 및 상기 제 1 드레인 컨택은 상기 제 1 하이브리드 핀과 상기 제 2 하이브리드 핀 사이에 배치되고,
상기 제 1 드레인 피처 및 상기 제 1 드레인 컨택은 상기 제 1 전도성 피처 및 상기 제 2 전도성 피처로부터 전기적으로 격리되는, 반도체 디바이스.
14. 제 8 항에 있어서,
상기 제 2 나노구조체들은 제 3 하이브리드 핀과 제 4 하이브리드 핀 사이에 배치되고,
상기 제 3 하이브리드 핀은 제 1 유전체 피처에 매립된 제 3 전도성 피처를 포함하고,
상기 제 4 하이브리드 핀은 제 2 유전체 피처에 매립된 제 4 전도성 피처를 포함하는, 반도체 디바이스.
15. 제 14 항에 있어서,
상기 제 1 트랜지스터는 제 1 드레인 피처, 및 상기 제 1 드레인 피처 위에 배치되고 상기 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고,
상기 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합되고,
상기 제 1 컨택 비아는 상기 제 1 유전체 피처를 통해 연장되고, 상기 제 3 전도성 피처로부터 전기적으로 격리되는, 반도체 디바이스.
16. 방법으로서,
제 1 기판, 및 상기 제 1 기판 위의 제 1 적층체를 포함하는 워크피스를 수용하는 단계 - 상기 제 1 적층체는 제 1 복수의 희생 층들과 교차배치되는(interleaved) 제 1 복수의 채널 층들을 포함함 -;
상기 제 1 적층체 및 상기 제 1 기판의 부분으로부터 제 1 핀-형상 구조체를 형성하는 단계 - 상기 제 1 핀-형상 구조체는 제 1 소스 영역 및 제 1 드레인 영역을 포함함 -;
상기 제 1 핀-형상 구조체에 대해 평행하게 연장되는 제 1 하이브리드 핀 및 제 2 하이브리드 핀을 형성하는 단계 - 상기 제 1 하이브리드 핀은 제 1 유전체 피처에 매립된 제 1 전도성 피처를 포함하고, 상기 제 2 하이브리드 핀은 제 2 유전체 피처에 매립된 제 2 전도성 피처를 포함함 -;
상기 제 1 소스 영역 위에 제 1 소스 피처를 그리고 상기 제 1 드레인 영역 위에 제 1 드레인 피처를 형성하는 단계;
상기 제 1 소스 피처 및 상기 제 1 전도성 피처와 직접 접촉하는 제 1 소스 컨택을 형성하는 단계;
상기 제 1 드레인 피처와 직접 접촉하는 제 1 드레인 컨택을 형성하는 단계;
상기 제 1 소스 컨택 및 상기 제 1 드레인 컨택 위에 캡핑 층을 퇴적하는 단계;
상기 캡핑 층 위에 제 2 적층체를 본딩하는 단계 - 상기 제 2 적층체는 제 2 복수의 희생 층들과 교차배치되는 제 2 복수의 채널 층들을 포함함 -;
상기 제 2 적층체로부터 제 2 핀-형상 구조체를 형성하는 단계 - 상기 제 2 핀-형상 구조체는 제 2 소스 영역 및 제 2 드레인 영역을 포함함 -;
상기 제 2 핀-형상 구조체에 대해 평행하게 연장되는 제 3 하이브리드 핀 및 제 4 하이브리드 핀을 형성하는 단계 - 상기 제 3 하이브리드 핀은 제 3 유전체 피처에 매립된 제 3 전도성 피처를 포함하고, 상기 제 4 하이브리드 핀은 제 4 유전체 피처에 매립된 제 4 전도성 피처를 포함함 -;
상기 제 2 소스 영역 위에 제 2 소스 피처를 그리고 상기 제 2 드레인 영역 위에 제 2 드레인 피처를 형성하는 단계;
상기 제 2 소스 피처 및 상기 제 3 전도성 피처와 직접 접촉하는 제 2 소스 컨택을 형성하는 단계; 및
상기 제 2 드레인 피처와 직접 접촉하는 제 2 드레인 컨택을 형성하는 단계를 포함하는, 방법.
17. 제 16 항에 있어서,
상기 제 4 전도성 피처 및 상기 제 2 전도성 피처를 결합하는 제 1 컨택 비아를 형성하는 단계;
상기 제 1 전도성 피처 아래에 배치되고 상기 제 1 전도성 피처와 접촉하는 제 2 컨택 비아를 형성하는 단계; 및
상기 제 2 전도성 피처 아래에 배치되고 상기 제 2 전도성 피처와 접촉하는 제 3 컨택 비아를 형성하는 단계를 더 포함하는, 방법.
18. 제 17 항에 있어서,
상기 제 2 소스 컨택 및 상기 제 2 드레인 컨택 위에 제 1 상호접속 구조체를 형성하는 단계 - 상기 제 1 상호접속 구조체는 제 1 전도성 라인 및 제 2 전도성 라인을 포함함 -;
상기 제 1 드레인 컨택 및 상기 제 1 전도성 라인을 결합하는 제 4 컨택 비아를 형성하는 단계; 및
상기 제 2 드레인 컨택 및 상기 제 2 전도성 라인을 결합하는 제 5 컨택 비아를 형성하는 단계를 더 포함하는, 방법.
19. 제 18 항에 있어서,
상기 제 4 컨택 비아는 상기 제 3 유전체 피처를 통해 연장되고, 상기 제 3 전도성 피처로부터 전기적으로 격리되는, 방법.
20. 제 18 항에 있어서,
상기 제 1 기판 아래에 제 2 상호접속 구조체를 형성하는 단계를 더 포함하고,
상기 제 2 상호접속 구조체는 제 1 전력 레일 및 제 2 전력 레일을 포함하고,
상기 제 1 전력 레일은 상기 제 2 컨택 비아에 결합되고, 상기 제 2 전력 레일은 상기 제 3 컨택 비아에 결합되는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제 1 상호접속 구조체;
    상기 제 1 상호접속 구조체 위의 제 1 트랜지스터 - 상기 제 1 트랜지스터는,
    제 1 나노구조체들, 및
    상기 제 1 나노구조체들과 인접한 제 1 소스 피처를 포함함 -;
    상기 제 1 트랜지스터 위의 제 2 트랜지스터 - 상기 제 2 트랜지스터는,
    제 2 나노구조체들, 및
    상기 제 2 나노구조체들과 인접한 제 2 소스 피처를 포함함 -; 및
    상기 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함하고,
    상기 제 1 소스 피처는 상기 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 상기 제 2 소스 피처는 상기 제 2 상호접속 구조체에서 제 2 전력 레일에 결합되고,
    상기 제 2 나노구조체들은 일 방향을 따라 상기 제 1 나노구조체들로부터 오프셋되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 나노구조체들의 각각의 주위를 둘러싸는 제 1 게이트 구조체를 더 포함하고, 상기 제 1 게이트 구조체는 상기 일 방향을 따라 길이 방향으로 연장되고,
    상기 제 2 트랜지스터는 상기 제 2 나노구조체들의 각각의 주위를 둘러싸는 제 2 게이트 구조체를 더 포함하고, 상기 제 2 게이트 구조체는 상기 일 방향을 따라 길이 방향으로 연장되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 나노구조체들의 각각 및 상기 제 2 나노구조체들의 각각의 주위를 둘러싸는 게이트 구조체를 더 포함하는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 제 1 드레인 피처, 및 상기 제 1 드레인 피처 위에 배치되고 상기 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고,
    상기 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합되는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 제 2 드레인 피처, 및 상기 제 2 드레인 피처 위에 배치되고 상기 제 2 드레인 피처와 접촉하는 제 2 드레인 컨택을 더 포함하고,
    상기 제 2 드레인 컨택은 제 2 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 2 전도성 라인에 결합되는, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 소스 피처는 상기 제 1 소스 피처 바로 아래에 배치된 후면 소스 컨택을 거쳐 상기 제 1 상호접속 구조체에서 상기 제 1 전력 레일에 결합되는, 반도체 디바이스.
  7. 반도체 디바이스로서,
    제 1 상호접속 구조체;
    상기 제 1 상호접속 구조체 위의 제 1 트랜지스터 - 상기 제 1 트랜지스터는,
    제 1 나노구조체들, 및
    상기 제 1 나노구조체들과 인접한 제 1 소스 피처를 포함함 -;
    상기 제 1 트랜지스터 위의 제 2 트랜지스터 - 상기 제 2 트랜지스터는,
    제 2 나노구조체들, 및
    상기 제 2 나노구조체들과 인접한 제 2 소스 피처를 포함함 -; 및
    상기 제 2 트랜지스터 위의 제 2 상호접속 구조체를 포함하고,
    상기 제 1 소스 피처는 상기 제 1 상호접속 구조체에서 제 1 전력 레일에 결합되고, 상기 제 2 소스 피처는 상기 제 1 상호접속 구조체에서 제 2 전력 레일에 결합되는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 제 1 드레인 피처, 및 상기 제 1 드레인 피처 위에 배치되고 상기 제 1 드레인 피처와 접촉하는 제 1 드레인 컨택을 더 포함하고,
    상기 제 1 드레인 컨택은 제 1 컨택 비아를 거쳐 상기 제 2 상호접속 구조체에서 제 1 전도성 라인에 결합되는, 반도체 디바이스.
  9. 방법으로서,
    제 1 기판, 및 상기 제 1 기판 위의 제 1 적층체를 포함하는 워크피스를 수용하는 단계 - 상기 제 1 적층체는 제 1 복수의 희생 층들과 교차배치되는(interleaved) 제 1 복수의 채널 층들을 포함함 -;
    상기 제 1 적층체 및 상기 제 1 기판의 부분으로부터 제 1 핀형 구조체를 형성하는 단계 - 상기 제 1 핀형 구조체는 제 1 소스 영역 및 제 1 드레인 영역을 포함함 -;
    상기 제 1 핀형 구조체에 대해 평행하게 연장되는 제 1 하이브리드 핀 및 제 2 하이브리드 핀을 형성하는 단계 - 상기 제 1 하이브리드 핀은 제 1 유전체 피처에 매립된 제 1 전도성 피처를 포함하고, 상기 제 2 하이브리드 핀은 제 2 유전체 피처에 매립된 제 2 전도성 피처를 포함함 -;
    상기 제 1 소스 영역 위에 제 1 소스 피처를 그리고 상기 제 1 드레인 영역 위에 제 1 드레인 피처를 형성하는 단계;
    상기 제 1 소스 피처 및 상기 제 1 전도성 피처와 직접 접촉하는 제 1 소스 컨택을 형성하는 단계;
    상기 제 1 드레인 피처와 직접 접촉하는 제 1 드레인 컨택을 형성하는 단계;
    상기 제 1 소스 컨택 및 상기 제 1 드레인 컨택 위에 캡핑 층을 퇴적하는 단계;
    상기 캡핑 층 위에 제 2 적층체를 본딩하는 단계 - 상기 제 2 적층체는 제 2 복수의 희생 층들과 교차배치되는 제 2 복수의 채널 층들을 포함함 -;
    상기 제 2 적층체로부터 제 2 핀형 구조체를 형성하는 단계 - 상기 제 2 핀형 구조체는 제 2 소스 영역 및 제 2 드레인 영역을 포함함 -;
    상기 제 2 핀형 구조체에 대해 평행하게 연장되는 제 3 하이브리드 핀 및 제 4 하이브리드 핀을 형성하는 단계 - 상기 제 3 하이브리드 핀은 제 3 유전체 피처에 매립된 제 3 전도성 피처를 포함하고, 상기 제 4 하이브리드 핀은 제 4 유전체 피처에 매립된 제 4 전도성 피처를 포함함 -;
    상기 제 2 소스 영역 위에 제 2 소스 피처를 그리고 상기 제 2 드레인 영역 위에 제 2 드레인 피처를 형성하는 단계;
    상기 제 2 소스 피처 및 상기 제 3 전도성 피처와 직접 접촉하는 제 2 소스 컨택을 형성하는 단계; 및
    상기 제 2 드레인 피처와 직접 접촉하는 제 2 드레인 컨택을 형성하는 단계를 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 제 4 전도성 피처 및 상기 제 2 전도성 피처를 결합하는 제 1 컨택 비아를 형성하는 단계;
    상기 제 1 전도성 피처 아래에 배치되고 상기 제 1 전도성 피처와 접촉하는 제 2 컨택 비아를 형성하는 단계; 및
    상기 제 2 전도성 피처 아래에 배치되고 상기 제 2 전도성 피처와 접촉하는 제 3 컨택 비아를 형성하는 단계를 더 포함하는, 방법.
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