KR102552525B1 - 반도체 디바이스 구조체 - Google Patents

반도체 디바이스 구조체 Download PDF

Info

Publication number
KR102552525B1
KR102552525B1 KR1020210029211A KR20210029211A KR102552525B1 KR 102552525 B1 KR102552525 B1 KR 102552525B1 KR 1020210029211 A KR1020210029211 A KR 1020210029211A KR 20210029211 A KR20210029211 A KR 20210029211A KR 102552525 B1 KR102552525 B1 KR 102552525B1
Authority
KR
South Korea
Prior art keywords
base portion
layer
fin
type well
isolation feature
Prior art date
Application number
KR1020210029211A
Other languages
English (en)
Other versions
KR20220056773A (ko
Inventor
에릭 쳉
쿠오-쳉 치앙
시 닝 주
구안-린 첸
치-하오 왕
쿠안-룬 쳉
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220056773A publication Critical patent/KR20220056773A/ko
Application granted granted Critical
Publication of KR102552525B1 publication Critical patent/KR102552525B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 구조체 및 그 제조 방법이 개시된다. 본 개시에 따른 예시적 반도체 구조체는, p 타입 웰 또는 n 타입 웰을 구비한 기판, 상기 p 타입 웰 위의 제1 베이스 부분, 상기 n 타입 웰 위의 제2 베이스 부분, 상기 제1 베이스 부분 위의 제1 복수의 채널 부재, 상기 제2 베이스 부분 위의 제2 복수의 채널 부재, 상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 격리 피쳐, 및 상기 격리 피쳐 아래에 배치된 상기 기판 내의 딥 격리 구조체를 포함한다.

Description

반도체 디바이스 구조체{SEMICONDUCTOR DEVICE STRUCTURE}
[우선권 데이터]
본 출원은 여기에 전체가 참조로 포함된, 발명의 명칭이 "Semiconductor Device Structure"이며, 2020년 10월 28일에 출원된 미국 가출원 63/106,724에 대한 우선권을 주장한다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. IC 진화 동안에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 콤포넌트(또는 라인)]는 감소하지만 기능적 밀도(즉, 칩 면적당 상호접속된 장치의 수)는 일반적으로 증가하고 있다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고, 관련 비용을 낮춤으로써 이득을 제공한다. 또한, 이러한 축소는 IC 프로세싱 및 제조의 복잡도를 증가시킨다.
예를 들어, 집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 게이트-채널 커플 링을 증가시키는 것, 오프 상태 전류를 감소시키는 것, 및 단 채널 효과 (SCE: short-channel effect)를 감소시키는 것에 의한 게이트 제어를 향상시키기 위해, 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(다중 게이트 MOSFET 또는 다중 게이트 디바이스)가 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 이상의 사이드(side) 위에 배치된 게이트 구조체 또는 그 일부를 구비한 디바이스로 지칭된다. 핀형 전계 효과 트랜지스터(FinFET) 및 다중 브리지 채널(MBC: multi-bridge-channel) 트랜지스터는 고성능 및 저 누설 애플리케이션을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스의 예이다. FinFET는 하나 이상의 사이드 상의 게이트로 감싸진 높은 채널(elevated channel)을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 물질의 "핀"의 상부(top)와 측벽을 감싸고 있다). MBC 트랜지스터는 2개 이상의 사이드 상의 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조체를 갖는다. 게이트 구조체가 채널 영역을 둘러싸고 있기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT: surrounding gate transistor) 또는 게이트 올 어라운드(GAA: gate-all-around) 트랜지스터라고도 불린다.
시트형 채널 부재를 가진 MBC 트랜지스터는 일반적으로 우수한 게이트 제어 및 구동 전류를 제공하지만, 더 넓은 시트형 채널 부재는 디바이스 폭을 증가시킬 수 있다. 이러한 증가된 디바이스 폭은 메모리 애플리케이션과 같은 높은 패킹 밀도 애플리케이션에서 덜 매력적으로 만들 수 있다. MBC 트랜지스터의 패킹 밀도를 개선하기 위한 조치는 서로 다른 디바이스 영역을 격리하기 위한 격리 구조체를 형성하는 데 어려움을 겪을 수 있다. 기존 반도체 디바이스는 일반적으로 의도된 목적에 적합하지만 모든 측면에서 만족스럽지는 않다.
본 개시는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않으며, 예시만을 목적으로 사용된다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 본 개시의 하나 이상의 양태에 따른, 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 도시한다.
도 2 내지 도 23은, 본 개시의 하나 이상의 양태에 따른, 도 1의 방법에서의 다수의 제조 스테이지 중에 워크피스의 부분 사시도 또는 단면도를 도시한다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 용어는, 당업자에 의해 이해되는 바와 같이, 제조 과정에서 본질적으로 발생하는 변화를 고려한 합리적인 범위 내에 있는 숫자를 포함하는 것으로 의도된다. 예를 들어, 숫자 또는 숫자의 범위는 숫자와 연관된 특성을 가진 피쳐를 제조하는 것과 연관된 알려진 제조 공차에 기초하여, 설명된 숫자의 +/- 10 % 이내와 같은, 설명된 숫자를 포함하는 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 물질 층은 4.25 nm 내지 5.75 nm의 치수 범위를 포함할 수 있으며, 여기서 물질 층을 성막하는 것과 연관된 제조 공차는 당업자에 의해 +/- 15 % 인 것으로 알려져 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
본 개시는 일반적으로 벌크 누설을 감소시키기 위한 격리 구조체에 관한 것이고 특히 웰 접합부(well junction) 상에 배치된 깊은 격리 구조체에 관한 것이다.
디자인 요구사항을 충족하도록 구동 전류를 개선하기 위해 MBC 트랜지스터에는 얇고 넓은 나노스케일 채널 부재가 포함될 수 있다. 이러한 MBC 트랜지스터는 나노시트 트랜지스터라고 불릴 수도 있다. 나노시트 트랜지스터는 만족스러운 구동 전류 및 채널 제어를 제공할 수 있지만, 더 넓은 나노시트 채널 부재로 인해 셀 사이즈를 더 줄이는 것이 어려울 수 있다. 일부 예시적 구조체에서, 셀 치수(cell dimension)를 감소시키기 위해 피쉬본 구조체(fish-bone structure) 또는 포크-시트 구조체(fork-sheet structure)가 구현될 수 있다. 피쉬본 구조체 또는 포크-시트 구조체에서, 채널 부재의 인접한 스택은 유전체 핀(또는 하이브리드 핀)에 의해 분할될 수 있다. 채널 부재의 스택의 일단(one end)이 유전체 핀과 접촉하기 때문에, 채널 부재의 스택 주위를 감싸는 게이트 구조체는 채널 부재와 유전체 핀 사이에서 연장되지 않는다. 유전체 핀 각각은 STI(shallow trench isolation) 피쳐 등의 격리 피쳐 상에 배치된다. STI 피쳐는 벌크 누설을 줄이기 위해 n 타입 웰과 p 타입 웰 사이의 접합부 상에 배치될 수도 있다.
본 개시는 n 타입 디바이스 아래의 p 타입 웰과 p 타입 디바이스 아래의 n 타입 웰 사이의 웰 접합부에 배치되는 깊은 격리 구조체를 제공한다. 일부 실시형태에서, 깊은 격리 구조체의 형성은 웹 접합부를 따른 노치(notch)의 형성을 포함한다. 노치는 n 타입 디바이스 및 p 타입 디바이스의 활성 영역을 언더컷할 수 있다. 적어도 일부 실시형태에서, n 타입 디바이스 및 p 타입 디바이스는 피시 본 트랜지스터 또는 포크 시트 트랜지스터일 수 있다. 깊은 격리 구조체는 n 타입 웰과 p 타입 웰 사이의 벌크 누설 경로를 더 잘 차단할 수 있다.
이제, 도면을 참조하여 본 개시의 다양한 양태가 더 상세히 논의될 것이다. 도 1은 반도체 디바이스를 형성하는 방법(100)의 플로우차트를 도시한다. 방법(100)은 단지 예시일 뿐이며 본 개시를 방법(100)에 명시적으로 예시된 것으로 제한하려는 것은 아니다. 상기 방법(100) 이전, 도중, 및 이후에 추가 단계들이 제공될 수 있고, 설명한 단계들 중 일부는 상기 방법의 추가 실시형태에서 교체, 제거 또는 주위로 이동될 수 있다. 단순함을 위해 모든 단계가 여기에서 자세히 설명되는 것은 아니다. 방법(100)은 방법(100)의 실시형태에 따른 상이한 제조 스테이지에서 워크피스(200)의 부분 단면도를 도시하는 도 2 내지 도 23과 관련하여 아래에서 설명된다. 반도체 디바이스는 워크피스(200)로부터 형성될 것이기 때문에, 워크피스(200)는 상황에 따라 반도체 디바이스(200)로 지칭될 수 있다. 피쉬본 트랜지스터 또는 포크-시트 트랜지스터를 포함하는 실시형태가 도면에 도시되어 있지만, 본 개시는 그렇게 제한되지 않고 MBC 트랜지스터 또는 FinFET과 같은 다른 다중 게이트 디바이스에 적용될 수 있다. 도 2 내지 도 23 전체에서 X 방향, Y 방향, 및 Z 방향은 서로 수직이며 일관되게 사용된다. 추가적으로, 본 개시 전체에 걸쳐, 유사한 참조 번호는 유사한 피쳐를 나타내기 위해 사용된다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)이 수용되는 블록(102)을 포함한다. 도 2에 도시된 바와 같이, 워크피스(200)는 기판(202) 및 기판(202) 상에 배치된 스택(204)을 포함한다. 일 실시형태에서, 기판(202)은 실리콘(Si) 기판일 수 있다. 일부 다른 실시형태에서, 기판(202)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V족 반도체 물질 등의 다른 반도체 물질을 포함할 수 있다. 예시적 III-V족 반도체 물질은, 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비화물(InGaAs)을 포함할 수 있다. 기판(202)은 다수의 n 타입 웰 영역 및 p 타입 웰 영역을 포함할 수 있다. 도시된 실시형태에서, 기판(202)은 p 타입 웰 영역(202P)(또는 p-웰(202P)) 또는 n 타입 웰 영역(202N)(또는 n-웰(202N))을 포함한다. 도 2에 도시된 바와 같이, p-웰(202P) 및 n-웰(202N)은 접합부(2020)를 따라 서로 인터페이싱한다. p-웰(202P)은 p 타입 도펀트(즉, 붕소(B))로 도핑될 수 있고, n-웰(202N)은 n 타입 도펀트(즉, 인(P) 또는 비소(As))로 도핑될 수 있다. p-웰(202P) 및 n-웰(202N)은 이온 주입 또는 열 확산을 사용하여 형성될 수 있다.
계속 도 2를 참조하면, 스택(204)은 복수의 희생 층(206)에 의해 인터리빙된(interleaved) 복수의 채널 층(208)을 포함할 수 있다. 채널 층(208) 및 희생 층(206)은 상이한 반도체 조성을 가질 수 있다. 일부 구현에서, 채널 층(208)은 실리콘(Si)으로 형성되고, 희생 층(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 이러한 구현에서, 희생 층(206)의 추가 게르마늄 함량은 채널 층(208)에 대한 실질적인 손상없이 희생 층(206)의 선택적 제거 또는 리세스를 허용한다. 도 2에 도시된 일부 실시형태에서, 워크피스(200)는 또한, 스택(204) 상에 배치된 상부 희생 층(206T)을 포함한다. 상부 희생 층(206T)은 다른 희생 층(206)보다 더 두껍고 제조 프로세스 중에 스택(204)을 손상으로부터 보호하는 기능을 한다. 상부 희생 층(206T), 희생 층(206), 및 채널 층(208)은 에피택셜 프로세스를 사용하여 성막될 수 있다. 스택(204)은 CVD 성막 기술(예를 들어, 기상 에피택시(VPE: vapor-phase epitaxy) 및/또는 초고 진공 CVD(UHV-CVD: ultra-high vacuum CVD)), 분자 빔 에피택시(MBE: molecular beam epitaxy) 및/또는 다른 적합한 프로세스를 사용하여 에피택셜 성막될 수 있다. 희생 층(206) 및 채널 층(208)은 스택(204)을 형성하기 위해 차례로 교대로 성막된다. 도 2는 희생 층(206)의 3개의 층과 채널 층(208)의 3개의 층이 교대로 수직으로 배열되어 있으며, 이는 단지 예시를 위한 것이며 청구범위에 구체적으로 언급된 것 이상으로 제한하려는 의도는 아니다. 층의 수는 반도체 디바이스(200)를 위한 채널 부재의 원하는 수에 의존한다. 일부 실시형태에서, 채널 층(208)의 수는 1 내지 6이다.
도 1 및 도 3을 참조하면, 방법(100)은 스택(204) 및 기판(202)이 트렌치(212) 또는 접합 트렌치(212J)에 의해 분리된 핀 형상 구조체(211)를 형성하도록 패터닝되는 블록(104)을 포함한다. 스택(204) 및 기판(202)을 패터닝하기 위해, 상부 희생 층(206T) 위에 제1 하드 마스크 층(210)이 성막된다. 이어서, 제1 하드 마스크 층(210)은 상부 희생 층(206), 스택(204) 및 기판(202)의 일부를 패터닝하기 위한 에칭 마스크로서 기능하도록 패터닝된다. 일부 실시형태에서, 제1 하드 마스크 층(210)은 CVD, PECVD(plasma-enhanced CVD), ALD(atomic layer deposition), PEALD(plasma-enhanced ALD), 또는 적합한 성막 방법을 사용하여 성막될 수 있다. 제1 하드 마스크 층(210)은 단일 층 또는 다중 층일 수 있다. 제1 하드 마스크 층(210)이 다중 층이면, 제1 하드 마스크 층(210)은 패드 산화물 층 및 패드 질화물 층을 포함할 수 있다. 대체 실시형태에서, 제1 하드 마스크 층(210)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 적합한 프로세스를 사용하여 핀 형상 구조체(211)가 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 일 실시형태에서, 물질 층은 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 패터닝된 물질 층 옆에 스페이서(spacer)가 형성된다. 물질 층이 제거되고, 나머지 스페이서 또는 멘드렐이 제1 하드 마스크 층(210)을 패터닝하기 위해 사용될 수 있고, 핀 형상 구조체(211)를 형성하기 위해, 패터닝된 제1 하드 마스크 층(210)이 스택(2040 및 기판(202)을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 다른 적합한 프로세스들을 포함할 수 있다.
도 3에 도시된 바와 같이, 각각의 핀 형상 구조체(211)는 기판(202)의 일부로 형성된 베이스 부분(211B) 및 스택(204)으로 형성된 상부 부분(211T)을 포함한다. 상부 부분(211T)은 베이스 부분(211B) 위에 배치된다. 핀 형상 구조체(211)는 기판(202)으로부터 Y 방향을 따라 길이 방향으로 연장되고 Z 방향을 따라 수직으로 연장된다. X 방향을 따라 핀 형상 구조체(211)는 트렌치(212) 및 접합 트렌치(212J)에 의해 분리된다. 트렌치(212)에 비해, 접합 트렌치(212J)는 웰 접합부(2020) 상에 웰 접합부(2020)를 따라 성막된다. 도 3에 도시된 일부 실시형태에서, 접합 트렌치(212J)는 더 큰 간격(spacing)을 제공하기 위해 X 방향을 따라 트렌치(212)보다 더 넓다. 도 3에 도시된 바와 같이, 접합 트렌치(212J)는 제1 간격(S1)을 규정하고, 트렌치(212)는 제2 간격(S2)을 규정한다. 제1 간격(S1)은 제2 간격(S2)보다 크다. 일부 실시예에서, 제1 간격(S1)은 약 20 nm 내지 약 30 nm이고, 제2 간격(S2)은 약 10 nm 내지 약 20 nm이다. 더 넓은 접합 트렌치(212J)는, 웰 접합부(2020)의 양 측 상의, 핀 형상 구조체(211)와 같은, 활성 영역이 벌크 누설을 감소시키기 위해 더 멀리 이격되게 한다.
도 1 및 도 4를 참조하면, 방법(100)은 핀 형상 구조체(211)의 측벽을 따라 라이너(214)가 형성되는 블록(106)을 포함한다. 라이너(214)는 블록(108)(후술됨) 중에 핀 형상 구조체(211)의 측벽이 손상되는 것을 방지하도록 기능한다. 라이너(214)를 형성하기 위한 예시적 프로세스에서, ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 LPCVD(low-pressuer CVD)에 의해 트렌치(212) 및 접합 트렌치(212J)를 포함하는 워크피스(200) 위에 유전체 물질이 등각으로 성막된다. 라이너(214)를 위한 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산탄질화물, 또는 이들의 조합을 포함할 수 있다. 성막된 유전체 물질이 이방성으로 에치백되어(etched back) 라이너 (214)를 형성한다. 일부 실시형태에서, 에치백은 사불화탄소(CF4), 육불화황(SF6), 또는 삼불화질소(NF3)와 같은 하나 이상의 불소 함유 가스를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 도 4에 도시된 바와 같이, 접합 트렌치(212J)의 제1 간격(S1)이 더 크기 때문에, 접합 트렌치(212J)의 바닥 표면 상의 유전체 물질이 제거되어 기판(202)이 노출된다. 즉, 라이너(214)만이 접합 트렌치(212J)의 측벽을 라이닝한다. 트렌치(212)의 더 작은 제2 간격(S2)은 바닥 표면으로부터의 유전체 물질의 제거를 방지한다.
도 1 및 도 5를 참조하면, 방법(100)은 딥 포켓(deep pocket)(216)을 형성하기 위해 접합 트렌치(212J)가 기판(202)으로 연장되는 블록(108)을 포함한다. 라이너(214)에 의해 보호되는 트렌치(212)와 접합 트렌치(212J)의 하부 표면으로부터 노출된 기판(202)으로, 블록(108)에서의 동작은 접합 트렌치(212J) 아래로 노출된 기판(202)을 에칭한다. 노출된 기판(202)의 에칭은 딥 포켓(216)을 형성하기 위해 접합 트렌치(212J)를 기판(202)으로 하방으로 연장시킨다. 딥 포켓(216)은 노치로 지칭될 수도 있다. 블록(108)에서의 에칭은 이방성인 경향이 있는 건식 에칭 프로세스 또는 등방성인 경향이 있는 습식 에칭 프로세스를 사용하여 수행될 수 있다. 예시적인 선택적 습식 에칭 프로세스는, 에틸렌 디아민 피로카테콜(ethylenediamine pyrocatechol; EDP), 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide; TMAH), 질산(HNO3), 플루오르화 수소산(HF), 암모니아(NH3), 암모늄 플루오라이드(NH4F), 또는 적합한 습식 에칭제의 사용을 포함할 수 있다. 예시적인 선택적 건식 에칭 프로세스는, 육불화 황(SF6), 수소(H2), 암모니아(NH3), 불화 수소(HF), 사불화탄소(CF4), 아르곤(Ar), 또는 이들의 혼합물의 사용을 포함할 수 있다. 도 5에 도시된 일부 실시형태에서, 블록(108)에서의 에칭 프로세스는 완전하게 이방성이 아니고, 딥 포켓(216)은 라이너(214)를 언더컷(undercut)한다. 따라서, 딥 포켓(216)의 형상은 접합 트렌치(212J)의 형상과 상이하다. 일부 실시예에서, 딥 포켓(216)의 최대 폭 부분의 폭은 (라이너(214)가 포함된) 접합 트렌치(212J)의 폭보다 크다. 딥 포켓(216)은, 딥 포켓(216)의 형성 전의 접합 트렌치(212J) 또는 트렌치(212)의 하부 표면 아래 레벨로 배치된다. 따라서, 딥 포켓(216)은 기판(202) 내에 더 깊게 배치된다.
도 1, 도 6, 및 도 7을 참조하면, 방법(100)은 트렌치(212) 및 딥 포켓(216) 내에 격리 피쳐가 형성되는 블록(110)을 포함한다. 블록(110)에서 형성된 격리 피쳐는 트렌치(212) 내의 격리 피쳐(218), 접합 트렌치(212J) 내의 접합 격리 피쳐(218J), 및 딥 포켓(216) 내의 딥 격리 피쳐(220)를 포함할 수 있다. 격리 피쳐(218) 및 접합 격리 피쳐(218J)는 집합적으로 STI(shallow trench isolation) 피쳐로 지칭될 수 있다. 이들 격리 피쳐를 형성하기 위한 예시적 프로세스에서, 워크피스(200) 위에 유전체 물질이 성막되어, 유전체 물질이 트렌치(212), 딥 포켓(216), 및 접합 트렌치(212J)를 충전시킨다. 일부 실시형태에서, 유전체 물질은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산탄질화물, 또는 이들의 조합을 포함할 수 있다. 다수의 실시예에서, 블록(110)에서, 유전체 물질은, CVD 프로세스, SACVD(subatomospheric CVD) 프로세스, FCVD(flowable CVD) 프로세스, ALD 프로세스, 스핀-온 코팅, 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다. 성막된 유전체 물질은 예컨대, 도 6에 도시된 바와 같이, 상부 희생 층(206T)이 노출될 때까지 CMP(chemical mechanical polishing) 프로세스에 의해, 시닝(thinning) 및 평탄화된다. 일부 실시형태에서, 격리 피쳐를 위한 라이너(214) 및 유전체 물질의 조성은 유사할 수 있고 그 경계는 점선으로 표시된다. 예시의 용이함을 위해, 라이너(214)와 격리 피쳐 사이의 경계는 후속 도면에서 생략될 수 있다. 도 7을 참조하면, 격리 피쳐(218), 접합 격리 피쳐(218J), 및 딥 격리 피쳐(220)의 최종 구조를 형성하기 위해 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합에 의해 평탄화된 유전체 물질 및 라이너(214)가 추가로 리세싱된다. 도 7에 도시된 바와 같이, 핀 형상 구조체(211)의 상부 부분(211T)은 격리 피쳐(218) 또는 접합 격리 피쳐(218J) 위로 상승하고, 그 베이스 부분(211B) 또는 실질적 일부는 격리 피쳐(218) 또는 접합 격리 피쳐(218J)에 의해 둘러싸인다. 도 7에 도시된 바와 같이, 딥 격리 피쳐(220)는 베이스 부분(211B)의 레벨 아래로 배치되고 웰 접합부(well junction)(2020)에 인접한 베이스 부분(211B)을 언더컷할 수 있다. 즉, 딥 격리 피쳐의 부분은 인접한 베이스 부분(211B) 아래로 연장될 수 있다. 격리 피쳐(218) 및 접합 격리 피쳐(218J)의 형성 후에, 상부 부분(211T)은 유전체 핀 트렌치(222) 및 접합 유전체 핀 트렌치(222J)에 의해 분리된다. 접합 유전체 핀 트렌치(222J)는 웰 접합부(2020) 바로 위에 배치된다.
도 1, 도 8, 도 9, 도 10, 및 도 11을 참조하면, 방법(100)은 유전체 핀이 형성되는 블록(112)을 포함한다. 도 11에 도시된 실시형태에서, 블록(112)에서, 유전체 핀(230)이 유전체 핀 트렌치(222) 내에 형성되고, 접합 유전체 핀(230J)이 접합 유전체 핀 트렌치(222J) 내에 형성된다. 도 8, 도 9, 도 10, 및 도 11에 유전체 핀을 형성하기 위한 예시적 프로세스가 도시되어 있다. 도 8을 참조하면, 유전체 핀 트렌치(222) 및 접합 유전체 핀 트렌치(222J) 내에 포함되는 제1 층(224) 및 제2 층(226)이 워크피스(200) 위에 등각으로(conformally) 성막된다. 제1 층(224)은 CVD, ALD, 또는 적합한 방법을 사용하여 등각으로 성막될 수 있다. 제1 층(224)은 유전체 핀 트렌치(222) 및 접합 유전체 핀 트렌치(222J)의 하부 표면 및 측벽을 라이닝한다(lines). 제2 층(226)은 CVD, HDPCVD(high density plasma CVD), 및/또는 다른 적합한 프로세스를 사용하여 제1 층(224) 위에 등각으로 성막된다. 일부 실시예에서, 제2 층(226)의 유전 상수는 제1 층(224)의 유전 상수보다 작다. 제1 층(224)은, 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 물질을 포함할 수 있다. 일 실시형태에서, 제1 층(224)은 실리콘 탄질화물을 포함한다. 제2 층(226)은 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄질화물, 또는 적합한 유전체 물질을 포함할 수 있다. 일 실시형태에서, 제2 층(226)은 실리콘 산화물을 포함한다. 도 8에 도시된 일부 실시형태에서, 폭 차이로 인해, 제2 층(226)은 유전체 핀 트렌치(222)를 완전히 충전시키지만, 접합 유전체 핀 트렌치(222J)를 완전하게 충전시키지 않는다.
도 9를 참조하면, 상부 희생 층(206T)을 노출시키고 접합 유전체 핀 트렌치(222J) 내의 제1 층(224) 및 제2 층(226)을 제거하기 위해 등각으로 성막된 제1 층(224) 및 제2 층(226)이 에칭 백된다. 일부 실시형태에서, 제1 층(224) 및 제2 층(226)은, 산소, 질소, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스, 및/또는 플라즈마, 및/또는 이들의 조합을 사용하는 건식 에칭 프로세스에서 에칭 백될 수 있다. 일부 구현예에서, 에칭 백은 제2 층(226)을 향해 지향되는 제1 스테이지 및 제1 층(224)을 향해 지향되는 제2 스테이지를 포함할 수 있다. 도 9에 도시된 바와 같이, 에칭 백의 종료시, 접합 격리 피쳐(218J)는 접합 유전체 핀 트렌치(222J)에서 노출된다.
이제 도 10을 참조하면, 노출된 접합 유전체 핀 트렌치(222J)에 의해, 접합 유전체 핀 트렌치(222J)의 측벽 위를 포함하여, 워크피스(200) 위에 클래딩 층(cladding layer)(232)이 성막된다. 일부 실시형태에서, 클래딩 층(232)은 상부 희생 층(206T) 또는 희생 층(206)과 유사한 조성을 가질 수 있다. 일 실시예에서, 클래딩 층(232)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이들 공통 조성은 후속 프로세스에서 희생 층(206) 및 클래딩 층(232)의 선택적이고 동시적인 제거를 가능하게 한다. 일부 실시형태에서, 클래딩 층(232)은 VPE(vapor phase epitaxy) 또는 MBE(molecular beam epitaxy)를 사용하여 등각으로 그리고 에피택셜 성장될 수 있다. 도 10에 도시된 바와 같이, 클래딩 층(232)은 접합 유전체 핀 트렌치(222J) 내의 노출된 측벽 표면 상에 선택적으로 배치된다. 클래딩 층(232)의 선택적 성장 크기(extent)에 따라, 에칭 백 프로세스가 접합 격리 피쳐(218J)를 노출하도록 수행될 수 있다. 계속 도 10을 참조하면, 제3 층(234) 및 제4 층(236)은 접합 유전체 핀 트렌치(222J) 내로 등각으로 성막된다. 제3 층(234)의 조성 및 형성은 제1 층(224)의 조성 및 형성과 유사할 수 있다. 제 4 층(236)은 실리콘 산화물 또는 유전체 물질을 함유하는 실리콘 산화물을 포함할 수 있다. 일부 실시형태에서, 제4 층(236)은 CVD, HDPCVD, 또는 FCVD(flowable CVD)를 사용하여 성막될 수 있다. 일 실시형태에서, 제4 층(236)은 FCVD를 사용하여 성막될 수 있다. 제3 층(234) 및 제4 층(236)의 성막 후에, 워크피스(200)는 상부 희생 층(206T)을 노출시키기 위해 화학적 기계적 연마(CMP)를 사용하여 평탄화된다.
도 11을 참조한다. 평탄화 후에, 제1 층(224), 제2 층(226), 제3 층(234), 및 제4 층(236)은 리세스를 형성하기 위해 선택적으로 에칭 백되고, 헬멧 층(helmet layer)(240)이 이 리세스 내에 성막된다. 일부 실시형태에서, 선택적 에칭 백은, 산소, 질소, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스, 및/또는 플라즈마, 및/또는 이들의 조합을 포함할 수 있는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 헬멧 층(240)은, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 헬멧 층(240)은 CVD, HDPCVD, 또는 적합한 성막 기술을 사용하여 성막될 수 있다. 헬멧 층(240)의 성막 후에, 워크피스(200)는 클래딩 층(232) 및 상부 희생 층(206T) 상의 초과 헬멧 층(240)을 제거하기 위해 CMP 프로세스를 사용하여 평탄화된다. 이 접합에서, 유전체 핀(230) 및 접합 유전체 핀(230J)이 실질적으로 형성된다. 유전체 핀(230) 각각은, 제1 층(224), 제1 층(224) 위의 제2 층(226), 제1 층(224) 및 제2 층(226) 위의 헬멧 층(240)을 포함한다. 유전체 핀(230) 각각은, 제1 층(234), 제1 층(236) 위의 제2 층(226), 제1 층(234) 및 제2 층(236) 위의 헬멧 층(240)을 포함한다. 유전체 핀(240) 각각은 격리 피쳐(218) 바로 위에 배치된다. 접합 유전체 핀(230J)은 웰 접합부(2020) 위에 배치된 딥 격리 피쳐(220) 상에 배치된 접합 격리 피쳐(218J) 바로 위에 배치된다.
도 1 및 도 12를 참조하면, 방법(100)은 핀 형상 구조체(211) 내의 상부 희생 층(206T)이 제거되는 블록(114)을 포함한다. 블록(114)에서, 유전체 핀(230) 및 접합 유전체 핀(230J)의 헬멧 층(240)에 실질적으로 손상시키지 않고, 최상부 채널 층(208)을 노출시키도록 상부 희생 층(206T) 및 클래딩 층(232)의 부분을 선택적으로 제거하기 위해 워크피스(200)가 에칭된다. 상부 희생 층(206T) 및 클래딩 층(232)은 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 블록(114)에서의 에칭 프로세스는 실리콘 게르마늄(SiGe)에 선택적일 수 있다. 일부 실시예에서, 클래딩 층(232) 및 상부 희생 층(206T)은 수산화 암모늄(NH4OH), 불화 수소(HF), 과산화수소(H2O2), 또는 이들의 조합을 포함하는 선택적 습식 에칭 프로세스를 사용하여 에칭될 수 있다. 도 12에 도시된 바와 같이, 상부 희생 층(206T)의 제거 및 클래딩 층(232)의 에칭 후에, 유전체 핀(230) 및 접합 유전체 핀(230J)은 최상부 채널 층(208) 위로 상승한다.
도 1, 도 13, 및 도 14를 참조하면, 방법(100)은 핀 형상 구조체(211)의 채널 영역 위에 더미 게이트 스택(250)이 형성되는 블록(116)을 포함한다. 일부 실시형태에서, 더미 게이트 스택(250)이 기능적 게이트 구조체를 위한 플레이스홀더(placeholder)로서 작용하는 게이트 교체 프로세스(gate replacement process)(또는 게이트 라스트 프로세스(gate-last process)가 채택된다. 다른 프로세스 및 구성이 가능하다. 도 13에 도시된 바와 같이, 더미 게이트 스택(250)은 더미 유전체 층(242), 더미 유전체 층(242) 위에 배치된 더미 전극(244)을 포함한다. 패터닝을 목적으로, 더미 게이트 스택(250) 위에 게이트 상부 하드 마스크(248)가 성막된다. 게이트 상부 하드 마스크(248)는 다층(multi-layer)일 수 있고 실리콘 질화물 마스크 층(246) 및 실리콘 질화물 마스크 층(246) 위의 실리콘 산화물 마스크 층(247)을 포함할 수 있다. 더미 게이트 스택(250) 아래의 핀 형상 구조체(211)의 영역은 채널 영역이라 지칭될 수 있다. 핀 형상 구조체(211) 내의 채널 영역 각각은 소스/드레인 형성을 위한 2개의 소스/드레인 영역 사이에 샌드위칭된다. 예시적 프로세스에서, 더미 유전체 층(242)은 CVD에 의해 워크피스(200) 위에 블랭킷 성막된다(blanketly deposited). 더미 전극(244)을 위한 물질 층이 더미 유전체 층(242) 위에 블랭킷 성막된다. 더미 게이트 스택(250)을 형성하기 위해 포토리소그래피 프로세스를 사용하여 더미 전극(244)를 위한 물질 층 및 더미 유전체 층(242)이 패터닝된다. 일부 실시형태에서, 더미 유전체 층(242)은 실리콘 산화물을 포함할 수 있고, 더미 전극(244)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다.
도 14를 참조한다. 블록(116)에서, 적어도 하나의 게이트 스페이서(252)가 더미 게이트 스택(250)의 측벽을 따라 형성된다. 적어도 하나의 게이트 스페이서(252)는 2개 이상의 게이트 스페이서 층을 포함할 수 있다. 적어도 하나의 게이트 스페이서(252)를 위한 유전체 물질은 더미 게이트 스택(250)의 선택적 제거가 가능하도록 선택될 수 있다. 적합한 유전체 물질은 실리콘 질화물, 실리콘 산탄질화물, 실리콘 탄질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물, 실리콘 산질화물, 및/또는 이들의 조합을 포함할 수 있다. 예시적 프로세스에서, 적어도 하나의 게이트 스페이서(252)는 CVD, SACVD(subatmospheric CVD), 또는 ALD를 사용하여 워크피스(200) 위에 등각으로 성막될 수 있다.
도 1 및 도 14를 참조하면, 방법(100)은 소스/드레인 리세스(254)를 형성하기 위해 핀 형상 구조체(211)의 소스/드레인 영역이 리세싱되는 블록(118)을 포함한다. 에칭 마스크로서 기능하는 적어도 하나의 게이트 스페이서(252) 및 더미 게이트 스택(250)으로, 핀 형상 구조체(211)의 소스/드레인 영역 위에 소스/드레인 리세스(254)(또는 소스/드레인 트렌치(254))를 형성하기 위해, 워크피스(200)가 이방성으로 에칭된다. 도 14에 도시된 바와 같은 일부 실시형태에서, 블록(118)에서의 동작은 소스/드레인 영역 내의 핀 형상 구조체(211)의 상부 부분(212T)를 실질적으로 제거할 수 있다. 일부 다른 대체 실시형태에서, 소스/드레인 트렌치(254)는 베이스 부분(211B) 내로 연장될 수 있다. 블록(118)에서의 이방성 에칭은 건식 에칭 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는, 수소, 불소함유기체(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소함유기체(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬함유기체(예를 들어, HBr 및/또는 CHBr3), 요오드함유기체, 적합한 다른 기체 및/또는 플라즈마, 및/또는 이것들의 조합을 구현할 수 있다.
도 1, 도 15, 및 도 16을 참조하면, 방법(100)은 내부 스페이서 피쳐(258)가 형성되는 블록(120)을 포함한다. 도 15를 참조하면, 블록(120)에서, 소스/드레인 트렌치(254)에서 노출된 희생 층(206)은 내부 스페이서 리세스를 형성하기 위해 처음으로 선택적으로 그리고 부분적으로 리세싱되고, 노출된 채널 층(208)이 실질적으로 언에칭된다(unetched). 클래딩 층(232) 및 희생 층(206)은 유사한 조성을 공유하기 때문에, 클래딩 층(232)도 블록(120)에서 에칭될 수 있다. 채널 층(208)이 본질적으로 실리콘(Si)으로 구성되고, 희생 층(206)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되고, 클래딩 층(232)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시형태에서, 클래딩 층(232) 및 희생 층(206)의 선택적 및 부분적 리세스는 SiGe 산화 프로세스에 이어 SiGe 산화물 제거를 포함할 수 있다. 상기 실시형태에서, SiGe 산화 프로세스는 오전의 사용을 포함할 수 있다. 일부 다른 실시형태에서, 선택적 리세스는 선택적 등방성 에칭 프로세스(예컨대, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)를 포함할 수 있고, 희생 층(206) 및 클래딩 층(232)이 리세싱된 크기(extent)는 에칭 프로세스의 기간에 의해 제어된다. 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본(hydrofluorocarbon)과 같은 하나 이상의 불소 기반 에칭제의 사용을 포함할 수 있다. 선택적 습식 에칭 프로세스는 수산화 암모늄(NH4OH), 불화 수소(HF), 과산화수소(H2O2), 또는 이들의 조합(예컨대, 암모니아 수산화물-과산화수소-물 혼합물을 포함하는 APM 에칭)을 포함할 수 있다. 내부 스페이서 리세스의 형성 후에, 내부 스페이서 리세스 위 및 내부로 및 클래딩 층(232)의 제거된 부분에 의해 남겨진 공간을 포함하여, 워크피스(200) 위에 CVD 또는 ALD를 사용하여 내부 스페이서 물질 층이 등각으로 성막된다. 내부 스페이서 물질은 실리콘 질화물, 실리콘 산탄질화물, 실리콘 탄질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 내부 스페이서 물질 층의 성막 후에, 내부 스페이서 물질 층은, 도 16에 도시된 바와 같이, 내부 스페이서 피쳐를 형성하기 위해 에칭 백된다.
도 1및 도 17을 참조하면, 방법(100)은 n 타입 소스/드레인 피쳐(260N) 및 p 타입 소스/드레인 피쳐(260P)가 형성되는 블록(122)을 포함한다. n 타입 소스/드레인 피쳐(260N) 및 p 타입 소스/드레인 피쳐(260P)는 소스/드레인 트렌치(254) 내의 기판(202) 및 채널 층(208)의 노출된 반도체 표면 상에 선택적으로 에피택셜 성막된다. n 타입 소스/드레인 피쳐(260N) 및 p 타입 소스/드레인 피쳐(260P)는 VPE(vapor-phase epitaxy), UHV-CVD(ultra-high vacuum CVD), MBE(molecular beam epitaxy), 및/또는 다른 적합한 프로세스 등의 에피택셜 프로세스를 사용하여 순차적으로 성막될 수 있다. 일부 실시형태에서, p-웰(202P) 위의 소스/드레인 트렌치(254)를 선택적으로 노출시키기 위해 BARC 층 등의 제1 마스킹 층이 성막되고, n-웰(202N) 위의 기판(202) 및 노출된 채널 층(208) 위에 p 타입 소스/드레인 피쳐(260P)가 성막된다. 애싱(ashing) 또는 스트립핑(stripping)에 의해 제1 마스킹 층이 제거된 후에, n-웰 위의 소스/드레인 트렌치를 선택적으로 노출시키기 위해 BARC 층 등의 제2 마스킹 층이 성막되고, p-웰(202P) 위의 기판(202) 및 노출된 채널 층 위에 n 타입 소스/드레인 트렌치(260N)가 성막된다. 이어서, 제2 마스킹 층이 제거된다. p 타입 소스/드레인 피쳐(260P) 및 n 타입 소스/드레인 피쳐의 형성 순서는 스위칭될 수 있다. n 타입 소스/드레인 피쳐(260N)는 인(P) 또는 비소(As) 등의 n 타입 도펀트로 도핑된 실리콘(Si)을 포함할 수 있다. p 타입 소스/드레인 피쳐(260P)는 붕소(B) 또는 갈륨(Ga) 등의 p 타입 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 소스/드레인 피쳐의 도핑은 성막과 함께 인 시투(in situ)로 또는 접합 주입 프로세스와 같은 주입 프로세스를 사용하여 인 시투로 수행될 수 있다.
계속 도 1 및 도 17을 참조하면, 방법(100)은 콘택트 에칭 정치 층(contact etch stop layer; CESL)(262) 및 층간 유전체(ILD) 층(264)이 성막되는 블록(124)을 포함한다. 일부 실시형태에서, 접합 유전체 핀(230K) 및 유전체 핀(230)의 헬멧 층(240)은 CESL(262)의 성막 전에 선택적으로 에칭 백된다. 일부 실시예에서, 헬멧 층(240)은 BHF(buffered hydrofluoric acid) 또는 DHF(diluted hydrofluoric acid)를 사용하여 선택적으로 에칭 어웨이될(etched away) 수 있다. 헬멧(240)의 제거 후에, 우선 CESL(262)이 워크피스(200) 위에 등각으로 성막되고, ILD 층(264)이 CESL(262) 위에 블랭킷 성막된다. CESL(262)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 당업계에 공지된 다른 물질을 포함할 수 있다. CESL(262)은 ALD, PECVD(plasma-enhanced chemical vapor deposition) 프로세스, 및/또는 다른 적합한 성막 또는 산화 프로세스를 사용하여 성막될 수 있다. 일부 실시형태에서, ILD 층(264)은 TEOS(tetraethylorthosilicate) 산화물 등의 유전체 물질들, 비도핑 규산염 유리, 또는 BPSG(borophosphosilicate glass) 등의 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 다른 적합한 유전체 물질 등의 물질들을 포함한다. ILD 층(264)은 스핀-온 코팅, FCVD 프로세스, 또는 다른 적합한 성막 프로세스에 의해 성막될 수 있다. 일부 실시형태에서, ILD 층(264)의 형성 후에, 워크피스(200)는 ILD 층(264)의 무결성(integrity)을 개선하기 위해 어닐링될 수 있다. 초과 물질을 제거하기 위해 그리고 더미 게이트 스택(250)의 더미 전극의 상부 표면을 노출시키기 위해, 워크피스(200)에 평탄화 프로세스[CMP(chemical mechanical polishing) 프로세스 등]가 수행되어 평평한 상부 표면을 제공할 수 있다. 더미 전극(244)의 상부 표면은 평평한 상부 표면 상에 노출된다.
도 1, 도 18, 도 19, 및 도 20을 참조하면, 방법(100)은 더미 게이트 스택(250)이 조인트 게이트 구조체(joint gate structure)(270)로 교체되는 블록(126)을 포함한다. 블록(126)에서의 동작은, 더미 게이트 스택(250)의 제거(도 18에 도시됨), 채널 부재(2080)(도 9에 도시됨)를 릴리즈(release)하기 위해 채널 영역 내의 희생 층(206)의 선택적 제거, 및 채널 부재(2080)(도 20에 도시됨)의 각각의 주위를 감싸기 위한 조인트 게이트 구조체(270)의 형성을 포함한다. 도 18을 참조하면, 블록(124)의 결과에서 노출된 더미 게이트 스택(250)은 선택적 에칭 프로세스에 의해 워크피스(200)로부터 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 이들의 조합이 될 수 있다. 도시된 실시형태에서, 선택적 에칭 프로세스는 헬멧 층(240) 및 적어도 하나의 게이트 스페이서(252)를 실질적으로 손상시키지 않고 더미 전극(244) 및 더미 유전체 층(242)를 선택적으로 제거한다. 더미 게이트 스택(250)의 제거에 의해 채널 영역 위에 게이트 트렌치(266)가 얻어진다.
더미 게이트 스택(250)의 제거 후에, 채널 영역 내에 채널 층(208), 희생 층(206), 및 클래딩 층(232)이 게이트 트렌치(266)에서 노출된다. 도 19를 참조하면, 채널 부재(2080)로서 채널 층(208)을 릴리즈하기 위해 채널 층(208)과 클래딩 층(232) 사이의 노출된 희생 층(206)이 선택적으로 제거될 수 있다. 채널 부재(2080)가 시트 또는 나노 시트와 유사한 도시된 실시형태에서, 채널 부재 릴리즈 프로세스는 또한 시트 형성 프로세스로 지칭될 수 있다. 일부 MBC 트랜지스터의 채널 부재와는 다르게, 채널 부재(2080)는 유전체 핀(230)의 측벽으로부터 측방으로 연장된다. 도 19에 도시된 바와 같이, 이들의 릴리즈 후에, 채널 부재(2080)는 접합 유전체 핀(230J)으로부터 이격된다. 채널 부재(2080)는 Z 방향을 따라 수직으로 적층된다. 희생 층(206) 및 클래딩 층(232)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스에 의해 구현될 수 있다. 일부 실시형태에서, 선택적 습식 에칭은, 수산화 암모늄(NH4OH), 불화 수소(HF), 과산화수소(H2O2), 또는 이들의 조합(예컨대, 암모니아 수산화물-과산화수소-물 혼합물을 포함하는 APM 에칭)을 포함할 수 있다. 일부 대체 실시형태에서, 선택적 제거는 실리콘 게르마늄 산화물 제거가 후속하는 실리콘 게르마늄 산화를 포함한다. 예컨대, 산화는 오존 세정(ozone clean)에 의해 제공될 수 있고, 이어서 실리콘 게르마늄 산화물은 NH4OH 등의 에칭제에 의해 제거된다. 채널 영역에서의 희생 층(206) 및 클래딩 층(232)의 제거에 의해, 게이트 트렌치(266)에서, 유전체 핀(230), 접합 유전체 핀(230J), 채널 부재(2080), 베이스 부분(211B)의 상부 표면, 내부 스페이서 피쳐(258), 및 접합 격리 피쳐(218J)가 노출된다.
도 20을 참조하면, 조인트 게이트 구조체(270)가 워크피스 위에 성막되어 채널 부재(2080) 각각의 주위를 감싼다. 조인트 게이트 구조체(270)는, 기판(202) 및 채널 부재(2080) 상의 계면 층(267), 계면 층(267) 위의 게이트 유전체 층(268), 및 게이트 유전체 층(268) 위의 게이트 전극 층(269)을 포함할 수 있다. 일부 실시형태에서, 계면 층(267)은 실리콘 산화물을 포함하고 사전 세정 프로세스(pre-clean process)의 결과로서 형성될 수 있다. 예시적인 사전 세정 프로세스는 RCA SC-1(암모니아, 과산화수소, 및 물) 및/또는 RCA SC-2(염산, 과산화수소, 및 물)의 사용을 포함할 수 있다. 사전 세정 프로세스는 채널 부재(2080) 및 기판(202)의 노출된 표면을 산화시켜서 계면 층(267)을 형성한다. 게이트 유전체 층(268)은 ALD, CVD, 및/또는 다른 적합한 방법을 사용하여 계면 층(267) 위에 성막된다. 게이트 유전체 층(268)은 하이 k 유전체 물질을 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 하이 k 유전체 물질은 예를 들어 열 실리콘 산화물(~ 3.9)보다 큰 유전 상수를 갖는 유전체 물질을 포함한다. 일 실시형태에서, 게이트 유전체 층(268)은 하프늄 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체 층(268)은, 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합, 또는 다른 적합한 물질 등의 다른 하이 k 유전체를 포함할 수 있다. 계면 층(267) 및 게이트 유전체 층(268)의 형성 또는 성막 후에, 게이트 전극 층(269)이 게이트 유전체 층(268) 위에 성막된다. 게이트 전극 층(269)은 적어도 하나의 워크 펑션 층(work function layer) 및 금속 충전 층(metal fill layer)을 포함하는 다층 구조체가 될 수 있다. 예를 들어, 적어도 하나의 워크 펑션 층은, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈 알루미늄(TaAl), 탄탈 알루미늄 질화물(TaAlN), 탄탈 알루미늄 카바이드(TaAlC), 탄탈륨 탄질화물(TaCN), 또는 탄탈륨 카바이드(TaC)를 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화성 금속, 또는 다른 적합한 금속 물질, 또는 이들의 조합을 포함할 수 있다. 다수의 실시형태에서, 게이트 전극 층(269)은 ALD, PVD, CVD, 전자 빔 증착(e-beam evaporation), 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 도 20에 도시된 바와 같이, 조인트 게이트 구조체(270)는 채널 부재(2080) 각각의 주위를 감싼다. 조인트 게이트 구조체(270)는 채널 부재(2080)가 유전체 핀(230)과 접촉하기 때문에 유전체 핀(230)과 채널 부재(2080) 사이에서 연장되지 않는다는 점에 유의한다.
도 1, 도 21, 및 도 22를 참조하면, 방법(100)은 추가 프로세스가 수행되는 블록(128)을 포함한다. 이러한 추가 프로세스는 예컨대, 조인트 게이트 구조체(270)의 평탄화, 조인트 게이트 구조체(270)의 에칭 백, 금속 캡 층(272)의 성막, SAC(self-aligned CAP) 층(274)의 성막, 및 게이트 커트 피쳐(gate cut feature)(276)의 형성을 포함할 수 있다. 도 21을 참조하면, 헬멧 층(240)이 제거되고, 조인트 게이트 구조체(270)가 유전체 핀(230) 및 접합 유전체 핀(230J)에 의해 분할될 때까지 CMP 워크피스(200)에 대하여 프로세스 등의 평탄화 프로세스가 수행될 수 있다. 도 21에서, 평탄화는 조인트 게이트 구조체(270)를 제1 게이트 구조체(270-1), 제2 게이트 구조체(270-2), 제3 게이트 구조체(270-3), 및 제4 게이트 구조체(270-4)로 분할한다. 제1 게이트 구조체(270-1) 및 제2 게이트 구조체(270-2)는 유전체 핀(230)에 의해 분리된다. 제2 게이트 구조체(270-2) 및 제3 게이트 구조체(270-3)는 접합 유전체 핀(230J)에 의해 분리된다. 제3 게이트 구조체(270-3) 및 제4 게이트 구조체(270-4)는 유전체 핀(230)에 의해 분리된다.
금속 캡 층(272)을 위한 룸(room)을 만들기 위해, 제1 게이트 구조체(270-1), 제2 게이트 구조체(270-2), 제3 게이트 구조체(270-3), 및 제4 게이트 구조체(270-4)는 선택적으로 에칭 백될 수 있다. 예를 들어, 게이트 구조체의 선택적 에칭은, 질산, 염산, 황산, 수산화 암모늄, 과산화수소, 또는 이들의 조합을 사용하는 선택적 습식 에칭 프로세스를 포함할 수 있다. 이어서, 제1 게이트 구조체(270-1), 제2 게이트 구조체(270-2), 제3 게이트 구조체(270-3), 및 제4 게이트 구조체(270-4) 위에 금속 캡 층(272)이 성막된다. 일부 실시형태에서, 금속 캡 층(272)은, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐(W), 루테늄(Ru), 코발트(Co), 또는 니켈(Ni)을 포함할 수 있으며, PVD, CVD, 또는 금속 유기 화학 기상 증착(MOCVD)을 사용하여 성막될 수 있다. 일 실시형태에서, 금속 캡 층(272)은 텅스텐(W)을 포함하고 PVD에 의해 성막된다. 금속 캡 층(272)이 MOCVD에 의해 성막되는 일부 대체 실시형태에서, 금속 캡 층(272)의 성막은 제1 게이트 구조체(270-1), 제2 게이트 구조체(270-2), 제3 게이트 구조체(270-3), 및 제4 게이트 구조체(270-4) 상에 선택적으로 성막될 수 있다. 금속 캡 층(272)의 성막 후에, SAC 층(274)은 CVD, PECVD, 또는 적합한 성막 프로세스에 의해 워크피스(200) 위에 성막된다. SAC 층(274)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 물질을 포함할 수 있다. 이어서, 유전체 핀(230) 및 접합 유전체 핀(230J)의 상부 표면을 노출시키기 위한 게이트 커트 개구를 형성하기 위해 성막된 SAC 층(274)을 에칭하도록, 포토리소그래피 프로세스 및 에칭 프로세스가 수행된다. 그 후, 게이트 커트 개구 내에 게이트 커트 피쳐(276)를 형성하기 위해 CMP 프로세스에 의해 유전체 물질이 성막 및 평탄화된다. 게이트 커트 피쳐(276)를 위한 유전체 물질은 HDPCVD, CVD, ALD, 또는 적합한 성막 기술을 사용하여 성막될 수 있다. 일부 실시예에서, 게이트 커트 피쳐(276)는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 물질을 포함할 수 있다. 일부 실시형태에서, 게이트 커트 피쳐(276) 및 SAC 층(274)은 에칭 선택성을 도입하기 위해 상이한 조성을 가질 수 있다.
도 21의 반도체 디바이스(200)의 채널 영역의 확대 부분 단면도가 도 23에 도시되어 있다. 제1 게이트 구조체(270-1), 제2 게이트 구조체(270-2), 제3 게이트 구조체(270-3), 및 제4 게이트 구조체(270-4) 각각은 채널 부재(2080)의 수직 스택 각각의 주위를 감싼다. 제1 게이트 구조체(270-1) 및 제2 게이트 구조체(270-2)는 유전체 핀(230)에 의해 분리된다. 제2 게이트 구조체(270-2) 및 제3 게이트 구조체(270-3)는 접합 유전체 핀(230J)에 의해 분리된다. 제3 게이트 구조체(270-3) 및 제4 게이트 구조체(270-4)는 유전체 핀(230)에 의해 분리된다. 채널 부재(2080) 아래의 베이스 부분(211B)은 격리 피쳐(218) 및 접합 격리 피쳐(218J)뿐만 아니라 유전체 핀(230) 및 접합 유전체 핀(230J)의 하부에 의해 분리된다. 딥 격리 피쳐(220)는 Y 방향을 따라 볼 때 볼록한 형태를 가질 수 있다. 일부 실시형태에서, 점선으로 도시된 바와 같이, 딥 격리 피쳐(220)는 제2 게이트 구조체(270-2) 및 제3 게이트 구조체(270-3)에 의해 주위가 감싸진 채널 부재(2080)를 언더컷한다. 딥 격리 피쳐(220)는 또한 웰 접합부(2020)의 양측 상의 베이스 부분(211B)을 언더컷한다. 일부 실시예에서, 딥 격리 피쳐(220)는 Z 방향을 따라 약 10 nm 내지 약 100 nm의 제1 높이(H1) 및 X 방향을 따라 약 5 nm 내지 약 50 nm의 제1 폭(W1)을 가질 수 있다. 접합 격리 피쳐(218J)는 격리 피쳐(218)보다 더 넓을 수 있다. 일부 실시예에서, 격리 피쳐(218)는 약 10 nm 내지 약 20 nm의 제2 폭(W2)을 가질 수 있고, 접합 격리 피쳐(218J)는 약 20 nm 내지 약 30 nm의 제3 폭(W3)을 가질 수 있다. 일 실시형태에서, 제1 폭(W1)은 제3 폭(W3)보다 크다. 상기 실시형태에서, 제1 폭(W1)은 약 25 nm 내지 약 50 nm이다. 격리 피쳐(218) 및 접합 격리 피쳐(218J)는 약 1 nm 내지 약 20 nm의 제2 높이(H2)를 가질 수 있다. 딥 격리 피쳐(220) 및 접합 격리 피쳐(218J)는 시너지 효과를 발휘하여 p- 웰(202P)과 n-웰(202N) 사이의 경계인 웰 접합부(2020)에 걸쳐 벌크 누출을 감소시킨다.
계속 도 23을 참조하면, 제1 게이트 구조체(270-1)는 p-웰(202P) 위에 배치된 제1 n 타입 MBC 트랜지스터(302)를 제어한다. 제1 n 타입 MBC 트랜지스터(302)의 채널 부재(2080)는 2개의 n 타입 소스/드레인 피쳐(260N) 사이에서 연장된다. 제2 게이트 구조체(270-2)는 p-웰(202P) 위에 배치된 제2 n 타입 MBC 트랜지스터(304)를 제어한다. 제2 n 타입 MBC 트랜지스터(304)의 채널 부재(2080)는 2개의 n 타입 소스/드레인 피쳐(260N) 사이에서 연장된다. 제3 게이트 구조체(270-3)는 n-웰(202N) 위에 배치된 제1 p 타입 MBC 트랜지스터(306)를 제어한다. 제1 p 타입 MBC 트랜지스터(306)의 채널 부재(2080)는 2개의 p 타입 소스/드레인 피쳐(260P) 사이에서 연장된다. 제4 게이트 구조체(270-4)는 n-웰(202N) 위에 배치된 제2 p 타입 MBC 트랜지스터(308)를 제어한다. 제2 p 타입 MBC 트랜지스터(308)의 채널 부재(2080)는 2개의 p 타입 소스/드레인 피쳐(260P) 사이에서 연장된다. Y 방향을 따라 보면, 제1 게이트 구조체(270-1), 제2 게이트 구조체(270-2), 제3 게이트 구조체(270-3), 및 제4 게이트 구조체(270-4) 각각은 포크(fork) 형 또는 피쉬본(fishbone) 형 구조를 포함한다. 따라서, 제1 n 타입 MBC 트랜지스터(302), 제2 n 타입 MBC 트랜지스터(304), 제1 p 타입 MBC 트랜지스터(306), 및 제2 p 타입 MBC 트랜지스터(308)는 포크 시트 트랜지스터(fork-sheet transistor) 또는 피쉬본 트랜지스터(fishbone transistor)로 지칭될 수 있다.
상기 논의에 기초하여, 본 개시는 장점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시형태는 추가적인 이점을 제공할 수 있고 모든 이점이 본 명세서에서 반드시 개시되는 것은 아니며 모든 실시형태에 대해 특별한 이점이 요구되지 않는다는 것으로 이해된다. 예를 들어, 피시본 또는 포크 시트 트랜지스터 아래의 인접한 n-웰 및 p-웰은 접합 격리 피쳐와 접합 격리 피쳐 아래에 배치된 딥 격리 피쳐에 의해 분리된다. 딥 격리 피쳐는 접합 격리 피쳐와는 상이한 형상을 가질 수 있다. 딥 격리 피쳐는 접합 격리 피쳐와 시너지 효과를 발휘하여 웹 접합부에서 벌크 누출을 방지한다.
일 양태에서, 본 개시는, p 타입 웰 또는 n 타입 웰을 구비한 기판, 상기 p 타입 웰 위의 제1 베이스 부분, 상기 n 타입 웰 위의 제2 베이스 부분, 상기 제1 베이스 부분 위의 제1 복수의 채널 부재, 상기 제2 베이스 부분 위의 제2 복수의 채널 부재, 상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 격리 피쳐, 및 상기 격리 피쳐 아래에 배치된 상기 기판 내의 딥 격리 구조체를 포함하는, 반도체 구조체의 실시형태를 제공한다.
일부 실시형태에서, 상기 격리 피쳐 및 상기 딥 격리 구조체는 p 타입 웰과 n 타입 웰 사이의 접합부를 관통해 연장된다. 일부 구현예에서, 상기 딥 격리 구조체는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 또는 실리콘 산탄질화물을 포함한다. 일부 실시예에서, 상기 격리 피쳐의 형상은 상기 딥 격리 구조체의 형상과는 상이하다. 일부 실시형태에서, 상기 반도체 구조체는, 상기 제1 복수의 채널 부재 각각의 주위를 감싸는 제1 게이트 구조체, 상기 제2 복수의 채널 부재 각각의 주위를 감싸는 제2 게이트 구조체, 및 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치된 제1 유전체 핀을 더 포함할 수 있다. 일부 실시예에서, 상기 제1 유전체 핀은 상기 격리 피쳐 상에 배치된다. 일부 실시형태에서, 상기 제1 게이트 구조체의 제1 부분은 상기 제1 유전체 핀과 상기 제1 게이트 구조체 사이에서 연장된다. 일부 구현예에서, 상기 반도체 구조체는 상기 제1 복수의 채널 부재의 측벽과 접촉하는 제2 유전체 핀을 더 포함할 수 있다. 일부 구현예에서, 상기 제1 게이트 구조체의 제2 부분은 상기 제1 유전체 핀과 상기 제1 베이스 부분 사이에서 연장된다. 일부 실시예에서, 상기 반도체 구조체는 상기 제1 베이스 부분과 접촉하는 제2 유전체 핀을 더 포함할 수 있다.
다른 양태에서, 본 개시는, p 타입 웰 또는 n 타입 웰을 구비한 기판, 상기 p 타입 웰 위의 제1 베이스 부분, 상기 n 타입 웰 위의 제2 베이스 부분, 상기 제1 베이스 부분 위의 제1 n 타입 에피택셜 피쳐, 상기 제2 베이스 부분 위의 제1 p 타입 에피택셜 피쳐, 상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 제1 격리 피쳐, 및 상기 제1 격리 피쳐 바로 아래에 배치된 상기 기판 내의 딥 격리 구조체를 포함하는, 반도체 구조체의 실시형태를 제공한다.
일부 실시형태에서, 상기 반도체 구조체는 상기 제1 격리 피쳐 상에 배치된 제1 유전체 핀을 더 포함할 수 있다. 상기 제1 유전체 핀은 상기 제1 n 타입 에피택셜 피쳐와 상기 제1 p 타입 에피택셜 피쳐 사이에 샌드위치되고, 상기 제1 유전체 핀의 폭은 상기 제1 격리 피쳐의 폭보다 작다. 일부 실시형태에서, 상기 제1 격리 피쳐의 형상은 상기 딥 격리 구조체의 형상과는 상이하다. 일부 실시예에서, 상기 반도체 구조체는, 상기 p 타입 웰 위의 제3 베이스 부분, 상기 제3 베이스 부분 위의 제2 n 타입 에피택셜 피쳐, 및 상기 제1 베이스 부분과 상기 제3 베이스 부분 사이에 배치된 제2 격리 피쳐를 더 포함할 수 있다. 상기 제1 격리 피쳐의 폭은 상기 제2 격리 피쳐의 폭보다 크다. 일부 실시예에서, 상기 반도체 구조체는 상기 제2 격리 피쳐 상에 배치된 제2 유전체 핀을 더 포함할 수 있다. 상기 제2 유전체 핀은 상기 제1 n 타입 에피택셜 피쳐와 상기 제2 n 타입 에피택셜 피쳐 사이에 샌드위치되고, 상기 제2 유전체 핀의 폭은 상기 제2 격리 피쳐의 폭과 실질적으로 동일하다.
또 다른 양태에서, 본 개시는, 기판의 p 타입 웰 영역 위의 제1 핀 형상 구조체 및 상기 기판의 n 타입 웰 영역 위의 제2 핀 형상 구조체를 포함하는 워크피스를 수용하는 단계 - 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체는 접합 트렌치에 의해 이격됨 - , 딥 포켓을 형성하기 위해 상기 접합 트렌치를 상기 기판으로 더 연장시키는 단계, 상기 딥 포켓 내에 딥 격리 피쳐를 그리고 상기 접합 트렌치 내에 격리 피쳐를 형성하는 단계, 및 상기 제1 핀 형상 구조체와 상기 제2 핀 형상 구조체 사이에 유전체 핀이 배치되도록 상기 격리 피쳐 상에 상기 유전체 핀을 형성하는 단계를 포함하는 방법의 실시형태를 제공한다.
일부 실시형태에서, 상기 방법은 상기 접합 트렌치의 연장 전에, 상기 접합 트렌치의 측벽을 따라 라이너를 형성하는 단계를 더 포함할 수 있다. 일부 구현예에서, 상기 딥 격리 피쳐 및 상기 격리 피쳐의 형성은, 상기 딥 포켓 및 상기 접합 트렌치 내로 유전체 물질을 성막하는 단계, 및 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체의 측벽을 노출시키기 위해 상기 라이너 및 상기 유전체 물질을 에칭 백하는 단계를 포함한다. 일부 실시예에서, 상기 방법은 상기 유전체 핀의 형성 전에, 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체의 측벽 위에 반도체 클래딩 층을 성막하는 단계를 더 포함할 수 있다. 일부 실시예에서, 상기 유전체 핀의 형성 후에, 상기 유전체 핀은 상기 반도체 클래딩 층에 의해 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체로부터 이격된다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
반도체 구조체로서,
p 타입 웰 또는 n 타입 웰을 포함하는 기판;
상기 p 타입 웰 위의 제1 베이스 부분;
상기 n 타입 웰 위의 제2 베이스 부분;
상기 제1 베이스 부분 위의 제1 복수의 채널 부재;
상기 제2 베이스 부분 위의 제2 복수의 채널 부재;
상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 격리 피쳐(isolation feature); 및
상기 격리 피쳐 아래에 배치된, 상기 기판 내의 딥 격리 구조체(deep isolation structure)
를 포함하는, 반도체 구조체.
[실시예 2]
실시예 1에 있어서,
상기 격리 피쳐 및 상기 딥 격리 구조체는 상기 p 타입 웰과 상기 n 타입 웰 사이의 접합부(junction)를 관통해 연장되는 것인, 반도체 구조체.
[실시예 3]
실시예 1에 있어서,
상기 딥 격리 구조체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 또는 실리콘 산탄질화물을 포함하는 것인, 반도체 구조체.
[실시예 4]
실시예 1에 있어서,
상기 격리 피쳐의 형상은 상기 딥 격리 구조체의 형상과는 상이한 것인, 반도체 구조체.
[실시예 5]
실시예 1에 있어서,
상기 제1 복수의 채널 부재 각각의 주위를 감싸는 제1 게이트 구조체;
상기 제2 복수의 채널 부재 각각의 주위를 감싸는 제2 게이트 구조체; 및
상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치된 제1 유전체 핀(dielectric fin)
을 더 포함하는, 반도체 구조체.
[실시예 6]
실시예 5에 있어서,
상기 제1 유전체 핀은 상기 격리 피쳐 상에 배치되는 것인, 반도체 구조체.
[실시예 7]
실시예 5에 있어서,
상기 제1 게이트 구조체의 제1 부분은 상기 제1 유전체 핀과 상기 제1 게이트 구조체 사이에서 연장되는 것인, 반도체 구조체.
[실시예 8]
실시예 7에 있어서,
상기 제1 복수의 채널 부재의 측벽과 접촉하는 제2 유전체 핀을 더 포함하는, 반도체 구조체.
[실시예 9]
실시예 5에 있어서,
상기 제1 게이트 구조체의 제2 부분은 상기 제1 유전체 핀과 상기 제1 베이스 부분 사이에서 연장되는 것인, 반도체 구조체.
[실시예 10]
실시예 9에 있어서,
상기 제1 베이스 부분과 접촉하는 제2 유전체 핀을 더 포함하는, 반도체 구조체.
[실시예 11]
반도체 구조체로서,
p 타입 웰 또는 n 타입 웰을 포함하는 기판;
상기 p 타입 웰 위의 제1 베이스 부분;
상기 n 타입 웰 위의 제2 베이스 부분;
상기 제1 베이스 부분 위의 제1 n 타입 에피택셜 피쳐;
상기 제2 베이스 부분 위의 제1 p 타입 에피택셜 피쳐;
상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 제1 격리 피쳐; 및
상기 제1 격리 피쳐 바로 아래에 배치된, 상기 기판 내의 딥 격리 구조체
를 포함하는, 반도체 구조체.
[실시예 12]
실시예 11에 있어서,
상기 제1 격리 피쳐 상에 배치된 제1 유전체 핀을 더 포함하고,
상기 제1 유전체 핀은 상기 제1 n 타입 에피택셜 피쳐와 상기 제1 p 타입 에피택셜 피쳐 사이에 샌드위칭되고,
상기 제1 유전체 핀의 폭은 상기 제1 격리 피쳐의 폭보다 작은 것인, 반도체 구조체.
[실시예 13]
실시예 11에 있어서,
상기 제1 격리 피쳐의 형상은 상기 딥 격리 구조체의 형상과는 상이한 것인, 반도체 구조체.
[실시예 14]
실시예 11에 있어서,
상기 p 타입 웰 위의 제3 베이스 부분;
상기 제3 베이스 부분 위의 제2 n 타입 에피택셜 피쳐; 및
상기 제1 베이스 부분과 상기 제3 베이스 부분 사이에 배치된 제2 격리 피쳐
를 더 포함하고,
상기 제1 격리 피쳐의 폭은 상기 제2 격리 피쳐의 폭보다 큰 것인, 반도체 구조체.
[실시예 15]
실시예 14에 있어서,
상기 제2 격리 피쳐 위에 배치된 제2 유전체 핀을 더 포함하고,
상기 제2 유전체 핀은 상기 제1 n 타입 에피택셜 피쳐와 상기 제2 n 타입 에피택셜 피쳐 사이에 샌드위칭되고,
상기 제2 유전체 핀의 폭은 상기 제2 격리 피쳐의 폭과 실질적으로 동일한 것인, 반도체 구조체.
[실시예 16]
방법으로서,
기판의 p 타입 웰 영역 위의 제1 핀 형상 구조체 및 상기 기판의 n 타입 웰 영역 위의 제2 핀 형상 구조체를 포함하는 워크피스를 수용하는 단계 - 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체는 접합 트렌치에 의해 이격됨 - ;
딥 포켓(deep pocket)을 형성하기 위해 상기 접합 트렌치를 상기 기판 내로 더 연장시키는 단계;
상기 딥 포켓 내에 딥 격리 피쳐를, 그리고 상기 접합 트렌치 내에 격리 피쳐를 형성하는 단계; 및
상기 제1 핀 형상 구조체와 상기 제2 핀 형상 구조체 사이에 유전체 핀이 배치되도록, 상기 격리 피쳐 상에 상기 유전체 핀을 형성하는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 접합 트렌치의 연장 전에, 상기 접합 트렌치의 측벽을 따라 라이너(liner)를 형성하는 단계를 더 포함하는, 방법.
[실시예 18]
실시예 17에 있어서,
상기 딥 격리 피쳐 및 상기 격리 피쳐의 형성은,
상기 딥 포켓 및 상기 접합 트렌치 내로 유전체 물질을 성막하는 단계; 및
상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체의 측벽을 노출시키기 위해 상기 라이너 및 상기 유전체 물질을 에칭 백(etching back)하는 단계
를 포함하는 것인, 방법.
[실시예 19]
실시예 18에 있어서,
상기 유전체 핀의 형성 전에, 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체의 측벽 위에 반도체 클래딩 층(semiconductor cladding layer)을 성막하는 단계를 더 포함하는, 방법.
[실시예 20]
실시예 19에 있어서,
상기 유전체 핀의 형성 후에, 상기 유전체 핀은 상기 반도체 클래딩 층에 의해 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체로부터 이격되는 것인, 방법.

Claims (10)

  1. 반도체 구조체로서,
    p 타입 웰 및 n 타입 웰을 포함하는 기판;
    상기 p 타입 웰 위의 제1 베이스 부분 - 상기 제1 베이스 부분은 상기 p 타입 웰과 동일한 재료로 형성됨 - ;
    상기 n 타입 웰 위의 제2 베이스 부분 - 상기 제2 베이스 부분은 상기 n 타입 웰과 동일한 재료로 형성됨 - ;
    상기 제1 베이스 부분 위의 제1 복수의 채널 부재;
    상기 제2 베이스 부분 위의 제2 복수의 채널 부재;
    상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 격리 피쳐(isolation feature) - 상기 격리 피쳐의 양 측면은 각각 상기 제1 베이스 부분 및 상기 제2 베이스 부분과 접촉함 - ; 및
    상기 격리 피쳐 아래에 배치된, 상기 기판 내의 딥 격리 구조체(deep isolation structure)
    를 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 격리 피쳐 및 상기 딥 격리 구조체는 상기 p 타입 웰과 상기 n 타입 웰 사이의 접합부(junction)를 관통해 연장되는 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 딥 격리 구조체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 또는 실리콘 산탄질화물을 포함하는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 격리 피쳐의 형상은 상기 딥 격리 구조체의 형상과는 상이한 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 복수의 채널 부재 각각의 주위를 감싸는 제1 게이트 구조체;
    상기 제2 복수의 채널 부재 각각의 주위를 감싸는 제2 게이트 구조체; 및
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 배치된 제1 유전체 핀(dielectric fin)
    을 더 포함하는, 반도체 구조체.
  6. 제5항에 있어서,
    상기 제1 유전체 핀은 상기 격리 피쳐 상에 배치되는 것인, 반도체 구조체.
  7. 제5항에 있어서,
    상기 제1 게이트 구조체의 제1 부분은 상기 제1 유전체 핀과 상기 제1 복수의 채널 부재 사이에서 연장되는 것인, 반도체 구조체.
  8. 제5항에 있어서,
    상기 제1 게이트 구조체의 제2 부분은 상기 제1 유전체 핀과 상기 제1 베이스 부분 사이에서 연장되는 것인, 반도체 구조체.
  9. 반도체 구조체로서,
    p 타입 웰 및 n 타입 웰을 포함하는 기판;
    상기 p 타입 웰 위의 제1 베이스 부분 - 상기 제1 베이스 부분은 상기 p 타입 웰과 동일한 재료로 형성됨 - ;
    상기 n 타입 웰 위의 제2 베이스 부분 - 상기 제2 베이스 부분은 상기 n 타입 웰과 동일한 재료로 형성됨 - ;
    상기 제1 베이스 부분 위의 제1 n 타입 에피택셜 피쳐;
    상기 제2 베이스 부분 위의 제1 p 타입 에피택셜 피쳐;
    상기 제1 베이스 부분과 상기 제2 베이스 부분 사이에 배치된 제1 격리 피쳐 - 상기 제1 격리 피쳐의 양 측면은 각각 상기 제1 베이스 부분 및 상기 제2 베이스 부분과 접촉함 - ; 및
    상기 제1 격리 피쳐 바로 아래에 배치된, 상기 기판 내의 딥 격리 구조체
    를 포함하는, 반도체 구조체.
  10. 방법으로서,
    기판의 p 타입 웰 영역 위의 제1 핀 형상 구조체 및 상기 기판의 n 타입 웰 영역 위의 제2 핀 형상 구조체를 포함하는 워크피스를 수용하는 단계 - 상기 제1 핀 형상 구조체 및 상기 제2 핀 형상 구조체는 접합 트렌치에 의해 이격되고, 상기 접합 트렌치는 상기 p 타입 웰 영역 및 상기 n 타입 웰 영역 사이의 웰 접합부(well junction) 바로 위에 배치됨 - ;
    딥 포켓(deep pocket)을 형성하기 위해 상기 접합 트렌치를 상기 기판 내로 더 연장시키는 단계;
    상기 딥 포켓 내에 딥 격리 피쳐를, 그리고 상기 접합 트렌치 내에 격리 피쳐를 형성하는 단계; 및
    상기 제1 핀 형상 구조체와 상기 제2 핀 형상 구조체 사이에 유전체 핀이 배치되도록, 상기 격리 피쳐 상에 상기 유전체 핀을 형성하는 단계
    를 포함하는, 방법.
KR1020210029211A 2020-10-28 2021-03-05 반도체 디바이스 구조체 KR102552525B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063106724P 2020-10-28 2020-10-28
US63/106,724 2020-10-28
US17/142,970 2021-01-06
US17/142,970 US11462612B2 (en) 2020-10-28 2021-01-06 Semiconductor device structure

Publications (2)

Publication Number Publication Date
KR20220056773A KR20220056773A (ko) 2022-05-06
KR102552525B1 true KR102552525B1 (ko) 2023-07-05

Family

ID=80283069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210029211A KR102552525B1 (ko) 2020-10-28 2021-03-05 반도체 디바이스 구조체

Country Status (5)

Country Link
US (3) US11462612B2 (ko)
KR (1) KR102552525B1 (ko)
CN (1) CN114078847A (ko)
DE (1) DE102021100333A1 (ko)
TW (1) TWI783606B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817504B2 (en) * 2021-01-26 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd Isolation structures and methods of forming the same in field-effect transistors
EP4300563A1 (en) * 2022-06-29 2024-01-03 Huawei Technologies Co., Ltd. A multi-gate hybrid-channel field effect transistor
US20240038867A1 (en) * 2022-07-29 2024-02-01 International Business Machines Corporation Isolation pillar structures for stacked device structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261792A1 (en) * 2011-04-17 2012-10-18 International Business Machines Corporation Soi device with dti and sti
US20180158912A1 (en) 2015-04-29 2018-06-07 Jin-Woo Han MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699839B1 (ko) 2005-04-21 2007-03-27 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
US7573108B2 (en) * 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
US20140315371A1 (en) 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
KR102529073B1 (ko) * 2015-04-29 2023-05-08 제노 세미컨덕터, 인크. 백바이어스를 이용한 드레인 전류가 향상된 트랜지스터 및 메모리 셀
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US10546937B2 (en) 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices
US10593599B2 (en) 2018-03-07 2020-03-17 Globalfoundries Inc. Contact structures
US11164746B2 (en) 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device
US11062963B2 (en) 2018-08-15 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and process of integrated circuit having latch-up suppression
US11038036B2 (en) * 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Separate epitaxy layers for nanowire stack GAA device
US11411090B2 (en) 2018-09-27 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures for gate-all-around devices and methods of forming the same
US10790184B2 (en) 2018-09-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation with multi-step structure for FinFET device and method of forming the same
TWI732335B (zh) 2018-11-29 2021-07-01 台灣積體電路製造股份有限公司 積體電路裝置及其製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261792A1 (en) * 2011-04-17 2012-10-18 International Business Machines Corporation Soi device with dti and sti
US20180158912A1 (en) 2015-04-29 2018-06-07 Jin-Woo Han MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application

Also Published As

Publication number Publication date
US20220130955A1 (en) 2022-04-28
KR20220056773A (ko) 2022-05-06
US20220367617A1 (en) 2022-11-17
DE102021100333A1 (de) 2022-04-28
CN114078847A (zh) 2022-02-22
US20240096942A1 (en) 2024-03-21
US11462612B2 (en) 2022-10-04
TWI783606B (zh) 2022-11-11
US11855138B2 (en) 2023-12-26
TW202217977A (zh) 2022-05-01

Similar Documents

Publication Publication Date Title
US11532627B2 (en) Source/drain contact structure
KR102552525B1 (ko) 반도체 디바이스 구조체
TWI786608B (zh) 半導體裝置及其製造方法
US12021133B2 (en) Inner spacer liner
US11996410B2 (en) Gap-insulated semiconductor device
US11764287B2 (en) Multi-gate transistor structure
US20240194676A1 (en) Gate isolation structure
US20220367463A1 (en) Reduction of gate-drain capacitance
KR102436688B1 (ko) 다중-게이트 트랜지스터 구조
US20230058459A1 (en) Multi-gate transistors having deep inner spacers
US20240120377A1 (en) Transistor structure with gate isolation structures and method of fabricating thereof
US12080603B2 (en) Active region cut process
CN221102089U (zh) 半导体结构
US20230268384A1 (en) Isolation structure for transistors
US20240371697A1 (en) Active region cut process
US20230369495A1 (en) Dielectric fin structure
US20240339531A1 (en) Channel width modulation
CN117497490A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant