KR102436688B1 - 다중-게이트 트랜지스터 구조 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시에 따른 반도체 디바이스는 제1 채널부 및 제1 연결부를 포함하는 제1 채널 멤버, 제2 채널부 및 제2 연결부를 포함하는 제2 채널 멤버, 제1 채널부 및 제2 채널부 주위에 배치된 게이트 구조체, 및 제1 연결부 및 제2 연결부 사이에 배치된 내부 스페이서 피처를 포함한다. 게이트 구조체는 게이트 유전체 층 및 게이트 전극을 포함한다. 게이트 유전체 층은 내부 스페이서 피처와 제1 연결부 사이 및 내부 스페이서 피처와 제2 연결부 사이에서 부분적으로 연장된다. 게이트 전극은 내부 스페이서 피처와 제1 연결부 사이 및 내부 스페이서 피처와 제2 연결부 사이에서 연장되지 않는다.

Description

다중-게이트 트랜지스터 구조{MULTI-GATE TRANSISTOR STRUCTURE}
본 출원은 2020년 3월 31일에, “MULTI-GATE TRANSISTOR STRUCTURE”(Attorney Docket No. 2019-2413 / 24061.4161PV01)라는 명칭으로 출원된 미국 특허 가출원 제63/002,529호에 대해 우선권을 주장하며, 그 전체 개시 내용이 본원에 참조로 포함된다.
반도체 집적 회로(IC) 산업은 기하 급수적인 성장을 경험하였다. IC 재료 및 설계의 기술 발전은 각각의 세대가 이전 세대보다 더 작고 복잡한 회로를 가지는 IC 세대를 만들어 냈다. IC 진화 과정에서, 기능 밀도(즉, 칩 면적당 상호 연결된 디바이스의 수)는 일반적으로 증가하는 반면 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이런 축소 프로세스는 일반적으로 생산 효율성을 높이고 관련된 비용을 낮춤으로써 이점을 제공한다. 또한 이러한 축소는 IC의 가공 및 제조의 복잡성을 증가시켰다.
예를 들어, 집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 게이트-채널 결합을 증가시키고, 오프-상태 전류를 감소시키고, 단채널 효과(short-channel effect, SCE)를 감소시킴으로써 게이트 제어를 개선하기 위해 다중 게이트 디바이스가 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 한 면보다 많은 면에 배치된 게이트 구조 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(fin-like field effect transistor, FinFET) 및 다중 브릿지 채널(multi-bridge-channel, MBC) 트랜지스터는 고성능 및 저누설 응용을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스의 예시이다. FinFET은 한 면보다 많은 면에서 게이트로 감싸진 높은 채널을 가지고 있다(예를 들어, 게이트는 기판에서 연장되는 반도체 재료의 “핀”의 상단과 측벽을 감싼다). MBC 트랜지스터는 둘 이상의 면 상에서 채널 영역에 대한 접근을 제공하기 위하여 채널 영역 주위에서 부분적으로 또는 완전히 연장할 수 있는 게이트 구조체를 가진다. 자신의 게이트 구조체가 채널 영역을 둘러싸기 때문에, MBC 트랜지스터는 서라운딩 게이트 트랜지스터(surrounding gate transistor, SGT) 또는 게이트-올-어라운드(gate-all-around, GAA) 트랜지스터라고 지칭될 수도 있다. MBC 트랜지스터의 채널 영역은 나노 와이어, 나노 시트, 또는 기타 나노 구조체로부터 형성될 수 있고, 이러한 이유로 MBC 트랜지스터는 나노와이어 트랜지스터 또는 나노시트 트랜지스터라고 지칭될 수도 있다.
내부 스페이서 피처(inner spacer features)가 MBC 트랜지스터에서 구현되어, 게이트 구조체를 에피택셜(epitaxial) 소스/드레인 피처로부터 이격시킨다. 그러나, 일부 종래의 내부 스페이서 피처는 게이트 구조체와 에피택셜 소스/드레인 피처 사이에 충분한 간격을 제공하지 못하여 누설 또는 증가된 기생 커패시턴스를 초래할 수 있다. 따라서, 종래의 다중 게이트 구조체는 일반적으로 그들의 의도된 목적에 적합할 수는 있지만, 모든 측면에서 만족스럽지는 않다.
본 개시는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 축척으로 그려지지 않고 예시적인 목적으로만 사용된다는 점이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 반도체 디바이스를 형성하기 위한 방법의 흐름도를 도시한다.
도 2 내지 도 24는 본 개시의 하나 이상의 양태에 따른, 도 1의 방법에 따른 제조 프로세스 동안의 워크피스의 부분적인 단면도를 도시한다.
도 25 내지 도 26은 본 개시의 하나 이상의 양태에 따른, 도 1의 방법에 따른 제조 프로세스 후의 워크피스의 부분적인 상면도를 도시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적인 것으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, “밑”, “아래”, “보다 아래”, “위”, “보다 위” 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90°또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 “약”, “대략” 등으로 서술될 때, 용어는 달리 명시되지 않는 한 서술된 숫자의 +/- 10% 내에 있는 숫자를 포함하도록 의도된다. 예를 들어, 용어 “약 5nm”는 4.5nm에서 5.5nm까지의 치수 범위를 포함한다.
본 개시는 일반적으로 다중 게이트 트랜지스터 및 제조 방법에 관한 것이고, 특히 MBC 트랜지스터의 내부 스페이서 피처(inner spacer features)에 관한 것이다.
전술한 바와 같이, MBC 트랜지스터는 SGT, GAA 트랜지스터, 나노 시트 트랜지스터, 또는 나노 와이어 트랜지스터로 지칭될 수도 있다. 그들은 n형 또는 p형일 수 있다. 본 개시에 따른 MBC 디바이스는 나노 와이어 채널 멤버, 막대 형상(bar-shaped) 채널 멤버, 나노 시트 채널 멤버, 나노 구조 채널 멤버, 브릿지 형상 채널 멤버, 및/또는 다른 적절한 채널 구성으로 배치된 채널 영역을 가질 수 있다. 내부 스페이서 피처는 소스/드레인 피처로부터 게이트 구조체를 분리하기 위해 채널 멤버 사이에 구현되었다. 종래의 스페이서 피처는 게이트 구조체와 소스/드레인 피처 사이에 충분한 분리를 제공하지 못할 수 있다. 또한, 게이트 구조체와 소스/드레인 피처 사이의 거리는 내부 스페이서 피처 및 채널 멤버의 계면에서 감소될 수 있다. 결과적으로, 종래의 MBC 트랜지스터는 게이트 구조체와 소스/드레인 피처 사이에 증가된 기생 커패시턴스 또는 누설을 가질 수 있다.
본 개시는 반도체 디바이스의 실시예를 제공한다. 반도체 디바이스는 두 개의 소스/드레인 피처 사이에서 연장되는 복수의 채널 멤버를 포함한다. 채널 멤버 각각은 게이트 구조체에 의해 둘러싸여진 채널부와 게이트 스페이서 층과 내부 스페이서 피처 사이 또는 두 개의 내부 스페이서 피처 사이에 끼워진 연결부로 나뉘어진다. 본 개시에 따른 내부 스페이서 피처는 게이트 구조체의 게이트 유전체 층이 채널 멤버와 내부 스페이서 피처 사이에서 부분적으로 연장되도록 볼록한 형상 또는 C 형상을 가질 수 있다. 본 개시의 실시예에서, 게이트 전극은 연결부와 내부 스페이서 피처 사이에 침범하지 않는다. 채널부와 연결부는 그들의 길이를 따라 실질적으로 동일한 두께를 가질 수 있다. 일부 실시예에서, 게이트 구조체의 게이트 전극은 최상부 채널 멤버 위의 최상부 부분 및 두 개의 인접한 채널 멤버 사이의 인터-멤버 부분(inter-member portion)을 가질 수 있다. 최상부 부분의 폭은 인터-멤버 부분의 폭과 같거나 더 클 수 있다. 본 개시의 구조적 배열은 게이트 구조체와 소스/드레인 피처 사이의 기생 커패시턴스 및 누설을 감소시킬 수 있다.
이제 본 개시의 다양한 양태가 도면을 참조하여 더 상세하게 설명될 것이다. 도 1은 본 개시의 하나 이상의 양태에 따른, 워크피스(workpiece)로부터 반도체 디바이스를 형성하는 방법(100)의 흐름도를 도시한다. 방법(100)은 단지 예시일 뿐이며 본 개시를 방법(100)에 명시적으로 예시된 것으로 제한하려는 의도는 아니다. 방법(100) 이전, 도중 및 이후에 추가적인 단계가 제공될 수 있으며, 설명된 일부 단계는 방법의 추가적인 실시예를 위해 대체, 제거, 또는 이동될 수 있다. 간소화를 위하여 모든 단계가 본원에서 상세하게 설명되는 것은 아니다. 방법(100)은 방법(100)의 실시예에 따른 다양한 제조 단계에서 워크피스의 부분적인 단면도와 함께 아래에서 설명된다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 제공되는 블록(102)을 포함한다. 워크피스(200)가 반도체 디바이스로 제조될 것이기 때문에, 워크피스(200)는 또한 문맥에서 요구하는 바대로 반도체 디바이스(200)로 지칭될 수 있다는 점에 유의한다. 워크피스(200)는 기판(202) 및 기판(202) 상의 복수의 웰 영역(well region)을 포함할 수 있다. 도 2에 도시된 일부 실시예에서, 워크피스(200)는 상이한 전도 유형의 트랜지스터의 제조를 위하여 n형 웰 영역(202N)(또는 n웰(202N)) 및 p형 웰 영역(202P)(또는 p웰(202P))을 포함한다. 일 실시예에서, 기판(202)은 실리콘(Si) 기판일 수 있다. 일부 다른 실시예에서, 기판(202)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V 반도체 재료와 같은 다른 반도체를 포함할 수 있다. 예시적인 III-V 반도체 재료는 갈륨 비소화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비소화물(AlInAs), 알루미늄 갈륨 비소화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비소화물(InGaAs)을 포함할 수 있다. 또한 기판(202)은 실리콘-온-절연체(silicon-on-insulator, SOI) 구조를 갖도록 실리콘 산화층과 같은 절연층을 포함할 수 있다. n웰(202N) 및 p웰(202P) 각각은 기판(202)으로부터 형성되고 도핑 프로파일을 포함한다. n웰(202N)은 인(P) 또는 비소(As)와 같은 n형 도펀트의 도핑 프로파일을 포함한다. p웰(202P)은 붕소(B)와 같은 p형 도펀트의 도핑 프로파일을 포함한다. n웰(202N) 및 p웰(202P)의 도핑은 이온 주입 또는 열 확산을 사용하여 형성될 수 있으며 기판(202)의 일부로 간주될 수 있다. 의심을 피하기 위하여, X방향, Y방향 및 Z방향은 서로에 대해 수직이다.
도 1 및 도 3을 참조하면, 방법(100)은 스택(stack; 204)이 워크피스(200) 상에 퇴적되는 블록(104)을 포함한다. 도 3에 도시된 바와 같이, 스택(204)은 복수의 희생층(206)에 의해 끼워진 복수의 채널층(208)을 포함한다. 채널층(208) 및 희생층(206)은 상이한 반도체 조성을 가질 수 있다. 일부 구현에서, 채널층(208)은 실리콘으로 형성되고 희생층(206)은 실리콘 게르마늄으로 형성된다. 이러한 구현에서, 희생층(206)의 추가적인 게르마늄 함량은 채널층(208)에 대한 실질적인 손상 없이 희생층(206)의 선택적 제거 또는 리세스를 허용한다. 일부 실시예에서, 희생층(206) 및 채널층(208)은 에피택셜 프로세스(epitaxial process)를 사용하여 퇴적될 수 있다. 블록(104)에 적합한 에피택셜 프로세스는 CVD 퇴적 기술(예를 들어, 기상 에피택시(vapor-phase expitaxy, VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시(MBE), 및/또는 다른 적합한 프로세스를 포함한다. 도 3에 도시된 바와 같이, 블록(104)에서, 희생층(206) 및 채널층(208)은 스택(204)을 형성하기 위해 차례로, 교대로 퇴적된다. 희생층(206)의 3개의 층과 채널층(208)의 3개의 층은 도 3에 도시된 바와 같이 교대로 그리고 수직으로 배열되며, 이는 단지 예시적인 목적이며 청구 범위에 구체적으로 언급된 것 이상으로 제한하려는 의도는 아닌 것에 유의한다. 임의의 수의 희생층 및 채널층이 스택(204)에 형성될 수 있음을 알 수 있다. 층의 수는 디바이스(200)에 대한 원하는 채널 멤버의 수에 의존한다. 일부 실시예에서, 채널층(208)의 수는 2 내지 10이다. 패터닝 목적을 위해, 하드 마스크 층(210)이 스택(204) 위에 퇴적될 수 있다. 하드 마스크 층(210)은 단일층 또는 다중층일 수 있다. 일례에서, 하드 마스크 층(210)은 실리콘 산화층 및 실리콘 질화층을 포함한다. 도 3에 도시된 바와 같이, 스택(204)은 n웰(202N) 및 p웰(202P) 모두 위에 퇴적된다. 일부 예에서, 희생층(206) 각각은 (Z방향을 따라) 약 6nm 내지 약 15nm의 두께를 가질 수 있고 채널층(208) 각각은 (Z방향을 따라) 약 4nm 내지 약 8nm의 두께를 가질 수 있다. 채널층(208)과 희생층(206)의 두께를 고려하면, 채널층(208)은 약 10nm 내지 약 23nm의 피치로 배치될 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은 스택(204)으로부터 복수의 핀형 구조체(212)가 형성되는 블록(106)을 포함한다. 도 4에서, 복수의 핀형 구조체(212)는 적어도 n웰(202N) 위의 제1 핀형 구조체(212-1) 및 p웰(202P) 위의 제2 핀형 구조체(212-2)를 포함한다. 일부 실시예에서, 스택(204) 및 기판(202; n웰(202N) 및 p웰(202P)을 포함함)은 핀형 구조체(212)를 형성하도록 패터닝된다. 도 4에 도시된 바와 같이, 핀형 구조체(212)는 기판(202)으로부터 Z방향을 따라 수직으로 연장된다. 핀형 구조체(212) 각각은 기판으로부터 형성된 하부 및 스택(204)으로부터 형성된 상부를 포함한다. 핀형 구조체(212)는 이중 패터닝 도는 다중 패터닝 프로세스를 포함하는 적절한 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피(photolithography)와 자기 정렬 프로세스(self-aligned processes)를 결합하여, 예를 들어, 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 재료 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 재료 층 옆에 형성된다. 그 후 재료 층이 제거되고, 이어서 나머지 스페이서 또는 맨드럴(mandrel)은 스택(204) 및 기판(202)을 에칭함으로써 핀형 구조체(212)를 패터닝하는 데 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching, RIE), 및/또는 기타 적절한 프로세스를 포함할 수 있다.
여전히 도 1 내지 도 4를 참조하면, 방법(100)은 분리 피처(isolation feature, 214)가 형성되는 블록(108)을 포함한다. 핀형 구조체(212)가 형성된 후에, 분리 피처(214)가 이웃하는 핀형 구조체(212) 사이에 형성된다. 분리 피처(214)는 쉘로우 트렌치 분리(shallow trench isolation, STI) 피처(214)로 지칭될 수도 있다. 예시적인 프로세스에서, 유전체 층은 먼저 워크피스(200) 위에 퇴적되어, 핀형 구조체(212) 사이의 트렌치를 유전체 재료로 채운다. 일부 실시예에서, 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass, FSG), 로우-k 유전체, 이들의 조합, 및/또는 다른 적절한 재료를 포함할 수 있다. 다양한 예에서, 유전체 층은 CVD 프로세스, 대기압 이하 CVD(subatmospheric CVD, SACVD) 프로세스, 유동성(flowable) CVD 프로세스, ALD 프로세스, 물리적 기상 증착(PVD) 프로세스, 스핀-온 코팅, 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 이후, 퇴적된 유전체 재료는, 예를 들어 화학적 기계적 연마(CMP) 프로세스에 의해 얇아지고 평탄화된다. 또한 평탄화된 유전체 층은 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합에 의해 리세스되어 분리 피처(214)를 형성한다. 도 4에 도시된 바와 같이, 핀형 구조체(212)의 상부는 분리 피처(214) 위로 상승한다. 도 4에 명시적으로 도시되지는 않았지만, 하드 마스크 층(210)은 또한 분리 피처(214)의 형성 동안 제거될 수 있다.
도 1, 도 5, 및 도 6을 참조하면, 방법(100)은 더미 게이트 스택(dummy gate stack; 220)이 핀형 구조체(212)에 형성되는 블록(110)을 포함한다. 일부 실시예에서, 더미 게이트 스택(220)이 기능적 게이트 구조체를 위한 플레이스 홀더(placehorders)로서 작용하는 게이트 교체 프로세스(또는 게이트 라스트 프로세스)가 채택된다. 다른 프로세스 및 구성이 가능하다. 일부 실시예에서, 더미 게이트 스택(220)은 분리 피처(214) 위에 형성되고 핀형 구조체(212) 위에 적어도 부분적으로 배치된다. 도 5에 도시된 바와 같이, 더미 게이트 스택(220)은 제1 핀형 구조체(212-1) 및 제2 핀형 구조체(212-2) 위를 감싸기 위해 Y방향을 따라 종방향으로 연장된다. 더미 게이트 스택(220)은 더미 유전체 층(216) 및 더미 게이트 전극(218)을 포함한다. 더미 게이트 스택(220)이 핀형 구조체(212) 위에 어떻게 배치되는지 설명하기 위해, 단면 A-A'를 따른 단면도가 도 6에 제공된다. 도 6에 도시된 바와 같이, 더미 게이트 스택(220) 아래에 있는 핀형 구조체(212)의 부분은 채널 영역(202C)이다. 채널 영역(202C)은 또한 더미 게이트 스택(220)에 의해 수직으로 중첩되지 않는 소스/드레인 영역(202SD)을 정의한다. 채널 영역(202C) 각각은 두 개의 소스/드레인 영역(202SD) 사이에 배치된다. 도 6의 단면도는 제1 핀형 구조체(212-1)를 통해 슬라이스되기 때문에, 분리 피처(214)는 도 6에 도시되지 않는다는 점에 유의한다.
일부 실시예에서, 더미 게이트 스택(220)은 다른 적절한 프로세스 단계에 더하여 층 퇴적, 패터닝, 에칭과 같은 다양한 프로세스 단계에 의해 형성된다. 예시적인 층 퇴적 프로세스는 저압 CVD, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD, PECVD), PVD, ALD, 열 산화, 전자 빔 증발, 또는 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 예를 들어, 패터닝 프로세스는 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 헹굼, 건조(예를 들어, 스핀-건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술, 및/또는 이들의 조합을 추가로 포함할 수 있는 리소그래피 프로세스(예를 들어, 포토리소그래피 또는 전자 빔 리소그래피)를 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭(예를 들어, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 예시적인 프로세스에서, 더미 유전체 층(216), 더미 게이트 전극(218)을 위한 더미 전극 층, 게이트 상부 하드 마스크 층(219)은 (제1 핀형 구조체(212-1) 및 제2 핀형 구조체(212-2)를 포함하는) 핀형 구조체(212) 위를 포함하는 워크피스(200) 위에 순차적으로 퇴적된다. 퇴적은 CVD 프로세스, 대기압 이하 CVD(SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스를 사용하여 수행될 수 있다. 더미 유전체 층(216) 및 더미 전극 층은 이후 포토리소그래피 프로세스를 사용하여 패터닝되어 더미 게이트 스택(220)을 형성한다. 일부 실시예에서, 더미 유전체 층(216)은 실리콘 산화물을 포함할 수 있고 더미 게이트 전극(218)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 게이트 상부 하드 마스크 층(219)은 실리콘 산화물층 및 질화물층을 포함할 수 있다. 예로서, 더미 유전체 층(216)은 후속 프로세스(예를 들어, 더미 게이트 스택의 형성) 동안 핀형 구조체(212)에 대한 손상을 방지하기 위하여 사용될 수 있다. 일부 실시예에서, 게이트 스페이서 층(222)은 약 3nm 내지 약 12nm의 (X방향을 따른) 두께를 가질 수 있다.
도 6을 참조하면, 더미 게이트 스택(220)의 형성 후에, 더미 게이트 전극(218)에 의해 덮이지 않은 더미 유전체 층(216)이 제거된다. 제거 프로세스는 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 핀형 구조체(212) 및 더미 게이트 전극(218)을 실질적으로 에칭하지 않고 더미 유전체 층(216)을 선택적으로 에칭하도록 선택된다. 과잉 더미 유전체 층(216)이 핀형 구조체(212) 위에서 제거된 후, 게이트 스페이서 층(222)이 더미 게이트 스택(220)의 측벽 옆에 형성된다. 일부 실시예에서, 게이트 스페이서 층(222)의 형성은 워크피스(200) 위에 하나 이상의 유전체 층의 컨포멀 퇴적(conformal deposition) 및 워크피스(200)의 상부 표면으로부터 게이트 스페이서 층(222)의 에치-백(etch-back)을 포함한다. 예시적인 프로세스에서, 하나 이상의 유전체 층은 CVD, SACVD, 또는 ALD를 사용하여 퇴적되고 이방성 에칭 프로세스에서 에치-백되어 게이트 스페이서 층(222)을 형성한다. 게이트 스페이서 층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 및/또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 핀형 구조체(212)를 두 개의 세그먼트로 분할하도록 분리 게이트 구조체(isolation gate structure)가 형성될 수 있다. 분리 게이트 구조체는 더미 게이트 스택(220) 전에, 그러나 게이트 스페이서 층(222)의 형성 후에 형성될 수 있다. 더미 게이트 스택(220)과 함께 분리 게이트 구조체(240)를 도시하는 도 19에 일례가 도시되어 있다. 분리 게이트 구조체(240)는 더미 게이트 스택(220)과 평행하게 Y방향을 따라 종방향으로 연장된다. 더미 게이트 스택(220)과 달리, 분리 게이트 구조체(240)는 절연성이며 실리콘 질화물 또는 금속 산화물과 같은 유전체 재료로 형성된다. 예시적인 금속 산화물은 알루미늄 산화물, 지르코늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 또는 하프늄 산화물을 포함한다. 분리 게이트 구조체를 형성하기 위해, 핀형 구조체(212)가 먼저 에칭되어 스택(204)을 통해 연장되는 트렌치를 형성하고 이후 유전체 재료가 분리 게이트 구조체를 형성하기 위해 트렌치에 퇴적될 수 있다. 만족스러운 분리를 위해, 분리 게이트 구조체뿐만 아니라 트렌치는 핀형 구조체를 완전히 절단해야 한다. 도 19에 도시된 바와 같이, 분리 게이트 구조체(240)는 제1 핀형 구조체(212-1)를 통해 n웰(202N)로 연장된다. 게이트 스페이서 층(222)은 분리 게이트 구조체(240)의 형성 후에 형성되기 때문에, 분리 게이트 구조체(240)의 측벽 상에 배치된다.
도 6 및 후속하는 도 7 내지 도 24는 Y방향을 따라 n웰(202N)을 가로지르는 단면도만을 도시한다는 점에 유의한다. 상이한 세트의 포토리소그래피 마스크를 순차적으로 사용하거나 동일한 세트의 포토리소그래피 마스크를 동시에 사용하여 p웰(202P) 위의 구조체에 유사한 프로세스가 수행될 수 있다.
도 1, 도 7, 및 도 20을 참조하면, 방법(100)은 소스/드레인 트렌치(224)가 핀형 구조체(212)에 형성되는 블록(112)을 포함한다. 도 7 및 도 20에 표현된 실시예에서, 제1 핀형 구조체(212-1)의 소스/드레인 영역(202SD)은 소스/드레인 트렌치(224)를 형성하기 위해 리세스된다. 도 7에 도시된 바와 같이, 게이트 상부 하드 마스크 층(219) 또는 게이트 스페이서 층(222)에 의해 마스킹되지 않은 소스/드레인 영역(202SD)은 에칭된다. 도 20에 도시된 바와 같이, 분리 게이트 구조체(240)가 구현되는 실시예에서, 게이트 스페이서 층(222), 분리 게이트 구조체(240), 또는 게이트 상부 하드 마스크 층(219)에 의해 마스킹되지 않은 소스/드레인 영역(202SD)이 에칭된다. 도 7 및 도 20에 도시된 예시에서, 소스/드레인 트렌치(224)는 부분적으로 웰 영역(즉, n웰(202N))으로 연장될 수 있다. 블록(112)에서 에칭 프로세스는 건식 에칭 프로세스 또는 적절한 에칭 프로세스일 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 도 7 및 도 20에 도시된 바와 같이, 희생층(206) 및 채널층(208)의 측벽은 소스/드레인 트렌치(224)에서 노출된다.
도 1, 도 8, 도 12 및 도 21을 참조하면, 방법(100)은 내부 스페이서 리세스가 형성되는 블록(114)을 포함한다. 블록(114)에서, 소스/드레인 트렌치(224)에 노출된 희생층(206)은 제1 내부 스페이서 리세스(226-1; 도 8 및 도 21에 도시됨) 또는 제2 내부 스페이서 리세스(226-2; 도 12에 도시됨)를 형성하기 위해 선택적으로 그리고 부분적으로 리세스되는 반면, 노출된 채널층(208)은 실질적으로 에칭되지 않는다. 채널층(208)이 본질적으로 실리콘(Si)으로 구성되고 희생층(206)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시예에서, 희생층(206)의 선택적 및 부분적 리세스는 SiGe 산화 프로세스에 이어 SiGe 산화물 제거를 포함할 수 있다. 그 실시예에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 일부 다른 실시예에서, 선택적 리세스는 선택적 등방성 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)일 수 있고, 희생층(206)이 리세스되는 정도는 에칭 프로세스의 지속기간에 의해 제어된다. 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본(hydrofluorocarbons)과 같은 하나 이상의 불소 기반 에천트(etchant)의 사용을 포함할 수 있다. 선택적 습식 에칭 프로세스는 불산(hydro fluoride, HF) 또는 NH4OH 에천트를 포함할 수 있다.
일부 실시예에서, 도 8 및 도 21의 제1 내부 스페이서 리세스(226-1)는 X방향을 따른 깊이 측면에서 도 12의 제2 내부 스페이서 리세스(226-2)와 상이하다. 제1 내부 스페이서 리세스(226-1) 및 제2 내부 스페이서 리세스(226-2) 모두 채널 영역(202C) 내로 X방향을 따라 측방으로 연장된다. 도 8, 도 12, 및 도 21에 점선으로 표시된 바와 같이, 제1 내부 스페이서 리세스(226-1)는 더미 게이트 전극(218) 아래로 연장되지 않는 반면 제2 내부 스페이서 리세스(226-2)는 더미 게이트 전극(218) 아래로 연장된다. 즉, 제1 내부 스페이서 리세스(226-1)는 Z방향을 따라 완전히 게이트 스페이서 층(222) 밑에 있는 반면 제2 내부 스페이서 리세스(226-2)는 Z방향을 따라 게이트 스페이서 층(222) 및 더미 게이트 전극(218) 밑에 있다. Y방향을 따라 볼 때, 제1 내부 스페이서 리세스(226-1) 및 제2 내부 스페이서 리세스(226-2)는 모두 오목하고 C형 프로파일을 갖는다.
도 1, 도 9, 도 13, 도 16, 및 도 22를 참조하면, 방법(100)은 내부 스페이서 리세스에 내부 스페이서 피처가 형성되는 블록(116)을 포함한다. 본 개시는 내부 스페이서 피처의 상이한 예시적인 구현을 제공한다. 도 9는 제1 내부 스페이서 피처(228-1)가 제1 내부 스페이서 리세스(226-1) 내로 형성되는 예시를 도시한다. 제1 내부 스페이서 리세스(226-1)가 더미 게이트 스택(220) 아래로 연장되지 않기 때문에, 제1 내부 스페이서 피처(228-1)도 마찬가지이다. 도 13은 제2 내부 스페이서 피처(228-2)가 제2 내부 스페이서 리세스(226-2) 내로 형성되는 예시를 도시한다. 제2 내부 스페이서 리세스(226-2)가 더미 게이트 스택(220) 아래로 연장되기 때문에, 제2 내부 스페이서 피처(228-2)도 더미 게이트 스택(220) 아래로 연장된다. 도 16은 제3 내부 스페이서 피처(228-3)가 제1 내부 스페이서 리세스(226-1) 내로 형성되는 예시를 도시한다. 제1 내부 스페이서 피처(228-1) 및 제2 내부 스페이서 피처(228-2)와 달리, 제3 내부 스페이서 피처(228-3)는 다중 층이고 라이너 층(229) 및 충전제 층(231)을 포함한다. 제3 내부 스페이서 피처(228-3)는 제1 내부 스페이서 리세스(226-1) 내로 형성되는 것으로 도시되어 있지만, 제2 내부 스페이서 리세스(226-2) 내로 형성될 수도 있다. 도 22는 제1 내부 스페이서 피처(228-1)가 분리 게이트 구조체(240)에 인접한 제1 내부 스페이서 리세스(226-1) 내로 형성되는 예시를 도시한다.
예시적인 프로세스에서, 내부 스페이서 층(들)은 먼저 CVD, PECVD, LPCVD, ALD 또는 다른 적절한 방법을 사용하여 워크피스(200) 위에 컨포멀하게 퇴적된 다음 내부 스페이서 리세스 외부의 내부 스페이서 층(들)을 제거하기 위해 에치백된다. 도 9에 도시된 예에서, 제1 내부 스페이서 피처(228-1)를 위한 내부 스페이서 층은 먼저 n웰(202N), 제1 내부 스페이서 리세스(226-1), 채널층(208), 및 게이트 스페이서 층(222)의 표면을 포함하는 워크피스(200) 위에 퇴적된다. 그 다음 퇴적된 내부 스페이서 층이 에치백되어 채널층(208) 및 게이트 스페이서 층(222) 상의 내부 스페이서 층을 제거하여 제1 내부 스페이서 피처(228-1)를 형성한다. 내부 스페이서 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 또는 실리콘 산탄질화물을 포함할 수 있다. 도 13에 도시된 예에서, 제2 내부 스페이서 피처(228-2)를 위한 내부 스페이서 층이 먼저 n웰(202N), 제2 내부 스페이서 리세스(226-2), 채널층(208), 및 게이트 스페이서 층(222)의 표면을 포함하는 워크피스(200) 위에 퇴적된다. 그 다음 퇴적된 내부 스페이서 층이 에치백되어 채널층(208) 및 게이트 스페이서 층(222) 상의 내부 스페이서 층을 제거하여 제2 내부 스페이서 피처(228-2)를 형성한다. 제2 내부 스페이서 피처(228-2) 및 제1 내부 스페이서 피처(228-1)는 동일한 조성을 가질 수 있다.
도 16에 도시된 예에서, 라이너 층(229) 및 충전제 층(231)은 n웰(202N), 제1 내부 스페이서 리세스(226-1), 채널층(208), 및 게이트 스페이서 층(222)의 표면을 포함하는 워크피스(200) 위에 순차적으로 컨포멀하게 퇴적된다. 그 다음 퇴적된 라이너 층(229) 및 충전제 층(231)은 에치백되어 채널층(208) 및 게이트 스페이서 층(222) 상의 과잉 라이너 층(229) 및 충전제 층(231)을 제거하여 제3 내부 스페이서 피처(228-3)를 형성한다. 라이너 층(229) 및 충전제 층(231)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 및 실리콘 산탄질화물로 구성된 그룹에서 선택될 수 있지만, 라이너 층(229)의 조성은 충전제 층(231)과 상이하다. 일부 예시에서, 라이너 층(229)의 유전 상수는 충전제 층(231)의 유전 상수보다 더 크다. 일례에서, 라이너 층(229)의 유전 상수는 4.6보다 크고 충전제 층(231)의 유전 상수는 4.6보다 작다. 일부 예시에서, 라이너 층(229)의 질소 함량은 충전제 층(231)의 질소 함량보다 크다. 유전 상수 및 질소 함량이 더 큰 에칭 저항을 위한 프록시 역할을 할 수 있다는 것이 관찰되었다. 라이너 층(229)은 채널층(208)과 직접 접촉하고 채널층(208)을 보호하기 위해 더 큰 에칭 저항을 필요로 한다. 또한, 더 큰 질소 함량은 더 조밀한 구성 및 더 적은 산소 함량을 초래하는 경향이 있으며, 이들은 모두 채널층이 산화되지 않도록 보호하는 것에 관해서 유익하다.
도 22에 도시된 예에서, 제1 내부 스페이서 피처(228-1)를 위한 내부 스페이서 층은 먼저 n웰(202N), 제1 내부 스페이서 리세스(226-1), 채널층(208), 및 게이트 스페이서 층(222)의 표면을 포함하는 워크피스(200) 위에 퇴적된다. 그 다음 퇴적된 내부 스페이서 층은 에치백되어 채널층(208) 및 게이트 스페이서 층(222) 상의 내부 스페이서 층을 제거하여 제1 내부 스페이서 피처(228-1)를 형성한다. 도 22에 도시된 바와 같이, 제1 내부 스페이서 피처(228-1)는 분리 게이트 구조체(240)에 인접하거나 접촉할 수 있다. 분리 게이트 구조체(240)에 인접한 부분적으로 리세스된 희생층(206)은 제1 내부 스페이서 피처(228-1)에 의해 캡핑되거나 밀봉될 수 있다. 참조의 편의를 위해, 분리 게이트 구조체(240)에 인접한 리세스된 희생층(206)은 불혼 피처(bullhorn feature; 2060)로 지칭될 수 있다. 더미 게이트 스택(220)이 제거될 때 분리 게이트 구조체(240)는 제거되지 않을 것이기 때문에, 불혼 피처(2060)는 반도체 디바이스(200)의 최종 구조체에 남아있을 것이다. 도 22에 도시된 바와 같이, Y방향을 따라 바라볼 때, 제1 내부 스페이서 피처(228-1) 각각은 볼록하고 불혼 피처(2060) 각각은 오목하여 볼록한 제1 내부 스페이서 피처(228-1)를 수용한다. 불혼 피처(2060)의 팁 또는 뿔은 제1 내부 스페이서 피처(228-1) 및 채널층(208) 사이에서 연장된다.
도 1, 도 10, 도 14, 도 17, 및 도 23을 참조하면, 방법(100)은 소스/드레인 피처(230)가 소스/드레인 트렌치(224)에 형성되는 블록(118)을 포함한다. 일부 실시예에서, 소스/드레인 피처(230)는 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 프로세스와 같은 에피택셜 프로세스를 사용하여 형성될 수 있다. 에피택셜 성장 프로세스는 기체 및/또는 액체 전구체를 사용할 수 있고, 이는 채널층(208)뿐만 아니라 기판(202)의 조성과 상호 작용한다. 도 10, 도 14, 도 17, 및 도 23에 나타난 실시예에서, n웰(202N) 위에 형성된 소스/드레인 피처(230)는 p형 소스/드레인 피처이다. 도면에 명시적으로 도시되지는 않았지만, p웰(202P) 위에 형성된 소스/드레인 피처(230)는 n형 소스/드레인 피처이다. n형 소스/드레인 피처의 예시는 Si, GaAs, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수 있고 인(P), 비소(As), 또는 둘 다와 같은 n형 도펀트를 도입하여 에피택셜 프로세스 도중에 인-시투(in-situ) 도핑될 수 있다. 소스/드레인 피처(230)가 n형 도펀트로 인-시투 도핑되지 않는 경우, 주입 프로세스(즉, 접합 주입 프로세스)가 수행되어 소스/드레인 피처(230)를 n형 도펀트로 도핑시킬 수 있다. p형 소스/드레인 피처의 예시는 Si, Ge, AlGaAs, SiGe, 붕소 도핑된 SiGe, 또는 다른 적절한 재료를 포함할 수 있고 인(P), 비소(As), 또는 둘 다와 같은 n형 도펀트를 도입하여 에피택셜 프로세스 도중에 인-시투 도핑될 수 있다. 소스/드레인 피처(230)가 p형 도펀트로 인-시투 도핑되지 않은 경우, 주입 프로세스(즉, 접합 주입 프로세스)가 수행되어 소스/드레인 피처(230)를 p형 도펀트로 도핑시킬 수 있다.
도 1, 도 11, 도 15, 도 18, 및 도 24를 참조하면, 방법(100)은 컨택 에칭 정지 층(contact etch stop layer, CESL; 233)이 워크피스(200) 위에 퇴적되는 블록(120)을 포함한다. CESL(233)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 당업계에 공지된 다른 재료를 포함할 수 있다. CESL(233)은 ALD, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스에 의해 형성될 수 있다. 도 11, 도 15, 도 18, 및 도 24에 도시된 바와 같이, CESL(233)은 소스/드레인 피처(230)의 상부 표면 상 및 게이트 스페이서 층(222)의 측벽을 따라 퇴적될 수 있다. 비록 CESL(233)이 게이트 스페이스 층(222), 게이트 상부 하드 마스크 층(219), 및 분리 게이트 구조체(240)의 상부 표면 위에도 퇴적되지만, 도 11, 도 15, 도 18, 및 도 24는 더미 게이트 스택(220)이 제거되고 게이트 구조체(234)로 대체된 후의 단면도만을 도시한다.
도 1, 도 11, 도 15, 도 18, 및 도 24를 참조하면, 방법(100)은 층간 유전체(interlayer dielectric, ILD) 층(232)이 워크피스(200) 위에 퇴적되는 블록(122)을 포함한다. 블록(122)에서, ILD 층(232)은 CESL(233) 위에 퇴적된다. 일부 실시예에서, ILD 층(232)은 테트라에틸오소실리케이트(tetraethylorthosilicate, TEOS) 산화물, 도핑되지 않은 실리케이트 글래스, 또는 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), 용융 실리카 글래스(FSG), 포스포실리케이트 글래스(phosphosilicate glass, PSG), 붕소 도핑된 실리콘 글래스(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료와 같은 재료를 포함한다. ILD 층(232)은 PECVD 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, ILD 층(232)의 형성 후에, 워크피스(200)는 ILD 층(232)의 무결성을 개선하기 위해 어닐링될 수 있다. 과잉 재료를 제거하고 더미 게이트 스택(220)의 상부 표면을 노출시키기 위해, 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 1, 도 11, 도 15, 도 18, 및 도 24를 참조하면, 방법(100)은 더미 게이트 스택(220)이 제거되는 블록(124)을 포함한다. 일부 실시예에서, 더미 게이트 스택(220)의 제거는 채널 영역(202C) 위로의 게이트 트렌치를 초래한다. (후술될) 게이트 구조체(234)는 아래에서 설명되는 바와 같이 게이트 트렌치에 후속적으로 형성될 수 있다. 더미 게이트 스택(220)의 제거는 더미 게이트 스택(220)의 재료에 대해 선택적인 하나 이상의 에칭 프로세스를 포함할 수 있다. 예를 들어, 더미 게이트 스택(220)의 제거는 선택적 습식 에칭, 선택적 건식 에칭, 또는 그들의 조합을 사용하여 수행될 수 있다. 더미 게이트 스택(220)의 제거 이후, 채널 영역(202C)의 채널층(208) 및 희생층(206)의 측벽이 게이트 트렌치에서 노출된다.
도 1, 도 11, 도 15, 도 18, 및 도 24를 참조하면, 방법(100)은 채널 영역(202C)의 희생층(206)이 선택적으로 제거되어 채널 멤버(208)를 해방하는 블록(126)을 포함한다. 더미 게이트 스택(220)의 제거 후에, 방법(100)은 채널 영역(202C)에서 채널층(208) 사이의 희생층(206)을 선택적으로 제거하는 동작을 포함할 수 있다. 희생층(206)의 선택적 제거는 채널층(208)을 해방하여 채널 멤버(208)를 형성한다. 동일한 참조 번호(208)가 단순성을 위해 채널 멤버(208)를 나타내기 위해 사용된다는 점에 유의한다. 희생층(206)의 선택적인 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스에 의해 구현될 수 있다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 제거는 SiGe 산화에 이어 실리콘 게르마늄 산화물 제거를 포함한다. 예를 들어, 산화는 오존 세정에 의해 제공될 수 있고 그 다음 NH4OH와 같은 에천트에 의해 실리콘 게르마늄 산화물이 제거될 수 있다.
도 1, 도 11, 도 15, 도 18, 및 도 24를 참조하면, 방법(100)은 게이트 구조체(234)가 채널 멤버(208) 위와 주위에 형성되는 블록(128)을 포함한다. 블록(128)에서, 게이트 구조체(234)는 워크피스(200) 위의 게이트 트렌치 내에 형성되고 채널 영역(202C)의 희생층(206)의 제거에 의해 남겨진 공간에 퇴적된다. 이와 관련하여, 게이트 구조체(234)는 Y-Z 평면에서 채널 멤버(208) 각각의 주위를 둘러싼다. 일부 실시예에서, 게이트 구조체(234)는 게이트 유전체 층(236) 및 게이트 유전체 층(236) 위에 형성된 (도 11, 도 18, 및 도 24에 도시된 제1 게이트 전극(238) 및 도 15에 도시된 제2 게이트 전극(238')을 포함하는) 게이트 전극을 포함한다. 하나의 예시적인 프로세스에서, 게이트 구조체(234)의 형성은 게이트 유전체 층(236)의 퇴적, 게이트 전극의 퇴적, 및 과잉 재료를 제거하기 위한 평탄화 프로세스를 포함할 수 있다.
일부 실시예에서, 게이트 유전체 층(236)은 계면층 및 하이-k(high-k) 유전체 층을 포함할 수 있다. 본 명세서에서 사용 및 설명된 하이-k 게이트 유전체는 예를 들어 열 실리콘 산화물(~3.9)보다 큰, 높은 유전상수를 가지는 유전 물질을 포함한다. 계면층은 실리콘 산화물, 하프늄 실리케이트, 또는 실리콘 산질화물과 같은 유전체 물질을 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자 층 퇴적(atomic layer deposition, ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법을 사용하여 퇴적될 수 있다. 하이-k 유전체 층은 하프늄 산화물과 같은 하이-k 유전체 층을 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합, 또는 다른 적절한 재료와 같은 다른 하이-k 유전체를 포함할 수 있다. 하이-k 유전체 층은 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
게이트 구조체(234)의 게이트 전극은 단일층 또는 대안적으로 디바이스 성능을 향상시키기 위해 선택된 일 함수를 갖는 금속층(일 함수 금속층), 라이너 층, 습윤 층(wetting layer), 접착 층(adhesion layer), 금속 합금 또는 금속 규화물의 다양한 조합과 같은 다층 구조를 포함할 수 있다. 예로서, 게이트 전극은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄질화물(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 구리(Cu), 기타 내화성 금속, 또는 기타 적절한 금속 재료 또는 이들의 조합일 수 있다. 다양한 실시예에서, 게이트 구조체(234)의 게이트 전극은 ALD, PVD, CVD, 전자 빔 증발, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 게이트 전극은 n웰(202N) 위의 p형 트랜지스터 및 p웰(202P) 위의 p형 트랜지스터에 대해 개별적으로 형성될 수 있으며, 이는 (예를 들어, 상이한 n형 및 p형 일 함수 금속층을 제공하기 위해) 상이한 금속층을 사용할 수 있다. 다양한 실시예에서, CMP 프로세스와 같은 평탄화 프로세스는 게이트 구조체(234)의 게이트 전극으로부터 과잉 금속을 제거하기 위해 수행되어, 그에 따라 게이트 구조체(234)의 실질적으로 평평한 상부 표면을 제공할 수 있다.
사용되는 내부 스페이서 피처의 유형에 따라, 게이트 전극은 인접한 구조체에 비해 상이한 구성을 가질 수 있다. 먼저 도 11을 참조하면, 제1 내부 스페이서 피처(228-1)가 구현될 때, 게이트 구조체(234)는 제1 게이트 전극(238)을 포함한다. 제1 게이트 전극(238)은 최상부 채널 멤버(208) 위의 최상부 부분(238T) 및 두 개의 인접한 채널 멤버(208) 사이에 배치된 복수의 인터-멤버 부분(238L)을 포함한다. 채널 멤버(208) 각각은 최상부 부분(238T) 아래에 있는 채널부(208C) 및 Z방향을 따라 게이트 스페이서 층(222) 아래에 있는 연결부(208K)를 포함한다. 연결부(208K)는 소스/드레인 피처에 결합되고 채널부(208C) 및 소스/드레인 피처(230) 사이에 배치된다. 도 11에 도시된 바와 같이, 제1 내부 스페이서 피처(228-1)가 구현될 때, 최상부 부분(238T) 및 인터-멤버 부분(238L)은 X방향을 따라 동일한 제1 폭(W1)을 공유한다. 게이트 유전체 층(236)은 연결부(208K) 및 제1 내부 스페이서 피처(228-1) 사이에서 약 0.5nm 내지 약 3nm 연장되는 팁(2360)을 포함한다. 그 결과, X방향을 따른 게이트 유전체 층(236)의 폭은 제1 폭(W1)보다 크다. Y방향을 따라서 볼 때, 제1 내부 스페이서 피처(228-1) 각각은 게이트 유전체 층(236)의 두 개의 팁(2360)에 의해 “포장”되거나 감싸진다. 팁(2360)은 이점을 제공한다. 예를 들어, 팁(2360)은 제1 내부 스페이서 피처(228-1) 및 연결부(208K) 사이의 계면을 채우고, 따라서 인터-멤버 부분(238L)이 제1 내부 스페이서 피처(228-1) 및 연결부(208K) 사이에서 연장되는 것을 방지한다. 다시 말해서, 팁(2360)은 소스/드레인 피처(230)로부터 게이트 전극 사이의 만족스러운 분리를 유지하는 것을 돕는다. 다른 예로서, 하이-k 유전체 재료를 포함하는 팁(2360)은 X방향을 따라 게이트 제어 또는 전기장을 확장할 수 있다. 그 결과, 실제 채널 길이는 동일하게 유지하지만 더 긴 유효 채널 길이(effective channel length)를 얻을 수 있다. 더 긴 유효 채널 길이는 오프-상태 누설 전류(Ioff) 감소뿐만 아니라 온-상태 드라이브 개선에 기여할 수 있다. 적어도 이러한 이유로 인해, 제1 내부 스페이서 피처(228-1)의 볼록한 형상 또는 C 형상은 사소하지 않다.
도 15를 참조하면, 제2 내부 스페이서 피처(228-2)가 구현될 때, 게이트 구조체(234)는 제2 게이트 전극(238')을 포함한다. 제2 게이트 전극(238')은 최상부 채널 멤버(208) 위의 최상부 부분(238T) 및 두 개의 인접한 채널 멤버(208) 사이에 배치된 복수의 짧은 인터-멤버 부분(238S)을 포함한다. 채널 멤버(208) 각각은 최상부 부분(238T) 아래에 있는 채널부(208C) 및 Z방향을 따라 게이트 스페이서 층(222) 아래에 있는 연결부(208K)를 포함한다. 연결부(208K)는 소스/드레인 피처에 결합되고 채널부(208C) 및 소스/드레인 피처(230) 사이에 배치된다. 도 15에 도시된 바와 같이, 제2 내부 스페이서 피처(228-2)가 구현될 때, 최상부 부분(238T)은 제1 폭(W1)을 갖는 반면 짧은 인터-멤버 부분(238S)은 더 작은 제2 폭(W2)을 갖는다. 일부 실시예에서, 제1 폭(W1) 및 제2 폭(W2) 사이의 차이는 약 0.5nm 내지 약 3nm일 수 있다. 더 짧은 인터-멤버 부분(238S)은 제2 내부 스페이서 피처(228-2)가 최상부 부분(238T) 아래로 연장하기 때문에 더 짧다. 제2 내부 스페이서 피처(228-2)가 구현될 때, 게이트 유전체 층(236)은 연결부(208K) 및 제2 내부 스페이서 피처(228-2) 사이에서 약 1.5nm 내지 약 4nm 연장되는 긴 팁(2362)을 포함한다. 그 결과, 일부 경우에서, X방향을 따른 게이트 유전체 층(236)의 폭은 제1 폭(W1)보다 더 클 수 있다. Y방향을 따라 볼 때, 제2 내부 스페이서 피처(228-2) 각각은 게이트 유전체 층(236)의 두 개의 긴 팁(2362)에 의해 “포장”되거나 감싸진다. 긴 팁(2362)은 팁(2360)과 유사한 이점을 제공한다. 더 긴 제2 내부 스페이서 피처(228-2)는 제2 게이트 전극(238') 및 소스/드레인 피처(230) 사이에 더 큰 분리를 생성하여 기생 커패시턴스를 추가로 감소시킬 수 있다.
먼저 도 18을 참조하면, 제3 내부 스페이서 피처(228-3)가 구현될 때, 게이트 구조체(234)는 제1 게이트 전극(238)을 포함한다. 제1 게이트 전극(238)은 최상부 채널 멤버(208) 위의 최상부 부분(238T) 및 두 개의 인접한 채널 멤버(208) 사이에 배치된 복수의 인터-멤버 부분(238L)을 포함한다. 채널 멤버(208) 각각은 최상부 부분(238T) 아래의 채널부(208C) 및 Z방향을 따라 게이트 스페이서 층(222) 아래의 연결부(208K)를 포함한다. 연결부(208K)는 소스/드레인 피처에 결합되고 채널부(208C) 및 소스/드레인 피처(230) 사이에 배치된다. 도 18에 도시된 바와 같이, 제3 내부 스페이서 피처(228-3)가 구현될 때, 최상부 부분(238T) 및 인터-멤버 부분(238L)은 X방향을 따라 동일한 제1 폭(W1)을 공유한다. 게이트 유전체 층(236)은 연결부(208K) 및 제1 내부 스페이서 피처(228-1) 사이에서 연장되는 팁(2360)을 포함한다. Y방향을 따라 볼 때, 제3 내부 스페이서 피처(228-3) 각각은 게이트 유전체 층(236)의 두 개의 팁(2360)에 의해 “포장”되거나 감싸진다. 팁(2360)의 이점은 위에서 설명되었으며 여기서는 간결함을 위해 생략될 것이다.
이제 도 24를 참조한다. 제1 내부 스페이서 피처(228-1), 제1 게이트 전극(238), 및 채널 멤버(208)의 구성은 도 11과 관련하여 위에서 설명되었으며 여기서는 간결함을 위해 생략될 것이다. 분리 게이트 구조체(240)에 인접한 부분적으로 리세스된 희생층(206)은 제1 내부 스페이서 피처(228-1)에 의해 캡핑되거나 밀봉될 수 있다. 참조의 편의를 위해, 분리 게이트 구조체(240)에 인접한 리세스된 희생층(206)은 불혼 피처(2060)로 지칭될 수 있다. 분리 게이트 구조체(240)가 더미 게이트 스택(220)이 제거될 때 제거되지 않을 것이기 때문에, 불혼 피처(2060)는 반도체 디바이스(200)의 최종 구조체에 남을 것이다. 도 24에 도시된 바와 같이, Y방향을 따라 볼 때, 제1 내부 스페이서 피처(228-1) 각각은 볼록하고 불혼 피처(2060) 각각은 오목하여 볼록한 제1 내부 스페이서 피처(228-1)를 수용한다. 불혼 피처(2060)의 팁 또는 뿔은 제1 내부 스페이서 피처(228-1) 및 채널층(208) 사이에서 연장된다.
도 25는 도 11, 도 15, 및 도 18에 도시된 워크피스(200)의 부분적인 상면도를 도시한다. 도 25의 단면 A-A'는 도 11, 도 15, 및 도 18에 도시된 단면 평면에 대응한다. 도 26은 도 24에 도시된 워크피스(200)의 부분적인 상면도를 도시한다. 도 26의 단면 B-B'는 도 24에 도시된 단면 평면에 대응한다. 도 25에 도시된 상면도와 비교하여, 도 26의 게이트 구조체(234) 중 하나는 분리 게이트 구조체(240)로 대체된다.
도 1을 참조하면, 방법(100)은 추가적인 프로세스가 수행되는 블록(130)을 포함한다. 이러한 추가적인 프로세스는 예를 들어, 캡핑 층의 퇴적, 다른 ILD 층의 퇴적, 소스/드레인 컨택의 형성, 게이트 컨택의 형성, 및 추가적인 인터커넥트 구조체의 형성을 포함할 수 있다.
본 개시의 실시예는 상이한 임계 전압의 MBC 트랜지스터를 형성하는 수단을 제공할 수 있다. 이제 도 11 및 도 15를 참조한다. 게이트 구조체(234)와 관련하여, 제2 게이트 전극(238')의 짧은 인터-멤버 부분(238S)은 제1 게이트 전극(238)의 인터-멤버 부분(238L)보다 X방향을 따라 더 좁다. 게이트 길이의 측면에서, 제2 게이트 전극(238')의 짧은 인터-멤버 부분(238S)은 제1 게이트 전극(238)의 인터-멤버 부분(238L)보다 더 짧은 게이트 길이를 제공한다. 짧은 인터-멤버 부분(238S)의 단축된 게이트 길이는 낮은 임계 전압 또는 고속 응용을 위해 임계 전압을 감소시킬 수 있다. 따라서, 제1 내부 스페이서 피처(228-1) 및 제2 내부 스페이서 피처(228-2)는 동일한 일 함수 금속 층이 게이트 구조체에서 구현되는 경우에도 상이한 임계 전압의 디바이스를 제공하기 위해 상이한 디바이스 영역에서 구현될 수 있다.
제한하려는 의도는 아니지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는 수직으로 적층된 채널 멤버 사이에 끼어드는 내부 스페이서 피처를 제공한다. 게이트 구조체의 길이를 따라 볼 때 내부 스페이서 피처는 볼록한 형상 또는 C 형상을 가지며, 게이트 유전체 층은 볼록한 내부 스페이서 피처 및 채널 멤버의 연결부 사이에서 연장될 수 있다. 이러한 구조적 배열은 게이트-드레인 및 게이트-소스 커패시턴스를 감소시키고 유효 게이트 길이를 증가시킨다. 일부 구현에서, 본 개시의 내부 스페이서 피처는 게이트 전극의 최상부 부분 아래로 연장되어 게이트-드레인 또는 게이트-소스 커패시턴스를 추가로 감소시킬 수도 있다.
하나의 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 채널부 및 제1 연결부를 가지는 제1 채널 멤버, 제2 채널부 및 제2 연결부를 가지는 제2 채널 멤버, 제1 채널부 및 제2 채널부 주위에 배치된 게이트 구조체 - 게이트 구조체는 게이트 유전체 층 및 게이트 전극을 포함함 -, 및 제1 연결부 및 제2 연결부 사이에 배치된 내부 스페이서 피처를 포함한다. 게이트 유전체 층은 내부 스페이서 피처와 제1 연결부 사이 및 내부 스페이서 피처와 제2 연결부 사이에서 부분적으로 연장된다. 게이트 전극은 내부 스페이서 피처와 제1 연결부 사이 및 내부 스페이서 피처와 제2 연결부 사이에 존재하지 않는다.
일부 실시예에서, 제1 채널부의 두께는 제1 연결부의 두께와 실질적으로 동일하다. 일부 구현에서, 반도체 디바이스는 소스/드레인 피처를 더 포함할 수 있고, 제1 연결부 및 제2 연결부는 소스/드레인 피처에 결합된다. 일부 경우에서, 내부 스페이서 피처는 게이트 유전체 층에 인접한 제1 내부 스페이서 층 및 소스/드레인 피처에 인접한 제2 내부 스페이서 층을 포함한다. 제1 내부 스페이서 층의 유전 상수는 제2 내부 스페이서 층의 유전 상수보다 더 크다. 일부 실시예에서, 제1 채널 멤버 및 제2 채널 멤버는 제1 방향을 따라 종방향으로 연장된다. 제2 채널 멤버는 제1 채널 멤버 위에 배치되고, 게이트 전극은 제2 채널부 위에 배치된 최상부 부분 및 제1 채널부와 제2 채널부 사이에 배치된 인터-멤버 부분을 포함하며, 제1 방향을 따른 최상부 부분의 길이는 제1 방향을 따른 인터-멤버 부분의 길이보다 더 크다. 일부 실시예에서, 반도체 디바이스는 최상부 부분의 측벽을 따라 배치된 게이트 스페이서 층을 추가로 포함할 수 있다. 제2 연결부는 내부 스페이서 피처 및 게이트 스페이서 층 사이에 배치되고 제1 방향을 따른 게이트 스페이서 층의 폭은 제1 방향을 따른 내부 스페이서 피처의 폭보다 더 작다. 일부 경우에서, 게이트 구조체는 제1 방향에 수직인 제2 방향을 따라 종방향으로 연장되고, 제2 방향을 따라 볼 때, 내부 스페이서 피처는 C 형상을 포함한다. 일부 구현에서, 게이트 구조체는 제1 방향에 수직인 제2 방향을 따라 종방향으로 연장되고, 제2 방향을 따라 볼 때, 내부 스페이서 피처는 게이트 전극의 최상부 부분 아래로 연장된다.
또 다른 예시적인 양태에서, 본 개시는 구조체에 관한 것이다. 구조체는 제1 방향을 따라 종방향으로 연장되는 게이트 구조체, 게이트 구조체에 평행하게 연장되는 분리 게이트 구조체, 제1 방향에 수직인 제2 방향을 따라 게이트 구조체와 분리 게이트 구조체 사이에 배치된 소스/드레인 피처, 및 제2 방향을 따라 분리 게이트 구조체와 소스/드레인 피처 사이에 끼워진 복수의 제1 반도체 피처를 포함하고, 복수의 제1 반도체 피처는 제1 방향 및 제2 방향에 수직인 제3 방향을 따라 서로 적층된다. 복수의 제1 반도체 피처는 복수의 내부 스페이서 피처에 의해 끼워진다.
일부 실시예에서, 제1 방향을 따라 볼 때, 복수의 내부 스페이서 피처 각각은 C 형상을 포함한다. 일부 구현에서, 분리 게이트 구조체는 절연성이며 실리콘 질화물 또는 금속 산화물을 포함한다. 일부 실시예에서, 복수의 내부 스페이서 피처는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 또는 실리콘 산탄질화물을 포함한다. 일부 구현에서, 구조체는 복수의 제1 반도체 피처의 최상부 제1 반도체 피처 위에 배치된 스페이서 층을 더 포함할 수 있고 스페이서 층은 분리 게이트 구조체의 측벽을 따라 연장된다. 일부 예에서, 복수의 제1 반도체 피처는 제3 방향을 따라 복수의 제2 반도체 피처에 의해 추가로 끼워지고 복수의 제1 반도체 피처는 실리콘을 포함하며 복수의 제2 반도체 피처는 실리콘 게르마늄을 포함한다. 일부 실시예에서, 복수의 내부 스페이서 피처 각각은 제2 방향을 따라 복수의 제2 반도체 피처 중 하나로 연장된다.
또 다른 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 소스/드레인 피처 및 제2 소스/드레인 피처, 방향을 따라 제1 소스/드레인 피처 및 제2 소스/드레인 피처 사이에서 연장되고 수직으로 적층되는 복수의 채널 멤버, 제1 소스/드레인 피처와 접촉하고 복수의 채널 멤버를 끼우는 복수의 내부 스페이서 피처, 및 복수의 채널 멤버 위에 배치되고 그 주위를 둘러싸는 게이트 구조체를 포함한다. 게이트 구조체는 복수의 내부 스페이서 피처와 접촉하는 게이트 유전체 층 및 복수의 내부 스페이서 피처로부터 이격된 게이트 전극을 포함한다. 게이트 유전체 층은 복수의 채널 멤버와 복수의 내부 스페이서 피처 사이에서 부분적으로 연장된다.
일부 실시예에서, 게이트 전극은 복수의 채널 멤버 위의 최상부 부분 및 복수의 채널 멤버 중 둘 사이의 인터-멤버 부분을 포함하고 방향을 따른 최상부 부분의 폭은 방향을 따른 인터-멤버 부분의 폭보다 더 크다. 일부 구현에서, 방향을 따른 게이트 유전체 층의 폭은 방향을 따른 최상부 부분의 폭보다 더 크다. 일부 예에서, 복수의 내부 스페이서 피처 각각은 게이트 유전체 층에 인접한 제1 내부 스페이서 층 및 제1 소스/드레인 피처에 인접한 제2 내부 스페이서 층을 포함하고 제1 내부 스페이서 층의 유전 상수는 제2 내부 스페이서 층의 유전 상수보다 더 크다. 일부 실시예에서, 제1 내부 스페이서 층의 질소 함량은 제2 내부 스페이서 층의 질소 함량보다 더 크다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 다양한 실시예들의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시예와 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 알아야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 개조를 행할 수 있음을 또한 인식해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
제1 채널부 및 제1 연결부를 포함하는 제1 채널 멤버;
제2 채널부 및 제2 연결부를 포함하는 제2 채널 멤버;
상기 제1 채널부 및 상기 제2 채널부 주위에 배치된 게이트 구조체로서, 게이트 유전체 층 및 게이트 전극을 포함하는 게이트 구조체; 및
상기 제1 연결부 및 상기 제2 연결부 사이에 배치된 내부 스페이서 피처(inner spacer feature)를 포함하고,
상기 게이트 유전체 층은 상기 내부 스페이서 피처와 상기 제1 연결부 사이 및 상기 내부 스페이서 피처와 상기 제2 연결부 사이에서 부분적으로 연장되며,
상기 게이트 전극은 상기 내부 스페이서 피처와 상기 제1 연결부 사이 및 상기 내부 스페이서 피처와 상기 제2 연결부 사이에 존재하지 않는 것인,
반도체 디바이스.
2. 제1항에 있어서,
상기 제1 채널부의 두께는 상기 제1 연결부의 두께와 동일한 것인,
반도체 디바이스.
3. 제1항에 있어서,
소스/드레인 피처(source/drain feature)를 더 포함하고, 상기 제1 연결부 및 상기 제2 연결부는 상기 소스/드레인 피처에 결합된 것인,
반도체 디바이스.
4. 제3항에 있어서,
상기 내부 스페이서 피처는 상기 게이트 유전체 층에 인접한 제1 내부 스페이서 층 및 상기 소스/드레인 피처에 인접한 제2 내부 스페이서 층을 포함하고,
상기 제1 내부 스페이서 층의 유전 상수는 상기 제2 내부 스페이서 층의 유전 상수보다 더 큰 것인,
반도체 디바이스.
5. 제1항에 있어서,
상기 제1 채널 멤버 및 상기 제2 채널 멤버는 제1 방향을 따라 종방향으로 연장되고,
상기 제2 채널 멤버는 상기 제1 채널 멤버 위에 배치되며,
상기 게이트 전극은 상기 제2 채널부 위에 배치된 최상부 부분 및 상기 제1 채널부와 상기 제2 채널부 사이에 배치된 인터-멤버 부분을 포함하고,
상기 제1 방향을 따른 상기 최상부 부분의 길이는 상기 제1 방향을 따른 상기 인터-멤버 부분의 길이보다 더 큰 것인,
반도체 디바이스.
6. 제5항에 있어서,
상기 최상부 부분의 측벽을 따라 배치된 게이트 스페이서 층을 더 포함하고,
상기 제2 연결부는 상기 내부 스페이서 피처 및 상기 게이트 스페이서 층 사이에 배치되며,
상기 제1 방향을 따른 상기 게이트 스페이서 층의 폭은 상기 제1 방향을 따른 상기 내부 스페이서 피처의 폭보다 더 작은 것인,
반도체 디바이스.
7. 제5항에 있어서,
상기 게이트 구조체는 상기 제1 방향에 수직인 제2 방향을 따라 종방향으로 연장되고,
상기 제2 방향을 따라 볼 때, 상기 내부 스페이서 피처는 C 형상을 포함하는 것인,
반도체 디바이스.
8. 제7항에 있어서,
상기 게이트 구조체는 상기 제1 방향에 수직인 제2 방향을 따라 종방향으로 연장되고,
상기 제2 방향을 따라 볼 때, 상기 내부 스페이서 피처는 상기 게이트 전극의 상기 최상부 부분 아래로 연장되는 것인,
반도체 디바이스.
9. 구조체에 있어서,
제1 방향을 따라 길게 연장되는 게이트 구조체;
상기 게이트 구조체에 평행하게 연장되는 분리 게이트 구조체(isolation gate structure);
상기 제1 방향에 수직인 제2 방향을 따라 상기 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치된 소스/드레인 피처; 및
상기 제2 방향을 따라 상기 분리 게이트 구조체와 상기 소스/드레인 피처 사이에 끼워진 복수의 제1 반도체 피처로서, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향을 따라 서로 적층된 복수의 제1 반도체 피처를 포함하고,
상기 복수의 제1 반도체 피처는 복수의 내부 스페이서 피처에 의해 끼워지는 것인,
구조체.
10. 제9항에 있어서,
상기 제1 방향을 따라 볼 때, 상기 복수의 내부 스페이서 피처 각각은 C 형상을 포함하는 것인,
구조체.
11. 제9항에 있어서,
상기 분리 게이트 구조체는 절연성이고 실리콘 질화물 또는 금속 산화물을 포함하는 것인,
구조체.
12. 제9항에 있어서,
상기 복수의 내부 스페이서 피처는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 실리콘 산탄화물(silicon oxycarbide), 또는 실리콘 산탄질화물(silicon oxycarbonitride)을 포함하는 것인,
구조체.
13. 제9항에 있어서,
상기 복수의 제1 반도체 피처의 최상부 제1 반도체 피처 위에 배치된 스페이서 층을 더 포함하는 것인,
구조체.
14. 제9항에 있어서,
상기 복수의 제1 반도체 피처는 상기 제3 방향을 따라 복수의 제2 반도체 피처에 의해 추가로 끼워지고,
상기 복수의 제1 반도체 피처는 실리콘을 포함하고 상기 복수의 제2 반도체 피처는 실리콘 게르마늄을 포함하는 것인,
구조체.
15. 제14항에 있어서,
상기 복수의 내부 스페이서 피처 각각은 상기 제2 방향을 따라 상기 복수의 제2 반도체 피처 중 하나로 연장되는 것인,
구조체.
16. 반도체 디바이스에 있어서,
제1 소스/드레인 피처 및 제2 소스/드레인 피처;
수직으로 적층되고, 방향을 따라 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 사이에서 연장되는 복수의 채널 멤버;
상기 제1 소스/드레인 피처와 접촉하고 상기 복수의 채널 멤버를 끼우는 복수의 내부 스페이서 피처; 및
상기 복수의 채널 멤버 위에 배치되고 이를 둘러싸는 게이트 구조체를 포함하고,
상기 게이트 구조체는 상기 복수의 내부 스페이서 피처와 접촉하는 게이트 유전체 층 및 상기 복수의 내부 스페이서 피처로부터 이격된 게이트 전극을 포함하며,
상기 게이트 유전체 층은 상기 복수의 채널 멤버와 상기 복수의 내부 스페이서 피처 사이에서 부분적으로 연장되는 것인,
반도체 디바이스.
17. 제16항에 있어서,
상기 게이트 전극은 상기 복수의 채널 멤버 위의 최상부 부분 및 상기 복수의 채널 멤버 중 둘 사이의 인터-멤버 부분을 포함하고,
상기 방향을 따른 상기 최상부 부분의 폭은 상기 방향을 따른 상기 인터-멤버 부분의 폭보다 더 큰 것인,
반도체 디바이스.
18. 제17항에 있어서,
상기 방향을 따른 상기 게이트 유전체 층의 폭은 상기 방향을 따른 상기 최상부 부분의 폭보다 더 큰 것인,
반도체 디바이스.
19. 제16항에 있어서,
상기 복수의 내부 스페이서 피처 각각은 상기 게이트 유전체 층에 인접한 제1 내부 스페이서 층 및 상기 제1 소스/드레인 피처에 인접한 제2 내부 스페이서 층을 포함하고,
상기 제1 내부 스페이서 층의 유전 상수는 상기 제2 내부 스페이서 층의 유전 상수보다 더 큰 것인,
반도체 디바이스.
20. 제19항에 있어서,
상기 제1 내부 스페이서 층의 질소 함량은 상기 제2 내부 스페이서 층의 질소 함량보다 더 큰 것인,
반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 채널부 및 제1 연결부를 포함하는 제1 채널 멤버;
    제2 채널부 및 제2 연결부를 포함하는 제2 채널 멤버;
    상기 제1 채널부 및 상기 제2 채널부 주위에 배치된 게이트 구조체로서, 게이트 유전체 층 및 게이트 전극을 포함하는 게이트 구조체; 및
    상기 제1 연결부 및 상기 제2 연결부 사이에 배치된 내부 스페이서 피처(inner spacer feature)를 포함하고,
    상기 내부 스페이서 피처는 상기 게이트 유전체 층에 인접한 제1 내부 스페이서 층 및 상기 제1 내부 스페이서 층에 인접한 제2 내부 스페이서 층을 포함하고, 상기 제1 내부 스페이서 층의 유전 상수는 상기 제2 내부 스페이서 층의 유전 상수보다 더 크며,
    상기 게이트 유전체 층은 상기 내부 스페이서 피처와 상기 제1 연결부 사이 및 상기 내부 스페이서 피처와 상기 제2 연결부 사이에서 부분적으로 연장되며,
    상기 게이트 전극은 상기 내부 스페이서 피처와 상기 제1 연결부 사이 및 상기 내부 스페이서 피처와 상기 제2 연결부 사이에 존재하지 않는 것인,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 채널부의 두께는 상기 제1 연결부의 두께와 동일한 것인,
    반도체 디바이스.
  3. 제1항에 있어서,
    소스/드레인 피처(source/drain feature)를 더 포함하고, 상기 제1 연결부 및 상기 제2 연결부는 상기 소스/드레인 피처에 결합된 것인,
    반도체 디바이스.
  4. 제3항에 있어서,
    상기 제2 내부 스페이서 층은 상기 소스/드레인 피처에 인접한 것인,
    반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 채널 멤버 및 상기 제2 채널 멤버는 제1 방향을 따라 종방향으로 연장되고,
    상기 제2 채널 멤버는 상기 제1 채널 멤버 위에 배치되며,
    상기 게이트 전극은 상기 제2 채널부 위에 배치된 최상부 부분 및 상기 제1 채널부와 상기 제2 채널부 사이에 배치된 인터-멤버 부분을 포함하고,
    상기 제1 방향을 따른 상기 최상부 부분의 길이는 상기 제1 방향을 따른 상기 인터-멤버 부분의 길이보다 더 큰 것인,
    반도체 디바이스.
  6. 제5항에 있어서,
    상기 최상부 부분의 측벽을 따라 배치된 게이트 스페이서 층을 더 포함하고,
    상기 제2 연결부는 상기 내부 스페이서 피처 및 상기 게이트 스페이서 층 사이에 배치되며,
    상기 제1 방향을 따른 상기 게이트 스페이서 층의 폭은 상기 제1 방향을 따른 상기 내부 스페이서 피처의 폭보다 더 작은 것인,
    반도체 디바이스.
  7. 제5항에 있어서,
    상기 게이트 구조체는 상기 제1 방향에 수직인 제2 방향을 따라 종방향으로 연장되고,
    상기 제2 방향을 따라 볼 때, 상기 내부 스페이서 피처는 C 형상을 포함하는 것인,
    반도체 디바이스.
  8. 제7항에 있어서,
    상기 게이트 구조체는 상기 제1 방향에 수직인 제2 방향을 따라 종방향으로 연장되고,
    상기 제2 방향을 따라 볼 때, 상기 내부 스페이서 피처는 상기 게이트 전극의 상기 최상부 부분 아래로 연장되는 것인,
    반도체 디바이스.
  9. 구조체에 있어서,
    제1 방향을 따라 길게 연장되는 게이트 구조체;
    상기 게이트 구조체에 평행하게 연장되는 분리 게이트 구조체(isolation gate structure)로서, 절연성인 분리 게이트 구조체;
    상기 제1 방향에 수직인 제2 방향을 따라 상기 게이트 구조체와 상기 분리 게이트 구조체 사이에 배치된 소스/드레인 피처; 및
    상기 제2 방향을 따라 상기 분리 게이트 구조체와 상기 소스/드레인 피처 사이에 끼워진 복수의 제1 반도체 피처로서, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향을 따라 서로 적층된 복수의 제1 반도체 피처를 포함하고,
    상기 복수의 제1 반도체 피처는 복수의 내부 스페이서 피처에 의해 끼워지는 것인,
    구조체.
  10. 반도체 디바이스에 있어서,
    제1 소스/드레인 피처 및 제2 소스/드레인 피처;
    수직으로 적층되고, 방향을 따라 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 사이에서 연장되는 복수의 채널 멤버;
    상기 제1 소스/드레인 피처와 접촉하고 상기 복수의 채널 멤버를 끼우는 복수의 내부 스페이서 피처; 및
    상기 복수의 채널 멤버 위에 배치되고 이를 둘러싸는 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 복수의 내부 스페이서 피처와 접촉하는 게이트 유전체 층 및 상기 복수의 내부 스페이서 피처로부터 이격된 게이트 전극을 포함하며,
    상기 게이트 유전체 층은 상기 복수의 채널 멤버와 상기 복수의 내부 스페이서 피처 사이에서 부분적으로 연장되며,
    상기 복수의 내부 스페이서 피처 각각은 상기 게이트 유전체 층에 인접한 제1 내부 스페이서 층 및 상기 제1 소스/드레인 피처에 인접한 제2 내부 스페이서 층을 포함하고,
    상기 제1 내부 스페이서 층의 유전 상수는 상기 제2 내부 스페이서 층의 유전 상수보다 더 큰 것인,
    반도체 디바이스.
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