CN221102089U - 半导体结构 - Google Patents

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张志豪
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Abstract

本公开提供的半导体结构，包括沿着第一方向纵向延伸的第一基底部分以及第二基底部分；设置于第一基底部分上方的第一源极/漏极特征；设置于第二基底部分上方的第二源极/漏极特征；沿着垂直于第一方向的第二方向夹设于第一源极/漏极特征与第二源极/漏极特征之间的中央介电鳍片；以及设置于第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片上方的源极/漏极接点。源极/漏极接点的一部分，沿着第二方向在第一源极/漏极特征与第二源极/漏极特征之间延伸。

Description

半导体结构
技术领域
本实用新型实施例涉及一种半导体结构，特别涉及一种共同接点连接两个源极/漏极特征的半导体结构。
背景技术
半导体集成电路(integrated circuit,IC)工业已经历了指数性的成长。技术在IC材料以及设计上的进步已经产生了好几世代的IC，其中每一世代相较于先前世代都具有更小且更复杂的电路。在IC的进化过程中，功能密度(即：每单位晶片面积的互连装置的数量)通常会增加，同时几何尺寸(即：使用制造工艺所能创建的最小组件(或线段))则会降低。这种微缩(scaling down)通常通过增加生产效率以及减少相关成本的方式来提供益处。此种微缩亦增加了处理以及制造IC的复杂性。
举例来说，随着集成电路(IC)技术朝向更小的技术节点迈进，多重栅极金属氧化物半导体场效晶体管(多重栅极MOSFET，或称多重栅极装置)已被导入，以通过增加栅极通道耦合(gate-channel coupling)、降低截止状态(off-state)电流以及降低短通道效应(short-channel effects,SCE)的方式改善栅极控制。多重栅极装置通常是指一个装置所具有的栅极结构或是栅极结构的一部分，被设置在通道区域的多于一个的侧面上。鳍式场效晶体管(FinFET)以及多桥通道(multi-bridge-channel,MBC)晶体管即为多重栅极装置的范例，在于高性能及低漏电应用方面，它们已成为广受欢迎且备受期待的候选者。FinFET具有被栅极在多于一个的侧面上包裹的上升的通道(例如：栅极包裹自基板延伸的半导体材料“鳍片”的顶部及侧壁)。MBC晶体管所具有的栅极可以延伸并部分地或完全地环绕通道区域，以在两个或多个侧面上提供对通道区域的存取。由于其栅极结构围绕通道区域，因此MBC晶体管亦可被称为环绕栅极晶体管(SGT)或是栅极全环(gate-all-around,GAA)晶体管。多重栅极装置可包括FinFET以及MBC晶体管的变化。
实用新型内容
本公开实施例提供一种半导体结构。上述半导体结构包括沿着第一方向纵向延伸的第一基底部分以及第二基底部分；设置于第一基底部分上方的第一源极/漏极特征；设置于第二基底部分上方的第二源极/漏极特征；沿着垂直于第一方向的第二方向夹设于第一源极/漏极特征与第二源极/漏极特征之间的中央介电鳍片；以及设置于第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片上方的源极/漏极接点。源极/漏极接点的一部分，沿着第二方向在第一源极/漏极特征与第二源极/漏极特征之间延伸。
本公开实施例提供一种半导体结构。上述半导体结构包括沿着第一方向纵向延伸的第一平台以及第二平台，第一平台包括第一通道区域以及第一源极/漏极区域，第二平台包括第二通道区域以及第二源极/漏极区域；设置于第一通道区域上方的第一纳米结构堆叠；设置于第二通道区域上方的第二纳米结构堆叠；与第一纳米结构堆叠接触，并且设置于第一源极/漏极区域上方的第一源极/漏极特征；与第二纳米结构堆叠接触，并且设置于第二源极/漏极区域上方的第二源极/漏极特征；中央介电鳍片，包括沿着第二方向介于第一通道区域与第二通道区域之间的第一部分，以及介于第一源极/漏极特征与第二源极/漏极特征之间的第二部分，其中第二方向垂直于第一方向；以及设置于第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片的第二部分上方的源极/漏极接点。源极/漏极接点的一部分沿着第二方向在第一源极/漏极特征与第二源极/漏极特征之间延伸。
本公开实施例提供一种半导体结构的制造方法。上述半导体结构的制造方法包括在基板上形成堆叠，堆叠包括被多个牺牲层插入其间的多个通道层；图案化堆叠以及基板的一部分，以形成第一鳍状结构以及第二鳍状结构；在第一鳍状结构与第二鳍状结构之间形成中央介电鳍片；在第一鳍状结构的第一通道区域、第二鳍状结构的第二通道区域以及中央介电鳍片的第一部分上方，形成虚拟栅极堆叠；掘入第一鳍状结构以及第二鳍状结构的多个源极/漏极区域，以在第一鳍状结构上方形成第一凹槽并且在第二鳍状结构上方形成第二凹槽；在第一凹槽上方形成第一源极/漏极特征；在第二凹槽上方形成第二源极/漏极特征；在第一通道区域以及第二通道区域中选择性地移除多个牺牲层，以在第一通道区域中形成多个第一纳米结构并且在第二通道区域中形成多个第二纳米结构；形成第一栅极结构以包裹环绕多个第一纳米结构中的每一者，并且形成第二栅极结构以包裹环绕多个第二纳米结构中的每一者；以及在第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片上方形成源极/漏极接点。源极/漏极接点的一部分在第一源极/漏极特征与第二源极/漏极特征之间延伸。
附图说明
本公开的实施例自后续实施方式及图式可以得到更佳的理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并且仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以使论述清晰易懂。
图1是根据本公开一或多个实施例所示，用于形成半导体装置的方法的流程图。
图2至图20是根据本公开一或多个实施例所示，于图1的方法的多种制造阶段期间，工作件的局部透视图或截面图。
附图标记说明如下：
100:方法
102～128:方块
200:工作件/半导体装置
202:基板
204:堆叠
206:牺牲层
206T:顶部牺牲层
208:通道层
210:鳍片顶部硬遮罩层
211:分隔沟槽
211C:中央沟槽
212:鳍状结构
212B:基底部分
212C:通道区域
212D:漏极区域
212S:源极区域
212SD:源极/漏极区域
212T:顶部部分
214:隔离特征
216:第一薄层
218:第二薄层
220:中央介电鳍片
236:虚拟介电层
238:虚拟电极
240:虚拟栅极堆叠
242:氮化硅遮罩层
244:氧化硅遮罩层
246:栅极顶部硬遮罩
248:栅极间隔物
250:源极/漏极凹槽
252:内部间隔物
256:第一源极/漏极特征
256D:第一漏极特征
256S:第一源极特征
257:第二源极/漏极特征
257D:第二漏极特征
257S:第二源极特征
258:接触蚀刻停止层
260:ILD层
270:栅极结构
272:界面层
274:栅极介电层
276:栅极电极层
278:共同源极/漏极接点开口
280:共同源极/漏极接点
282:导电层
284:硅化物层
286:金属填充层
288:阻挡层
290:切割接点特征
2080:通道构件
2480:侧壁间隔物
2860:第一源极接点
2862:第二源极接点
A-A’:线段
D1:第一深度
D2:第二深度
H1:第一高度
H2:第二高度
H3:第三高度
H4:第四高度
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述图式中一个元件或特征与其他元件或特征间的关系。除了图式所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
进一步地，当使用“约”、“大约”等用语描述数字的范围时，该用语的目的在于涵盖合理范围中的数字，其中该合理范围考量了本技术领域普通技术人员所能理解的于制造期间固有地产生的变化。举例来说，基于与制造一特征有关的已知制造公差且该特征具有与一数字相关的特性，数字的数值或范围涵盖包含所述数字的合理范围，例如所述数字的+/-10％内。举例来说，一材料层所具有“约5纳米(nm)”的厚度，可涵盖的尺寸范围为自4.25nm至5.75nm，其中为本技术领域普通技术人员已知的与沉积该材料层有关的制造公差为+/-15％。再进一步来说，本公开在各种范例中可重复参考数字及/或字母。这种重复的目的在于简化及明确，其本身并不规定所讨论的各种实施例及/或配置之间的关系。
为了改善驱动电流(drive current)以满足设计需求，MBC晶体管可以包括薄且宽的纳米尺度通道构件或是纳米结构。此等MBC晶体管亦可被称为纳米片晶体管。尽管纳米片晶体管能够提供令人满意的驱动电流及通道控制，但其较宽的纳米片通道构件可能会对降低单元尺寸造成挑战。MBC晶体管的变化，例如鱼骨(fish-bone)结构或叉片(forksheet)结构已被提出以降低单元尺寸。在鱼骨结构或是叉片结构中，相邻的通道构件的堆叠可被介电质墙(或是介电鳍片)所分隔。介电质墙所具有的高度，通常会实质上等于或大于最顶部通道构件的高度或是源极/漏极特征的高度。介电质墙以及介电质墙上的介电特征，可被用于隔离相邻的源极/漏极接点(contact)。
本公开提供一种半导体结构，其中当源极/漏极特征将被电性连接时，跨越叉片晶体管的介电质墙上方的源极/漏极接点在两个源极/漏极特征之间向下延伸。在两个源极/漏极特征将透过设计而被连接的一些实施例中，分隔两个源极/漏极特征的介电质墙被掘入(recess)，以具有低于两个源极/漏极特征的顶部表面。源极/漏极接点接着被形成在两个源极/漏极特征上方。介于两个源极/漏极特征间的被掘入的介电质墙，允许源极/漏极接点覆盖(wrap)在两个源极/漏极特征的侧壁上方，进而增加接触面积并降低接触电阻。
现在将参照图式更加详细地描述本公开的多种实施例。图1显示了形成半导体装置的方法100的流程图。方法100仅仅是一个范例，且并非旨于将本公开限制为方法100中所明确说明的内容。附加的操作可被提供于方法100之前、之中或是之后，且对于方法的附加实施例，所述的一些操作可被取代、替换或是消除。出于使说明减化的理由，并非所有的操作都在本文中详细地描述。方法100在下文中结合图2至图19进行描述，图2至图19根据方法100的实施例，显示了处于不同制造阶段的工作件200的局部截面图。因为半导体装置或是半导体结构将会形成自工作件200，因此根据文义需求，工作件200可被称为半导体装置200或是半导体结构200。图2至图19中的X方向、Y方向与Z方向相互垂直，并且以一致的方式使用。此外，纵观本公开，相似的参考符号用于标记相似的特征。
参照图1及图2，方法100包括方块102，在方块102中，接收工作件200。如图2所示，工作件200包括基板202以及设置于基板202上的堆叠204。在一实施例中，基板202可为硅(Si)基板。在一些其他实施例中，基板202可包括其他半导体材料，例如锗(Ge)、硅锗(SiGe)或是III-V族半导体材料。范例性的III-V族半导体材料可包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)以及砷化铟镓(InGaAs)。基板202可包括多个n型井区以及多个p型井区。p型井区可被掺杂以p型掺杂物(即：硼(B))。n型井区可被掺杂以n型掺杂物(即：磷(P)或砷(As)。
在图2所呈现的一些实施例中，堆叠204可包括被多个牺牲层206所插入其间(interleave)的多个通道层208。于所绘实施例中，多个牺牲层206包括设置在基板202上的牺牲层206及最顶部的顶部牺牲层206T。可以使用外延工艺将堆叠204中的薄层沉积在基板202上方。范例性的外延工艺可包括气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺。通道层208与牺牲层206(包括顶部牺牲层206T)可以具有不同的半导体成分。在一些实施例中，通道层208由硅(Si)所形成，而牺牲层206由硅锗(SiGe)所形成。牺牲层206中额外的锗(Ge)含量允许在不会对通道层208造成实质伤害的情况下，选择性地移除或掘入牺牲层206。牺牲层206与通道层208被交替地设置，使得牺牲层206插入通道层208之间。图2显示了交替地且垂直地设置的四(4)层牺牲层206(顶部牺牲层206T)以及三(3)层通道层208，这仅仅是为了说明的目的，且并非旨于限制超出权利要求中所具体记载的内容。薄层的数量取决于半导体装置200所需的通道构件(通道层208)的数量。在一些实施例中，通道层208的数量介于1与6之间。如同牺牲层206，顶部牺牲层206T可由硅锗(SiGe)形成。在一些实施例中，牺牲层206与顶部牺牲层206T的成分实质上(substantially)相同。顶部牺牲层206T可以厚于其他牺牲层206，并且用于在制造工艺期间保护堆叠204免受伤害。在一些实施例中，顶部牺牲层206T的厚度可介于约20纳米(nm)与约40nm之间，而牺牲层206的厚度可介于约4nm与约15nm之间。
参照图1及图3，方法100包括方块104，在方块104中，堆叠204与基板202被图案化，以形成被中央沟槽211C以及分隔沟槽211所分隔的鳍状结构212。为了图案化堆叠204与基板202，鳍片顶部硬遮罩层210被沉积在顶部牺牲层206T上方。鳍片顶部硬遮罩层210接着被图案化以作为蚀刻遮罩，用于图案化堆叠204与一部分的基板202。在一些实施例中，鳍片顶部硬遮罩层210的沉积，可使用CVD、电浆增强型CVD(PECVD)、原子层沉积(ALD)、电浆增强型ALD(PEALD)或是合适的沉积方法来进行。鳍片顶部硬遮罩层210可为单层或是多层。当鳍片顶部硬遮罩层210为多层时，鳍片顶部硬遮罩层210可包括衬垫氧化物层以及衬垫氮化物层。在替代性实施例中，鳍片顶部硬遮罩层210为单层，并且由硅(Si)形成。鳍状结构212可以使用合适的工艺进行图案化，包括双重图案化或是多重图案化工艺。一般而言，双重图案化或是多重图案化工艺结合了光刻与自我对准(self-aligned)工艺，允许所创建的图案具有较小的间距，例如小于另外使用单一、直接的光刻工艺所能获得的间距。举例来说，在一个实施例中，材料层被形成在基板上方，并且使用光刻工艺将的图案化。使用自我对准工艺沿着图案化的材料层的侧面形成间隔物。材料层接着被移除，并且剩余的间隔物(或称心轴(mandrel))可接着被用于图案化鳍片顶部硬遮罩层210，且随后，图案化的鳍片顶部硬遮罩层210可被用作蚀刻遮罩，用于蚀刻堆叠204与基板202以形成鳍状结构212。蚀刻工艺可包括干式蚀刻、湿式蚀刻、反应式离子蚀刻(RIE)及/或其他合适的工艺。
如图3所示，每个鳍状结构212包括形成自基板202的一部分的基底部分212B，以及形成自堆叠204的顶部部分212T。基底部分212B亦可被称为平台(mesa)212B。顶部部分212T被设置于基底部分212B上方。鳍状结构212沿着Y方向纵向延伸，并自基板202沿着Z方向垂直地延伸。沿着X方向，图3中的两个鳍状结构212通过中央沟槽211C彼此分隔，同时它们通过分隔沟槽211与相邻的其他鳍状结构分隔。沿着X方向，分隔沟槽211的宽度可以大于中央沟槽211C的宽度。在一些实施例中，中央沟槽211C的宽度介于约5nm与约50nm之间。在一些实施例中，分隔沟槽211被设置于n型井区与p型井区的结(junction)上方，且因此可被称为结沟槽211。
参照图1及图4，方法100包括方块106，在方块106中，隔离特征214被形成在中央沟槽211C及分隔沟槽211中。隔离特征214可被称为浅沟槽隔离(STI)特征214。在形成这些隔离特征214的范例性工艺中，介电材料被沉积在工作件200上方，以介电材料填充中央沟槽211C以及分隔沟槽211。在一些实施例中，介电材料可为正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或是掺杂的氧化硅，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)及/或其他合适的介电材料。在多种范例中，于方块106，介电材料可通过流动式CVD(FCVD)、自旋涂布(spin-on coating)及/或其他合适的工艺来进行沉积。接着，所沉积的介电材料被薄化以及平坦化，例如通过化学机械研磨(chemical mechanical polishing,CMP)工艺薄化以及平坦化，直到曝露顶部牺牲层206T。在平坦化之后，所沉积的电介质材料被回蚀刻(etch back)直到鳍状结构212的顶部部分212T举升到高于隔离特征214。在一些实施例中，基底部分212B的一部分亦可举升到高于隔离特征214。此时，基底部分212B或其大部分，被隔离特征214所围绕。隔离特征214减少了中央沟槽211C以及分隔沟槽211的深度。
参照图1及图5，方法100包括方块108，在方块108中，形成中央介电鳍片220。为了形成中央介电鳍片220，第一薄层216与第二薄层218被顺应性地(conformally)沉积在工作件200上方，包括在中央沟槽211C以及分隔沟槽211中。可以使用CVD、ALD或合适的方法顺应性地沉积第一薄层216。第一薄层216衬垫在中央沟槽211C以及分隔沟槽211的侧壁与底部表面。接着，使用CVD、高密度电浆CVD(HDPCVD)及/或其他合适的工艺，将第二薄层218顺应性地沉积在第一薄层216上方。在一些实施例中，第一薄层216及第二薄层218两者包括氮基(nitride-based)介电材料，以确保中央介电鳍片220能够承受各种蚀刻操作。在一些实施例中，第一薄层216及第二薄层218可包括氮化硅、碳氮化硅、碳氮氧化硅、氮化铝、氮氧化铝、氮化锆、氮氧化硅或是合适的介电材料。第一薄层216的成分可以不同于第二薄层218的成分。在一个实施例中，第一薄层216包括碳氮氧化硅，而第二薄层218包括碳氮化硅。在并未明确显示于图5的一些替代性实施例中，中央介电鳍片220为单一薄层，由氮基介电材料所形成，例如氮化硅、碳氮化硅、碳氮氧化硅、氮化铝、氮氧化铝、氮化锆、氮氧化硅或是合适的介电材料。
在第一薄层216及第二薄层218的顺应性沉积之后，所沉积的第一薄层216及第二薄层218被回蚀以曝露顶部牺牲层206T。由于负载效应(loading effect)，在较宽且较容易接近的分隔沟槽211中，所沉积的第一薄层216及第二薄层218通过回蚀刻工艺被移除，而在较窄且较密的中央沟槽211C中，所沉积的第一薄层216及第二薄层218则保留下来，成为中央介电鳍片220。在一些实施例中，第一薄层216及第二薄层218可在干式蚀刻工艺中回蚀刻，此干式蚀刻工艺使用氧气、氮气、含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如：HBr及/或CHBr3)、含碘气体、其他合适的气体及/或电浆、及/或其组合。在一些实施方式中，回蚀刻可包括指向第二薄层218的第一阶段以及指向第一薄层216的第二阶段。如图5所示，在回蚀刻结束时，隔离特征214曝露于分隔沟槽211中。
参照图1及图6，方法100包括方块110，在方块110中，自鳍状结构212移除顶部牺牲层206T。在方块110中，工作件200被蚀刻以选择性地移除顶部牺牲层206T以曝露最顶部的通道层208，同时实质上不伤害中央介电鳍片220。因为顶部牺牲层206T由硅锗(SiGe)所形成，因此方块110中的蚀刻工艺可以对硅锗(SiGe)具有选择性。在一些实施例中，顶部牺牲层206T的蚀刻可以使用选择性湿式蚀刻工艺，包括氢氧化铵(NH4OH)、氟化氢(HF)、过氧化氢(H2O2)或其组合。如图6所示，在移除顶部牺牲层206T之后，中央介电鳍片220举升到高于最顶部的通道层208。
参照图1、图7及图8，方法100包括方块112，在方块112中，虚拟(dummy)栅极堆叠240被形成于鳍状结构212的通道区域上方。在一些实施例中，采用了栅极替换工艺(或称栅极后制(gate-last)工艺)，在栅极替换工艺中，虚拟栅极堆叠240作为功能性栅极结构的占位符(placeholder)。其他工艺及配置也是可以接受的。如图7所示，虚拟栅极堆叠240包括虚拟介电层236，以及设置于虚拟介电层236上方的虚拟电极238。出于图案化的目的，栅极顶部硬遮罩246被沉积在虚拟栅极堆叠240上方。栅极顶部硬遮罩246可为多层，并且包括氮化硅遮罩层242以及氮化硅遮罩层242上方的氧化硅遮罩层244。鳍状结构212的位于虚拟栅极堆叠240下方的区域，可被称为通道区域。鳍状结构212的每个通道区域，被夹设于用于形成源极/漏极的两个源极/漏极区域之间。在范例性工艺中，虚拟介电层236通过CVD被毯覆地(blanketly)沉积在工作件200上。接着，用于虚拟电极238的半导体层被毯覆地沉积在虚拟介电层236上方。然后，使用光刻工艺图案化虚拟电极238以及用于虚拟电极238的半导体层，以形成虚拟栅极堆叠240。在一些实施例中，虚拟介电层236可包括氧化硅，而虚拟电极238可包括多晶硅(polysilicon)。
现在参照图8。于方块112，至少一个栅极间隔物248被沿着虚拟栅极堆叠240的侧壁形成。用于这至少一个栅极间隔物248的介电材料可以经过选择，以允许虚拟栅极堆叠240的选择性移除。合适的介电材料可包括氮化硅、碳氮氧化硅、碳氮化硅、碳氧化硅、碳化硅、氮氧化硅及/或其组合。在范例性工艺中，可使用CVD、次常压CVD(SACVD)或是ALD将至少一个栅极间隔物248顺应性地沉积在工作件200上方。如图8所示，至少一个栅极间隔物248不仅是被沿着虚拟栅极堆叠240的侧壁沉积(以虚线表示，因为它在这个平面外)，而且还被沉积在隔离特征214、鳍状结构212以及中央介电鳍片220的顶部表面和侧壁上。每个鳍状结构212具有与中央介电鳍220接触的侧壁。
参照图1、图9及图10，方法100包括方块114，在方块114中，鳍状结构212的源极/漏极区域被掘入，以形成源极/漏极凹槽250。以虚拟栅极堆叠240以及至少一个栅极间隔物248作为蚀刻遮罩，对工作件200进行非等向性蚀刻，以在鳍状结构212的源极/漏极区域上方形成源极/漏极凹槽250(或称源极/漏极沟槽250)。在如图9所示的一些实施例中，方块120中的操作可以完全地移除源极/漏极区域中的牺牲层206与通道层208。图9以虚线显示了虚拟栅极堆叠240下方的牺牲层206及通道层208，因为它们在所示的平面之外。方块120中的非等向性蚀刻可包括干式蚀刻。举例来说，干式蚀刻可以施用氢气(H2)、含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如：HBr及/或CHBr3)、含碘气体、其他合适的气体及/或电浆、及/或其组合。虚拟栅极堆叠240下方的通道层208及牺牲层206的侧壁，曝露于源极/漏极凹槽250中。在方块114中，沉积于隔离特征214、鳍状结构212以及中央介电鳍片220的顶部表面和侧壁上方的至少一个栅极间隔物248，同样被回蚀刻。在图9所示的一些实施例中，至少一个栅极间隔物248的沿着鳍状结构212的侧壁设置的部分，可以保留以形成侧壁间隔物2480。对于每个鳍状结构212，至少其下方部分被沿着X方向设置于侧壁间隔物2480与中央介电鳍片220之间。侧壁间隔物2480可用于控制源极/漏极特征的外延生长。
图10显示了工作件200沿着图9的线段A-A’的局部截面图。线段A-A’穿过其中一个鳍状结构212。如图9所示，虚拟栅极堆叠240沿着X方向纵向延伸，且被设置在鳍状结构212的通道区域212C上方。通道区域212C夹设于鳍状结构212的两个源极/漏极区域212SD之间。源极/漏极沟槽250被设置在源极/漏极区212SD正上方，且曝露通道层208及牺牲层206的侧壁。在图9及图10所示的一些实施例中，源极/漏极沟槽250至少部分地延伸至基底部分212B之中，以形成圆弧的底部表面。
参照图1及图11，方法100包括方块116，在方块116中，形成内部间隔物252。参照图11，于方块116中，曝露于源极/漏极沟槽250中的牺牲层206首先被选择性地且部分地掘入以形成内间隔物凹槽，并且曝露的通道层208实质上未被蚀刻。在通道层208基本上由硅(Si)所组成并且牺牲层206基本上由硅锗(SiGe)所组成的实施例中，牺牲层206的选择性且部分地掘入可以包括SiGe氧化工艺，紧接着是SiGe氧化物移除。在那些实施例中，SiGe氧化工艺可包括使用臭氧。在一些其他实施例中，选择性掘入可包括选择性的等向性蚀刻工艺(例如：选择性干式蚀刻工艺或选择性湿式蚀刻工艺)，并且牺牲层206在工艺中的掘入程度由蚀刻工艺的持续时间控制。选择性干式蚀刻工艺可包括使用一或多种的氟基蚀刻剂，例如氟气或氢氟碳化物(hydrofluorocarbons)。选择性湿式蚀刻工艺可包括氢氧化铵(NH4OH)、氟化氢(HF)、过氧化氢(H2O2)或其组合(例如：包括氢氧化氨-过氧化氢-水混合物的APM蚀刻)。在形成内部间隔物凹槽之后，接着使用CVD或ALD在工作件200上方顺应性地沉积内部间隔物材料层，包括在内部间隔物凹槽上方和内部。内部间隔物材料可包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内部间隔物材料层之后，内部间隔物材料层被回蚀刻以形成内部间隔物特征252，如图11所示。
参照图1、图12及图13，方法100包括方块118，在方块118中，形成第一源极/漏极特征256与第二源极/漏极特征257。第一源极/漏极特征256与第二源极/漏极特征257被选择性地且外延地沉积在源极/漏极沟槽250中的通道层208及基板202的曝露半导体表面上。第一源极/漏极特征256与第二源极/漏极特征257的沉积可以使用外延工艺，例如气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺。根据半导体装置200的设计，与中央介电鳍片220接触的第一源极/漏极特征256与第二源极/漏极特征257可以具有不同的导电性型式。在需要互补式金属氧化物半导体场效晶体管(CMOSFET)的一些实施例中，第一源极/漏极特征256与第二源极/漏极特征257其中的一者为n型，并且可以包括掺杂以n型掺杂物(例如：磷(P)或砷(As))的硅(Si)，而另一者为p型，并且可以包括掺杂以p型掺杂物(例如：硼(B)或镓(Ga))的硅锗(SiGe)。第一源极/漏极特征256与第二源极/漏极特征257的掺杂，可以在它们沉积的时候原位(in situ)执行，或是使用注入工艺异地(exsitu)执行，例如使用结注入(junction implant)工艺。在一个实施例中，第一源极/漏极特征256为p型，而第二源极/漏极特征257为n型。在另一个实施例中，第一源极/漏极特征256与第二源极/漏极特征257两者均为n型。在需要n型MOSFET(NMOSFET)的一些其他实施例中，第一源极/漏极特征256与第二源极/漏极特征257两者均为n型。在需要p型MOSFET(PMOSFET)的一些其他实施例中，第一源极/漏极特征256与第二源极/漏极特征257两者均为p型。
在图12所示的一些实施例中，外延沉积的第一源极/漏极特征256与第二源极/漏极特征257包括端面(faceted)结构。因为中央介电鳍片220定义了第一源极/漏极特征256与第二源极/漏极特征257的边界，因此第一源极/漏极特征256与第二源极/漏极特征257可以仅仅是从中央介电鳍片220的侧壁向外外延生长。同时，侧壁间隔物2480限制了第一源极/漏极特征256与第二源极/漏极特征257的下方部分的侧向生长。如此一来，第一源极/漏极特征256的上方部分可以从中央介电鳍片220向外延伸，以突出于(overhang)相邻第一源极/漏极特征256的侧壁间隔物2480。相似地，第二源极/漏极特征257的上方部分可以从中央介电鳍片220向外延伸，以突出于相邻第二源极/漏极特征257的侧壁间隔物2480。图13显示了工作件200沿着图12的线段A-A’的局部截面图。沿着Y方向，两个第二源极/漏极特征257包夹通道区域212C中的牺牲层206与通道层208。
再参照图1及图14，方法100包括方块120，在方块120中，沉积接触蚀刻停止层(CESL)258以及层间介电(ILD)层260。在一些实施例中，接触蚀刻停止层258首先被顺应性地沉积在工作件200上方，接着ILD层260被毯覆地沉积在接触蚀刻停止层258上方。接触蚀刻停止层258可以包括氮化硅、氮氧化硅及/或本技术领域已知的其他材料。接触蚀刻停止层258的沉积，可以使用ALD、电浆增强型化学气相沉积(PECVD)工艺、及/或其他合适的沉积或氧化工艺来进行。在一些实施例中，ILD层260可包括的材料例如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或是掺杂的氧化硅，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)及/或其他合适的介电材料。ILD层260的沉积可通过自旋涂布、FCVD工艺或是其他合适的沉积技术来进行。在一些实施例中，于形成ILD层260之后，可对对工作件200进行退火以提高ILD层260的完整性(integrity)。为了移除多余的材料并曝露虚拟栅极堆叠240的虚拟电极238的顶部表面，可对工作件200执行平坦化工艺(例如：化学机械研磨(CMP)工艺)以提供平坦的顶部表面。通道区域212C上方的虚拟电极238的顶部表面(图14的平面之外)，曝露于平坦的顶部表面上。
参照图1及图15，方法100包括方块122，在方块122中，通道区域中的通道层208被释放(release)以作为通道构件2080。在方块122中，于方块120结束时曝露的虚拟栅极堆叠240，通过选择性蚀刻工艺自工作件200移除。选择性蚀刻工艺可为选择性湿式蚀刻工艺、选择性干式蚀刻工艺或其组合。于所绘实施例中，选择性蚀刻工艺选择性地移除虚拟介电层236以及虚拟电极238，同时实质上并未移除至少一个栅极间隔物248。在移除虚拟栅极堆叠240之后，通道层208及牺牲层206在通道区域中曝露出来。曝露的牺牲层206可被选择性地移除，以释放通道层208作为通道构件2080。如图15所示，当沿着Y方向观察时，通道构件2080具有源自中央介电鳍片220的悬臂梁(cantilever beam)的外观。在通道构件2080类似于片或纳米片的所绘实施例中，通道构件释放工艺亦可被称为片形成工艺。在它们被释放之后，通道构件2080与中央介电鳍片220接触。通道构件2080沿着Z方向垂直地堆叠。牺牲层206的选择性移除，可通过选择性干式蚀刻、选择性湿式蚀刻或是其他选择性蚀刻工艺来实施。在一些实施例中，选择性湿式蚀刻包括氢氧化铵(NH4OH)、氟化氢(HF)、过氧化氢(H2O2)或其组合(例如：包括氢氧化氨-过氧化氢-水混合物的APM蚀刻)。在一些替代性实施例中，选择性移除包括硅锗氧化以及紧接在后的硅锗氧化物移除。举例来说，可通过臭氧清洁提供氧化，并接着透过诸如NH4OH的蚀刻剂移除硅锗氧化物。
参照图1及图15，方法100包括方块124，在方块124中，形成栅极结构270以包裹环绕(wrap around)每个通道构件2080。栅极结构270可包括通道构件2080与基底部分212B的表面上的界面层272、界面层272上方的栅极介电层274、以及栅极介电层274上方的栅极电极层276。在一些实施例中，界面层272包括氧化硅，并且可以作为预清洁(pre-clean)工艺的结果而被形成。范例性的预清洁工艺可包括使用RCASC-1(氨水、过氧化氢及水)及/或RCASC-2(盐酸、过氧化氢及水)。预清洁工艺氧化通道构件2080与基底部分212B的曝露表面，以形成界面层272。接着，使用ALD、CVD及/或其他合适的方法，在界面层272、中央介电鳍片220的曝露表面、隔离特征214的曝露表面上方沉积栅极介电层274。栅极介电层274可包括高k值介电材料。在一个实施例中，栅极介电层274可包括氧化铪。替代性地，栅极介电层274可包括其他高k值介电材料，例如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化硅铪(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、其组合或是其他合适的材料。
在形成或沉积界面层272以及栅极介电层274之后，于栅极介电层274上方沉积栅极电极层276。栅极电极层276可为多层结构，包括至少一个功函数层与金属填充层。举例来说，至少一个功函数层可包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN))、碳化钽铝(TaAlC)、碳氮化钽(TaCN)或是碳化钽(TaC)。金属填充层可包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化硅钽(TaSiN)、铜(Cu)、其他耐火金属(refractory metal)、或是其他合适的金属材料或其组合。在多种实施例中，栅极电极层276可通过ALD、物理气相沉积(PVD)、CVD、电子束蒸镀(evaporation)或是其他合适的工艺形成。尽管并未明确显示于图式中，但后续的工艺包括形成栅极切割(cut)特征，以将栅极结构270分割为中央介电鳍片220左侧的通道构件2080的堆叠上方的第一栅极结构，以及中央介电鳍片220右侧的通道构件2080的堆叠上方的第二栅极结构。第一栅极结构与第二栅极结构彼此电性绝缘。如图15所示，栅极结构270包裹环绕每个通道构件2080，并且覆盖于中央介电鳍片220上方。
参照图1及图16，方法100包括方块126，在方块126中，形成共同源极/漏极接点开口278，以曝露第一源极/漏极特征256、第二源极/漏极特征257以及中央介电鳍片220。在希望获得CMOSFET的所绘实施例中，NMOSFET的n型漏极特征与PMOSFET的p型漏极特征短路在一起，而NMOSFET的n型源极特征与PMOSFET的p型源极特征彼此电性隔离。图16至图18描绘了包括第一漏极特征256D与第二漏极特征257D的源极/漏极区域212SD的漏极区域212D。图19至图20描绘了包括第一源极特征256S与第二源极特征257S的源极/漏极区域212SD的源极区域212S。在范例性工艺中，图案化蚀刻遮罩被形成在工作件200上方，以曝露第一漏极特征256D、第二漏极特征257D以及中央介电鳍片220。在形成图案化硬遮罩之后，使用图案化硬遮罩作为蚀刻遮罩来蚀刻漏极区域212D，以形成共同源极/漏极接点开口278。根据本公开，共同源极/漏极接点开口278的形成可包括至少两个蚀刻工艺。在一个实施例中，至少两个蚀刻工艺包括选择性较低的干式蚀刻工艺以蚀刻第一漏极特征256D、第二漏极特征257D以及中央介电鳍片220，还有选择性干式蚀刻工艺以进一步掘入中央介电鳍片220。在另一个实施例中，至少两个蚀刻工艺包括选择性较低的干式蚀刻工艺以蚀刻第一漏极特征256D、第二漏极特征257D以及中央介电鳍片220，还有选择性湿式蚀刻工艺以进一步掘入中央介电鳍片220。选择性较低的干式蚀刻工艺的范例，可包括使用氧气、氮气、含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如：HBr及/或CHBr3)、含碘气体、其他合适的气体及/或电浆、及/或其组合。选择性干式蚀刻工艺的范例，可包括使用氢气(H2)、氦气(He)、含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)或是碳氢化合物气体(例如：CH4或C2H6)。选择性湿式蚀刻工艺的范例，可包括使用磷酸(H3PO4)。如上所述，中央介电鳍片220可包括氮基介电材料。前述的范例性选择性干式蚀刻工艺与范例性选择性湿式蚀刻工艺，可对氮基介电材料具有选择性。
作为在方块126实施至少两个蚀刻工艺的结果，共同源极/漏极接点开口278可包括从第一漏极特征256D的顶部表面或第二漏极特征257D的顶部表面量测的第一深度D1，以及自中央介电鳍片220的被掘入的顶部表面量测的第二深度D2，如图16所示。在一些实施例中，第一深度D1介于约15nm与约35nm之间，而第二深度D2介于约30nm与约80nm之间。如图16所示，共同源极/漏极接点开口278不仅曝露了第一漏极特征256D与第二漏极特征257D的顶部表面，还曝露了第一漏极特征256D与第二漏极特征257D的侧壁的一部分。应注意的是，在方块126中，仅有漏极区域212D中的中央介电鳍片220的一部分被掘入，而栅极结构270下方的中央介电鳍片220的另一部分(以虚线显示，位于通道区域212C中)则未被掘入。如此一来，中央介电鳍片220可被认为是具有位于栅极结构270下方的第一部分，以及具有介于第一漏极特征256D与第二漏极特征257D之间的第二部分。第一部分并未在方块126中被掘入，并且具有大于第二部分的高度。如图16所示，共同源极/漏极接点开口278曝露了中央介电鳍片220的第一部分的侧壁。
参照图1、图17及图18，方法100包括方块128，在方块128中，形成共同源极/漏极接点280以电性耦接至第一漏极特征256D及第二漏极特征257D。在图17所呈现的一个实施例中，共同源极/漏极接点280包括与中央介电鳍片220、接触蚀刻停止层258和ILD层260接触的导电层282，以及与第一漏极特征256D和第二漏极特征257D接触的硅化物层284。在图18所呈现的另一个实施例中，共同源极/漏极接点280包括与中央介电鳍片220、接触蚀刻停止层258和ILD层260接触的阻挡(barrier)层288，以及与第一漏极特征256D和第二漏极特征257D接触的硅化物层284。
为了形成图17所示的共同源极/漏极接点280，首先通过PVD或合适的沉积方法将导电层282沉积在工作件200上方，包括共同源极/漏极接点开口278上方。在一些实施例中，导电层282可被称为金属前驱物(precursor)层，并且可以包括钛(Ti)、钴(Co)或镍(Ni)或是合适的金属。在导电层282的沉积之后，对工作件200执行退火工艺，使导电层282与源极/漏极特征(包括第一漏极特征256D与第二漏极特征257D)之间发生硅化反应，以形成硅化物层284。如图17所示，硅化物层284包裹环绕第一漏极特征256D的角落，并且包裹环绕第二漏极特征257D的角落。也就是说，硅化物层284与第一漏极特征256D和第二漏极特征257D的顶部表面及侧壁接触。在退火工艺之后，金属填充层286被沉积在硅化物层284及导电层282上方。金属填充层286可包括钨(W)、钴(Co)、铜(Cu)或是钌(Ru)，并且与硅化物层284及导电层282接触。当从基底部分212B的顶部表面开始测量时，栅极结构270下方的中央介电鳍片220(以虚线显示，因为它在位于图17所示的平面之外)具有第一高度H1，第一漏极特征256D或第二漏极特征257D具有第二高度H2，并且共同源极/漏极接点280下方的中央介电鳍片220具有第三高度H3。于所绘实施例中，第一高度H1大于第三高度H3，并且第三高度H3大于第二高度H2。在并未明确显示于图17的一些实施例中，未被转化为硅化物层284的导电层282，可在沉积金属填充层286之前被选择性地移除。在图17所呈现的实施例中，金属填充层286通过导电层282与栅极结构270以及栅极结构270下方的中央介电鳍片220间隔开来。
为了形成图18所示的共同源极/漏极接点280，首先通过PVD或合适的沉积方法将导电层282沉积在工作件200上方，包括共同源极/漏极接点开口278上方。在一些实施例中，导电层282可被称为金属前驱物层，并且可以包括钛(Ti)、钴(Co)或镍(Ni)或是合适的金属。在导电层282的沉积之后，对工作件200执行退火工艺，使导电层282与源极/漏极特征(包括第一漏极特征256D与第二漏极特征257D)之间发生硅化反应，以形成硅化物层284。在退火工艺之后，执行氮化工艺以将导电层282或其一部分转变为阻挡层288。阻挡层288可包括氮化钛、氮化钴或是氮化镍。接着，在硅化物层284及阻挡层288上方沉积金属填充层286。金属填充层286可包括钨(W)、钴(Co)、铜(Cu)或是钌(Ru)，并且与硅化物层284及阻挡层288接触。阻挡层288将金属填充层286与中央介电鳍片220及ILD层260间隔开来，以防止氧扩散到金属填充层286之中。当从基底部分212B的顶部表面开始测量时，栅极结构270下方的中央介电鳍片220(以虚线显示，因为它在位于图17所示的平面之外)具有第一高度H1，第一漏极特征256D或第二漏极特征257D具有第二高度H2，并且共同源极/漏极接点280下方的中央介电鳍片220具有第三高度H3。于所绘实施例中，第一高度H1大于第三高度H3，并且第三高度H3大于第二高度H2。在图18所呈现的实施例中，金属填充层286通过阻挡层288与栅极结构270以及栅极结构270下方的中央介电鳍片220间隔开来。
现在参照图1、图19及图20，其各自显示了包括NMOSFET及PMOSFET的CMOSFET的源极区域212S的截面图。如图19及图20所示，源极区域212S中的中央介电鳍片220并未如同图16所示般被掘入。如此一来，源极区域212S中的中央介电鳍片220具有第四高度H4。尽管因为中央介电鳍片220缺乏刻意的掘入而使第四高度H4小于第一高度H1，但第四高度H4大于第一源极特征256S与第二源极特征257S的第三高度H3以将它们彼此电性隔离。在图19及图20所示的一些实施例中，第一源极接点2860被设置在第一源极特征256S上方并电性耦接至第一源极特征256S，而第二源极接点2862被设置在第二源极特征257S上方并且电性耦接至第二源极特征257S。于所绘实施例中，第一源极接点2860及第二源极接点2862通过切割接点特征290彼此电性隔离。切割接点特征290可包括氧化硅、氮化硅、正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或是掺杂的氧化硅，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)及/或其他合适的介电材料。在图19所示的一些实施例中，第一源极接点2860及第二源极接点2862中的每一者，通过导电层282与接触蚀刻停止层258、ILD层260、第一薄层216和切割接点特征290间隔开来。在图20所示的一些实施例中，第一源极接点2860及第二源极接点2862中的每一者，通过阻挡层288与接触蚀刻停止层258、ILD层260、第一薄层216和切割接点特征290间隔开来。
在一个实施例中，本公开提供一种半导体结构。上述半导体结构包括沿着第一方向纵向延伸的第一基底部分以及第二基底部分；设置于第一基底部分上方的第一源极/漏极特征；设置于第二基底部分上方的第二源极/漏极特征；沿着垂直于第一方向的第二方向夹设于第一源极/漏极特征与第二源极/漏极特征之间的中央介电鳍片；以及设置于第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片上方的源极/漏极接点。源极/漏极接点的一部分，沿着第二方向在第一源极/漏极特征与第二源极/漏极特征之间延伸。
在一些实施例中，第一源极/漏极特征的侧壁的顶部表面，通过硅化物层与源极/漏极接点分隔。
在一些实施例中，上述半导体结构还包括第一侧壁间隔物，沿着第一源极/漏极特征的侧壁设置，使得第一源极/漏极特征的下方部分沿着第二方向设置于第一侧壁间隔物与中央介电鳍片之间；以及包括第二侧壁间隔物，沿着第二源极/漏极特征的侧壁设置，使得第二源极/漏极特征的下方部分沿着第二方向设置于第二侧壁间隔物与中央介电鳍片之间。
在一些实施例中，第一侧壁间隔物及第二侧壁间隔物的多个顶部表面，低于源极/漏极接点下方的中央介电鳍片的顶部表面。在一些实施例中，第一源极/漏极特征的上方部分突出于第一侧壁间隔物，并且第二源极/漏极特征的上方部分突出于第二侧壁间隔物。
在一些实施例中，第一源极/漏极特征包括硅以及n型掺杂物，而第二源极/漏极特征包括硅锗以及p型掺杂物。
在一些实施例中，中央介电鳍片包括衬垫以及填充物，衬垫与第一源极/漏极特征及第二源极/漏极特征接触，而填充物与第一源极/漏极特征及第二源极/漏极特征分隔。
在一些实施例中，衬垫及填充物包括氮基介电材料。在一些实施例中，源极/漏极接点包括钨、钴、铜、钌或其组合。
在另一个实施例中，本公开提供一种半导体结构。上述半导体结构包括沿着第一方向纵向延伸的第一平台以及第二平台，第一平台包括第一通道区域以及第一源极/漏极区域，第二平台包括第二通道区域以及第二源极/漏极区域；设置于第一通道区域上方的第一纳米结构堆叠；设置于第二通道区域上方的第二纳米结构堆叠；与第一纳米结构堆叠接触，并且设置于第一源极/漏极区域上方的第一源极/漏极特征；与第二纳米结构堆叠接触，并且设置于第二源极/漏极区域上方的第二源极/漏极特征；中央介电鳍片，包括沿着第二方向介于第一通道区域与第二通道区域之间的第一部分，以及介于第一源极/漏极特征与第二源极/漏极特征之间的第二部分，其中第二方向垂直于第一方向；以及设置于第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片的第二部分上方的源极/漏极接点。源极/漏极接点的一部分沿着第二方向在第一源极/漏极特征与第二源极/漏极特征之间延伸。
在一些实施例中，第一纳米结构堆叠的每个纳米结构以及第二纳米结构堆叠的每个纳米结构，与中央介电鳍片的第一部分接触。
在一些实施例中，上述半导体结构还包括包裹环绕第一纳米结构堆叠的每个纳米结构的第一栅极结构，以及包裹环绕第二纳米结构堆叠的每个纳米结构的第二栅极结构。
在一些实施例中，第一部分的顶部表面高于第二部分的顶部表面。在一些实施例中，上述半导体结构还包括夹设于源极/漏极接点与中央介电鳍片的第二部分的顶部表面之间的导电层。在一些实施例中，导电层包括钛、钴、镍、氮化钛、氮化钴或是氮化镍。
在又一个实施例中，本公开提供一种半导体结构的制造方法。上述半导体结构的制造方法包括在基板上形成堆叠，堆叠包括被多个牺牲层插入其间的多个通道层；图案化堆叠以及基板的一部分，以形成第一鳍状结构以及第二鳍状结构；在第一鳍状结构与第二鳍状结构之间形成中央介电鳍片；在第一鳍状结构的第一通道区域、第二鳍状结构的第二通道区域以及中央介电鳍片的第一部分上方，形成虚拟栅极堆叠；掘入第一鳍状结构以及第二鳍状结构的多个源极/漏极区域，以在第一鳍状结构上方形成第一凹槽并且在第二鳍状结构上方形成第二凹槽；在第一凹槽上方形成第一源极/漏极特征；在第二凹槽上方形成第二源极/漏极特征；在第一通道区域以及第二通道区域中选择性地移除多个牺牲层，以在第一通道区域中形成多个第一纳米结构并且在第二通道区域中形成多个第二纳米结构；形成第一栅极结构以包裹环绕多个第一纳米结构中的每一者，并且形成第二栅极结构以包裹环绕多个第二纳米结构中的每一者；以及在第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片上方形成源极/漏极接点。源极/漏极接点的一部分在第一源极/漏极特征与第二源极/漏极特征之间延伸。
在一些实施例中，上述半导体结构的制造方法还包括在形成虚拟栅极堆叠之前，选择性地移除第一鳍状结构以及第二鳍状结构的最顶部牺牲层。在一些实施例中，第一源极/漏极特征包括硅以及n型掺杂物，而第二源极/漏极特征包括硅锗以及p型掺杂物。
在一些实施例中，中央介电鳍片的形成包括在第一鳍状结构以及第二鳍状结构上方顺应性地沉积衬垫层；在衬垫层上方沉积填充层；以及平坦化沉积的填充层以曝露衬垫层。在一些实施例中，源极/漏极接点的侧壁与中央介电鳍片的第一部分接触。
前述内文概述多项实施例的特征，如此可使于本技术领域中普通技术人员更佳地了解本公开的实施例。本技术领域中普通技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中普通技术人员亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一第一基底部分以及一第二基底部分，沿着一第一方向纵向延伸；
一第一源极/漏极特征，设置于上述第一基底部分上方；
一第二源极/漏极特征，设置于上述第二基底部分上方；
一中央介电鳍片，沿着垂直于上述第一方向的一第二方向夹设于上述第一源极/漏极特征与上述第二源极/漏极特征之间；以及
一源极/漏极接点，设置于上述第一源极/漏极特征、上述第二源极/漏极特征以及上述中央介电鳍片上方；
其中上述源极/漏极接点的一部分，沿着上述第二方向在上述第一源极/漏极特征与上述第二源极/漏极特征之间延伸。
2.如权利要求1所述的半导体结构，其特征在于，上述第一源极/漏极特征的一侧壁的一顶部表面，通过一硅化物层与上述源极/漏极接点分隔。
3.如权利要求1所述的半导体结构，其特征在于，还包括：
一第一侧壁间隔物，沿着上述第一源极/漏极特征的一侧壁设置，使得上述第一源极/漏极特征的一下方部分沿着上述第二方向设置于上述第一侧壁间隔物与上述中央介电鳍片之间；以及
一第二侧壁间隔物，沿着上述第二源极/漏极特征的一侧壁设置，使得上述第二源极/漏极特征的一下方部分沿着上述第二方向设置于上述第二侧壁间隔物与上述中央介电鳍片之间。
4.如权利要求3所述的半导体结构，其特征在于，上述第一侧壁间隔物及上述第二侧壁间隔物的多个顶部表面，低于上述源极/漏极接点下方的上述中央介电鳍片的一顶部表面。
5.如权利要求3所述的半导体结构，其特征在于：
上述第一源极/漏极特征的一上方部分突出于上述第一侧壁间隔物；以及
上述第二源极/漏极特征的一上方部分突出于上述第二侧壁间隔物。
6.如权利要求1所述的半导体结构，其特征在于，上述中央介电鳍片包括一衬垫以及一填充物，上述衬垫与上述第一源极/漏极特征及上述第二源极/漏极特征接触，而上述填充物与上述第一源极/漏极特征及上述第二源极/漏极特征分隔。
7.一种半导体结构，其特征在于，包括：
一第一平台以及一第二平台，沿着一第一方向纵向延伸，上述第一平台包括一第一通道区域以及一第一源极/漏极区域，上述第二平台包括一第二通道区域以及一第二源极/漏极区域；
一第一纳米结构堆叠，设置于上述第一通道区域上方；
一第二纳米结构堆叠，设置于上述第二通道区域上方；
一第一源极/漏极特征，与上述第一纳米结构堆叠接触，并且设置于上述第一源极/漏极区域上方；
一第二源极/漏极特征，与上述第二纳米结构堆叠接触，并且设置于上述第二源极/漏极区域上方；
一中央介电鳍片，包括沿着一第二方向介于上述第一通道区域与上述第二通道区域之间的一第一部分，以及介于上述第一源极/漏极特征与上述第二源极/漏极特征之间的一第二部分，其中上述第二方向垂直于上述第一方向；以及
一源极/漏极接点，设置于上述第一源极/漏极特征、上述第二源极/漏极特征以及上述中央介电鳍片的上述第二部分上方；
其中上述源极/漏极接点的一部分沿着上述第二方向在上述第一源极/漏极特征与上述第二源极/漏极特征之间延伸。
8.如权利要求7所述的半导体结构，其特征在于，上述第一纳米结构堆叠的每个纳米结构以及上述第二纳米结构堆叠的每个纳米结构，与上述中央介电鳍片的上述第一部分接触。
9.如权利要求7所述的半导体结构，其特征在于，上述第一部分的一顶部表面，高于上述第二部分的一顶部表面。
10.如权利要求7所述的半导体结构，其特征在于，还包括：
一导电层，夹设于上述源极/漏极接点与上述中央介电鳍片的上述第二部分的一顶部表面之间。
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