KR20220113231A - 하이브리드 반도체 디바이스 - Google Patents

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쿠오-쳉 치앙
시 닝 주
구안-린 첸
치-하오 왕
쿠안-룬 쳉
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Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 하나의 실시형태에서, 반도체 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 두 개의 제1 소스/드레인 피처 및 서로 수직으로 적층되고 두 개의 제1 소스/드레인 피처 사이에서 길이 방향으로 연장되는 제1 수의 나노구조물을 포함한다. 제2 트랜지스터는 두 개의 제2 소스/드레인 피처 및 서로 수직으로 적층되고 두 개의 제2 소스/드레인 피처 사이에서 길이 방향으로 연장되는 제2 수의 나노구조물을 포함한다.

Description

하이브리드 반도체 디바이스{HYBRID SEMICONDUCTOR DEVICE}
[우선권 정보]
본 출원은 2021년 2월 5일자로 출원된 발명의 명칭이 "Hybrid Semiconductor Device"인 미국 특허 가출원 제63/146,036호에 대한 우선권을 주장하며, 그 전체 개시는 참조에 의해 본원에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 물질 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정 중에, 기하학적 형상 사이즈(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하였지만, 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스(interconnected device)의 수)는 일반적으로 증가하였다. 이러한 축소 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다. 그러한 축소는, IC를 프로세싱하고 제조하는 복잡성을 또한 증가시켰다.
예를 들면, 집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 게이트 채널 커플링을 증가시키는 것, 오프 상태 전류를 감소시키는 것, 및 단채널 효과(short-channel effect; SCE)를 감소시키는 것에 의해 게이트 제어를 개선하기 위해 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(multi-gate metal-oxide-semiconductor field effect transistor)(다중 게이트 MOSFET, 또는 다중 게이트 디바이스)가 도입되었다. 다중 게이트 디바이스는, 게이트 구조물, 또는 그 일부가 채널 영역의 하나보다 더 많은 측면 위에 배치된 디바이스를 일반적으로 가리킨다. 다중 브리지 채널(multi-bridge-channel; MBC) 트랜지스터는 다중 게이트 디바이스의 한 예이다. MBC 트랜지스터는, 두 개 이상의 면 상의 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위에서, 부분적으로 또는 완전히, 연장될 수 있는 게이트 구조물을 구비한다. 그것의 게이트 구조물이 채널 영역을 둘러싸기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(surrounding gate transistor; SGT) 또는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터로도 또한 지칭될 수도 있다.
상이한 구성을 갖는 MBC 트랜지스터는 그들의 상이한 성능 특성에 기인하여 상이한 회로 기능에 적합할 수도 있다. 현존하는 MBC 트랜지스터 및 MBC 트랜지스터를 형성하기 위한 방법은 그들의 의도된 목적에 일반적으로 적합하지만, 그들이 모든 양태에서 만족스러운 것은 아니다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피처의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a 및 도 1b는, 본 개시의 하나 이상의 양태에 따른, 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 집합적으로 예시한다.
도 2 내지 도 30은, 본 개시의 하나 이상의 양태에 따른, 도 1a 및 도 1b의 방법에서의 다양한 제조 스테이지 동안의 워크피스의 단편적인 단면도를 예시한다.
도 31 내지 도 36은, 본 개시의 하나 이상의 양태에 따른, 상이한 MBC 트랜지스터의 계면 영역을 예시한다.
다음의 개시는, 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략", 및 등등과 함께 설명하는 경우, 그 용어는, 기술 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 제조 과정에서 본질적으로 발생하는 변동을 고려하는 합리적인 범위 내에 있는 숫자를 포괄하도록 의도된다. 예를 들면, 숫자 또는 숫자의 범위는, 숫자와 관련되는 특성을 갖는 피처를 제조하는 것과 관련되는 공지된 제조 공차에 기초하여, 설명되는 숫자의 +/-10 % 이내와 같은, 설명되는 숫자를 포함하는 합리적인 범위를 포괄한다. 예를 들면, "약 5 nm"의 두께를 갖는 물질층은 4.25 nm에서부터 5.75 nm까지의 치수 범위를 포괄할 수 있는데, 이 경우, 물질층을 퇴적하는 것과 관련되는 제조 공차는 기술 분야의 숙련된 자에 의해 +/-15 %인 것으로 공지되어 있다. 여전히 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
MBC 트랜지스터는 채널로서 기능하는 복수의 채널 부재 및 채널 부재의 각각 주위를 감싸는 게이트 구조물을 포함할 수도 있다. 채널 부재는 나노와이어, 나노시트, 나노로드, 또는 다른 나노구조물의 형태로 다가올 수도 있다. 상이한 수의 채널 부재를 갖는 MBC 트랜지스터는 상이한 속성을 갖는다. 예를 들면, 두 개의 채널 부재를 갖는 MBC 트랜지스터가 세 개의 채널 부재를 갖는 MBC 트랜지스터에 비교될 수도 있다. 3 채널 부재 MBC 트랜지스터의 추가적인 채널 부재는 온 상태 전류를 상승시키는 데 도움이 될 수도 있지만, 그러나, 게이트 구조물과 드레인 사이의 증가된 중첩은 증가된 기생 커패시턴스 및 더 느려진 속도로 이어질 수도 있다. 2 채널 부재 MBC 트랜지스터는 더 작은 온 상태 전류를 가지지만, 그러나, 더 작은 기생 커패시턴스를 갖는다. 3 채널 부재 MBC 트랜지스터는 고전류 애플리케이션에 대해 더 적합하고, 한편 2 채널 부재 MBC 트랜지스터는 고속 교류(alternative current; AC) 애플리케이션에 대해 더 적합하다는 것을 알 수 있다. 본 개시는 상이한 수의 채널 부재를 구비하는 MBC 트랜지스터를 포함하는 하이브리드 디바이스를 형성하기 위한 방법을 제공한다. 본 개시의 방법은 기판의 상이한 영역에서 상이한 MBC 트랜지스터를 형성함에 있어서의 다양한 프로세스 도전 과제를 해결한다.
이제, 본 개시의 다양한 양태가 도면을 참조하여 더욱 상세하게 설명될 것이다. 도 1a 및 도 1b는 반도체 디바이스를 형성하는 방법(100)의 플로우차트를 집합적으로 예시한다. 방법(100)은 단지 예에 불과하며 본 개시를 방법(100)에서 명시적으로 예시되는 것으로 제한하도록 의도되는 것은 아니다. 방법(100) 이전에, 동안에 그리고 이후에 추가적인 단계가 제공될 수도 있으며, 설명되는 몇몇 단계는 방법의 추가적인 실시형태를 위해 대체되거나, 제거되거나 또는 이동될 수 있다. 간략화의 이유 때문에 모든 단계가 본원에서 자세하게 설명되는 것은 아니다. 방법(100)은 방법(100)의 실시형태에 따른 제조의 상이한 스테이지에서 워크피스(200)의 단편적인 단면도를 예시하는 도 2 내지 도 30과 연계하여 하기에서 설명된다. 반도체 디바이스가 워크피스(200)로부터 형성될 것이기 때문에, 워크피스(200)는 상황이 요구함에 따라 반도체 디바이스(200) 또는 반도체 구조물(200)로서 지칭될 수도 있다. 도 2 내지 도 30 전체에 걸쳐, X 방향, Y 방향, 및 Z 방향은 서로 수직이며 일관되게 사용된다. 추가적으로, 본 개시 전체에 걸쳐, 유사한 참조 번호는 유사한 피처를 나타내기 위해 사용된다.
도 1a 및 도 2를 참조하면, 방법(100)은 기판(202)의 제1 영역(202A) 위에 제1 펀치 스루 방지(anti-punch-through; APT)층(204)이 형성되는 블록(102)을 옵션 사항으로(optionally) 포함할 수도 있다. 도 2에서 도시되는 바와 같이, 방법(100)의 동작은 기판(202)을 포함하는 워크피스(200)에 대해 수행된다. 하나의 실시형태에서, 기판(202)은 실리콘(Si) 기판일 수도 있다. 몇몇 다른 실시형태에서, 기판(202)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V 반도체 물질과 같은 다른 반도체 물질을 포함할 수도 있다. 예시적인 III-V 반도체 물질은, 갈륨 비화물(gallium arsenide)(GaAs), 인듐 인화물(indium phosphide)(InP), 갈륨 인화물(gallium phosphide)(GaP), 갈륨 질화물(gallium nitride)(GaN), 갈륨 비화물 인화물(gallium arsenide phosphide)(GaAsP), 알루미늄 인듐 비화물(aluminum indium arsenide)(AlInAs), 알루미늄 갈륨 비화물(aluminum gallium arsenide)(AlGaAs), 갈륨 인듐 인화물(gallium indium phosphide)(GaInP), 및 인듐 갈륨 비화물(indium gallium arsenide)(InGaAs)을 포함할 수도 있다. 기판(202)은, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물 또는 게르마늄 온 인슐레이터(germanium-on-insulator; GeOI) 구조물을 구비하기 위해, 실리콘 산화물층과 같은 절연층을 또한 포함할 수도 있다. 기판(202)은 상이한 구성의 MBC 트랜지스터를 형성하기 위한 제1 영역(202A) 및 제2 영역(202B)을 포함한다.
블록(102)에서, 제2 영역(202B)을 커버하도록 그리고 제1 영역(202A)을 노출시키도록 제1 패터닝된 마스크(203)가 워크피스(200) 위에 형성된다. 제1 패터닝된 마스크(203)는 이온 주입 마스크로서 기능하며 포토레지스트, 금속층, 하단 반사 방지 코팅(bottom antireflective coating; BARC)층, 또는 탄소 함유층을 포함할 수도 있다. 제1 영역(202A) 위에 제1 APT층(204)을 형성하기 위해, 제1 이온 주입 프로세스(300)가 워크피스(200)에 수행되고, 한편, 제2 영역(202B)은 제1 패터닝된 마스크(203)에 의해 보호된다. 제1 이온 주입 프로세스(300)는 제1 영역(202A)의 상단 표면(top surface) 근처에서 제1 APT층(204)을 형성하도록 구성된다. 몇몇 실시형태에서, 제1 이온 주입 프로세스(300)는 약 2 KeV와 약 100 KeV 사이의 제1 이온 에너지, 약 1×1013 이온/cm2와 약 1×1015 이온/cm2 사이의 제1 이온 선량(dose), 및 약 600 ℃와 약 1100 ℃ 사이의 제1 온도를 포함한다. 제1 APT층(204)의 두께는 1×1018 이온/cm3 이상의 최소 활성화 농도를 갖는 깊이 영역에 의해 정의된다. 몇몇 예에서, 제1 APT층(204)의 두께는 약 10 nm와 약 30 nm 사이에 있고, 에너지 분산형 X 선 분광법(EDS, EDX, EDXS 또는 XEDS)을 사용하여 검출될 수도 있다. 제1 영역(202A) 및 제2 영역(202B) 위에 제조될 MBC 트랜지스터의 전도도 타입에 따라, 제1 이온 주입 프로세스(300)는 상이한 도펀트 종을 주입할 수도 있고 제1 APT층(204)은 상이한 도펀트 종을 포함할 수도 있다. 예를 들면, 제조될 MBC 트랜지스터가 n 타입인 경우, 제1 APT층(204)은 붕소(B) 또는 붕소 디플루오라이드(BF2)와 같은 p 타입 도펀트를 포함한다. 제조될 MBC 트랜지스터가 p 타입인 경우, 제1 APT층(204)은 인(P) 또는 비소(As)와 같은 n 타입 도펀트를 포함한다. 제1 이온 주입 프로세스(300) 이후, 제1 패터닝된 마스크(203)는 애싱 또는 선택적 에칭에 의해 제거된다.
도 1a 및 도 3을 참조하면, 방법(100)은 기판(202)의 제2 영역(202B)에서 제2 펀치 스루 방지(APT)층(206)이 형성되는 블록(104)을 옵션 사항으로 포함할 수도 있다. 제2 영역(202B)에서 제2 APT층(206)을 선택적으로 형성하기 위해, 제1 영역(202A)을 커버하도록 그리고 제2 영역(202B)을 노출시키도록 제2 패터닝된 마스크(205)가 워크피스(200) 위에 형성된다. 제1 패터닝된 마스크(203)와 마찬가지로, 제2 패터닝된 마스크(205)는 이온 주입 마스크로서 기능하며, 포토레지스트, 금속층, 또는 탄소 함유층을 포함할 수도 있다. 그 다음, 제2 이온 주입 프로세스(302)가 워크피스(200)에 대해 수행되고, 한편 제1 영역(202A)은 제2 패터닝된 마스크(205)에 의해 보호된다. 제2 이온 주입 프로세스(302)는 제2 영역(202B)의 상단 표면으로부터 깊이(d)에서 제2 APT층(206)을 형성하도록 구성된다. 몇몇 실시형태에서, 제2 이온 주입 프로세스(302)는 약 5 KeV와 약 150 KeV 사이의 제2 이온 에너지, 약 1×1013 이온/cm2와 약 1×1015 이온/cm2 사이의 제2 이온 선량, 및 약 600 ℃와 약 1100 ℃ 사이의 제2 온도를 포함한다. 제2 이온 에너지는 제1 이온 에너지보다 더 크고 제2 이온 선량은 제1 이온 선량보다 더 크다. 제2 APT층(206)의 두께는, 1×1018 이온/cm3 이상의 최소 활성화 농도를 갖는 깊이 영역에 의해 정의된다. 몇몇 예에서, 제2 APT층(206)의 두께는 약 10 nm와 약 30 nm 사이에 있고 에너지 분산형 X 선 분광법(EDS, EDX, EDXS 또는 XEDS)을 사용하여 검출될 수도 있다. 제1 영역(202A) 및 제2 영역(202B) 위에 제조될 MBC 트랜지스터의 전도도 타입에 따라, 제2 이온 주입 프로세스(302)는 상이한 도펀트 종을 주입할 수도 있고 제2 APT층(206)은 상이한 도펀트 종을 포함할 수도 있다. 예를 들면, 제조될 MBC 트랜지스터가 n 타입인 경우, 제2 APT층(206)은 붕소(B) 또는 붕소 디플루오라이드(BF2)와 같은 p 타입 도펀트를 포함한다. 제조될 MBC 트랜지스터가 p 타입인 경우, 제2 APT층(206)은 인(P) 또는 비소(As)와 같은 n 타입 도펀트를 포함한다. 제1 이온 주입 프로세스(300) 이후, 제1 패터닝된 마스크(203)는 애싱 또는 선택적 에칭에 의해 제거된다. 도 3에서 도시되는 바와 같이, 제2 APT층(206)이 깊이(d)에 있는 상태에서, 제2 영역(202B)에서 제2 APT층(206) 위에 있는 기판(202)의 부분은 커버층(2020)으로서 식별될 수도 있다. 커버층(2020)은 제2 APT층(206)에서 동일한 도펀트 종을 포함하지만, 그러나 커버층(2020)에서의 도펀트 농도는 1×1018 이온/cm3 미만이다.
도 1a 및 도 4를 참조하면, 방법(100)은, 제1 스택(210A)이 기판(202)의 제1 영역(202A) 및 제2 영역(202B) 위에 형성되는 블록(106)을 포함한다. 제1 스택(210A)은 희생층(207)에 의해 인터리빙되는 제1 수(N1)의 채널층(208)을 포함한다. 묘사된 실시형태에서, 제1 스택(210A)은 두(2) 개의 희생층 및 하나의 상단 희생층(207T)에 의해 인터리빙되는 두(2) 개의 채널층을 포함한다. 상단 희생층(207T)은 후속하는 프로세스 단계에서 기저의 채널층(208)을 보호하기 위해 다른 희생층(207)보다 더 두껍다. 몇몇 구현예에서, 채널층(208)은 실리콘(Si)으로 형성되고 희생층(207)(상단 희생층(207T)을 포함함)은 실리콘 게르마늄(SiGe)으로 형성된다. 이들 구현예에서, 희생층(207)(또는 상단 희생층(207T))에서의 추가적인 게르마늄 함량은, 제1 수의 채널층(208)에 대한 실질적인 손상 없이, 희생층(207)의 선택적 제거 또는 리세스를 허용한다. 희생층(207), 상단 희생층(207T), 및 제1 수의 채널층(208)은 에피택셜 프로세스를 사용하여 퇴적될 수도 있다. 몇몇 실시형태에서, 제1 스택(210A)은 CVD 퇴적 기술(예를 들면, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 및/또는 다른 적절한 프로세스를 사용하여 에피택셜하게 퇴적될 수도 있다. 희생층(207)(또는 상단 희생층(207T)) 및 채널층(208)은 제1 스택(210A)을 형성하기 위해 교대로 차례차례 퇴적된다. 희생층(207)의 두(2) 개의 층 및 채널층(208)의 두(2) 개의 층이 도 4에서 예시되는 바와 같이 교대로 그리고 수직으로 배열되는데, 이것은 단지 예시적 목적을 위한 것이며 청구범위에서 구체적으로 언급되는 것을 넘어서 제한하도록 의도되는 것은 아니다는 것을 유의한다. 채널층(208)의 제1 수(N1)는 2와 7 사이에 있을 수도 있다. 도 4를 참조하면, 제1 스택(210A)은 제1 영역(202A) 위의 제1 APT층(204) 상에서 직접적으로 그리고 제2 영역(202B) 위의 커버층(2020) 상에서 직접적으로 퇴적된다.
도1a 및 도 5를 참조하면, 방법(100)은, 제2 영역(202B) 위의 제1 스택(210A)이 선택적으로 제거되는 블록(108)을 포함한다. 도 5에서 표현되는 몇몇 실시형태에서, 제1 영역(202A) 위에 제1 스택(210A)을 커버하도록 그리고 제2 영역(202B) 위의 제1 스택(210A)을 노출시키도록 제3 패터닝된 마스크(209)가 워크피스(200) 위에 형성된다. 제3 패터닝된 마스크(209)는 패터닝된 포토레지스트층, 패터닝된 BARC층, 실리콘 산화물층, 실리콘 질화물층, 또는 이들의 조합일 수도 있다. 제3 패터닝된 마스크(209)가 제자리에 있는 상태에서, 워크피스(200)는, 수소, 플루오린 함유 가스(예를 들면, CF4, SF6, CH2F2, NF3, BF3, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현하는 건식 에칭(dry etch) 프로세스를 받는다. 도 5에서 표현되는 실시형태에서, 블록(108)에서의 건식 에칭 프로세스는 제2 영역(202B)에서 제1 스택(210A)을 제거할 뿐만 아니라 커버층(2020)을 또한 제거하고, 그에 의해, 제2 APT층(206)을 노출시킨다.
도 1a 및 도 6을 참조하면, 방법(100)은 제2 스택(210B)이 제2 영역(202B) 위에 형성되는 블록(110)을 포함한다. 제3 패터닝된 마스크(209)가 여전히 제자리에 있는 상태에서, 제2 스택(210B)은 제2 영역(202B) 위의 제2 APT층(206) 상에서 퇴적된다. 제2 스택(210B)은 희생층(207)에 의해 인터리빙되는 제2 수(N2)의 채널층(208)을 포함한다. 묘사된 실시형태에서, 제2 스택(210B)은, 세(3) 개의 희생층 및 하나의 상단 희생층(207T)에 의해 인터리빙되는 세(3) 개의 채널층을 포함한다. 상단 희생층(207T)은 후속하는 프로세스 단계에서 기저의 채널층(208)을 보호하기 위해 제2 스택(210B)의 다른 희생층(207)보다 더 두껍다. 몇몇 구현예에서, 채널층(208)은 실리콘(Si)으로 형성되고 희생층(207)(상단 희생층(207T)을 포함함)은 실리콘 게르마늄(SiGe)으로 형성된다. 이들 구현예에서, 희생층(207)(또는 상단 희생층(207T))에서의 추가적인 게르마늄 함량은, 제2 수의 채널층(208)에 대한 실질적인 손상 없이, 희생층(207)의 선택적 제거 또는 리세스를 허용한다. 희생층(207), 상단 희생층(207T), 및 제2 수의 채널층(208)은 에피택셜 프로세스를 사용하여 퇴적될 수도 있다. 몇몇 실시형태에서, 제2 스택(210B)은 CVD 퇴적 기술(예를 들면, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 프로세스를 사용하여 에피택셜하게 퇴적될 수도 있다. 에피택셜 본질에 기인하여, 제2 스택(210B) 내의 층은 제3 패터닝된 마스크(209) 상에 퇴적되지 않을 수도 있다. 희생층(207)(또는 상단 희생층(207T)) 및 채널층(208)은 제2 스택(210B)을 형성하기 위해 교대로 차례차례 퇴적된다. 희생층(207)의 세(3) 개의 층, 채널층(208)의 세(3) 개의 층 및 상단 희생층(207T)이 도 6에서 예시되는 바와 같이 교대로 그리고 수직으로 배열되는데, 이것은 단지 예시적 목적을 위한 것이며 청구범위에서 구체적으로 언급되는 것을 넘어서 제한하도록 의도되는 것은 아니다는 것을 유의한다. 제2 수(N2)는 제1 수(N1)보다 더 크다. 몇몇 실시형태에서, 제2 스택(210B)은 제1 스택(210A)보다 하나의 추가적인 채널층(208)을 포함한다. 채널층(208)의 제2 수(N2)는 1과 6 사이에 있을 수도 있다. 도 6을 참조하면, 제2 스택(210B)은 제2 영역(202B) 위의 제2 APT층(206) 상에서 직접적으로 퇴적된다. 제2 스택(210B)의 퇴적 이후, 제3 패터닝된 마스크(209)는 애싱 또는 선택적 에칭에 의해 제거된다.
도 1a 및 도 7을 참조하면, 방법(100)은, 제1 영역(202A) 위에 제1 핀 형상의 구조물(214A)을 그리고 제2 영역(202B) 위에 제2 핀 형상의 구조물(214B)을 형성하도록 제1 스택(210A) 및 제2 스택(210B)이 패터닝되는 블록(112)을 포함한다. 제1 스택(210A) 및 제2 스택(210B) 및 기판(202)의 일부를 패터닝하기 위해, 제4 패터닝된 마스크(212)가 워크피스(200) 위에 형성된다. 그 다음, 워크피스(200)는 제1 영역(202A) 위에 제1 핀 형상의 구조물(214A)을 그리고 제2 영역(202B) 위에 제2 핀 형상의 구조물(214B)을 형성하기 위해 에칭 마스크로서 제4 패터닝된 마스크(212)를 사용하여 에칭된다. 제4 패터닝된 마스크(212)는 단일의 층 또는 다중층(multilayer)일 수도 있다. 제4 패터닝된 마스크(212)가 다중층인 경우, 제4 패터닝된 마스크(212)는 제1 층 및 제1 층 위에 배치되는 제2 층을 포함한다. 하나의 실시형태에서, 제1 층은 패드 산화물일 수도 있고 제2 층은 패드 질화물층일 수도 있다. 도 7에서 도시되는 바와 같이, 제1 핀 형상의 구조물(214A)은 제1 핀 구조물(214AF), 제1 APT층(204), 및 제1 스택(210A) 내의 층을 포함하고, 제2 핀 형상의 구조물(214B)은 제2 핀 구조물(214BF)을 포함하고, 제2 APT층(206), 및 제2 스택(210B) 내의 층을 포함한다. 제1 핀 구조물(214AF)은 제1 영역(202A)에서 기판(202)으로부터 형성되고 또한 제1 베이스 부분(214AF)으로서 또한 지칭될 수도 있다. 제2 핀 구조물(214BF)은 제2 영역(202B)에서 기판(202)으로부터 형성되고 제2 베이스 부분(214BF)으로서 또한 지칭될 수도 있다. 블록(112)에서의 패터닝이 제1 APT층(204) 또는 제2 APT층(206)의 상당한 부분을 제거하기 때문에, 제1 핀 형상의 구조물(214A)에서의 제1 APT층(204) 및 제2 핀 형상의 구조물(214B)에서의 제2 APT층(206)은, 각각, 제1 APT 피처(204) 및 제2 APT 피처(206)로서 또한 지칭될 수도 있다. 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)에서의 상단 희생층(207T)은 동일한 두께를 가지며 상이한 참조 번호를 사용하여 식별되지 않는다.
도 7을 참조하면, 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)은 Y 방향을 따라 길이 방향으로 연장되고 기판(202)으로부터 Z 방향을 따라 수직으로 연장된다. 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 적절한 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 물질층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬식 프로세스를 사용하여 패터닝된 물질층과 나란히 형성된다. 그 다음, 물질층은 제거되고, 그 다음, 제4 패터닝된 마스크(212)를 패터닝하기 위해 나머지 스페이서, 또는 맨드릴(mandrel)이 사용될 수도 있다. 그 다음, 제1 스택(210A), 제2 스택(210B) 및 기판(202)은, 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)을 형성하기 위해, 에칭 마스크로서 제4 패터닝된 마스크(212)를 사용하여 에칭된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수 있다. 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)을 형성하기 위한 건식 에칭 프로세스는, 수소, 플루오린 함유 가스(예를 들면, CF4, SF6, CH2F2, NF3, BF3, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합의 사용을 포함할 수도 있다.
도 1a 및 도 8을 참조하면, 방법(100)은 격리 피처(216)가 형성되는 블록(114)을 포함한다. 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)이 형성된 이후, 도 8에서 도시되는 격리 피처(216)는, 이웃하는 제1 핀 형상의 구조물(214A) 또는 이웃하는 제2 핀 형상의 구조물(214B)(예를 들면, 도 10 내지 도 36에서 도시됨) 사이에서 형성된다. 격리 피처(216)는 얕은 트렌치 격리(shallow trench isolation; STI) 피처(216)로서 또한 지칭될 수도 있다. 예시적인 프로세스에서, 격리 피처(216)를 위한 유전체 물질이 워크피스(200) 위에 먼저 퇴적되어, 이웃하는 제1 핀 형상의 구조물(214A) 또는 이웃하는 제2 핀 형상의 구조물(214B) 사이의 트렌치를 유전체 물질로 충전한다. 몇몇 실시형태에서, 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride), 플루오린 도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 저유전율(low-k) 유전체, 이들의 조합, 및/또는 다른 적절한 물질을 포함할 수도 있다. 다양한 예에서, 유전체 물질은 CVD 프로세스, 대기압 미만 CVD(subatmospheric CVD; SACVD) 프로세스, 유동 가능 CVD(flowable CVD; FCVD) 프로세스, ALD 프로세스, 스핀 온 코팅, 및/또는 다른 적절한 프로세스에 의해 퇴적될 수도 있다. 퇴적된 유전체 물질은, 그 다음, 예를 들면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해 박형화되고 평탄화된다. 평탄화된 유전체 물질은 격리 피처(216)를 형성하기 위해 건식 에칭 프로세스에 의해 추가로 리세싱된다(recessed). 도 8에서 도시되는 바와 같이, 리세스 이후, 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)은 격리 피처(216) 위로 상승하고, 한편, 제1 베이스 부분(214AF) 및 제2 베이스 부분(214BF)은 격리 피처(216)에 의해 둘러싸인다. 제4 패터닝된 마스크(212)는 CMP 프로세스 및/또는 리세스 프로세스에 의해 제거된다.
도 1a 및 도 9를 참조하면, 방법(100)은, 제2 영역(202B) 내의 격리 피처(216)가 선택적으로 리세싱되어 제2 영역(202B)에서 리세싱된 격리 피처(2160)를 형성하는 블록(116)을 포함한다. 제2 영역(202B) 내의 격리 피처(216)를 선택적으로 리세싱하기 위해, 제1 영역(202A)을 커버하도록 그리고 제2 영역(202B)을 노출시키도록 제5 패터닝된 마스크(217)가 워크피스(200) 위에 형성된다. 몇몇 실시형태에서, 제5 패터닝된 마스크(217)는 포토레지스트층 또는 BARC층일 수도 있다. 블록(116)에서의 선택적 리세스는 격리 피처(216)의 조성에 대해 선택적이고, 플루오린 함유 가스(예를 들면, CF4, SF6, CH2F2, NF3, BF3, CHF3, 및/또는 C2F6), 적절한 가스 종, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 블록(116)에서의 선택적 리세스는 제2 영역(202B)에서의 격리 피처(216)의 두께를 차이(D)만큼 감소시킨다. 몇몇 예에서, 차이(D)는 약 10 nm와 약 30 nm 사이에 있을 수도 있다. 차이(D)는 채널층(208)의 두께 및 희생층(207)의 두께의 합의 배수이다. 예를 들면, 제1 숫자(N1)와 제2 숫자(N2) 사이의 차이가 묘사된 실시형태에서 1인 경우, 차이(D)는 채널층(208)의 두께 및 희생층(207)의 두께의 합과 동일하다. 제1 수(N1)와 제2 수(N2) 사이의 차이가 2인 경우, 차이(D)는 채널층(208) 두께 및 희생층(207) 두께의 합의 2 배와 동일하다. 블록(116)에서의 선택적 리세스 이후, 리세싱된 격리 피처(2160)는 제2 영역(202B)에서 형성되고, 한편, 제1 영역(202A)에서의 격리 피처(216)는 제5 패터닝된 마스크(217)에 의해 보호된 상태로 유지된다. 리세싱된 격리 피처(2160)의 형성 이후, 제5 패터닝된 마스크(217)는 제거된다.
도 1a 및 도 10을 참조하면, 방법(100)은 클래딩층(218)이 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B) 위에 형성되는 블록(118)을 포함한다. 몇몇 실시형태에서, 클래딩층(218)은 희생층(207)의 것과 유사한 조성을 가질 수도 있다. 하나의 예에서, 클래딩층(218)은 실리콘 게르마늄(SiGe)으로 형성될 수도 있다. 이러한 공통 조성은, 후속하는 프로세스에서 희생층(207) 및 클래딩층(218)의 선택적인 제거를 허용한다. 몇몇 실시형태에서, 클래딩층(218)은 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)를 사용하여 등각적으로 그리고 에피택셜하게 성장될 수도 있다. 도 10에서 도시되는 바와 같이, 클래딩층(218)은 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)의 노출된 표면 상에서 선택적으로 배치되지만, 그러나 격리 피처(216) 또는 리세싱된 격리 피처(2160)의 표면 상에서는 배치되지 않는다.
도 1a, 도 11 및 도 12를 참조하면, 방법(100)은 유전체 핀이 형성되는 블록(120)을 포함한다. 블록(112)에서, 제1 유전체 핀(2220)은 제1 트렌치(2191)에서 형성되고 제2 유전체 핀(2222)은 제2 트렌치(2192)에서 형성된다. 묘사된 실시형태에서, 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)의 각각은 다수의 층을 포함한다. 예시적인 프로세스에서, 도 11에서 도시되는 바와 같이, 제1 트렌치(2191) 및 제2 트렌치(2192)를 비롯한 워크피스(200) 위에 라이너(220)가 등각적으로 퇴적된다. 라이너(220)는 PECVD, ALD, 또는 적절한 방법을 사용하여 퇴적될 수도 있다. 라이너(220)는 제1 트렌치(2191) 및 제2 트렌치(2192)의 측벽 및 하단 표면을 라이닝한다. 그 다음, CVD, SACVD, FCVD, ALD, 스핀 온 코팅, 및/또는 다른 적절한 프로세스를 사용하여 워크피스(200) 상의 라이너(220) 위에 충전재층(filler layer; 222)이 퇴적된다. 몇몇 예에서, 라이너(220)의 유전 상수는 충전재층(222)의 것보다 더 크다. 라이너(220)는, 실리콘, 실리콘 질화물, 실리콘 탄화물(silicon carbide), 실리콘 탄화질화물(silicon carbonitride), 실리콘 산화탄화질화물(silicon oxycarbonitride), 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적절한 유전체 물질을 포함할 수도 있다. 충전재층(222)은 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 산화탄화질화물, 또는 적절한 유전체 물질을 포함할 수도 있다. 라이너(220) 및 충전재층(222)의 퇴적 이후, 도 11에서 도시되는 바와 같이, 클래딩층(218) 위의 충전재층(222) 및 라이너(220)의 일부가 제거될 때까지, 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스를 사용하여 워크피스(200)가 평탄화된다. 도 12를 참조하면, 평탄화 이후, 충전재층(222) 및 라이너(220)는 인접한 클래딩층(218)에 의해 정의되는 리세스를 형성하기 위해 선택적으로 그리고 부분적으로 리세싱된다. 그 다음, 헬멧층(helmet layer; 224)이 워크피스(200) 위에 퇴적된다. 헬멧층(224)은, 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적절한 유전체 물질을 포함할 수도 있다. 그 다음, 워크피스(200)는 클래딩층(218) 상의 잉여의 헬멧층(224)을 제거하기 위해 CMP 프로세스를 사용하여 평탄화된다. 이 시점에서, 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)이 실질적으로 형성된다. 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)의 각각은 라이너(220) 및 충전재층(222) 위에 배치되는 헬멧층(224)을 포함한다. 하나의 실시형태에서, 라이너(220)는 실리콘 질화물을 포함하고, 충전재층(222)은 실리콘 산화물을 포함하고, 헬멧층(224)은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 또는 하프늄 산화물을 포함한다. 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)의 수직 높이는 격리 피처(216) 또는 리세싱된 격리 피처(2160)의 높이에 의해 결정된다. 리세싱된 격리 피처(2160)가 격리 피처(216)보다 차이(D)만큼 더 낮기 때문에, 제2 유전체 핀(2222)의 높이는 차이(D)만큼 제1 유전체 핀(2220)의 높이를 능가한다.
도 1a 및 도 13을 참조하면, 방법(100)은 제1 영역(202A) 및 제2 영역(202B) 위의 상단 희생층(207T)이 제거되는 블록(122)을 포함한다. 도 13에서 도시되는 바와 같이, 클래딩층(218)의 일부는 상단 희생층(207T)과 함께 제거된다. 클래딩층(218) 및 상단 희생층(207T)이 둘 모두 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 블록(122)에서의 상단 희생층(207T)의 제거는 실리콘 게르마늄에 선택적인 에칭 프로세스를 사용하여 수행될 수도 있다. 하나의 실시형태에서, 블록(122)에서의 에칭 프로세스는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수도 있다. 다른 실시형태에서, 블록(122)에서의 에칭 프로세스는, 플루오린 가스 또는 하이드로플루오로카본과 같은 하나 이상의 플루오린 기반의 에천트의 사용을 포함할 수도 있는 선택적 건식 에칭 프로세스를 포함할 수도 있다. 도 13에서 도시되는 바와 같이, 상단 희생층(207T)의 제거는 제1 영역(202A) 및 제2 영역(202B)에서 최상단(topmost) 채널층(208)을 노출시킨다.
도 1a 및 도 14를 참조하면, 방법(100)은, 제1 더미 게이트 스택(231A)이 제1 핀 형상의 구조물(214A)의 채널 영역 위에 형성되고 제2 더미 게이트 스택(231B)이 제2 핀 형상의 구조물(214B)의 채널 영역 위에 형성되는 블록(124)을 포함한다. 몇몇 실시형태에서, 게이트 대체 프로세스(또는 게이트 라스트 프로세스(gate-last process))가 채택되는데, 이 경우, 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)은 기능성 게이트 구조물을 위한 플레이스홀더(placeholder)로서 기능한다. 다른 프로세스 및 구성도 가능하다. 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)이 개별적으로 라벨링되지만, 그들은 제1 영역(202A)으로부터 제2 영역(202B)까지 걸쳐 있는 동일한 더미 게이트 스택일 수도 있다는 것을 유의한다. 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)의 각각은 각각의 유전체 핀(제1 유전체 핀(2220 및 제2 유전체 핀 2222))의 표면 및 클래딩층(218) 및 최상단 채널층(208)의 노출된 표면 상의 더미 유전체층(225)뿐만 아니라 더미 유전체층(225) 위에 배치되는 더미 전극(226)을 포함한다. 패터닝 목적을 위해, 실리콘 질화물 마스크층(228) 및 실리콘 질화물 마스크층(228) 위의 실리콘 산화물 마스크(230)층이 형성될 수 있다. 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B) 아래에 있는 제1 핀 형상의 구조물(214A) 및 제2 핀 형상의 구조물(214B)의 영역은 채널 영역으로서 지칭될 수도 있다. 참조의 편의를 위해, 제1 영역(202A)에서의 채널 영역은 제1 채널 영역(202A-C)으로 라벨링되고 제2 영역(202B)에서의 채널 영역은 제2 채널 영역(202B-C)으로 라벨링된다. 예시적인 프로세스에서, 더미 유전체층(225)은 CVD에 의해 워크피스(200) 위에 완전히 덮도록(blanketly) 퇴적된다. 그 다음, 더미 유전체층(225) 위에 더미 전극(226)에 대한 물질층이 완전히 덮도록 퇴적된다. 그 다음, 더미 유전체층(225) 및 더미 전극(226)에 대한 물질층은 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)을 형성하기 위해 포토리소그래피 프로세스를 사용하여 패터닝된다. 몇몇 실시형태에서, 더미 유전체층(225)은 실리콘 산화물을 포함할 수도 있고 더미 전극(226)은 다결정 실리콘(폴리실리콘)을 포함할 수도 있다.
도 14에서 명시적으로 도시되지는 않지만, 블록(124)은 제1 게이트 스페이서(246) 및 제2 게이트 스페이서(248)(도 25에서 도시됨)를 퇴적시키는 동작을 또한 포함한다. 제1 게이트 스페이서(246) 및 제2 게이트 스페이서(248)는, 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)의 선택적 제거를 허용하도록 유전체 물질로 형성된다. 제1 게이트 스페이서(246) 및 제2 게이트 스페이서(248)에 적절한 유전체 물질은, 실리콘 질화물, 실리콘 산화탄화질화물, 실리콘 탄화질화물, 실리콘 산화물, 실리콘 산화탄화물, 실리콘 탄화물, 실리콘 산화질화물, 및/또는 이들의 조합을 포함할 수도 있다. 예시적인 프로세스에서, 제1 게이트 스페이서(246) 및 제2 게이트 스페이서(248)는 CVD, 대기압 미만 CVD(SACVD), 또는 ALD를 사용하여 워크피스(200) 위에 등각적으로 퇴적될 수도 있다.
도 1a, 도 15 및 도 16을 참조하면, 방법(100)은, 제1 핀 형상의 구조물(214A)의 제1 소스/드레인 영역(202A-SD)이 리세싱되어 제1 소스/드레인 리세스(232)를 형성하고 제2 핀 형상의 구조물(214B)의 제2 소스/드레인 영역(202B-SD)이 리세싱되어 제2 소스/드레인 리세스(234)를 형성하는 블록(126)을 포함한다. 제1 소스/드레인 리세스(232) 및 제2 소스/드레인 리세스(234)는 상이한 층 적층에 기인하는 상이한 영역에서의 불균일한 소스/드레인 리세스를 방지하기 위해 개별적으로 형성된다. 예시적인 프로세스에서, 패터닝된 마스크층(도면에서 도시되지 않음)이 제2 영역(202B) 위에 먼저 형성된다. 제1 더미 게이트 스택(231A), 제1 게이트 스페이서(246)(도 25에서 도시됨), 및 제2 게이트 스페이서(248)(도 25에서 도시됨)가 에칭 마스크로서 기능하는 것을 통해, 워크피스(200)의 제1 영역(202A)은, 도 15에서 도시되는 바와 같이, 제1 소스/드레인 영역(202A-SD) 위에 제1 소스/드레인 리세스(232)를 형성하기 위해 이방성으로 에칭된다. 그 다음, 제2 영역(202B) 위의 패터닝된 마스크층은 제거되고 제2 영역을 노출시키기 위해 다른 패터닝된 마스크층(233)이 제1 영역(202A) 위에 형성된다. 제2 더미 게이트 스택(231B), 제1 게이트 스페이서(246)(도 25에서 도시됨), 및 제2 게이트 스페이서(248)(도 25에서 도시됨)가 에칭 마스크로서 기능하는 것을 통해, 워크피스(200)의 제2 영역(202B)은, 도 16에서 도시되는 바와 같이, 제2 소스/드레인 영역(202B-SD) 위에 제2 소스/드레인 리세스(234)를 형성하도록 이방성으로 에칭된다. 블록(126)에서의 이방성 에칭은 건식 에칭 프로세스 또는 적절한 에칭 프로세스를 포함할 수도 있다. 예를 들면, 건식 에칭 프로세스는 산소 함유 가스, 수소, 플루오린 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수도 있다. 도 15 및 도 16에 도시 된 바와 같이, 블록(124)에서의 이방성 에칭은, 제1 소스/드레인 영역(202A-SD)에서의 제1 핀 형상의 구조물(214A) 및 제2 소스/드레인 영역(202B)에서의 제2 핀 형상의 구조물(214B-SD)뿐만 아니라, 또한, 제1 APT층(204) 및 제2 APT층(206)을 제거한다. 도 25 및 도 26에서, 블록(126)에서의 동작은, 제1 소스/드레인 리세스(232)에서 제1 핀 구조물(214AF)의 상단 표면 및 제2 소스/드레인 리세스(234)에서 제2 핀 구조물(214BF)의 상단 표면을 노출시킨다.
도 15 및 도 16에서 명시적으로 도시되지는 않지만, 내부 스페이서 피처(251)는 제1 채널 영역(202A-C) 및 제2 채널 영역(202B-C)에서 희생층(207)의 단부 표면을 캡핑하도록(cap) 형성된다. 제1 채널 영역(202A-C)의 채널층(208) 및 희생층(207)의 측벽 표면이 패터닝된 마스크층에 의해 커버되는 제2 영역(202B) 및 제1 소스/드레인 리세스(232)을 노출시킨 상태에서, 희생층(207)은 선택적으로 그리고 부분적으로 리세싱되어 내부 스페이서 리세스를 형성하고, 한편 노출된 채널층(208)은 실질적으로 에칭되지 않는다. 채널층(208)이 본질적으로 실리콘(Si)으로 구성되고, 희생층(207)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되고, 그리고 클래딩층(218)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시형태에서, 희생층(207) 및 클래딩층(218)의 선택적이고 부분적인 리세스는, SiGe 산화 프로세스 및 후속되는 SiGe 산화물 제거를 포함할 수도 있다. 그 실시형태에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수도 있다. 몇몇 다른 실시형태에서, 선택적 리세스는 선택적 등방성 에칭 프로세스(예를 들면, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭(wet etching) 프로세스)를 포함할 수도 있고, 희생층(207) 및 클래딩층(218)이 리세싱되는 정도는 에칭 프로세스의 지속 기간에 의해 제어된다. 선택적 건식 에칭 프로세스는 플루오린 가스 또는 하이드로플루오로카본과 같은 하나 이상의 플루오린 기반의 에천트의 사용을 포함할 수도 있다. 선택적 습식 에칭 프로세스는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수도 있다. 내부 스페이서 리세스의 형성 이후, 그 다음, 내부 스페이서 리세스 및 클래딩층(218)의 제거된 부분에 의해 남겨지게 되는 공간 위에 및 그 내부를 비롯하여, 워크피스(200) 위에, CVD 또는 ALD를 사용하여 내부 스페이서 물질층이 등각적으로 퇴적된다. 내부 스페이서 물질은 실리콘 질화물, 실리콘 산화탄화질화물, 실리콘 탄화질화물, 실리콘 산화물, 실리콘 산화탄화물, 실리콘 탄화물, 또는 실리콘 산화질화물을 포함할 수도 있다. 내부 스페이서 물질층의 퇴적 이후, 내부 스페이서 물질층은, 도 25에서 예시되는 바와 같이, 내부 스페이서 피처(251)를 형성하도록 에칭백된다. 제1 영역에서의 내부 스페이서 피처(251)의 형성 이후, 그 다음, 도 25에서 도시되는 바와 같이, 제2 영역(202B)에서 내부 스페이서 피처(251)를 형성하기 위해, 유사한 프로세스가 제2 영역(202B)에 대해 수행된다.
도 1a 및 도 17을 참조하면, 방법(100)은, 더미 에피택셜층(236)이 제1 소스/드레인 리세스(232) 및 제2 소스/드레인 리세스(234)에서 형성되는 블록(128)을 옵션 사항으로 포함한다. 더미 에피택셜층(236)은 의도적으로 도핑되지 않은 실리콘(Si)을 포함할 수도 있다. 달리 말하면, 더미 에피택셜층(236)은 도핑되지 않은 실리콘(Si)을 포함한다. 더미 에피택셜층(236)은, 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 프로세스와 같은 에피택셜 프로세스를 사용하여 퇴적될 수도 있다. 도 17에서 예시되는 바와 같이, 더미 에피택셜층(236)은 제1 핀 구조물(214AF) 및 제2 핀 구조물(214BF)의 상단 표면 상에 퇴적된다. 더미 에피택셜층(236)의 퇴적은 반도체 물질에 대해 선택적이고 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)의 표면 상에 더미 에피택셜층(236)이 거의 또는 전혀 형성되지 않을 수도 있다. 더미 에피택셜층(236)을 포함하지 않는 실시형태에서, 블록(128)에서의 동작은 생략될 수도 있다. 더미 에피택셜층(236)이 도핑되지 않기 때문에, 그것은 높은 저항을 가지며 벌크 기판(202)으로의 소스/드레인 누출을 방지하도록 기능한다. 더미 에피택셜층(236) 및 APT층 둘 모두가 형성되는 실시형태에서, 그들은 기판(202)으로의 바람직하지 않은 누출을 방지하기 위해 상승 작용(synergy)에서 작동한다. 도 17에서 도시되는 바와 같이, 제1 핀 구조물(214AF)과 제2 핀 구조물(214BF) 사이의 높이 차이(D)에 기인하여, 제1 영역(202A) 내의 더미 에피택셜층(236)의 하단 표면은 제2 영역(202B) 내의 더미 에피택셜층(236)의 하단 표면보다 차이(D)만큼 더 높다. 몇몇 예에서, 차이(D)는 약 10 nm와 약 30 nm 사이에 있을 수도 있다.
도 1b, 도 17 및 도 18을 참조하면, 방법(100)은, 제1 소스/드레인 피처(238)가 제1 소스/드레인 트렌치(232)에서 형성되고 제2 소스/드레인 피처(240)가 제2 소스/드레인 트렌치(234)에서 형성되는 블록(130)을 포함한다. 제1 영역(202A)에서, 제1 소스/드레인 피처(238)는, 제1 소스/드레인 리세스(232) 내의 더미 에피택셜층(236) 및 채널층(208)의 노출된 반도체 표면 상에서 선택적으로 그리고 에피택셜하게 퇴적된다. 제2 영역(202B)에서, 제2 소스/드레인 피처(240)는 제2 소스/드레인 리세스(234) 내의 더미 에피택셜층(236) 및 채널층(208)의 노출된 반도체 표면 상에서 선택적으로 그리고 에피택셜하게 퇴적된다. 제1 소스/드레인 피처(238) 또는 제2 소스/드레인 피처(240)는, 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적절한 프로세스와 같은 에피택셜 프로세스를 사용하여 퇴적될 수도 있다. 제1 소스/드레인 피처(238) 또는 제2 소스/드레인 피처(240)는 n 타입 또는 p 타입 중 어느 하나일 수도 있다. 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)가 n 타입인 경우, 그들은 실리콘(Si)을 포함할 수도 있고 인(P) 또는 비소(As)와 같은 n 타입 도펀트로 도핑될 수도 있다. 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)가 p 타입인 경우, 그들은 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수도 있고 붕소(B) 또는 붕소 디플루오라이드(BF2)와 같은 p 타입 도펀트로 도핑될 수도 있다. 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)의 도핑은, 그들의 퇴적과 함께 현장에서(in situ) 또는 접합 주입 프로세스와 같은 주입 프로세스를 사용하여 현장 외에서(ex situ) 수행될 수도 있다. 도면에서 명시적으로 도시되지는 않지만, 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240) 각각은 상이한 도펀트 농도 또는 심지어 상이한 도펀트 종을 갖는 다수의 층을 포함할 수도 있다. 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)는 상이한 높이를 가지지만, 그들의 형성이 채널층(208)의 측벽(또는 기판(202)의 수직 측벽))으로부터의 큰 횡방향 성장 성분을 포함하기 때문에, 그들은 동시에 만족스럽게 형성될 수도 있다는 것을 유의한다. 몇몇 예에서, 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)의 형성 동안, 그들 중 일부는 채널층(208)의 측벽 또는 기판(202)의 수직 측벽으로부터 횡방향으로 성장되고, 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)의 수직 중심 라인 근처에서 병합된다. 도 18에서 도시되는 바와 같이, 제1 핀 구조물(214AF)과 제2 핀 구조물(214BF) 사이의 높이 차이(D)에 기인하여, 제1 소스/드레인 피처(238)의 하단 표면은 제2 소스/드레인 피처(240)의 하단 표면보다 차이(D)만큼 더 높다. 몇몇 예에서, 차이(D)는 약 10 nm와 약 30 nm 사이에 있을 수도 있다.
도 17을 참조하면, 더미 에피택셜층(236)이 블록(128)에서 퇴적되는 경우, 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)는 더미 에피택셜층(236) 상에 퇴적된다. 도 18을 참조하면, 더미 에피택셜층(236)이 생략되는 경우, 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)는 제1 핀 구조물(214AF) 및 제2 핀 구조물(214BF)의 상단 표면 상에 직접적으로 퇴적된다.
도 1b 및 도 19를 참조하면, 방법(100)은 콘택트 에칭 정지층(contact etch stop layer; CESL)(242) 및 층간 유전체(interlayer dielectric; ILD)층(244)이 워크피스(200) 위에 퇴적되는 블록(132)을 포함한다. 예시적인 프로세스에서, CESL(242)이, 먼저, 워크피스(200) 위에 등각적으로 퇴적되고, 그 다음, 다음의 ILD층(244)이 CESL(242) 위에 완전히 덮도록 퇴적된다. CESL(242)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 및/또는 본 기술 분야에서 공지되어 있는 다른 물질을 포함할 수도 있다. CESL(242)은, ALD, 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 프로세스, 및/또는 다른 적절한 퇴적 또는 산화 프로세스를 사용하여 퇴적될 수도 있다. 몇몇 실시형태에서, ILD층(244)은, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 예컨대 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 및/또는 다른 적절한 유전체 물질과 같은 물질을 포함한다. ILD층(244)은 스핀 온 코팅, FCVD, 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수도 있다. 몇몇 실시형태에서, ILD층(244)의 형성 이후, 워크피스(200)는 ILD층(244)의 무결성을 향상시키기 위해 어닐링될 수도 있다. 잉여의 물질을 제거하기 위해, 평탄화 프로세스(예컨대, 화학적 기계적 연마(CMP) 프로세스)가 워크피스(200)에 대해 수행되어 도 19에서 도시되는 바와 같이 평평한 상단 표면을 제공할 수도 있다. 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)의 상단 표면은 평면의 상단 표면 상에서 노출된다.
도 1b 및 도 20을 참조하면, 방법(100)은, 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)이 제거되고 채널 부재(2080)가 분리되는(released) 블록(134)을 포함한다. 블록(134)에서, 블록(132)의 결론에서 노출되는 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)은 선택적 에칭 프로세스에 의해 워크피스(200)로부터 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 이들의 조합일 수도 있다. 묘사된 실시형태에서, 선택적 에칭 프로세스는, 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)을 실질적으로 손상시키지 않으면서 더미 유전체층(225) 및 더미 전극(226)을 선택적으로 제거한다. 제1 더미 게이트 스택(231A) 및 제2 더미 게이트 스택(231B)의 제거는, 제1 채널 영역(202A-C) 및 제2 채널 영역(202B-C)에서 클래딩층(218), 채널층(208) 및 희생층(207)을 노출시킨다. 제1 채널 영역(202A-C) 및 제2 채널 영역(202B-C)에서의 클래딩층(218) 및 희생층(207)은, 그 다음, 채널층(208)을 분리하여, 도 20에서 도시되는 채널 부재(2080)를 형성하도록 선택적으로 제거된다. 채널 부재(2080)는 Z 방향을 따라 수직으로 적층된다. 희생층(207) 및 클래딩층(218)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스에 의해 구현될 수도 있다. 몇몇 실시형태에서, 선택적 습식 에칭은 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 몇몇 대안적인 실시형태에서, 선택적 제거는, 실리콘 게르마늄 산화 및 후속되는 실리콘 게르마늄 산화물 제거를 포함한다. 예를 들면, 산화는 오존 세정(ozone clean)에 의해 제공될 수도 있고, 그 다음, NH4OH와 같은 에천트에 의해 제거되는 실리콘 게르마늄 산화물에 의해 제공될 수도 있다. 채널 영역에서의 희생층(207) 및 클래딩층(218)의 제거를 통해, 채널 부재(2080), 제1 APT 피처(204)의 상단 표면, 제2 APT 피처(206)의 상단 표면, 격리 피처(216), 및 리세싱된 격리 피처(2160)는 제1 채널 영역(202A-C) 내의 제1 게이트 트렌치(243)에서 그리고 제2 채널 영역(202B-C) 내의 제2 게이트 트렌치(245)에서 노출된다. 도 20에서 도시되는 바와 같이, 두 개의 채널 부재(2080)는 제1 게이트 트렌치(243)에서 노출되고, 한편 세 개의 채널 부재(2080)는 제2 게이트 트렌치(245)에서 노출된다. 제1 APT층(204) 및 제2 APT층(206)이 형성되지 않는 경우, 제1 핀 구조물(214AF) 및 제2 핀 구조물(214BF)의 상단 표면은, 각각, 제1 게이트 트렌치(243) 및 제2 게이트 트렌치(245)에서 노출된다.
도 1b, 도 21, 도 22, 및 도 23을 참조하면, 방법(100)은, 제1 게이트 구조물(258)이 제1 영역(202A) 위에 형성되고 제2 게이트 구조물(260)이 제2 영역(202B) 위에 형성되는 블록(136)을 포함한다. 제1 게이트 구조물(258) 및 제2 게이트 구조물(260)의 각각은, 채널 부재(2080) 상의 계면층(252), 계면층(252) 위의 게이트 유전체층(254), 및 게이트 유전체층(254) 위의 게이트 전극층(256)을 포함할 수도 있다. 몇몇 실시형태에서, 계면층(252)은 실리콘 산화물을 포함할 수도 있고 사전 세정 프로세스의 결과로서 형성될 수도 있다. 예시적인 사전 세정 프로세스는 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함할 수도 있다. 사전 세정 프로세스는 채널 부재(2080)의 노출된 표면을 산화시켜 계면층(252)을 형성한다. 그 다음, 게이트 유전체층(254)은 ALD, CVD, 및/또는 다른 적절한 방법을 사용하여 계면층(252) 위에 퇴적된다. 게이트 유전체층(254)은 고유전율(high-K) 유전체 물질을 포함할 수도 있다. 본원에서 사용되는 바와 같이, 고유전율 유전체 물질은, 예를 들면, 열 실리콘 산화물의 것(~ 3.9)보다 더 큰 높은 유전 상수를 갖는 유전체 물질을 포함한다. 하나의 실시형태에서, 게이트 유전체층(254)은 하프늄 산화물을 포함할 수도 있다. 대안적으로, 게이트 유전체층(254)은, 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba, Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은 다른 고유전율(high-K) 유전체를 포함할 수도 있다. 계면층(252) 및 게이트 유전체층(254)의 형성 또는 퇴적 이후, 게이트 전극층(256)이 게이트 유전체층(254) 위에 퇴적된다. 게이트 전극층(256)은 적어도 하나의 일함수층과 금속 충전층을 포함하는 다중층 구조물일 수도 있다. 예로서, 적어도 하나의 일함수층은, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 질화물(TaN), 탄탈룸 알루미늄(TaAl), 탄탈룸 알루미늄 질화물(TaAlN), 탄탈룸 알루미늄 탄화물(TaAlC), 탄탈룸 탄화질화물(TaCN), 또는 탄탈룸 탄화물(TaC)을 포함할 수도 있다. 금속 충전층은, 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈룸 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화성 금속, 또는 다른 적절한 금속 물질 또는 이들의 조합을 포함할 수도 있다. 다양한 실시형태에서, 게이트 전극층(256)은 ALD, PVD, CVD, 전자 빔 증착, 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 다양한 실시형태에서, 잉여의 물질을 제거하여 게이트 구조물의 실질적으로 평면인 상단 표면을 제공하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. 도 22를 참조하면, 계면층(252), 게이트 유전체층(254), 및 게이트 전극층(256)은 채널 부재(2080)의 각각의 주위를 감싸고 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)에 의해 분할된다.
이제 도 23을 참조하면, 게이트 전극층(256)은, 그 다음, 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)이 게이트 전극층(256) 위로 상승하여 제1 채널 영역(202A-C) 및 제2 채널 영역(202B-C) 위에서 제1 게이트 구조물(258)을 정의할 때까지, 에칭백된다. 묘사된 실시형태에서, 게이트 전극층(256)의 에칭백은, 헬멧층(224)이 게이트 전극층(256) 위로 상승할 때까지 수행된다. 도 23에서 도시되는 바와 같이, 제1 게이트 구조물(258)의 각각은 제1 채널 영역(202A-C) 내의 두 개의 수직으로 적층된 채널 부재(2080) 주위를 감싸고, 한편 제2 게이트 구조물(260)의 각각은 제2 채널 영역(202B-C) 내의 두 개의 수직으로 적층된 채널 부재(2080) 주위를 감싸고 있다. 묘사된 실시형태에서, 제1 게이트 구조물(258) 및 제2 게이트 구조물(260)은, 각각, 제1 APT층(204) 및 제2 APT층(206) 상에서 직접적으로 배치된다. 제1 APT층(204) 및 제2 APT층(206)이 형성되지 않는 실시형태에서, 제1 게이트 구조물(258) 및 제2 게이트 구조물은, 각각, 제1 핀 구조물(214AF) 및 제2 핀 구조물(214BF) 상에서 직접적으로 배치된다. 몇몇 대안적인 실시형태에서, 게이트 전극층(256)의 에칭백은 헬멧층(224)을 또한 에칭백한다.
도 1b 및 도 24 내지 도 26을 참조하면, 방법(100)은, 제1 게이트 상단 금속층(gate-top metal layer; 262)이 제1 게이트 구조물(258) 및 제2 게이트 구조물(260) 상에 퇴적되는 블록(138)을 포함한다. 블록(138)에서, 제1 게이트 상단 금속층(262)은, 노출된 제1 게이트 구조물(258), 제2 게이트 구조물(260), 및 헬멧층(224) 상에 퇴적되는 것을 비롯하여, 워크피스(200) 위에 퇴적된다. 몇몇 실시형태에서, 제1 게이트 상단 금속층(262)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 적절한 금속을 포함할 수도 있다. 제1 게이트 상단 금속층(262)은 CVD 또는 금속 유기 화학적 증착(metal organic chemical vapor deposition; MOCVD)을 사용하여 퇴적될 수도 있다. 하나의 실시형태에서, 제1 게이트 상단 금속층(262)은 플루오린이 없는 텅스텐(W)을 포함할 수도 있고 MOCVD를 사용하여 퇴적될 수도 있다. 제1 게이트 상단 금속층(262)의 퇴적 이후, 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)은, 도 24에서 도시되는 바와 같이, 에칭백된다. X 방향을 따라 볼 때, 제1 게이트 상단 금속층(262)은, 도 25 및 도 26에서 도시되는 바와 같이, 제1 게이트 스페이서(246) 사이에서 배치된다. 도 25에서 표현되는 실시형태에서, 더미 에피택셜층(236), 제1 APT층(204), 및 제2 APT층(206)이 모두 형성된다. 도 25에서, 더미 에피택셜층(236)은 제1 APT층(204) 및 제2 APT층(206)과 직접 접촉한다. 더미 에피택셜층(236)의 존재에 기인하여, 제1 소스/드레인 피처(238)는 제1 APT층(204)으로부터 떨어져 이격된다. 유사하게, 제2 소스/드레인 피처(240)는 제2 APT층(206)으로부터 떨어져 이격된다. 도 26에서 표현되는 실시형태에서, 더미 에피택셜층(236)이 형성되지 않은 경우, 제1 소스/드레인 피처(238)는 제1 APT층(204)과 직접적으로 접촉하도록 허용되고 제2 소스/드레인 피처(240)는 제2 APT층(206)과 직접적으로 접촉하도록 허용된다.
헬멧층(224)이 게이트 전극층(256)과 함께 에칭백되는 몇몇 대안적인 실시형태(도시되지 않음)에서, 제1 게이트 상단 금속층(262)은 워크피스(200) 위에서 완전히 덮도록 퇴적될 수도 있고 제1 유전체 핀(2220) 및 제2 유전체 핀(2222) 위에서 연속적으로 연장될 수도 있다.
도 1b 및 도 27을 참조하면, 방법(100)은 게이트 절단 피처(264)가 형성되는 블록(140)을 포함한다. 게이트 절단 피처(264)는, 그들이 다르게는 전기적으로 연결된 게이트 세그먼트를 분리하도록 기능하기 때문에, 금속 게이트 절단(cut metal gate; CMG) 피처(264)로도 또한 지칭될 수도 있다. 몇몇 실시형태에서, 물질층이 워크피스(200) 위에 퇴적되고 게이트 절단 개구가 물질층 내에 형성된다. 그 다음, 게이트 절단 피처(264)에 대한 물질이 게이트 절단 개구 안으로 퇴적된다. 물질층 위의 잉여의 물질을 제거하기 위한 화학적 기계적 연마 프로세스 이후, 물질층은 게이트 절단 피처(264)를 남기면서 제거된다. 물질층은 포토레지스트층, 하단 반사 방지 코팅(BARC)층, 실리콘 산화물층, 또는 실리콘층일 수도 있다. 하나의 실시형태에서, 물질층은 실리콘층일 수도 있다. 게이트 절단 피처(264)는 실리콘 질화물, 실리콘 산화질화물, 또는 금속 산화물을 포함할 수도 있다. 하나의 실시형태에서, 게이트 절단 피처(264)는 실리콘 질화물로 형성될 수도 있다. 도 27에서 도시되는 바와 같이, 게이트 절단 피처(264)는 제1 유전체 핀(2220) 및 제2 유전체 핀(2222) 바로 위에 형성된다.
도 1b 및 도 28을 참조하면, 방법(100)은, 제2 게이트 상단 금속층(266) 및 제3 게이트 상단 금속층(268)이 제1 게이트 상단 금속층(262) 위에 형성되는 블록(142)을 포함한다. 몇몇 실시형태에서, 제2 게이트 상단 금속층(266)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 코발트(Co), 또는 니켈(아니오)을 포함할 수도 있고, 제3 게이트 상단 금속층(268)은 플루오린이 없는 텅스텐(W)층이다. 예시적인 프로세스에서, 제2 게이트 상단 금속층(266)은, 먼저, PVD 또는 CVD를 사용하여 워크피스(200) 위에 퇴적된다. 퇴적된 제2 게이트 상단 금속층(266)은, 그 다음, 게이트 절단 피처(264)의 상단 표면 위에 배치되는 제2 게이트 상단 금속층(266)을 제거하기 위해 에칭백되고, 그에 의해, 게이트 절단 피처(264)가 제2 게이트 상단 금속층(266)을 세그먼트로 분할하는 것을 허용한다. 제2 게이트 상단 금속층(266)은 제3 게이트 상단 금속층(268)에 대한 씨드층으로서 간주될 수도 있다. 그 다음, 제3 게이트 상단 금속층(268)은 MOCVD 또는 CVD를 사용하여 제2 게이트 상단 금속층(262) 위에서 선택적으로 퇴적된다. 블록(142)에서의 동작의 종료시, 게이트 절단 피처(264)는 제2 게이트 상단 금속층(266) 및 제3 게이트 상단 금속층(268)을 세그먼트로 분할한다. 게이트 절단 피처(264)가 형성되지 않은 영역에서, 제2 게이트 상단 금속층(266) 및 제3 게이트 상단 금속층(268)은, 인접한 게이트 구조물을 커플링하는 로컬 인터커넥트로서 기능하도록, 유전체 핀(예컨대, 제1 유전체 핀(2220) 및 제2 유전체 핀(2222)) 위에 걸쳐 있을 수도 있다.
헬멧층(224)이 게이트 전극층(256)과 함께 에칭백되는 실시형태에서, 제2 게이트 상단 금속층(266) 및 제3 게이트 상단 금속층(268)은 형성되지 않을 수도 있다. 그들 실시형태에서, 패터닝된 실리콘 하드 마스크층은 제1 게이트 상단 금속층(262) 위에 퇴적될 수도 있고, 제1 게이트 상단 금속층(262)은 게이트 절단 개구를 형성하기 위해 패터닝된 실리콘 하드 마스크층을 사용하여 에칭된다. 그 다음, 유전체 물질이 게이트 절단 개구 안으로 퇴적되어 게이트 절단 피처(264)를 형성한다.
도 1b 및 도 29를 참조하면, 방법(100)은 자기 정렬식 캐핑(self-aligned capping; SAC)층(270)이 제3 게이트 상단 금속층(268) 위에 형성되는 블록(144)을 포함한다. 몇몇 실시형태에서, SAC층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄화질화물, 실리콘 산화질화물, 실리콘 산화탄화질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산화질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적절한 유전체 물질을 포함할 수도 있다. SAC층(270)은 CVD, ALD, PEALD, 또는 적절한 방법을 사용하여 퇴적될 수도 있다. SAC층(270)의 퇴적 이후, 잉여의 SAC층(270)을 제거하기 위해 화학적 기계적 연마(CMP)가 수행될 수도 있다. 도 29에서 도시되는 바와 같이, SAC층(270)은 제3 게이트 상단 금속층(268) 상에 퇴적되고 게이트 절단 피처(264)에 의해 분할되는 채로 유지된다.
블록(144)에서의 동작의 종료시, 도 29에서 도시되는 바와 같이, 제1 영역(202A)(제1 채널 영역(202A-C)은 제1 영역(202A) 내에 있음) 위에 있는 제1 MBC 트랜지스터(400) 및 제2 영역(202B)(제2 채널 영역(202B-C)은 제2 영역(202B) 내에 있음) 위에 있는 제2 MBC 트랜지스터(500)가 형성된다. 묘사된 실시형태에서, 제1 MBC 트랜지스터(400)는 제1 게이트 구조물(258)에 의해 주위가 감싸이는 두 개의 수직으로 적층된 채널 부재(2080)를 포함한다. 제1 MBC 트랜지스터(400)는 제1 유전체 핀(2220) 및 게이트 절단 피처(264)에 의해 이웃하는 제1 MBC 트랜지스터(400)로부터 분리된다. Y 방향을 따라, 제1 MBC 트랜지스터(400)의 두 개의 수직으로 적층된 채널 부재(2080)는 두 개의 제1 소스/드레인 피처(238)(도 19 또는 29에서 도시됨) 사이에서 연장된다. 제2 MBC 트랜지스터(500) 트랜지스터는, 제2 게이트 구조물(260)에 의해 주위가 감싸이는 세 개의 수직으로 적층된 채널 부재(2080)를 포함한다. 제2 MBC 트랜지스터(500)는 제2 유전체 핀(2222) 및 게이트 절단 피처(264)에 의해 이웃하는 제2 MBC 트랜지스터(500)로부터 분리된다. Y 방향을 따라, 제2 MBC 트랜지스터(500)의 수직으로 적층된 세 개의 채널 부재(2080)는 두 개의 제2 소스/드레인 피처(240)(도 19 또는 29에서 도시됨) 사이에서 연장된다. 제2 MBC 트랜지스터(500)와 비교하여, 제1 MBC 트랜지스터(400)는 하나의 더 작은 채널 부재(2080) 및 더 작은 제1 게이트 구조물(258)을 가지며, 그 결과, 제1 MBC 트랜지스터(400)에게 이웃하는 제1 소스/드레인 피처(238)와의 더 작은 면적 중첩 및 더 작은 기생 게이트-드레인 커패시턴스(Cgd)를 제공하게 된다. 더 작은 기생 게이트-드레인 커패시턴스는 제1 MBC 트랜지스터(400)가 교류(AC) 인가에서 더 빠르게 스위칭하는 것을 허용한다. 제1 MBC 트랜지스터(400)와 비교하여, 제2 MBC 트랜지스터(500)는 온 상태 전류를 전도시키기 위한 하나의 추가적인 채널 부재(2080)를 구비하고, 그 결과, 제2 MBC 트랜지스터(500)에게 더 큰 온 상태 전류를 제공하게 된다. 더 큰 온 상태 전류는 제2 MBC 트랜지스터(500)를 고전류(high current; HC) 또는 고성능 컴퓨팅(high performance computing; HPC) 애플리케이션에 대해 더 적합하게 만든다. 본 개시는, 3 채널 부재 MBC 트랜지스터 및 2 채널 부재 MBC 트랜지스터만을 포함하는 실시형태로 제한된다는 것을 유의한다. 본 개시는 상이한 수의 채널 부재를 갖는 적어도 두 개의 타입 MBC 트랜지스터를 포함하는 반도체 디바이스를 고려한다.
도 1b 및 도 30을 참조하면, 방법(100)은, 제1 소스/드레인 콘택트(274) 및 제2 소스/드레인 콘택트(276)가 형성되는 블록(146)을 포함한다. SAC층(270)의 형성 이후, 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240)를 노출시키도록 소스/드레인 콘택트 개구가 ILD층(244) 및 CESL(242)을 통해 형성된다. 그 다음, 노출된 제1 소스/드레인 피처(238) 및 노출된 제2 소스/드레인 피처(240) 위에 실리사이드 프리커서층(silicide precursor layer)이 퇴적된다. 실리사이드 프리커서층은 티타늄(Ti), 탄탈룸(Ta), 니켈(Ni), 코발트(Co), 또는 텅스텐(W)을 포함할 수도 있다. 그 다음, 워크피스(200)는 실리사이드 프리커서층과 제1 소스/드레인 피처(238) 사이에서 그리고 실리사이드 프리커서층과 제2 소스/드레인 피처(240) 사이에서 실리사이드화 반응(silicidation reaction)을 일으키도록 어닐링되어 실리사이드 피처(272)를 형성한다. 실리사이드 피처(272)는 티타늄 실리사이드, 탄탈룸 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 텅스텐 실리사이드로 형성될 수도 있다. 그 다음, 금속 충전층이 소스/드레인 개구 안으로 퇴적되고 평탄화되어 제1 소스/드레인 콘택트(274) 및 제2 소스/드레인 콘택트(276)를 형성한다. 금속 충전층은 알루미늄(Al), 구리(Cu), 루테늄(Ru), 니켈(Ni), 몰리브덴(Mo), 또는 텅스텐(W)을 포함할 수도 있다. 제1 소스/드레인 콘택트(274)는 실리사이드 피처(272)를 통해 제1 소스/드레인 피처(238)에 전기적으로 커플링된다. 제2 소스/드레인 콘택트(276)는 실리사이드 피처(272)를 통해 제2 소스/드레인 피처(240)에 전기적으로 커플링된다.
도 31 내지 도 36은 본 개시의 다양한 실시형태에 따른 제1 MBC 트랜지스터(400)와 제2 MBC 트랜지스터(500) 사이의 경계를 예시한다. 먼저 도 31 및 도 32를 참조하면, 제1 MBC 트랜지스터(400)는 X 방향을 따라 제1 계면 영역(202IX)에서 제2 MBC 트랜지스터(500)와 계면을 이룰 수도 있다. 제1 계면 영역(202IX)은 이상(anomaly)을 포함할 수도 있다. 예를 들면, 블록(116)에서 사용되는 제5 패터닝된 마스크(217)의 에지는 경계 격리 피처(216B) 바로 위에 있을 수도 있다. 경계 격리 피처(216B)는, 격리 피처(216)로부터 리세싱된 격리 피처(2160)로의 전이를 포함하고 레벨에서 단계적 변화를 겪는 계단형 상단 표면을 갖는다. 묘사된 실시형태에서, 경계 격리 피처(216B)의 우측 절반은 격리 피처(216)와 동일한 깊이(또는 두께)를 공유하고 경계 격리 피처(216B)의 좌측 절반은 리세싱된 격리 피처(2160)와 동일한 깊이(또는 두께)를 공유한다. 다시 말하면, 경계 격리 피처(216B)의 우측 절반의 상단 표면은 격리 피처(216B)의 상단 표면과 동일 평면 상에 있고, 한편 경계 격리 피처(216B)의 좌측 절반의 상단 표면은 리세싱된 격리 피처(2160)의 상단 표면과 동일 평면 상에 있다. 경계 격리 피처(216B) 상에서 배치되는 경계 유전체 핀(222B)은 경계 격리 피처(216B)의 형상을 수용하기 위해 하단 프로파일을 포함한다. 경계 격리 피처(216B)와 같이, 경계 유전체 핀(222B)은 레벨에서 유사한 단계적 변화를 겪는 계단형 하단 표면을 포함한다. 도 31 및 도 32에서 도시되는 바와 같이, 경계 유전체 핀(222B)의 우측의 하단 표면은 경계 격리 피처(216B)의 우측 상에서 직접적으로 배치되고 경계 유전체 핀(222B)의 좌측의 하단 표면은 경계 격리 피처(216B)의 좌측 상에서 직접적으로 배치된다. 몇몇 구현예에서, 제1 유전체 핀(2220) 또는 제2 유전체 핀(2222)의 제1 폭(W1)은 경계 유전체 핀(222B)의 제2 폭(W2)보다 더 작거나 또는 동일할 수도 있다. 몇몇 실시형태에서, 제2 폭(W2)은 제1 폭(W1)의 3 배보다 더 클 수도 있다. 도 31에서 표현되는 실시형태에서, 제1 MBC 트랜지스터(400)는 제1 게이트 구조물(258) 아래에 배치되는 제1 APT 피처(204)를 포함하고 제2 MBC 트랜지스터(500)는 제2 게이트 구조물(260) 아래에 배치되는 제2 APT 피처(206)를 포함한다. 도 32에 표현되는 실시형태에서, 제1 APT 피처(204) 및 제2 APT 피처(206)는 형성되지 않는다. 제1 게이트 구조물(258)은 제1 핀 구조물(214AF) 바로 위에서 배치되고 제2 게이트 구조물(260)은 제2 핀 구조물(214BF) 바로 위에서 배치된다.
먼저 도 33 내지 도 36을 참조하면, 제1 MBC 트랜지스터(400)는 Y 방향을 따라 제2 계면 영역(202IY)에서 제2 MBC 트랜지스터(500)와 계면을 이룰 수도 있다. 제2 계면 영역(202IY)은 경계 소스/드레인 피처(240B)와 수직으로 정렬될 수도 있다. 도 33 내지 도 36에서, 경계 소스/드레인 피처(240B)는 제1 소스/드레인 피처(238) 및 제2 소스/드레인 피처(240) 중 깊은 피처와 유사할 수도 있다. 묘사된 실시형태에서, 제2 소스/드레인 피처(240)가 기판(202) 안으로 추가로 연장되고 더 깊기 때문에, 경계 소스/드레인 피처(240B)는 제2 소스/드레인 피처(240)와 유사할 수도 있다. 경계 소스/드레인 피처(240B)는 제1 MBC 트랜지스터(400)의 채널 부재(2080)와 제2 MBC 트랜지스터(500)의 채널 부재(2080) 사이에 끼워진다. 다시 말하면, 경계 소스/드레인 피처(240B)는 제1 MBC 트랜지스터(400) 및 제2 MBC 트랜지스터(500)에 의해 공유될 수도 있다. 도 33에서 표현되는 실시형태에서, 제1 MBC 트랜지스터(400)는 제1 APT 피처(204) 위에 배치되고, 제2 MBC 트랜지스터(500)는 제2 APT 피처(206) 위에 배치되고, 그리고 소스/드레인 피처(제1 소스/드레인 피처(238, 제2 소스/드레인 피처(240), 및 경계 소스/드레인 피처(240B))는 더미 에피택셜층(236) 상에서 배치된다. 도 34에서 표현되는 실시형태에서, 제1 MBC 트랜지스터(400)는 제1 APT 피처(204) 위에 배치되고, 제2 MBC 트랜지스터(500)는 제2 APT 피처(206) 위에 배치되지만, 그러나 더미 에피택셜층(236)은 생략된다. 도 35에서 표현되는 실시형태에서, 제1 MBC 트랜지스터(400)는 제1 핀 구조물(214AF) 위에 배치되고, 제2 MBC 트랜지스터(500)는 제2 핀 구조물(214BF) 위에 배치되고, 그리고 소스/드레인 피처(제1 소스/드레인 피처(238), 제2 소스/드레인 피처(240), 및 경계 소스/드레인 피처(240B))는 더미 에피택셜층(236) 상에서 배치된다. 도 36에서 표현되는 실시형태에서, 제1 MBC 트랜지스터(400)는 제1 핀 구조물(214AF) 위에 배치되고, 제2 MBC 트랜지스터(500)는 제2 핀 구조물(214BF) 위에 배치되고, 그리고 소스/드레인 피처(제1 소스/드레인 피처(238), 제2 소스/드레인 피처(240), 및 경계 소스/드레인 피처(240B))는 기판(202) 상에서 배치된다.
상기의 논의에 기초하여, 본 개시는 종래의 프로세스에 비해 이점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시형태는 추가적인 이점을 제공할 수도 있고, 모든 이점이 본원에서 반드시 개시되는 것은 아니다는 것, 및 모든 실시형태에 대해 어떠한 특별한 이점도 요구되지 않는다는 것이 이해된다. 예를 들면, 본 개시에서 개시되는 프로세스는, 제1 수의 채널 부재를 포함하는 제1 MBC 트랜지스터 및 제2 수의 채널 부재를 포함하는 제2 MBC 트랜지스터를 형성한다. 제2 수는 제1 수보다 더 크다. 제1 MBC 트랜지스터는 고속 애플리케이션에 대해 더 적합하고 제2 MBC 트랜지스터는 고전류 애플리케이션에 대해 더 적합하다.
하나의 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 두 개의 제1 소스/드레인 피처 및 서로 수직으로 적층되고 두 개의 제1 소스/드레인 피처 사이에서 길이 방향으로 연장되는 제1 수의 나노구조물을 포함한다. 제2 트랜지스터는 두 개의 제2 소스/드레인 피처 및 서로 수직으로 적층되고 두 개의 제2 소스/드레인 피처 사이에서 길이 방향으로 연장되는 제2 수의 나노구조물을 포함한다. 제1 수는 제2 수보다 더 작다.
몇몇 실시형태에서, 제2 수의 나노구조물의 최하단 나노구조물은 제1 수의 나노구조물의 최하단 나노구조물보다 더 낮다. 몇몇 실시형태에서, 하나의 제2 소스/드레인 피처의 하단 표면은 제2 소스/드레인 피처의 하단 표면보다 더 낮다. 몇몇 구현예에서, 반도체 디바이스는 두 개의 제1 소스/드레인 피처의 각각 아래에 배치되는 제1 더미 에피택셜 피처 및 두 개의 제2 소스/드레인 피처 중 적어도 하나 아래에 배치되는 제2 더미 에피택셜 피처를 더 포함할 수도 있다. 몇몇 예에서, 두 개의 제1 소스/드레인 피처 및 두 개의 제2 소스/드레인 피처는 제1 반도체 물질 및 제1 타입 도펀트를 포함하고, 제1 더미 에피택셜 피처 및 제2 더미 에피택셜 피처는 제2 반도체 물질을 포함하고 제1 타입의 도펀트가 실질적으로 없다. 몇몇 예에서, 제1 트랜지스터는 제1 수의 나노구조물 아래에 배치되는 제1 펀치 스루 방지(APT) 피처를 더 포함하고, 제2 트랜지스터는 제2 수의 나노구조물 아래에 배치되는 제2 APT 피처를 더 포함한다. 몇몇 실시형태에서, 제1 APT 피처는 제1 더미 에피택셜 피처와 직접 접촉하고 제2 APT 피처는 제2 더미 에피택셜 피처와 직접 접촉한다. 몇몇 구현예에서, 제2 APT 피처는 제1 APT 피처보다 더 낮다. 몇몇 예에서, 제1 APT 피처 및 제2 APT 피처는 제1 타입 도펀트와는 상이한 제2 타입 도펀트를 포함한다.
다른 예시적인 양태에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은, 제1 핀 구조물 위에 배치되는 제1 수의 채널 부재 - 제1 게이트 구조물은 제1 수의 채널 부재의 각각 주위를 감쌈 - , 제2 핀 구조물 위에 배치되는 제2 수 - 제2 수는 제1 수보다 더 큼 - 의 채널 부재, 제2 수의 채널 부재의 각각 주위를 감싸는 제2 게이트 구조물, 제1 방향을 따라 제1 게이트 구조물과 제2 게이트 구조물 사이에서 배치되는 유전체 핀, 및 제1 방향을 따라 제1 핀 구조물과 제2 핀 구조물 사이에서 배치되는 격리 피처를 포함할 수도 있다. 유전체 핀은 제1 하단 표면 및 제1 하단 표면보다 더 낮은 제2 하단 표면을 포함한다.
몇몇 실시형태에서, 반도체 구조물은 유전체 핀 상에서 배치되는 게이트 절단 피처를 더 포함할 수도 있다. 몇몇 구현예에서, 제1 하단 표면 및 제2 하단 표면은 단계적 변화를 포함한다. 몇몇 실시형태에서, 제1 핀 구조물의 상단 표면은 제2 핀 구조물의 상단 표면보다 더 높고, 제1 하단 표면은 제1 핀 구조물의 상단 표면과 동일 평면 상에 있고, 그리고 제2 하단 표면은 제2 핀 구조물의 상단 표면과 동일 평면 상에 있다. 몇몇 실시형태에서, 격리 피처는 제1 상단 표면 및 제1 상단 표면보다 더 낮은 제2 상단 표면을 포함한다. 몇몇 구현예에서, 격리 피처의 제1 상단 표면은 유전체 핀의 제1 하단 표면과 계면을 이루고, 격리 피처의 제2 상단 표면은 유전체 핀의 제2 하단 표면과 계면을 이룬다.
또 다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것, 제1 영역 위에 제1 펀치 스루 방지(APT)층을 선택적으로 형성하는 것, 제2 영역에서 제2 APT층을 선택적으로 형성하는 것, 제1 영역 및 제2 영역 위에 반도체층의 제1 스택을 퇴적하는 것, 제2 영역으로부터 반도체층의 제1 스택을 선택적으로 제거하는 것, 선택적으로 제거한 이후, 제2 영역 위에 반도체층의 제2 스택을 선택적으로 퇴적하는 것, 반도체층의 제1 스택 및 반도체층의 제2 스택을 패터닝하여 제1 영역 위에 제1 핀 형상의 구조물을 그리고 제2 영역 위에 제2 핀 형상의 구조물을 형성하는 것, 패터닝 이후, 기판 위에 절연 피처를 퇴적하는 것, 및 제1 영역 위의 격리 피처가 제1 두께를 가지고 제2 영역 위의 격리 피처가 제1 두께보다 더 작은 제2 두께를 가지도록, 제2 영역 위의 격리 피처를 선택적으로 에칭백하는 하는 것을 포함한다.
몇몇 실시형태에서, 반도체층의 제1 스택은 제1 실리콘 게르마늄층에 의해 인터리빙되는 제1 수의 실리콘층을 포함하고, 반도체층의 제2 스택은 제2 실리콘 게르마늄층에 의해 인터리빙되는 제2 수의 실리콘층을 포함하고, 그리고 제2 숫자가 제1 숫자보다 더 크다. 몇몇 구현예에서, 방법은, 선택적으로 에칭백한 이후, 제1 핀 형상의 구조물 및 제2 핀 형상의 구조물 위에 반도체 클래딩층을 형성하는 것, 제1 영역 위의 격리 피처 위에 제1 유전체 핀을 그리고 제2 영역 위의 격리 피처 위에 제2 유전체 핀을 형성하는 것, 제1 핀 형상의 구조물 및 제2 핀 형상의 구조물의 채널 영역 위에 더미 게이트 스택을 형성하는 것, 제2 영역이 커버되는 동안 제1 핀 형상의 구조물의 소스/드레인 영역을 선택적으로 리세싱하여 제1 소스/드레인 리세스를 형성하는 것, 제1 영역이 커버되는 동안 제2 핀 형상의 구조물의 소스/드레인 영역을 선택적으로 리세싱하여 제2 소스/드레인 리세스를 형성하는 것, 및 제1 소스/드레인 리세스에서 제1 소스/드레인 피처를 그리고 제2 소스/드레인 리세스에서 제2 소스/드레인 피처를 형성하는 것을 더 포함할 수도 있다. 몇몇 예에서, 제1 핀 형상의 구조물의 소스/드레인 영역의 선택적 리세싱은 제1 소스/드레인 리세스에서 제1 APT층을 제거하고, 제2 핀 형상의 구조물의 소스/드레인 영역의 선택적 리세싱은 제2 소스/드레인 리세스에서 제2 APT층을 제거한다. 몇몇 실시형태에서, 방법은, 제1 소스/드레인 피처 및 제2 소스/드레인 피처의 형성 이전에, 제1 소스/드레인 리세스 및 제2 소스/드레인 리세스에서 더미 에피택셜 피처를 형성하는 것을 더 포함할 수도 있다.
전술한 설명은, 기술분야의 통상의 기술을 가진 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피처를 개략적으로 나타낸다(outline). 기술 분야의 통상의 기술을 가진 자는, 그가, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 다양한 실시형태의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조물을 설계하거나 또는 수정하기 위한 기초로서, 본 개시를 쉽게 사용할 수도 있다는 것이 인식되어야 한다. 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 기술 분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술 분야의 숙련된 자는 인식해야 한다.
<부기>
1. 반도체 디바이스로서,
제1 트랜지스터 - 상기 제1 트랜지스터는:
두 개의 제1 소스/드레인 피처들, 및
서로 수직으로 적층되고 상기 두 개의 제1 소스/드레인 피처들 사이에서 길이 방향으로 연장되는 제1 수의 나노구조물들
을 포함함 - ; 및
제2 트랜지스터 - 상기 제2 트랜지스터는:
두 개의 제2 소스/드레인 피처들, 및
서로 수직으로 적층되고 상기 두 개의 제2 소스/드레인 피처들 사이에서 길이 방향으로 연장되는 제2 수의 나노구조물들
을 포함함 -
를 포함하며,
상기 제1 수는 상기 제2 수보다 더 작은, 반도체 디바이스.
2. 제1항에 있어서, 상기 제2 수의 나노구조물들 중 최하단 나노구조물은 상기 제1 수의 나노구조물들 중 최하단 나노구조물보다 더 낮은, 반도체 디바이스.
3. 제1항에 있어서, 상기 제2 소스/드레인 피처들 중 하나의 하단 표면은 상기 제1 소스/드레인 피처들의 하단 표면들보다 더 낮은, 반도체 디바이스.
4. 제1항에 있어서,
상기 두 개의 제1 소스/드레인 피처들 각각의 아래에 배치되는 제1 더미 에피택셜 피처; 및
상기 두 개의 제2 소스/드레인 피처들 중 적어도 하나의 아래에 배치되는 제2 더미 에피택셜 피처
를 더 포함하는, 반도체 디바이스.
5. 제4항에 있어서,
상기 두 개의 제1 소스/드레인 피처들 및 상기 두 개의 제2 소스/드레인 피처들은 제1 반도체 물질 및 제1 타입 도펀트를 포함하고,
상기 제1 더미 에피택셜 피처 및 상기 제2 더미 에피택셜 피처는 제2 반도체 물질을 포함하고, 상기 제1 더미 에피택셜 피처 및 상기 제2 더미 에피택셜 피처에는 상기 제1 타입 도펀트가 실질적으로 없는, 반도체 디바이스.
6. 제5항에 있어서,
상기 제1 트랜지스터는, 상기 제1 수의 나노구조물들 아래에 배치되는 제1 펀치 스루 방지(anti-punch-through; APT) 피처를 더 포함하고,
상기 제2 트랜지스터는, 상기 제2 수의 나노구조물들 아래에 배치되는 제2 APT 피처를 더 포함하는, 반도체 디바이스.
7. 제6항에 있어서,
상기 제1 APT 피처는 상기 제1 더미 에피택셜 피처와 직접 접촉하고,
상기 제2 APT 피처는 상기 제2 더미 에피택셜 피처와 직접 접촉하는, 반도체 디바이스.
8. 제6항에 있어서, 상기 제2 APT 피처는 상기 제1 APT 피처보다 더 낮은, 반도체 디바이스.
9. 제6항에 있어서, 상기 제1 APT 피처 및 상기 제2 APT 피처는 상기 제1 타입 도펀트와는 상이한 제2 타입 도펀트를 포함하는, 반도체 디바이스.
10. 반도체 구조물로서,
제1 핀 구조물 위에 배치되는 제1 수의 채널 부재들;
상기 제1 수의 채널 부재들 각각의 주위를 감싸는 제1 게이트 구조물;
제2 핀 구조물 위에 배치되는 제2 수의 채널 부재들 - 상기 제2 수는 상기 제1 수보다 더 큼 - ;
상기 제2 수의 채널 부재들 각각의 주위를 감싸는 제2 게이트 구조물;
제1 방향을 따라 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치되는 유전체 핀; 및
상기 제1 방향을 따라 상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 배치되는 격리 피처
를 포함하며,
상기 유전체 핀은, 제1 하단 표면 및 상기 제1 하단 표면보다 더 낮은 제2 하단 표면을 포함하는, 반도체 구조물.
11. 제10항에 있어서, 상기 유전체 핀 상에 배치되는 게이트 절단 피처(gate cut feature)를 더 포함하는, 반도체 구조물.
12. 제10항에 있어서, 상기 제1 하단 표면 및 상기 제2 하단 표면은 단계적 변화(step change)를 포함하는, 반도체 구조물.
13. 제10항에 있어서,
상기 제1 핀 구조물의 상단 표면은 상기 제2 핀 구조물의 상단 표면보다 더 높고,
상기 제1 하단 표면은 상기 제1 핀 구조물의 상단 표면과 동일 평면 상에 있고,
상기 제2 하단 표면은 상기 제2 핀 구조물의 상단 표면과 동일 평면 상에 있는, 반도체 구조물.
14. 제13항에 있어서, 상기 격리 피처는 제1 상단 표면 및 상기 제1 상단 표면보다 더 낮은 제2 상단 표면을 포함하는, 반도체 구조물.
15. 제14항에 있어서,
상기 격리 피처의 제1 상단 표면은 상기 유전체 핀의 제1 하단 표면과 계면을 이루고,
상기 격리 피처의 제2 상단 표면은 상기 유전체 핀의 제2 하단 표면과 계면을 이루는, 반도체 구조물.
16. 방법으로서,
제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
상기 제1 영역 위에 제1 펀치 스루 방지(APT)층을 선택적으로 형성하는 단계;
상기 제2 영역 내에 제2 APT층을 선택적으로 형성하는 단계;
상기 제1 영역 및 상기 제2 영역 위에 반도체층들의 제1 스택을 퇴적하는 단계;
상기 제2 영역으로부터 상기 반도체층들의 제1 스택을 선택적으로 제거하는 단계;
상기 선택적으로 제거하는 단계 후, 상기 제2 영역 위에 반도체층들의 제2 스택을 선택적으로 퇴적하는 단계;
상기 제1 영역 위에 제1 핀 형상의 구조물을 형성하고 상기 제2 영역 위에 제2 핀 형상의 구조물을 형성하기 위해 상기 반도체층들의 제1 스택 및 상기 반도체층들의 제2 스택을 패터닝하는 단계;
상기 패터닝하는 단계 후, 상기 기판 위에 격리 피처를 퇴적하는 단계; 및
상기 격리 피처가 상기 제1 영역 위에서 제1 두께를 갖고 상기 격리 피처가 상기 제2 영역 위에서 상기 제1 두께보다 더 작은 제2 두께를 갖도록, 상기 제2 영역 위의 상기 격리 피처를 선택적으로 에칭백하는 하는 단계
를 포함하는, 방법.
17. 제16항에 있어서,
상기 반도체층들의 제1 스택은, 제1 실리콘 게르마늄층들에 의해 인터리빙되는 제1 수의 실리콘층들을 포함하고,
상기 반도체층들의 제2 스택은, 제2 실리콘 게르마늄층들에 의해 인터리빙되는 제2 수의 실리콘층들을 포함하고,
상기 제2 수는 상기 제1 수보다 더 큰, 방법.
18. 제16항에 있어서,
상기 선택적으로 에칭백하는 단계 후, 상기 제1 핀 형상의 구조물 및 상기 제2 핀 형상의 구조물 위에 반도체 클래딩층을 형성하는 단계;
상기 제1 영역 위의 상기 격리 피처 위에 제1 유전체 핀을 형성하고 상기 제2 영역 위의 상기 격리 피처 위에 제2 유전체 핀을 형성하는 단계;
상기 제1 핀 형상의 구조물 및 상기 제2 핀 형상의 구조물의 채널 영역들 위에 더미 게이트 스택을 형성하는 단계;
상기 제2 영역이 커버되어 있는 동안, 제1 소스/드레인 리세스들을 형성하기 위해, 상기 제1 핀 형상의 구조물의 소스/드레인 영역들을 선택적으로 리세싱하는 단계;
상기 제1 영역이 커버되어 있는 동안, 제2 소스/드레인 리세스들을 형성하기 위해, 상기 제2 핀 형상의 구조물의 소스/드레인 영역들을 선택적으로 리세싱하는 단계; 및
상기 제1 소스/드레인 리세스들 내에 제1 소스/드레인 피처들을 형성하고 상기 제2 소스/드레인 리세스들 내에 제2 소스/드레인 피처들을 형성하는 단계
를 더 포함하는, 방법.
19. 제18항에 있어서,
상기 제1 핀 형상의 구조물의 소스/드레인 영역들의 선택적 리세싱은, 상기 제1 소스/드레인 리세스들 내의 상기 제1 APT층을 제거하고,
상기 제2 핀 형상의 구조물의 소스/드레인 영역들의 선택적 리세싱은, 상기 제2 소스/드레인 리세스들 내의 상기 제2 APT층을 제거하는, 방법.
20. 제18항에 있어서,
상기 제1 소스/드레인 피처들 및 상기 제2 소스/드레인 피처들의 형성 전에, 상기 제1 소스/드레인 리세스들 및 상기 제2 소스/드레인 리세스들 내에 더미 에피택셜 피처들을 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 트랜지스터 - 상기 제1 트랜지스터는:
    두 개의 제1 소스/드레인 피처들, 및
    서로 수직으로 적층되고 상기 두 개의 제1 소스/드레인 피처들 사이에서 길이 방향으로 연장되는 제1 수의 나노구조물들
    을 포함함 - ; 및
    제2 트랜지스터 - 상기 제2 트랜지스터는:
    두 개의 제2 소스/드레인 피처들, 및
    서로 수직으로 적층되고 상기 두 개의 제2 소스/드레인 피처들 사이에서 길이 방향으로 연장되는 제2 수의 나노구조물들
    을 포함함 -
    를 포함하며,
    상기 제1 수는 상기 제2 수보다 더 작은, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 수의 나노구조물들 중 최하단 나노구조물은 상기 제1 수의 나노구조물들 중 최하단 나노구조물보다 더 낮은, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 두 개의 제1 소스/드레인 피처들 각각의 아래에 배치되는 제1 더미 에피택셜 피처; 및
    상기 두 개의 제2 소스/드레인 피처들 중 적어도 하나의 아래에 배치되는 제2 더미 에피택셜 피처
    를 더 포함하는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 두 개의 제1 소스/드레인 피처들 및 상기 두 개의 제2 소스/드레인 피처들은 제1 반도체 물질 및 제1 타입 도펀트를 포함하고,
    상기 제1 더미 에피택셜 피처 및 상기 제2 더미 에피택셜 피처는 제2 반도체 물질을 포함하고, 상기 제1 더미 에피택셜 피처 및 상기 제2 더미 에피택셜 피처에는 상기 제1 타입 도펀트가 없는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 수의 나노구조물들 아래에 배치되는 제1 펀치 스루 방지(anti-punch-through; APT) 피처를 더 포함하고,
    상기 제2 트랜지스터는, 상기 제2 수의 나노구조물들 아래에 배치되는 제2 APT 피처를 더 포함하는, 반도체 디바이스.
  6. 반도체 구조물로서,
    제1 핀 구조물 위에 배치되는 제1 수의 채널 부재들;
    상기 제1 수의 채널 부재들 각각의 주위를 감싸는 제1 게이트 구조물;
    제2 핀 구조물 위에 배치되는 제2 수의 채널 부재들 - 상기 제2 수는 상기 제1 수보다 더 큼 - ;
    상기 제2 수의 채널 부재들 각각의 주위를 감싸는 제2 게이트 구조물;
    제1 방향을 따라 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치되는 유전체 핀; 및
    상기 제1 방향을 따라 상기 제1 핀 구조물과 상기 제2 핀 구조물 사이에 배치되는 격리 피처
    를 포함하며,
    상기 유전체 핀은, 제1 하단 표면 및 상기 제1 하단 표면보다 더 낮은 제2 하단 표면을 포함하는, 반도체 구조물.
  7. 제6항에 있어서, 상기 유전체 핀 상에 배치되는 게이트 절단 피처(gate cut feature)를 더 포함하는, 반도체 구조물.
  8. 제6항에 있어서, 상기 제1 하단 표면 및 상기 제2 하단 표면은 단계적 변화(step change)를 포함하는, 반도체 구조물.
  9. 제6항에 있어서,
    상기 제1 핀 구조물의 상단 표면은 상기 제2 핀 구조물의 상단 표면보다 더 높고,
    상기 제1 하단 표면은 상기 제1 핀 구조물의 상단 표면과 동일 평면 상에 있고,
    상기 제2 하단 표면은 상기 제2 핀 구조물의 상단 표면과 동일 평면 상에 있는, 반도체 구조물.
  10. 방법으로서,
    제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 영역 위에 제1 펀치 스루 방지(APT)층을 선택적으로 형성하는 단계;
    상기 제2 영역 내에 제2 APT층을 선택적으로 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역 위에 반도체층들의 제1 스택을 퇴적하는 단계;
    상기 제2 영역으로부터 상기 반도체층들의 제1 스택을 선택적으로 제거하는 단계;
    상기 선택적으로 제거하는 단계 후, 상기 제2 영역 위에 반도체층들의 제2 스택을 선택적으로 퇴적하는 단계;
    상기 제1 영역 위에 제1 핀 형상의 구조물을 형성하고 상기 제2 영역 위에 제2 핀 형상의 구조물을 형성하기 위해 상기 반도체층들의 제1 스택 및 상기 반도체층들의 제2 스택을 패터닝하는 단계;
    상기 패터닝하는 단계 후, 상기 기판 위에 격리 피처를 퇴적하는 단계; 및
    상기 격리 피처가 상기 제1 영역 위에서 제1 두께를 갖고 상기 격리 피처가 상기 제2 영역 위에서 상기 제1 두께보다 더 작은 제2 두께를 갖도록, 상기 제2 영역 위의 상기 격리 피처를 선택적으로 에칭백하는 하는 단계
    를 포함하는, 방법.
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