DE102018103075A1 - Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung - Google Patents

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Abstract

In einem Verfahren wird eine Finnenstruktur ausgebildet, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind. Eine Opfergatestruktur wird über der Finnenstruktur ausgebildet. Die ersten Halbleiterschichten werden an einem Source-/Draingebiet der Finnenstruktur geätzt, das nicht mit der Opfergatestruktur abgedeckt ist, wodurch ein erster Source-/Drainraum ausgebildet wird, in dem die zweiten Halbleiterschichten freigelegt werden. Eine dielektrische Schicht wird an dem ersten Source-Drainraum ausgebildet, wodurch die freigelegten zweiten Halbleiterschichten abgedeckt werden. Die dielektrische Schicht und ein Teil der zweiten Halbleiterschichten werden geätzt, wodurch ein zweiter Source-/Drainraum ausgebildet wird. Eine epitaktische Source-/Drainschicht wird in dem zweiten Source-/Drainraum ausgebildet. Mindestens eine der zweiten Halbleiterschichten steht mit der epitaktischen Source-/Drainschicht in Kontakt, und mindestens eine der zweiten Halbleiterschichten ist von der epitaktischen Source-/Drainschicht getrennt.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung ist eine Continuation-in-Part der am 15. Dezember 2017 eingereichten Anmeldung Nr. 15/800,940, die die Priorität der am 30. August 2017 eingereichten vorläufigen Anmeldung Nr. 62/552,164 beansprucht, deren gesamte Inhalte hier durch Rückbezug aufgenommen sind.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zum Herstellen von integrierten Halbleiterschaltungen und insbesondere ein Verfahren zum Herstellen von Halbleitervorrichtungen, die Fin-Feldeffekttransistoren (FinFETs) und/oder Gate-all-Around-FETs (GAA-FETs) umfassen, und Halbleitervorrichtungen.
  • STAND DER TECHNIK
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z.B. einem Mehrfachgate-Feldeffekttransistor (FET), der einen mit Finnen versehenen FET (FinFET) und einen Gate-all-Around-FET (GAA-FET) umfasst. In einem FinFET ist eine Gateelektrode zu drei Seitenflächen eines Kanalgebiets benachbart, wobei eine Gatedielektrikumsschicht dazwischen angeordnet ist. Da die Gatestruktur die Finne an drei Flächen umgibt (umschließt), weist der Transistor im Wesentlichen drei Gates auf, die den Strom über die Finne oder das Kanalgebiet steuern. Leider befindet sich die vierte Seite, der untere Teil des Kanals, weit weg von der Gateelektrode und steht somit nicht unter enger Gatesteuerung. Im Gegensatz dazu sind in einem GAA-FET alle vier Flächen des Kanalgebiets durch die Gateelektrode umgeben, was eine vollständigere Verarmung im Kanalgebiet ermöglicht und aufgrund einer steileren Unterschwellsteilheit (SS) und einer kleineren draininduzierten Barrierenerniedrigung (DIBL) zu weniger Kurzkanaleffekten führt. Da Transistorabmessungen kontinuierlich auf unter 10-15-nm-Technologieknoten miniaturisiert werden, werden weitere Verbesserungen des GAA-FET erfordert.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsansicht einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 5B zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 5C zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 5D zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 5E zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12A, 12B, 12C und 12D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13A, 13B, 13C, 13D, 13E und 13F zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14 zeigt verschiedene Ätzvorgänge zum Herstellen von in 13A bis 13F dargestellten Strukturen.
    • 15 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 18 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 19 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 20 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 21A, 21B, 21C und 21D zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 22 zeigt eine Querschnittsansicht einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 23 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 24 zeigt eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 25A, 25B, 25C, 25D, 25E und 25F zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 26 zeigt eine NOR-Schaltung, die Halbleiter-FET-Vorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung verwendet.
    • 27 zeigt eine NAND-Schaltung, die Halbleiter-FET-Vorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung verwendet.
    • 28A zeigt eine Querschnittsansicht einer Halbleiter-FET-Vorrichtung und 28B zeigt ein Layout, das die Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung verwendet.
    • 29A zeigt ein SRAM-Zellendiagramm (statischer Direktzugriffspeicher) und 29B zeigt verschiedene Transistoreigenschaften für die SRAM-Zelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 30 zeigt eine Querschnittsansicht einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. In der vorliegenden Offenbarung bedeutet ein Ausdruck „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, sofern nicht anders angegeben.
  • In einem GAA-FET kann ein Ansteuerstrom eingestellt werden, indem Abmessungen (z.B. eine Querschnittsfläche) jedes von Halbleiterdrähten, die Kanalgebiete ausmachen, geändert werden und/oder indem die Anzahl von vertikal über einem Substrat angeordneten Halbleiterdrähten geändert wird. Jedoch ist es im Allgemeinen schwierig, GAA-FETS mit verschiedenen Anzahlen von Halbleiterdrähten innerhalb eines Halbleiterchips zu fertigen.
  • In der vorliegenden Offenbarung wird der Ansteuerstrom von GAA-FETS moduliert, indem die Anzahl von Halbleiterdrähten, die elektrisch mit einer epitaktischen Source-/Drainschicht verbunden sind, geändert wird. In dieser Offenbarung bezieht sich eine Source/ein Drain auf eine Source und/oder einen Drain. Es ist zu beachten, dass in der vorliegenden Offenbarung eine Source und ein Drain austauschbar verwendet werden und die Strukturen davon im Wesentlichen gleich sind, sofern nicht anders angegeben.
  • 1 zeigt eine Querschnittsansicht einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Wie in 1 dargestellt, werden ein erster GAA-FET Q1 und ein zweiter GAA-FET Q2 über einem Substrat 10 angeordnet. In jedem von dem ersten und dem zweiten GAA-FET werden Halbleiterdrähte 25 über dem Halbleitersubstrat 10 bereitgestellt und vertikal entlang der Z-Richtung (der Richtung, die zu der Hauptfläche des Substrats 10 normal ist) angeordnet. In einigen Ausführungsformen umfasst das Substrat 10 zumindest auf seinem Oberflächenabschnitt eine Schicht aus einem einkristallinen Halbleiter. Das Substrat 10 kann ein einkristallines Halbleitermaterial, wie z.B. Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, aber nicht darauf beschränkt, umfassen. In bestimmten Ausführungsformen wird das Substrat 10 aus kristallinem Si gefertigt.
  • Das Substrat 10 kann in seinem Oberflächengebiet eine oder mehrere Pufferschichten (nicht dargestellt) umfassen. Die Pufferschichten können dazu dienen, die Gitterkonstante von jener des Substrats auf jene der Source-/Draingebiete allmählich zu ändern. Die Pufferschichten können aus spitaktisch aufgewachsenen Materialien aus einem einzelnen kristallinen Halbleiter, wie z.B. Si, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP, aber nicht darauf beschränkt, gefertigt werden. In einer bestimmten Ausführungsform umfasst das Substrat 10 Siliziumgermanium-Pufferschichten (SiGe-Pufferschichten), die epitaktisch auf dem Siliziumsubstrat 10 aufgewachsen werden. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atomprozent Germanium für die unterste Pufferschicht auf 70 Atomprozent Germanium für die oberste Pufferschicht steigen.
  • In jedem von dem ersten und dem zweiten GAA-FET werden die Halbleiterdrähte 25, die Kanalschichten darstellen, über dem Substrat 10 angeordnet. In einigen Ausführungsformen werden die Halbleiterdrähte 25 über einer Finnenstruktur (nicht dargestellt) angeordnet, die vom Substrat 10 hervorsteht. Jede der Kanalschichten 25 wird von einer Gatedielektrikumsschicht 53 und einer Gateelektrodenschicht 58 umschlossen. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 53 eine Grenzflächenschicht 52 und eine High-k-Dielektrikumsschicht 54. Die Gatestruktur umfasst die Gatedielektrikumsschicht 53, die Gateelektrodenschicht 58 und Seitenwandspacer 32. Obwohl 1 vier Halbleiterdrähte 25 zeigt, ist die Anzahl der Halbleiterdrähte 25 nicht auf vier beschränkt, und kann so klein wie eins oder größer als vier sein und kann bis zu fünfzehn (15) betragen.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Schichten zum Einstellen der Austrittsarbeit 56 zwischen der Gatedielektrikumsschicht 53 und der Gateelektrodenschicht 58 angeordnet.
  • In jedem von dem ersten und dem zweiten GAA-FET wird eine epitaktische Source-/Drainschicht 40 über dem Substrat 10 angeordnet. Die epitaktische Source-/Drainschicht 40 steht in direktem Kontakt mit der Kanalschicht 25 und ist durch eine dielektrische Schicht 35 als innere Spacer und die Gatedielektrikumsschicht 53 von der Gateelektrodenschicht 58 getrennt. Die dielektrische Schicht 35 wird aus einem Low-k-Material (niedrige Dielektrizitätskonstante, die niedriger ist als die Dielektrizitätskonstante von SiO2) gefertigt. Das Low-k-Material umfasst SiOC, SiOCN, ein organisches Material oder ein poröses Material oder ein beliebiges anderes geeignetes Material.
  • Eine dielektrische Zwischenschicht (ILD) 36 wird über der epitaktischen S/D-Schicht 40 angeordnet, und eine leitfähige Kontaktschicht 60 wird auf der epitaktischen S-/D-Schicht 40 angeordnet und ein leitfähiger Stecker 65, der durch die ILD-Schicht 36 verläuft, wird über der leitfähigen Kontaktschicht 60 angeordnet. Die leitfähige Kontaktschicht 60 umfasst eine oder mehrere Schichten aus einem leitfähigen Material. In einigen Ausführungsformen umfasst die leitfähige Kontaktschicht 60 eine Silizidschicht, wie z.B. WSi, NiSi, TiSi oder CoSi oder ein anderes geeignetes Silizidmaterial.
  • Der erste GAA-FET Q1 und der zweite GAA-FET Q2 weisen im Wesentlichen die gleiche Struktur auf mit der Ausnahme der Source-/Draingebiete. Wie in 1 dargestellt, steht die epitaktische Source-/Drainschicht 40 des ersten GAA-FET Q1 in physischem und elektrischem Kontakt mit allen der Halbleiterdrähte 25, während die epitaktische Source-/Drainschicht 40 des zweiten GAA-FET Q2 mit lediglich einigen der Halbleiterdrähte 25 in physischem und elektrischem Kontakt steht. In einigen Ausführungsformen steht, wie in 1 dargestellt, die epitaktische Source-/Drainschicht 40 des zweiten GAA-FET Q2 in physischem und elektrischem Kontakt mit zwei der vier Halbleiterdrähte 25. Mit anderen Worten ist mindestens einer der Halbleiterdrähte 25 des zweiten GAA-FET Q2 von der darüber angeordneten epitaktischen Source-/Drainschicht 40 durch die dielektrische Schicht 35 elektrisch getrennt.
  • In bestimmten Ausführungsformen ist mindestens einer der Halbleiterdrähte 25 des ersten GAA-FET Q1 von der darüber angeordneten epitaktischen Source-/Drainschicht 40 durch die dielektrische Schicht 35 elektrisch getrennt. In einem solchen Fall ist die Anzahl der Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht 40 in dem ersten GAA-FET Q1 kontaktieren gleich der Anzahl der Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht 40 in dem zweiten GAA-FET Q2 kontaktieren oder sie ist von ihr verschieden.
  • Wie in 1 dargestellt, sind, wenn einer oder mehrere der Halbleiterdrähte 25 nicht in Kontakt mit der epitaktischen Source-/Drainschicht 40 in dem Source-/Draingebiet stehen, der eine oder die mehreren der Halbleiterdrähte 25, die nicht in Kontakt mit der epitaktischen Source-/Drainschicht 40 stehen, von der Gatedielektrikumsschicht 53 und der Gateelektrodenschicht 58 umschlossen.
  • Einer oder mehrere der Halbleiterdrähte 25 sind von der epitaktischen Source-/Drainschicht 40 elektrisch getrennt, sie sind näher dem Substrat 10 angeordnet als die verbleibenden Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht kontaktieren.
  • In einigen Ausführungsformen sind zwei oder mehrere der Halbleiterdrähte 25 von der epitaktischen Source-/Drainschicht 40 elektrisch getrennt. In anderen Ausführungsformen steht lediglich einer der Halbleiterdrähte 25 mit der epitaktischen Source-/Drainschicht 40 in Kontakt.
  • Durch Einstellen der Anzahl der Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht 40 kontaktieren, ist es möglich, einen Ansteuerstrom eines GAA-FET einzustellen. Wenn die Anzahl größer ist, steigt der Ansteuerstrom, und wenn die Anzahl kleiner ist, kann eine Eingangskapazität reduziert werden und eine Betriebsgeschwindigkeit kann erhöht werden.
  • Wie vorstehend dargelegt, zeigt 1 GAA-FETs. Jedoch arbeiten die Strukturen nicht notwendigerweise als ein Transistor. In einigen Ausführungsformen können die in 1 dargestellten Strukturen als Widerstände wirken. In einem solchen Fall wird die Gateelektrode mit einem festen Potential, wie z.B. Vdd (z.B. eine positive Versorgung) 1/2Vdd oder Vss (z.B. die Masse) gekoppelt. Der Widerstandswert kann eingestellt werden, indem die Anzahl der Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht 40 kontaktieren, eingestellt wird. Unter der Annahme, dass der Widerstandswert zwischen der Source und dem Drain 4R beträgt, wenn die Anzahl der Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht 40 kontaktieren, eins beträgt, können zum Beispiel die Widerstandswerte 2R, 1,25R und R erzielt werden, wenn die Anzahl der Halbleiterdrähte 25, die die epitaktische Source-/Drainschicht 40 kontaktieren, jeweils zwei, drei bzw. vier beträgt.
  • Die Halbleitervorrichtung umfasst ferner eine isolierende Isolationsschicht 15 (die auch als flache Grabenisolation (STI) bezeichnet wird (siehe 5A)). In einigen Ausführungsformen ist die Höhe der isolierenden Isolationsschicht von der oberen Fläche des Substrats 10 zwischen dem ersten GAA-FET Q1 und einem zweiten GAA-FET Q2 verschieden. Die Höhe der isolierenden Isolationsschicht 15-1 um den ersten GAA-FET Q1, der eine tiefe epitaktische Source-/Drainschicht 40 aufweist, ist kleiner als die Höhe der isolierenden Isolationsschicht 15-2 um den ersten GAA-FET Q2, der eine flache epitaktische Source-/Drainschicht 40 aufweist. Mit anderen Worten sind GAA-FETs, die verschiedene Anzahlen von Drähten aufweisen, durch isolierende Isolationsschichten umgeben, die unterschiedliche Dicken (Höhe) aufweisen. Je kleiner die Anzahl der in dem GAA-FET verwendeten Drähte ist, desto höher (dicker) ist in einigen Ausführungsformen die isolierende Isolationsschicht. In einigen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht auf der Höhe zwischen der Unterseite der epitaktischen Source-/Drainschicht 40 und dem Halbleiterdraht 25, der nicht in Kontakt mit der epitaktischen Source-/Drainschicht 40 steht, oder dem Substrat angeordnet.
  • 2 bis 21D zeigen verschiedene Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Vorgänge vor, während und nach den in 2 bis 21D dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in der Ausführungsform von 2 bis 21D verwendet werden, und eine ausführliche Erläuterung davon kann ausgelassen sein. Allgemeine Verfahren zum Herstellen eines GAA-FET können in der US-Patentanmeldung Nr. 15/157,139, Anmeldung Nr. 15/064,402 und/oder Anmeldung Nr. 15,098,073 nachgelesen werden, deren gesamte Inhalte hier durch Rückbezug aufgenommen sind.
  • Wie in 2 dargestellt, werden Verunreinigungsionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 implantiert, um ein Wannengebiet zu bilden. Die Ionenimplantation wird durchgeführt, um einen Punch-Through-Effekt zu verhindern. Das Substrat 10 kann verschiedene Gebiete umfassen, die geeignet mit Verunreinigungen (z.B. p-Typ- oder n-Typ-Leitfähigkeit) dotiert wurden. Die Dotierstoffe 12 sind zum Beispiel Bor (BF2) für einen n-Kanal-FinFET und Phosphor für einen p-Kanal-FinFET.
  • Dann werden, wie in 3 dargestellt, gestapelte Halbleiterschichten über dem Substrat 10 ausgebildet. Die gestapelten Halbleiterschichten umfassen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25. Außerdem wird eine Maskenschicht 16 über den gestapelten Schichten ausgebildet.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden als Materialien gefertigt, die verschiedene Gitterkonstanten aufweisen, und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP umfassen.
  • In einigen Ausführungsformen werden die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Zusammensetzung, SiGe, Ge oder einer Ge-Zusammensetzung gefertigt. In einer Ausführungsform sind die ersten Halbleiterschichten 20 Si1-xGex, wobei x mehr als ungefähr 0,3 beträgt, oder Ge (x=1,0), und die zweiten Halbleiterschichten 25 sind Si oder Si1-yGey, wobei y kleiner als ungefähr 0,4 und x>y ist. In dieser Offenbarung bedeutet „M-Zusammensetzung“ oder eine „auf M basierende Zusammensetzung“, dass den Großteil der Zusammensetzung M ausmacht.
  • In einer anderen Ausführungsform sind die zweiten Halbleiterschichten 25 Si1-yGey, wobei y mehr als ungefähr 0,3 beträgt, oder Ge, und die ersten Halbleiterschichten 20 sind Si oder Si1-xGex, wobei y kleiner als ungefähr 0,4 und x<y ist. In noch anderen Ausführungsformen wird die erste Halbleiterschicht 20 aus Si1-xGex gefertigt, wobei x in einem Bereich von ungefähr 0,3 bis ungefähr 0,8 liegt, und die zweiten Halbleiterschicht 25 wird aus Si1-yGey gefertigt, wobei y in einem Bereich von ungefähr 0,1 bis ungefähr 0,4 liegt.
  • In 3 sind vier Schichten der ersten Halbleiterschicht 20 und vier Schichten der zweiten Halbleiterschicht 25 angeordnet. Jedoch ist die Anzahl der Schichten nicht auf vier beschränkt und kann so klein wie 1 (jede Schicht) sein, und in einigen Ausführungsformen werden 2 bis 10 Schichten jeder von der ersten und der zweiten Halbleiterschicht ausgebildet. Durch Anpassen der Anzahlen der gestapelten Schichten kann ein Ansteuerstrom der GAA-FET-Vorrichtung eingestellt werden.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichtschichten 25 werden epitaktisch über dem Substrat 10 ausgebildet. Die Dicke der ersten Halbleiterschichten 20 kann größer gleich jener der zweiten Halbleiterschichten 25 sein und liegt in einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 20 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm. Die Dicke der zweiten Halbleiterschichten 25 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 20 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm. Die Dicke jeder der ersten Halbleiterschichten 20 kann gleich sein oder sie kann variieren.
  • In einigen Ausführungsformen ist die untere erste Halbleiterschicht (die dem Substrat 10 am nächsten gelegene Schicht) dicker als die verbleibenden ersten Halbleiterschichten. Die Dicke der unteren ersten Halbleiterschicht liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 50 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm.
  • In einigen Ausführungsformen umfasst die Maskenschicht 16 eine erste Maskenschicht 16A und eine zweite Maskenschicht 16B. Die erste Maskenschicht 16A ist eine Pad-Oxidschicht, die aus einem Siliziumoxid gefertigt wird, welches durch eine thermische Oxidation ausgebildet werden kann. Die zweite Maskenschicht 16B wird aus einem Siliziumnitrid (SiN) gefertigt, das mithilfe einer chemischen Gasphasenabscheidung (CVD), die eine Niederdruck-CVD (LPCVD) und eine Plasma-unterstützte CVD (PECVD) umfasst, einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD) oder eines anderen geeigneten Prozesses ausgebildet wird. Die Maskenschicht 16 wird zu einer Maskenstruktur unter Verwendung von Strukturierungsvorgängen, die Fotolithografie und Ätzen umfassen, strukturiert.
  • Als Nächstes werden, wie in 4 dargestellt, die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 unter Verwendung der strukturierten Maskenschicht 16 strukturiert, wodurch die gestapelten Schichten zu Finnenstrukturen 29 ausgebildet werden, die sich in X-Richtung erstrecken. In 4 werden zwei Finnenstrukturen 29 in der Y-Richtung angeordnet. Jedoch ist die Anzahl der Finnenstrukturen nicht auf zwei begrenzt und sie kann so klein wie eins sein und drei oder mehr betragen. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 29 ausgebildet, um die Strukturgenauigkeit in den Strukturierungsvorgängen zu verbessern. Wie in 4 dargestellt, weisen die Finnenstrukturen 29 obere Abschnitte auf, die durch die gestapelten Halbleiterschichten 20, 25 und Wannenabschnitte 11 gebildet werden.
  • Die Breite W1 des oberen Abschnitts der Finnenstruktur entlang der Y-Richtung liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 40 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur liegt in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm.
  • Die gestapelte Finnenstruktur 29 kann mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der gestapelten Finnenstruktur 29 verwendet werden.
  • Nachdem die Finnenstrukturen 29 ausgebildet wurden, wird eine Isolationsmaterialschicht, die eine oder mehrere Schichten eines isolierenden Materials umfasst, über dem Substrat ausgebildet, so dass die Finnenstrukturen vollständig in die Isolationsschicht eingebettet werden. Das isolierende Material für die Isolationsschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, SiCN, mit Fluor dotiertes Silikatglas (FSG), oder ein Low-K-Dielektrikumsmaterial umfassen, das mithilfe von LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder einer fließfähigen CVD ausgebildet wird. Ein Ausheilungsvorgang kann nach dem Ausbilden der Isolationsschicht durchgeführt werden. Dann wird ein Planarisierungsvorgang, wie z.B. ein chemisch-mechanisches Polierverfahren (CMP) und/oder ein Rückätzverfahren, durchgeführt, so dass die obere Fläche der obersten zweiten Halbleiterschicht 25 von der Isolationsmaterialschicht freigelegt wird. In einigen Ausführungsformen wird eine Finnen-Liner-Schicht 13 über den Finnenstrukturen vor dem Ausbilden der Isolationsmaterialschicht ausgebildet. Die Finnen-Liner-Schicht 13 wird aus SiN oder einem Siliziumnitrid-basierten Material (z.B. SiON, SiCN oder SiOCN) gefertigt.
  • In einigen Ausführungsformen umfassen die Finnen-Liner-Schichten 13 eine erste Finnen-Liner-Schicht, die über dem Substrat 10 und den Seitenwänden des unteren Abschnitts der Finnenstrukturen 11 ausgebildet wird, und eine zweite Finnen-Liner-Schicht, die auf der ersten Finnen-Liner-Schicht ausgebildet wird. Jede der Liner-Schichten weist in einigen Ausführungsformen eine Dicke zwischen ungefähr 1 nm und ungefähr 20 nm auf. In einigen Ausführungsformen umfasst die erste Finnen-Liner-Schicht Siliziumoxid und weist eine Dicke zwischen ungefähr 0,5 nm und ungefähr 5 nm auf, und die zweite Finnen-Liner-Schicht umfasst Siliziumnitrid und weist eine Dicke zwischen ungefähr 0,5 nm und ungefähr 5 nm auf. Die Liner-Schichten können mithilfe eines oder mehrerer Prozesse, wie z.B. einer physikalischen Gasphasenabscheidung (PVD), einer chemischen Gasphasenabscheidung (CVD) oder einer Atomlagenabscheidung (ALD), abgeschieden werden, obwohl ein beliebiger geeigneter Prozess verwendet werden kann.
  • Dann wird, wie in 5A dargestellt, die Isolationsmaterialschicht ausgespart, um eine isolierende Isolationsschicht 15 auszubilden, so dass die oberen Abschnitte der Finnenstrukturen 29 freigelegt werden. Bei diesem Vorgang werden die Finnenstrukturen 29 durch die isolierende Isolationsschicht 15 voneinander getrennt, was auch als eine flache Grabenisolation (STI) bezeichnet wird. Die isolierende Isolationsschicht 15 kann aus geeigneten dielektrischen Materialien, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertem Silikatglas (FSG), Low-k-Dielektrika, wie z.B. mit Kohlenstoff dotierte Oxide, Extremely-Low-k-Dielektrika, wie z.B. ein mit porösem Kohlenstoff dotiertes Siliziumdioxid, ein Polymer, wie z.B. Polyimid, Kombinationen von diesen oder dergleichen gefertigt werden. In einigen Ausführungsformen wird die isolierende Isolationsschicht 15 mithilfe eines Prozesses, wie z.B. einer CVD, einer fließfähigen CVD (FCVD) oder eines Spin-on-Glas-Prozesses, ausgebildet, obwohl ein beliebiger geeigneter Prozess verwendet werden kann.
  • In der in 5A dargestellten Ausführungsform wird die isolierende Isolationsschicht 15 ausgespart, bis der obere Abschnitt der Finnenstruktur (Wannenschicht) 11 freigelegt wird. In anderen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 11 nicht freigelegt. Die ersten Halbleiterschichten 20 sind Opferschichten, die anschließend teilweise entfernt werden, und die zweiten Halbleiterschichten 25 werden anschließend auf Halbleiterdrähten als Kanalschichten eines GAA-FET ausgebildet.
  • In einigen Ausführungsformen wird, wie in 5B bis 5E dargestellt, die isolierende Halbleiterschicht 15 in unterschiedlichen Höhen ausgebildet. Wie vorstehend dargelegt, wird ein Isolationsmaterial für die isolierende Isolationsschicht 15 über den Finnenstrukturen F1 und F2 ausgebildet, und dann wird ein Planarisierungsvorgang, wie z.B. ein chemisch-mechanisches Polierverfahren (CMP) und/oder ein Rückätzverfahren, durchgeführt, so dass die obere Fläche der obersten zweiten Halbleiterschicht 25 der Finnenstrukturen F1 und F2 von der isolierenden Isolationsschicht 15 freigelegt wird, wie in 5B dargestellt.
  • Dann wird, wie in 5C dargestellt, eine Maskenschicht 7, zum Beispiel eine Fotolackschicht, über der Finnenstruktur F1 ausgebildet, und das isolierende Isolationsmaterial um die Finnenstruktur F2 wird auf eine gewünschte Höhe, je nach der Anzahl von verwendeten Drähten, ausgespart, um die tiefe isolierende Isolationsschicht 15-1 auszubilden. Anschließend wird die Maskenschicht 7 entfernt. Außerdem wird, wie in 5D dargestellt, eine Maskenschicht 8, zum Beispiel eine Fotolackschicht, über der Finnenstruktur F2 ausgebildet, und das isolierende Isolationsmaterial um die Finnenstruktur F1 wird auf eine gewünschte Höhe, je nach der Anzahl von verwendeten Drähten, ausgespart, um die flache isolierende Isolationsschicht 15-2 auszubilden. Anschließend wird die Maskenschicht 8 entfernt, und auf diese Weise wird die in 5E dargestellte Struktur erzielt. Die Reihenfolge des Ätzvorgangs kann austauschbar sein.
  • Nachdem die isolierende Isolationsschicht 15 (oder isolierende Isolationsschichten, die unterschiedliche Dicken aufweisen) ausgebildet wurde, wird eine Opfer-(Dummy-)Gatestruktur 38 ausgebildet, wie in 6 dargestellt. 6 zeigt eine Struktur, nachdem eine Opfergatestruktur 38 über den freigelegten Finnenstrukturen 29 ausgebildet wurde. Die Opfergatestruktur 38 wird über einem Abschnitt der Finnenstrukturen ausgebildet, der zu einem Kanalgebiet werden soll. Die Opfergatestruktur 38 definiert das Kanalgebiet des GAA-FET. Die Opfergatestruktur 38 umfasst eine Opfer-Gatedielektrikumsschicht 31 und eine Opfer-Gateelektrodenschicht 30. Die Opfer-Gatedielektrikumsschicht 31 umfasst eine oder mehrere Schichten eines isolierenden Materials, wie z.B. eines auf Siliziumoxid basierenden Materials. In einer Ausführungsform wird ein mithilfe von CVD ausgebildetes Siliziumoxid verwendet. Die Dicke der Opfer-Gatedielektrikumsschicht 31 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 5 nm.
  • Die Opfergatestruktur 38 wird durch eine erste flächendeckende Abscheidung der Opfer-Gatedielektrikumsschicht 31 über den Finnenstrukturen ausgebildet. Eine Opfer-Gateelektrodenschicht wird dann flächendeckend auf der Opfer-Gatedielektrikumsschicht und über den Finnenstrukturen abgeschieden, so dass die Finnenstrukturen vollständig in die Opfer-Gateelektrodenschicht eingebettet werden. Die Opfer-Gateelektrodenschicht umfasst Silizium, wie z.B. polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gateelektrodenschicht liegt in einigen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm. In einigen Ausführungsformen wird die Opfer-Gateelektrodenschicht einem Planarisierungsvorgang unterzogen. Die Opfer-Gatedielektrikumsschicht und die Opfer-Gateelektrodenschicht werden unter Verwendung einer CVD, die LPCVD und PECVD umfasst, einer PVD, einer ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird eine Maskenschicht über der Opfer-Gateelektrodenschicht ausgebildet. Die Maskenschicht umfasst eine SiN-Padschicht 33 und eine Siliziumoxid-Maskenschicht 34.
  • Als Nächstes wird ein Strukturierungsvorgang an der Maskenschicht durchgeführt und die Opfer-Gateelektrodenschicht wird zu der Opfergatestruktur 38 strukturiert, wie in 6 dargestellt. Die Opfergatestruktur umfasst die Opfer-Gatedielektrikumsschicht 31, die Opfer-Gateelektrodenschicht 30 (z.B. Polysilizium), die SiN-Pad-Schicht 33 und die Siliziumoxid-Maskenschicht 34. Durch Strukturieren der Opfergatestruktur werden die gestapelten Schichten der ersten und der zweiten Halbleiterschichten teilweise auf gegenüberliegenden Seiten der Opfergatestruktur freigelegt, wodurch Source-/Draingebiete (S/D-Gebiete) definiert werden, wie in 6 dargestellt. In 6 wird eine Opfergatestruktur ausgebildet, aber die Anzahl der Opfergatestrukturen ist nicht auf eine beschränkt. In einigen Ausführungsformen werden zwei oder mehr Opfergatestrukturen in der X-Richtung angeordnet. In bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfergatestrukturen auf beiden Seiten der Opfergatestrukturen ausgebildet, um die Strukturgenauigkeit zu verbessern.
  • Außerdem wird eine Abdeckschicht für Seitenwandspacer 32 über der Opfergatestruktur 38 ausgebildet, wie in 7 dargestellt. Die Abdeckschicht 32 wird auf eine konforme Weise abgeschieden, so dass sie derart ausgebildet wird, dass sie im Wesentlichen jeweils gleiche Dicken auf vertikalen Flächen, wie z.B. den Seitenwänden, horizontalen Flächen und der Oberseite der Opfergatestruktur aufweist. In einigen Ausführungsformen weist die Abdeckschicht 32 eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm auf. Die Abdeckschicht 32 umfasst eines oder mehrere von SiN, SiON und SiCN oder einem beliebigen anderen geeigneten dielektrischen Material. Die Abdeckschicht 32 kann mithilfe einer ALD oder CVD oder eines beliebigen anderen geeigneten Verfahrens ausgebildet werden.
  • In bestimmten Ausführungsformen wird, bevor die Abdeckschicht 32 ausgebildet wird, eine zusätzliche Abdeckschicht 47, die aus einem Isolationsmaterial gefertigt wird, konform über den freigelegten Finnenstrukturen und der Opfergatestruktur 38 ausgebildet. In einem solchen Fall werden die zusätzliche Abdeckschicht und die Abdeckschicht aus verschiedenen Materialien ausgebildet, so dass eine von ihnen selektiv geätzt werden kann. Die zusätzliche Abdeckschicht 47 umfasst ein Low-k-Dielektrikumsmaterial, wie z.B. SiOC und/oder SiOCN oder ein beliebiges anderes geeignetes dielektrisches Material und kann mithilfe einer ALD oder einer CVD oder eines beliebigen anderen geeigneten Verfahrens ausgebildet werden.
  • Obwohl 2 bis 7 die Struktur zeigen, in der eine Opfergatestruktur über zwei Finnenstrukturen angeordnet ist, ist die Struktur nicht auf eine Opfergatestruktur beschränkt. In einigen Ausführungsformen werden zwei oder mehr Opfergatestrukturen über einer oder mehreren Finnenstrukturen angeordnet. Außerdem werden zwei oder mehr von den in 7 dargestellten Strukturen in verschiedenen Bereichen (z.B. p-Typ-Gebieten und/oder n-Typ-Gebieten) auf dem Halbleitersubstrat angeordnet.
  • 8 zeigt eine Querschnittsansicht entlang der X-Richtung, nachdem die Abdeckschicht (Seitenwandspacer) 32 ausgebildet wurde. In 8 und danach werden der obere Abschnitt und die detaillierte Struktur der Opfergatestruktur 38 nicht explizite dargestellt. In 8 bis 11 und 15 bis 18 ist lediglich ein GAA-FET dargestellt, aber zwei oder mehr GAA-FETs, die jeweils verschiedene Source-/Drain-Konfigurationen aufweisen, wie in 12A bis 13F und 21A bis 21D dargestellt, können auf demselben Substrat 10 hergestellt werden.
  • Als Nächstes werden, wie in 9 dargestellt, untere Abschnitte der Abdeckschicht 32 mithilfe eines anisotropen Ätzens entfernt, wodurch Seitenwandspacer 32 ausgebildet werden. In einigen Ausführungsformen wird ein oberer Abschnitt einer obersten zweiten Halbleiterschicht 25 leicht geätzt. In anderen Ausführungsformen wird die oberste Halbleiterschicht 25 nicht wesentlich geätzt.
  • Anschließend werden, wie in 10 dargestellt, die ersten Halbleiterschichten 20 in dem Source-/Draingebiet unter Verwendung eines oder mehrerer lithografischer und Ätzvorgänge entfernt, wodurch ein erster S/D-Raum 21 ausgebildet wird. In einigen Ausfiihrungsformen wird das Substrat 10 (oder der untere Abschnitt der Finnenstrukturen 11) ebenfalls teilweise geätzt. Außerdem werden die ersten Halbleiterschichten 20 seitlich in der X-Richtung geätzt. Der Betrag des Ätzens der ersten Halbleiterschicht 20 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 10 nm. Wenn die ersten Halbleiterschichten 20 Ge oder SiGe sind und die zweiten Halbleiterschichten 25 Si sind, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie z.B. einer Ammoniakwasser- (NH4OH), einer Tetramethylammoniumhydroxid- (TMAH), einer Ethylendiaminpyrocatechol- (EDP) oder einer Kaliumhydroxid-(KOH)-Lösung, selektiv geätzt werden.
  • Dann wird, wie in 11 gezeigt, eine dielektrische Schicht 35 auf den seitlichen Enden der ersten Halbleiterschicht 20 und auf der zweiten Halbleiterschicht 25 in dem ersten S/D-Raum 21 ausgebildet. Die dielektrische Schicht 35 wird aus geeigneten dielektrischen Materialien, wie z.B. Siliziumoxid, Siliziumoxinitrid, mit Fluor dotiertem Silikatglas (FSG), Low-k-Dielektrika, wie z.B. mit Kohlenstoff dotierten Oxiden (SiOC, SiOCN), Extremely-Low-k-Dielektrika, wie z.B. einem mit porösem Kohlenstoff dotierten Siliziumdioxid, einem Polymer, wie z.B. Polyimid, Kombinationen von diesen oder dergleichen gefertigt werden. In einigen Ausführungsformen umfasst die dielektrische Schicht 35 eine oder mehrere Schichten aus einem Low-k-Dielektrikumsmaterial. Die dielektrische Schicht 35 wird in einigen Ausführungsformen derart ausgebildet, dass sie den ersten S/D-Raum 21 vollständig füllt und sie wird auch auf Seitenwandspacern 32 ausgebildet. Die dielektrische Schicht 35 kann mithilfe eines Prozesses, wie z.B. einer CVD, einer fließfähigen CVD (FCVD), einer ALD oder eines Spin-on-Glas-Prozesses, ausgebildet werden, obwohl ein beliebiger geeigneter Prozess verwendet werden kann.
  • In einigen Ausführungsformen wird vor dem Ausbilden der dielektrischen Schicht 35 eine Isolationsschicht konform auf den seitlichen Enden der ersten Halbleiterschicht 20 und auf der zweiten Halbleiterschicht 25 ausgebildet. Die Isolationsschicht fungiert als eine Ätzstoppschicht in den anschließenden Vorgängen zum Ausbilden des Kanals. Die Isolationsschicht umfasst eines von Siliziumnitrid (SiN) und Siliziumoxid (SiO2) und weist eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 3,0 nm auf. In einigen anderen Ausführungsformen weist die Isolationsschicht eine Dicke in einem Bereich von ungefähr 1,0 nm bis ungefähr 2,0 nm auf. Die Isolationsschicht kann mithilfe von ALD oder eines beliebigen anderen geeigneten Verfahrens ausgebildet werden.
  • Nachdem die dielektrische Schicht 35 ausgebildet wurde, wird das Source-/Draingebiet geätzt, um einen zweiten S/D-Raum 22 auszubilden, wie in 12A bis 12D gezeigt. Je nach dem gewünschten Ansteuerstrom (oder Widerstand) werden die Tiefe des zweiten S/D-Raums 22 und die Dicke der isolierenden Isolationsschicht 14 eingestellt. Zum Beispiel werden im Fall von 12A die dielektrische Schicht 35 und lediglich die oberste zweite Halbleiterschicht 25 geätzt, während die verbleibenden zweiten Halbleiterschichten 25 eingebettet in die dielektrische Schicht 35 verbleiben. Die obere Fläche der isolierenden Isolationsschicht 15 ist unterhalb der Unterseite des S/D-Raums 22 angeordnet. In einigen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 oberhalb des zweiten Halbleiterdrahts 25, unmittelbar unter der Unterseite des S/D-Raums 22, angeordnet. In einigen anderen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 oberhalb des zweiten Halbleiterdrahts 25, des zweiten unter der Unterseite des S/D-Raums 22, angeordnet. Im Fall von 12B werden zwei obere zweite Halbleiterschichten 25 und die dielektrische Schicht 35 geätzt, um Endabschnitte der zwei oberen zweiten Halbleiterschichten 25 in dem zweiten S/D-Raum 22 freizulegen. Die obere Fläche der isolierenden Isolationsschicht 15 ist unterhalb der Unterseite des S/D-Raums 22 angeordnet. In einigen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 oberhalb des zweiten Halbleiterdrahts 25, unmittelbar unter der Unterseite des S/D-Raums 22, angeordnet. In einigen anderen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 oberhalb des zweiten Halbleiterdrahts 25, des zweiten unter der Unterseite des S/D-Raums 22, angeordnet. Gleichermaßen werden im Fall von 12C drei zweite Halbleiterschichten 25 von der Oberseite und die dielektrische Schicht 35 geätzt, um Endabschnitte der drei zweiten Halbleiterschichten 25 in dem zweiten S/D-Raum 22 freizulegen. Die obere Fläche der isolierenden Isolationsschicht 15 ist unterhalb der Unterseite des S/D-Raums 22 angeordnet. In einigen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 oberhalb des zweiten Halbleiterdrahts 25, unmittelbar unter der Unterseite des S/D-Raums 22, angeordnet. In anderen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 über dem Substrat 10 angeordnet. Im Fall von 12D werden die dielektrische Schicht 35 und die zweiten Halbleiterschichten 25 geätzt, so dass Endabschnitte aller von den zweiten Halbleiterschichten 25 in dem zweiten S/D-Raum 22 freigelegt werden. Die obere Fläche der isolierenden Isolationsschicht 15 ist unterhalb der Unterseite des S/D-Raums 22 angeordnet. In einigen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 über dem Substrat 10 angeordnet. In einigen Ausführungsformen werden alle der in 12A bis 12D dargestellten Strukturen auf demselben Substrat 10 (auf einem Halbleiterchip) bereitgestellt. In anderen Ausführungsformen werden lediglich einige der in 12A bis 12D dargestellten Strukturen auf demselben Substrat 10 bereitgestellt. Die Strukturen von 12A bis 12D können mithilfe eines oder mehrerer lithografischer und Ätzvorgänge ausgebildet.
  • 13A bis 13F zeigen die Strukturen, nachdem die zweiten S/D-Räume 22 ausgebildet wurden, in Vorrichtungen, die sechs vertikal angeordnete zweite Halbleiterschichten 25 aufweisen. In einigen Ausführungsformen werden alle der in 13A bis 13F dargestellten Strukturen auf demselben Substrat 10 bereitgestellt, und in anderen Ausführungsformen werden lediglich einige der in 13A bis 13F dargestellten Strukturen auf demselben Substrat 10 bereitgestellt. Die Strukturen von 12A bis 12D können mithilfe eines oder mehrerer lithografischer und Ätzvorgänge ausgebildet werden.
  • 14 zeigt den einen oder die mehreren lithografischen und Ätzvorgänge, um die in 13A bis 13F dargestellten Strukturen gemäß einigen Ausführungsformen auf demselben Substrat herzustellen. Um alle der in 13A bis 13F dargestellten Strukturen herzustellen, können höchstens drei lithografische/Ätzvorgänge durchgeführt werden. Zum Beispiel werden das erste, das dritte und das fünfte S/D-Gebiet jeweils für eine Kontaktstruktur mit einem Draht, eine Kontaktstruktur mit drei Drähten bzw. eine Kontaktstruktur mit fünf Drähten einem ersten Ätzvorgang bis zu einer Tiefe von D unterzogen, die einer Ätztiefe entspricht, um Enden der obersten zweiten Halbleiterschicht 25 zu schneiden und freizulegen, aber nicht die zweite Halbleiterschicht 25 zu erreichen. Das zweite, das vierte und das sechste S/D-Gebiet für jeweils eine Kontaktstruktur mit zwei Drähten, eine Kontaktstruktur mit vier Drähten und eine Kontaktstruktur mit sechs Drähten werden zum Beispiel mit einem Fotolack abgedeckt, der mithilfe eines lithografischen Vorgangs ausgebildet wird. Dann werden das zweite, das dritte und das sechste S/D-Gebiet einem zweiten Ätzvorgang bis zu einer Tiefe von 2D unterzogen, während das erste, das vierte und das fünfte S/D-Gebiet abgedeckt sind. Außerdem werden das vierte, das fünfte und das sechste S/D-Gebiet einem dritten Ätzvorgang bis zu einer Tiefe von 3D unterzogen, während das erste, das zweite und das dritte S/D-Gebiet abgedeckt sind. Die Reihenfolge des ersten bis dritten Ätzvorgangs kann eine beliebige Reihenfolge sein.
  • Die Anzahl von lithografischen/Ätzvorgängen variiert je nach der Anzahl der zweiten Halbleiterschichten 25. Wenn die Anzahl der zweiten Halbleiterschicht 25 1 bis 3 beträgt, kann die Anzahl von lithografischen/Ätzvorgängen 2 (Ätzvorgänge bis zur Tiefe D und 2D) sein, wenn die Anzahl der zweiten Halbleiterschicht 25 4 bis 7 beträgt, kann die Anzahl von lithografischen/Ätzvorgängen 3 betragen (Ätzvorgänge bis zur Tiefe D, 2D und 4D), und wenn die Anzahl der zweiten Halbleiterschicht 25 8 bis 13 beträgt, kann die Anzahl von lithografischen/Ätzvorgängen 4 sein (Ätzvorgänge bis zur Tiefe D, 2D, 4D und 6D).
  • Nachdem der zweite S/D-Raum ausgebildet wurde, wird eine epitaktische Source-/Drainschicht 40 ausgebildet, wie in 15 dargestellt. In den nachfolgenden Figuren werden die Herstellungsvorgänge nach dem Ausbilden der in 12C dargestellten Struktur (Fall mit einem Kontakt mit drei Drähten) erläutert. Jedoch können dieselben Vorgänge auf die in 12A, 12B, 12D und 13A bis 13F gezeigten Strukturen angewendet werden.
  • Die epitaktische S/D-Schicht 40 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen N-Kanal-FET, oder Si, SiGe, Ge für einen p-Kanal-FET. Für einen p-Kanal-FET kann Bor (B) in der Source/dem Drain aufgenommen sein. Die epitaktische Source-/Drainschicht 40 wird mithilfe eines epitaktischen Aufwachsverfahrens unter Verwendung einer CVD, einer ALD oder einer Molekularstrahlepitaxie (MBE) ausgebildet werden. Wie in 15 dargestellt, wird die epitaktische Source-/Drainschicht 40 in Kontakt mit den zweiten Halbleiterschichten 25 ausgebildet.
  • Dann wird, wie in 16 dargestellt, eine dielektrische Zwischenschicht (ILD) 36 über der epitaktischen S/D-Schicht 40 ausgebildet. Die Materialien für die ILD-Schicht 36 umfassen Verbindungen, die Si, O, C und/oder H umfassen, wie z.B. Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie z.B. Polymere, können für die ILD-Schicht 36 verwendet werden. Nachdem die ILD-Schicht 36 ausgebildet wurde, wird ein Planarisierungsvorgang, wie z.B. CMP, durchgeführt, so dass der obere Abschnitt der Opfer -Gateelektrodenschicht 30 freigelegt wird.
  • Dann wird die Opfergatestruktur 38, die die Opferelektrodenschicht 30 und die Opfer-Gatedielektrikumsschicht 31 umfasst, entfernt, wodurch ein Gateraum 39 ausgebildet wird, wie in 17 dargestellt. Die ILD-Schicht 36 schützt die epitaktische S/D-Schicht 40 während des Entfernens der Opfer-Gatestrukturen 40. Die Opfer-Gatestrukturen können unter Verwendung eines Plasmatrockenätzens und/oder Nassätzens entfernt werden. Wenn die Opfer-Gateelektrodenschicht 30 Polysilizium ist und die ILD-Schicht 36 Siliziumoxid ist, kann ein Nassätzmittel, wie z.B. eine TMAH-Lösung, verwendet werden, um die Opfer-Gateelektrodenschicht 30 selektiv zu entfernen. Die Opfer-Gatedielektrikumsschicht 31 wird danach unter Verwendung eines Plasmatrockenätzens und/oder Nassätzens entfernt.
  • Nachdem die Opfergatestrukturen entfernt wurden, werden die ersten Halbleiterschichten 20 entfernt, wodurch Drähte der zweiten Halbleiterschichten 25, als Kanalgebiete, ausgebildet werden, wie in 18 dargestellt. Die ersten Halbleiterschichten 20 können unter Verwendung eines Ätzmittels entfernt oder geätzt werden, das die ersten Halbleiterschichten 20 gegenüber den zweiten Halbleiterschichten 25 selektiv ätzen kann, wie vorstehend dargelegt. In einigen Ausführungsformen, hält, wenn die Isolationsschicht ausgebildet wird, bevor die dielektrische Schicht 35 ausgebildet wird, das Ätzen der ersten Halbleiterschichten 20 an der Isolationsschicht an.
  • Nachdem die Halbleiterdrähte der zweiten Halbleiterschichten 25 ausgebildet wurden, wird eine Gatedielektrikumsschicht 53 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) ausgebildet, und eine Gateelektrodenschicht 58 wird auf der Gatedielektrikumsschicht 53 ausgebildet, wie in 19 dargestellt.
  • In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 53 eine Grenzflächenschicht 52 und eine High-k-Dielektrikumsschicht 54. Die Grenzflächenschicht 52 ist in einigen Ausführungsformen ein chemisch ausgebildetes Siliziumoxid. In bestimmten Ausführungsformen umfasst die High-k-Gatedielektrikumsschicht 54 eine oder mehrere Schichten aus einem dielektrischen Material, wie z.B. HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon.
  • Die High-k-Gatedielektrikumsschicht 54 kann mithilfe einer CVD, einer ALD oder eines anderen geeigneten Verfahrens ausgebildet werden. In einer Ausführungsform wird die High-k-Gatedielektrikumsschicht 54 unter Verwendung eines hochkonformen Abscheidungsprozesses, wie z.B. einer ALD, ausgebildet, um sicherzustellen, dass eine Gatedielektrikumsschicht, die eine gleichmäßige Dicke um jede Kanalschicht aufweist, ausgebildet wird. Die Dicke der High-k-Gatedielektrikumsschicht 54 liegt in einer Ausführungsform in einem Bereich von ungefähr 1 nm bis ungefähr 6 nm.
  • Die Gateelektrodenschicht 58 wird auf der Gatedielektrikumsschicht 53 ausgebildet, um jede Kanalschicht zu umgeben. Die Gateelektrodenschicht 58 umfasst eine oder mehrere Schichten aus einem leitfähigen Material, wie z.B. Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon.
  • Die Gateelektrodenschicht 58 kann mithilfe einer CVD, einer ALD, eines Elektroplattierens oder eines anderen geeigneten Verfahrens ausgebildet werden. Die Gateelektrodenschicht wird auch über der oberen Fläche der ILD-Schicht 36 abgeschieden. Die Gatedielektrikumsschicht und die über der ILD-Schicht 46 ausgebildete Gateelektrodenschicht werden dann zum Beispiel unter Verwendung eines CMP planarisiert, bis die obere Fläche der ILD-Schicht 36 enthüllt wird. In einigen Ausführungsformen wird nach dem Planarisierungsvorgang die Gateelektrodenschicht 58 ausgespart und eine Abdeckisolationsschicht (nicht dargestellt) wird über der ausgesparten Gateelektrodenschicht 58 ausgebildet. Die Abdeckisolationsschicht umfasst eine oder mehrere Schichten aus einem auf Siliziumnitrid basierenden Material, wie z.B. SiN. Die Abdeckisolationsschicht kann durch Abscheiden eines Isolationsmaterials, worauf ein Planarisierungsvorgang folgt, ausgebildet werden.
  • In bestimmten Ausführungsformen werden eine oder mehrere Schichten zum Einstellen der Austrittsarbeit 56 zwischen der Gatedielektrikumsschicht 53 und der Gateelektrodenschicht 58 angeordnet. Die Schichten zum Einstellen der Austrittsarbeit 56 werden aus einem leitfähigen Material, wie z.B. einer einfachen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr von diesen Materialien, gefertigt. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Schicht zum Einstellen der Austrittsarbeit verwendet, um für den p-Kanal-FET werden eine oder mehrere Schichten aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Schicht zum Einstellen der Austrittsarbeit verwendet. Die Schicht zum Einstellen der Austrittsarbeit 56 kann mithilfe von ALD, PVD, CVD, einer Elektronenstrahlverdampfung oder einem anderen geeigneten Prozess ausgebildet werden. Außerdem kann die Schicht zum Einstellen 56 der Austrittsarbeit separat für den n-Kanal-FET und den p-Kanal-FET, die verschiedene Metallschichten verwenden können, ausgebildet werden.
  • Anschließend werden Kontaktlöcher 37 in der ILD-Schicht 36 unter Verwendung von Trockenätzen ausgebildet, wodurch der obere Abschnitt der epitaktischen S/D-Schicht 40 freigelegt wird, wie in 20 dargestellt. In einigen Ausführungsformen wird eine Silizidschicht über der epitaktischen S/D-Schicht 40 ausgebildet. Die Silizidschicht umfasst eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. Dann wird eine leitfähige Kontaktschicht 60 in den Kontaktlöchern ausgebildet, und anschließend wird ein leitfähiger Kontaktstecker 65 auf der leitfähigen Kontaktschicht 60 ausgebildet, wie in 21A bis 21D dargestellt. 21A, 21B, 21C und 21D entsprechen jeweils den 12D, 12C, 12B bzw. 12A. Die obere Fläche der isolierenden Isolationsschicht 15 ist unterhalb der Unterseite der epitaktischen S/D-Schicht 40 angeordnet. In einigen Ausführungsformen ist die obere Fläche der isolierenden Isolationsschicht 15 über dem zweiten Halbleiterdraht 25, unmittelbar unter der Unterseite der epitaktischen S/D-Schicht 40, über dem zweiten Halbleiterdraht 25, dem zweiten unter der Unterseite der epitaktischen S/D-Schicht 40, oder der oberen Fläche des Substrats 10 angeordnet.
  • Die leitfähige Kontaktschicht 60 umfasst eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN, die mithilfe einer ALD, einer PVD, einer CVD, einer E-Strahlverdampfung oder eines anderen geeigneten Prozesses ausgebildet werden. Der leitfähige Kontaktstecker 65 umfasst eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN, die mithilfe einer ALD, einer PVD, einer CVD, einer E-Strahlverdampfung oder eines anderen geeigneten Prozesses ausgebildet werden.
  • Es versteht sich, dass die GAA-FETs weiteren CMOS-Prozessen unterzogen werden können, um verschiedene Merkmale, wie z.B. Kontakte/Durchkontaktierungen, Verbindungsmetallschichten, dielektrische Schichten, Passivierungsschichten usw. auszubilden.
  • 22 zeigt eine Querschnittsansicht einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 bis 21D beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in der Ausführungsform von 22 verwendet werden, und eine ausführliche Erläuterung davon kann ausgelassen sein.
  • In der Ausführungsform von 22 werden die ersten Halbleiterschichten 20 als Kanalgebiete (Halbleiterdrähte) verwendet. In einer Ausführungsform ist die Struktur von 22 ein p-Kanal-GAA-FET. In einigen Ausführungsformen werden die ersten Halbleiterschichten 20 aus Si1-xGex gefertigt, wobei 0 < x ≤ 1,0 gibt. In bestimmten Ausführungsformen gilt 0,3 ≤ x ≤ 0,8. Die epitaktische Source-/Drainschicht 41 umfasst eine oder mehrere Schichten aus Si, SiGe und Ge. Obwohl 22 die Struktur eines Falls eines Kontakts mit zwei Drähten zeigt, ist die Anzahl von Halbleiterdrähten 20, die mit der epitaktischen Source-/Drainschicht 41 verbunden sind, nicht auf zwei beschränkt. Wenn die ersten Halbleiterschichten 20 als Kanalgebiete verwendet werden, können im Wesentlichen dieselben Herstellungsvorgänge angewendet werden, wie vorstehend dargelegt.
  • 23 bis 25F zeigen eine der verschiedenen Stufen der Herstellung einer Halbleiter-FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Vorgänge vor, während und nach den in 23 bis 25F dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 bis 22 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in der Ausführungsform von 23A bis 25F verwendet werden, und eine ausführliche Erläuterung davon kann ausgelassen sein.
  • In den vorstehenden Ausführungsformen werden, wenn der zweite S/D-Raum 22 ausgebildet wird, eine oder mehrere der zweiten Halbleiterschichten 25 zusammen mit der dielektrischen Schicht 36 geätzt. In dieser Ausführungsform wird die dielektrische Schicht 35 selektiv geätzt, wodurch eine oder mehrere der zweiten Halbleiterschicht 25 freigelegt werden, um den zweiten S/D-Raum zu kreuzen, wie in 23 dargestellt. In 23 werden die Kontaktstruktur mit vier Drähten und die Kontaktstruktur mit zwei Drähten auf demselben Substrat 10 ausgebildet. Jedoch ist die Ausführungsform nicht auf diese Ausgestaltung beschränkt. Dann werden ähnliche oder dieselben Vorgänge, die unter Bezugnahme auf 15 bis 21D erläutert wurden, durchgeführt und die in 24 gezeigte Struktur kann erzielt werden. 25A bis 25D zeigen den Fall, in dem sechs zweite Halbleiterschichten 25 verwendet werden.
  • 26 und 27 zeigen Anwendungen der GAA-FETs mit einer unterschiedlichen Ansteuerstromfähigkeit. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 bis 25 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in der Ausführungsform von 26 und 27 verwendet werden, und eine ausführliche Erläuterung davon kann ausgelassen sein.
  • 26 zeigt eine NOR-Schaltung und Fig. 27 zeigt eine NAND-Schaltung. In der in 26 dargestellten NOR-Schaltung sind Transistoren M3 und M4 (z.B. p-Kanal-Transistoren) zwischen Vdd und Vss (Masse) in Reihe verbunden, während Transistoren M1 und M2 (z.B. n-Kanal-Transistoren) parallel verbunden sind. Daher erfordern die Transistoren M3 und M4 eine größere Stromfähigkeit als die Transistoren M1 und M2. Aus diesen Gründen verwenden in einigen Ausführungsformen die Transistoren M3 und M4 GAA-FETs mit vier Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, während die Transistoren M1 und M2 GAA-FETs mit zwei Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden werden, verwenden. Die Anzahl von Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, kann auf der Grundlage von Vorrichtungsanforderungen angepasst werden.
  • Dagegen sind in der in 27 dargestellten NAND-Schaltung Transistoren M3 und M4 (z.B. p-Kanal-Transistoren) zwischen Vdd und Vss (Masse) parallel verbunden, während Transistoren M1 und M2 (z.B. n-Kanal-Transistoren) in Reihe verbunden sind. Daher erfordern die Transistoren M1 und M2 eine größere Stromfähigkeit als die Transistoren M3 und M4. Aus diesem Grund verwenden in einigen Ausführungsformen die Transistoren M1 und M1 GAA-FETs mit vier Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, während die Transistoren M3 und M4 GAA-FETs mit zwei Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, verwenden. Die Anzahl von Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, kann auf der Grundlage von Vorrichtungsanforderungen angepasst werden.
  • Wie in 26 und 27 dargestellt, kann in der vorliegenden Offenbarung die Ansteuerstromfähigkeit eines GAA-FET leicht angepasst werden, indem die Anzahl von Halbleiterdrähten, die mit der epitaktischen Source-Drainschicht verbunden sind, eingestellt wird, was durch Anpassen einer Ätztiefe des zweiten S/D-Raums erzielt werden kann.
  • 28A bis 29B zeigen eine andere Anwendung der GAA-FETs mit einer unterschiedlichen Ansteuerstromfähigkeit. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 bis 27 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in der Ausführungsform von 28A und 28B verwendet werden, und eine ausführliche Erläuterung davon kann ausgelassen werden.
  • 28B zeigt ein SRAM-Elementarzellenlayout, das einem in 20A dargestellten Schaltplan entspricht, und 28A entspricht dem Querschnitt, der die Transistoren TR3 und TR6 von 28 schneidet.
  • In 28B nutzen zwei GAA-FETs TR3 und TR6 gemeinsam ein Draingebiet, das eine epitaktische Drainschicht 40B umfasst. In der SRAM-Elementarzelle ist der Transistor TR3 ein Pull-Down-Transistor und der Transistor TR6 ist ein Pass-Gate-Transistor, von denen beide zum Beispiel n-Kanal-Transistoren sind.
  • In dieser Ausführungsform sind die Anzahlen von aktiven Halbleiterdrähten 25 (Kanalgebieten) des GAA-FET TR3 und jene des GAA-FET TR6 unterschiedlich. In einigen Ausführungsformen umfasst der GAA-FET TR3 drei aktive Halbleiterdrähte 25, während der GAA-FET TR6 vier aktive Halbleiterdrähte 25 umfasst. Eine ähnliche oder die gleiche Struktur wird auf die Transistoren TR1 und TR5 angewendet, die einen weiteren Pull-Down-Transistor und einen Pass-Gate-Transistor darstellen. Wie in 28A dargestellt sind Sourcestrukturen in Bezug auf den gemeinsamen Drain asymmetrisch. Die Anzahl von aktiven Drähten des Pull-Up-Transistors TR2 und TR4 (p-Kanal-Transistor) kann jener des Pull-Down-Transistors TR1 und TR3 und/oder des Pass-Gate-Transistors TR5 und TR6 gleich sein oder von ihr verschieden sein.
  • In einer SRAM-Vorrichtung erfordern Pull-Down-Transistoren im Allgemeinen eine Ansteuerstromfähigkeit, die größer gleich jener von Pass-Gate-Transistoren ist, und erfordern eine Ansteuerstromfähigkeit, die höher ist als jene von Pull-Up-Transistoren, und die Pass-Gate-Transistoren erfordern im Allgemeinen eine Ansteuerstromfähigkeit, die größer gleich jener von Pull-Up-Transistoren ist. 29A und 29B zeigen einige Ausgestaltungen von Verhältnissen der Ansteuerstromfähigkeiten für diese Transistoren in einer SRAM-Vorrichtung. Obwohl 29B verschiedene Verhältnisse von Ansteuerstromfähigkeiten zeigt, kann sie auch dahingehend gelesen werden, dass sie Anzahlen (oder Anzahlen-Verhältnisse) von Halbleiterdrähten zeigt, die mit der epitaktischen Source-/Drainschicht verbunden sind.
  • 30 zeigt eine andere Anwendung der GAA-FETs mit einer unterschiedlichen Ansteuerstromfähigkeit. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 bis 28B beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in der Ausführungsform von 30 verwendet werden, und eine ausführliche Erläuterung davon kann ausgelassen sein.
  • In der Struktur von 30 umfasst der GAA-FET Q11 vier zweite Halbleiterdrähte 25, die über der Wannenschicht 11A angeordnet sind, während der GAA-FET Q12 zwei Halbleiterdrähte 25 umfasst, die über der Wannenschicht 11B angeordnet sind. Die isolierende Isolationsschicht 15-3 für den GAA-FET Q11 ist dünner als die isolierende Isolationsschicht 15-4 für den GA-FET Q12. Die obere Fläche der isolierenden Isolationsschicht 15-3 ist in einigen Ausführungsformen im Wesentlichen der oberen Fläche der Wannenschicht 11A der Finnenstruktur gleich, und die obere Fläche der isolierenden Isolationsschicht 15-4 ist im Wesentlichen der oberen Fläche der Wannenschicht 11B der Finnenstruktur gleich.
  • Ein Signal-Rausch-Abstand (SNM) (Lesen/Halten) kann verbessert werden, wenn das PD/PG-Verhältnis der Ansteuerfähigkeiten höher ist und die Ansteuerfähigkeit der Pull-Up-Transistoren höher ist. Ein Schreib-Abstand kann verbessert werden, wenn das PG/PU-Verhältnis der Ansteuerfähigkeiten höher ist. Durch Einstellen der Anzahl von aktiven Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, können die Ansteuerstromfähigkeiten von GAA-FETs in der SRAM-Zelle leicht angepasst werden. Außerdem kann eine Reduktion der Anzahl von aktiven Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht in einer SRAM-Zelle verbunden sind, auch eine Eingangskapazität reduzieren und ferner die Leistung und Geschwindigkeit der Schaltung verbessern. Durch Verwenden der GAA-FETs mit den vorliegenden Ausführungsformen ist es möglich, eine SRAM-Zellenfläche im Vergleich mit einer SRAM-Zelle, die FinFETs mit mehreren Finnen verwendet, um ungefähr 6 % zu reduzieren.
  • Die hier beschriebenen verschiedenen Ausführungsformen oder Beispiele bieten einige Vorteile gegenüber dem Stand der Technik. Zum Beispiel können in der vorliegenden Offenbarung, durch Einstellen der Anzahl von aktiven Halbleiterdrähten, die mit der epitaktischen Source-/Drainschicht verbunden sind, die Ansteuerstromfähigkeiten von GAA-FETs und die Eingangskapazität einfach angepasst werden. Außerdem ist es möglich, die Anzahl von Herstellungsvorgängen zu minimieren und die Größe einer Halbleitervorrichtung zu reduzieren.
  • Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsforme oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind und von einer isolierenden Isolationsschicht hervorstehen, ausgebildet. Eine Opfergatestruktur wird über der Finnenstruktur ausgebildet. Die ersten Halbleiterschichten werden an einem Source-/Draingebiet der Finnenstruktur geätzt, das nicht mit der Opfergatestruktur abgedeckt ist, wodurch ein erster Source-/Drainraum ausgebildet wird, in dem die zweiten Halbleiterschichten freigelegt werden. Eine dielektrische Schicht wird an dem ersten Source-/Drainraum ausgebildet, wodurch die freigelegten zweiten Halbleiterschichten abgedeckt werden. Die dielektrische Schicht und ein Teil der zweiten Halbleiterschichten werden geätzt, wodurch ein zweiter Source-/Drainraum ausgebildet wird. Eine epitaktische Source-/Drainschicht wird in dem zweiten Source-/Drainraum ausgebildet. Mindestens eine der zweiten Halbleiterschichten steht mit der epitaktischen Source-/Drainschicht in Kontakt, und mindestens eine der zweiten Halbleiterschichten wird von der darüber angeordneten epitaktischen Source-/Drainschicht durch die dielektrische Schicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umfasst die dielektrische Schicht ein Low-k-Dielektrikumsmaterial. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die epitaktische Source-/Drainschicht ausgebildet wurde, die Opfergatestruktur entfernt, wodurch ein Teil der Finnenstruktur freigelegt wird, die ersten Halbleiterschichten werden von der freigelegten Finnenstruktur entfernt, wodurch Kanalschichten ausgebildet werden, die die zweiten Halbleiterschichten umfassen, und eine Gatedielektrikumsschicht und eine Gateelektrodenschicht werden um die Kanalschichten ausgebildet. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umschließt die Gateelektrodenschicht die mindestens einer der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist die mindestens eine der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist, näher an einem Substrat angeordnet als eine verbleibende zweite Halbleiterschicht, die die epitaktische Source-/Drainschicht kontaktiert. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind zwei oder mehr der zweiten Halbleiterschichten von der epitaktischen Source-/Drainschicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen steht lediglich eine der zweiten Halbleiterschichten mit der epitaktischen Source-/Drainschicht in Kontakt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen werden die ersten Halbleiterschichten aus SiGe gefertigt, und die zweiten Halbleiterschichten werden aus Si gefertigt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind und von einer isolierenden Isolationsschicht hervorstehen, ausgebildet. Eine Opfergatestruktur wird über der Finnenstruktur ausgebildet. Die ersten Halbleiterschichten werden an einem Source-/Draingebiet der Finnenstruktur geätzt, das nicht mit der Opfergatestruktur abgedeckt ist, wodurch ein erster Source-/Drainraum ausgebildet wird, in dem die zweiten Halbleiterschichten freigelegt werden. Eine dielektrische Schicht wird an dem Source-/Draingebiet ausgebildet, wodurch die freigelegten zweiten Halbleiterschichten abgedeckt werden. Die dielektrische Schicht wird geätzt, wodurch ein zweiter Source-/Drainraum ausgebildet wird wobei mindestens eine der zweiten Halbleiterschichten in dem zweiten Source-/Drainraum freigelegt wird und ihn kreuzt. Eine epitaktische Source-/Drainschicht wird in dem zweiten Source-/Drainraum ausgebildet. Mindestens eine der zweiten Halbleiterschichten, die in dem zweiten Source-/Drainraum freigelegt ist, steht mit der epitaktischen Source-/Drainschicht in Kontakt, und mindestens eine der zweiten Halbleiterschichten wird von der darüber angeordneten epitaktischen Source-/Drainschicht durch die dielektrische Schicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umfasst die dielektrische Schicht ein Low-k-Dielektrikumsmaterial. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird, nachdem die epitaktische Source-/Drainschicht ausgebildet wurde, die Opfergatestruktur entfernt, wodurch ein Teil der Finnenstruktur freigelegt wird, die ersten Halbleiterschichten werden von der freigelegten Finnenstruktur entfernt, wodurch Kanalschichten ausgebildet werden, die die zweiten Halbleiterschichten umfassen, und eine Gatedielektrikumsschicht und eine Gateelektrodenschicht werden um die Kanalschichten ausgebildet. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umschließt die Gateelektrodenschicht die mindestens eine der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist die mindestens eine der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist, näher an einem Substrat angeordnet als eine verbleibende zweite Halbleiterschicht, die die epitaktische Source-/Drainschicht kontaktiert. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind zwei oder mehr der zweiten Halbleiterschichten von der epitaktischen Source-/Drainschicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen steht lediglich eine der zweiten Halbleiterschichten mit der epitaktischen Source-/Drainschicht in Kontakt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen werden die ersten Halbleiterschichten aus SiGe gefertigt, und die zweiten Halbleiterschichten werden aus Si gefertigt.
  • Gemäß einem anderen Aspekt der vorliegenden Anmeldung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine erste Finnenstruktur und eine zweite Finnenstruktur, wobei in beiden erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind und von einer isolierenden Isolationsschicht hervorstehen, ausgebildet. Eine erste Opfergatestruktur wird über der ersten Finnenstruktur ausgebildet, und eine zweite Opfergatestruktur wird über der zweiten Finnenstruktur ausgebildet. Die ersten Halbleiterschichten werden von einem ersten Source-/Draingebiet der ersten Finnenstruktur, das nicht mit der ersten Opfergatestruktur abgedeckt ist, entfernt, und die ersten Halbleiterschichten werden von einem zweiten Source-/Draingebiet der zweiten Finnenstruktur, das nicht mit der zweiten Opfergatestruktur abgedeckt ist, entfernt. Eine erste Isolationsschicht wird um die zweiten Halbleiterschichten in dem ersten und dem zweiten Source-/Draingebiet ausgebildet. Die dielektrische Schicht und ein Teil der zweiten Halbleiterschichten werden an dem ersten Source-/Draingebiet geätzt, wodurch ein erster Source-/Drainraum ausgebildet wird. Die dielektrische Schicht und ein Teil der zweiten Halbleiterschichten werden an dem zweiten Source-/Draingebiet geätzt, wodurch ein zweiter Source-/Drainraum ausgebildet wird. Eine erste epitaktische Source-/Drainschicht wird in dem ersten Source-/Drainraum ausgebildet, und eine zweite epitaktische Source-/Drainschicht wird in dem zweiten Source-/Drainraum ausgebildet. Eine Anzahl der zweiten Halbleiterschichten, die die erste epitaktische Source-/Drainschicht in dem ersten Source-/Draingebiet kontaktieren, ist von einer Anzahl der zweiten Halbleiterschichten, die die zweite epitaktische Source-/Drainschicht in dem zweiten Source-/Draingebiet kontaktieren, verschieden. Eine Dicke der isolierenden Isolationsschicht, die die erste Finnenstruktur umgibt, ist von einer Dicke einer isolierenden Isolationsschicht, die die zweite Finnenstruktur umgibt, verschieden. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umfasst die dielektrische Schicht ein Low-k-Dielektrikumsmaterial. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen werden die ersten Halbleiterschichten aus SiGe gefertigt, und die zweiten Halbleiterschichten werden aus Si gefertigt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist die Gesamtzahl der zweiten Halbleiterschichten in der ersten Finnenstruktur einer Gesamtzahl der zweiten Halbleiterschichten in der ersten Finnenstruktur gleich, und die Gesamtzahl der zweiten Halbleiterschichten liegt in einem Bereich von 3 bis 15.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen einer Halbleitervorrichtung eine Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind, ausgebildet. Eine Opfergatestruktur wird über der Finnenstruktur ausgebildet. Die ersten Halbleiterschichten werden an einem Sourcegebiet und einem Draingebiet der Finnenstruktur geätzt, die nicht mit der Opfergatestruktur abgedeckt sind, wodurch ein erster Sourceraum und einer erster Drainraum ausgebildet werden, wobei in beiden die zweiten Halbleiterschichten freigelegt werden. Eine dielektrische Schicht wird an dem ersten Sourceraum und in dem ersten Drainraum ausgebildet, wodurch die freigelegten zweiten Halbleiterschichten abgedeckt werden. Die dielektrische Schicht und ein Teil der zweiten Halbleiterschichten werden geätzt, wodurch ein zweiter Sourceraum und ein zweiter Drainraum ausgebildet werden. Eine epitaktische Sourceschicht wird in dem zweiten Sourceraum ausgebildet, und eine epitaktische Drainschicht wird in dem zweiten Drainraum ausgebildet. Eine Anzahl der zweiten Halbleiterschichten, die die epitaktische Sourceschicht in dem Sourcegebiet kontaktieren, ist von einer Anzahl der zweiten Halbleiterschichten, die die epitaktische Drainschicht in dem Draingebiet kontaktieren, verschieden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen ersten Gate-all-Around-Feldeffekttransistor (GAA-FET), der über einem Substrat angeordnet ist, und einen zweiten GAA-FET, der über dem Substrat angeordnet ist. Jeder von dem ersten GAA-FET und dem zweiten GAA-FET umfasst Halbleiterdrähte, die vertikal über dem Substrat angeordnet sind, eine epitaktische Source-/Drainschicht, die mit einem oder mehreren der Halbleiterdrähte in Kontakt steht, eine Gatedielektrikumsschicht, die auf jedem Kanalgebiet der Halbleiterdrähte angeordnet ist und es umschließt, und eine Gateelektrodenschicht, die auf der Gatedielektrikumsschicht angeordnet ist und jedes Kanalgebiet umschließt. In mindestens einem von dem ersten GAA-FET und dem zweiten GAA-FET ist mindestens einer der Halbleiterdrähte von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt. Eine Dicke einer isolierenden Isolationsschicht, die den ersten GAA-FET umgibt, ist von einer Dicke einer isolierenden Isolationsschicht, die den zweiten GAA-FET umgibt, verschieden. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist eine Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem ersten GAA-FET kontaktieren, von einer Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem zweiten GAA-FET kontaktieren, verschieden. Die Dicke einer isolierenden Isolationsschicht, die den ersten GAA-FET umgibt, ist kleiner als die Dicke einer isolierenden Isolationsschicht, die den zweiten GAA-FET umgibt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umfasst die dielektrische Schicht ein Low-k-Dielektrikumsmaterial. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist die Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem ersten GAA-FET kontaktieren, größer als die Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem zweiten GAA-FET kontaktieren, und in dem zweiten GAA-FET ist mindestens einer der Halbleiterdrähte von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umschließt die Gateelektrodenschicht den mindestens einen der zweiten Halbleiterdrähte, der von der epitaktischen Source-/Drainschicht in dem zweiten GAA-FET getrennt ist. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist der mindestens eine der Halbleiterdrähte, der von der epitaktischen Source-/Drainschicht getrennt ist, näher an dem Substrat angeordnet als ein oder mehrere verbleibende Halbleiterdrähte, die die epitaktische Source-/Drainschicht kontaktieren. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind in dem zweiten GAA-FET zwei oder mehr der Halbleiterdrähte von der epitaktischen Source-/Drainschicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen steht in dem zweiten GAA-FET lediglich einer der Halbleiterdrähte mit der epitaktischen Source-/Drainschicht in Kontakt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist in dem ersten GAA-FET mindestens einer der Halbleiterdrähte von der darüber angeordneten epitaktischen Source-/Drainschicht durch die dielektrische Schicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen stehen in dem ersten GAA-FET alle der Halbleiterdrähte mit der epitaktischen Source-/Drainschicht in Kontakt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist eine Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem ersten GAA-FET kontaktieren, gleich einer Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem zweiten GAA-FET kontaktieren.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung Halbleiterdrähte, die vertikal über einem Substrat angeordnet sind, eine epitaktische Source-/Drainschicht, die mit einem oder mehreren der Halbleiterdrähte in Kontakt steht, eine Gatedielektrikumsschicht, die auf jedem Kanalgebiet der Halbleiterdrähte angeordnet ist und es umschließt, und eine Gateelektrodenschicht, die auf der Gatedielektrikumsschicht angeordnet ist und jedes Kanalgebiet umschließt. Mindestens einer der Halbleiterdrähte ist von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umschließt die Gateelektrodenschicht den mindestens einen der zweiten Halbleiterdrähte, der von der epitaktischen Source-/Drainschicht in dem zweiten GAA-FET getrennt ist. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind zwei oder mehr der Halbleiterdrähte von der epitaktischen Source-/Drainschicht durch die dielektrische Schicht getrennt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen Gate-all-Around-Feldeffekttransistor (GAA-FET). Der GAA-FET umfasst Halbleiterdrähte, die vertikal über einem Substrat angeordnet sind, eine epitaktische Sourceschicht, die mit einem oder mehreren der Halbleiterdrähte in Kontakt steht, eine epitaktische Drainschicht, die mit einem oder mehreren der Halbleiterdrähte in Kontakt steht, eine Gatedielektrikumsschicht, die auf jedem Kanalgebiet der Halbleiterdrähte angeordnet ist und es umschließt, und eine Gateelektrodenschicht, die auf der Gatedielektrikumsschicht angeordnet ist und jedes Kanalgebiet umschließt. Eine Anzahl der Halbleiterdrähte, die die epitaktische Sourceschicht kontaktieren, ist von einer Anzahl der Halbleiterdrähte, die die epitaktische Drainschicht kontaktieren, verschieden. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist mindestens einer der Halbleiterdrähte von mindestens einer von der epitaktischen Source- und Drainschicht durch die dielektrische Schicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umschließt die Gateelektrodenschicht den mindestens einen der zweiten Halbleiterschichten, der von der mindestens einer von der epitaktischen Source- und Drainschicht getrennt ist. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen stehen alle der Halbleiterdrähte mit der epitaktischen Sourceschicht in Kontakt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist mindestens einer der Halbleiterdrähte von der epitaktischen Sourceschicht durch eine dielektrische Schicht getrennt, und zwei oder mehr der Halbleiterdrähte sind von der epitaktischen Sourceschicht getrennt. In einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen steht lediglich einer der Halbleiterdrähte mit der epitaktischen Sourceschicht in Kontakt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung Halbleiterdrähte, die vertikal über einem Substrat angeordnet sind, eine epitaktische Source-/Drainschicht, die jedes Source-/Draingebiet von einem oder mehreren der Halbleiterdrähte umschließt, eine Gatedielektrikumsschicht, die auf jedem Kanalgebiet der Halbleiterdrähte angeordnet ist und es umschließt, und eine Gateelektrodenschicht, die auf der Gatedielektrikumsschicht angeordnet ist und jedes Kanalgebiet umschließt. Mindestens einer der Halbleiterdrähte ist von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen oder Beispielen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen oder Beispiele zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 15/157139 [0024]
    • US 15/064402 [0024]
    • US 15098073 [0024]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden einer Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind und von einer isolierenden Isolationsschicht hervorstehen, Ausbilden einer Opfergatestruktur über der Finnenstruktur, Ätzen der ersten Halbleiterschichten an einem Source-/Draingebiet der Finnenstruktur, das nicht mit der Opfergatestruktur abgedeckt ist, wodurch ein erster Source-/Drainraum ausgebildet wird, in dem die zweiten Halbleiterschichten freigelegt werden, Ausbilden einer dielektrischen Schicht an dem ersten Source-/Drainraum, wodurch die freigelegten zweiten Halbleiterschichten abgedeckt werden, Ätzen der dielektrischen Schicht und eines Teils der zweiten Halbleiterschichten, wodurch ein zweiter Source-/Drainraum ausgebildet wird, und Ausbilden einer epitaktischen Source-/Drainschicht in dem zweiten Source-/Drainraum, wobei: mindestens eine der zweiten Halbleiterschichten mit der epitaktischen Source-/Drainschicht in Kontakt steht, mindestens eine der zweiten Halbleiterschichten von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt ist, und eine obere Fläche der isolierenden Isolationsschicht auf einer Höhe unter einer Unterseite der epitaktischen Source/Drainschicht angeordnet ist.
  2. Verfahren nach Anspruch 1, wobei die dielektrische Schicht ein Low-k-Dielektrikumsmaterial umfasst.
  3. Verfahren nach Anspruch 1 oder 2, das ferner, nachdem die epitaktische Source-/Drainschicht ausgebildet wurde, umfasst: Entfernen der Opfergatestruktur, wodurch ein Teil der Finnenstruktur freigelegt wird, Entfernen der ersten Halbleiterschichten von der freigelegten Finnenstruktur, wodurch Kanalschichten ausgebildet werden, die die zweiten Halbleiterschichten umfassen, und Ausbilden einer Gatedielektrikumsschicht und einer Gateelektrodenschicht um die Kanalschichten.
  4. Verfahren nach Anspruch 3, wobei die Gateelektrodenschicht die mindestens eine der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist, umschließt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die mindestens eine der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist, näher an einem Substrat angeordnet ist als eine verbleibende zweite Halbleiterschicht, die die epitaktische Source-/Drainschicht kontaktiert.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei zwei oder mehr der zweiten Halbleiterschichten von der epitaktischen Source-/Drainschicht getrennt sind.
  7. Verfahren nach Anspruch 6, wobei lediglich eine der zweiten Halbleiterschichten mit der epitaktischen Source-/Drainschicht in Kontakt steht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei: die ersten Halbleiterschichten aus SiGe gefertigt werden, und die zweiten Halbleiterschichten aus Si gefertigt werden.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden einer Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind und von einer isolierenden Isolationsschicht hervorstehen, Ausbilden einer Opfergatestruktur über der Finnenstruktur, Ätzen der ersten Halbleiterschichten an einem Source-/Draingebiet der Finnenstruktur, das nicht mit der Opfergatestruktur abgedeckt ist, wodurch ein erster Source-/Drainraum ausgebildet wird, in dem die zweiten Halbleiterschichten freigelegt werden, Ausbilden einer dielektrischen Schicht an dem Source-/Draingebiet, wodurch die freigelegten zweiten Halbleiterschichten abgedeckt werden, Ätzen der dielektrischen Schicht, wodurch ein zweiter Source-/Drainraum ausgebildet wird, wobei mindestens eine der zweiten Halbleiterschichten in dem zweiten Source-/Drainraum freigelegt wird und ihn kreuzt, und Ausbilden einer epitaktischen Source-/Drainschicht in dem zweiten Source-/Drainraum, wobei: die mindestens eine der zweiten Halbleiterschichten, die in dem zweiten Source-/Drainraum freigelegt ist, mit der epitaktischen Source-/Drainschicht in Kontakt steht, mindestens eine der Halbleiterschichten von der darüber angeordneten epitaktischen Source-/Drainschicht durch die dielektrische Schicht getrennt ist, und eine obere Fläche der isolierenden Isolationsschicht auf einer Höhe unter einer Unterseite der epitaktischen Source/Drainschicht angeordnet ist.
  10. Verfahren nach Anspruch 9, wobei die dielektrische Schicht ein Low-k-Dielektrikumsmaterial umfasst.
  11. Verfahren nach Anspruch 9 oder 10, das ferner, nachdem die epitaktische Source-/Drainschicht ausgebildet wurde, umfasst: Entfernen der Opfergatestruktur, wodurch ein Teil der Finnenstruktur freigelegt wird, Entfernen der ersten Halbleiterschichten von der freigelegten Finnenstruktur, wodurch Kanalschichten ausgebildet werden, die die zweiten Halbleiterschichten umfassen, und Ausbilden einer Gatedielektrikumsschicht und einer Gateelektrodenschicht um die Kanalschichten.
  12. Verfahren nach Anspruch 11, wobei die Gateelektrodenschicht die mindestens einer der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist, umschließt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei die mindestens eine der zweiten Halbleiterschichten, die von der epitaktischen Source-/Drainschicht getrennt ist, näher an einem Substrat angeordnet ist als eine verbleibende zweite Halbleiterschicht, die die epitaktische Source-/Drainschicht kontaktiert.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei zwei oder mehr der zweiten Halbleiterschichten von der epitaktischen Source-/Drainschicht getrennt sind.
  15. Verfahren nach Anspruch 14, wobei lediglich eine der zweiten Halbleiterschichten mit der epitaktischen Source-/Drainschicht in Kontakt steht.
  16. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 15, wobei: die ersten Halbleiterschichten aus SiGe gefertigt werden, und die zweiten Halbleiterschichten aus Si gefertigt werden.
  17. Halbleitervorrichtung, umfassend: einen ersten Gate-all-Around-Feldeffekttransistor (GAA-FET), der über einem Substrat angeordnet ist, und einen zweiten GAA-FET, der über dem Substrat angeordnet, ist, wobei: jeder von dem ersten GAA-FET und dem zweiten GAA-FET umfasst: Halbleiterdrähte, die vertikal über dem Substrat angeordnet sind, eine epitaktische Source-/Drainschicht, die mit einem oder mehreren der Halbleiterdrähte in Kontakt steht, eine Gatedielektrikumsschicht, die auf jedem Kanalgebiet der Halbleiterdrähte angeordnet ist und es umschließt, und eine Gateelektrodenschicht, die auf der Gatedielektrikumsschicht angeordnet ist und jedes Kanalgebiet umschließt, in mindestens einem von dem ersten GAA-FET und dem zweiten GAA-FET mindestens einer der Halbleiterdrähte von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt ist, und eine Dicke einer isolierenden Isolationsschicht, die den ersten GAA-FET umgibt, von einer Dicke einer isolierenden Isolationsschicht, die den zweiten GAA-FET umgibt, verschieden ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei: eine Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem ersten GAA-FET kontaktieren, größer ist als eine Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem zweiten GAA-FET kontaktieren, und die Dicke einer isolierenden Isolationsschicht, die den ersten GAA-FET umgibt, kleiner ist als die Dicke einer isolierenden Isolationsschicht, die den zweiten GAA-FET umgibt.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die dielektrische Schicht ein Low-k-Dielektrikumsmaterial umfasst.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, wobei: die Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem ersten GAA-FET kontaktieren, größer ist als die Anzahl der Halbleiterdrähte, die die epitaktische Source-/Drainschicht in dem zweiten GAA-FET kontaktieren, und in dem zweiten GAA-FET mindestens einer der Halbleiterdrähte von der darüber angeordneten epitaktischen Source-/Drainschicht durch eine dielektrische Schicht getrennt ist.
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US15/800,940 US10699956B2 (en) 2017-08-30 2017-11-01 Method of manufacturing a semiconductor device and a semiconductor device
US15/885,359 2018-01-31
US15/885,359 US10403550B2 (en) 2017-08-30 2018-01-31 Method of manufacturing a semiconductor device and a semiconductor device

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