DE102020105936B4 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102020105936B4
DE102020105936B4 DE102020105936.1A DE102020105936A DE102020105936B4 DE 102020105936 B4 DE102020105936 B4 DE 102020105936B4 DE 102020105936 A DE102020105936 A DE 102020105936A DE 102020105936 B4 DE102020105936 B4 DE 102020105936B4
Authority
DE
Germany
Prior art keywords
fet
supply line
gaa
contact
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102020105936.1A
Other languages
English (en)
Other versions
DE102020105936A1 (de
Inventor
Guo-Huei Wu
Jerry Chang-Jui Kao
Chih-Liang Chen
Hui-Zhong ZHUANG
Jung-Chan YANG
Lee-Chung Lu
Xiangdong Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/797,890 external-priority patent/US11063045B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020105936A1 publication Critical patent/DE102020105936A1/de
Application granted granted Critical
Publication of DE102020105936B4 publication Critical patent/DE102020105936B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Halbleitervorrichtung, die eine Standardzelle aufweist, aufweisend:eine erste Versorgungsleitung (310), die eine Stromschiene der Standardzelle ist;eine zweite Versorgungsleitung (320), die eine Stromschiene der Standardzelle ist;einen ersten Gate-all-Around-Feldeffekttransistor, GAA-FET (111), der Standardzelle, der über einem Substrat angeordnet ist, undeinen zweiten GAA-FET (112) der Standardzelle, der über dem ersten GAA-FET (111) angeordnet ist,wobei der erste GAA-FET (111) und der zweite GAA-FET (112) ein Gate (120) gemeinsam nutzen,wobei die erste Versorgungsleitung (310) und die zweite Versorgungsleitung (320) auf vertikal voneinander verschiedenen Ebenen angeordnet sind, und wobei eine von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) auf einer gleichen Ebene angeordnet ist wie der erste GAA-FET,wobei die andere von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) über dem zweiten GAA-FET angeordnet ist.

Description

  • STAND DER TECHNIK
  • Die Offenbarung betrifft ein Verfahren zum Herstellen von integrierten Halbleiterschaltungen und insbesondere ein Verfahren zum Herstellen von Halbleitervorrichtungen, die Fin-Feldeffekttransistoren (FinFETs) und/oder Gate-all-Around-FETs, die vertikal gestapelt sind, aufwiesen, und Halbleitervorrichtungen. Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z.B. einem Mehrfachgate-Feldeffekttransistor (FET), der einen FinFET und einen Gate-all-Around-FET (GAA-FET) aufweist. In einem FinFET ist eine Gateelektrode zu drei Seitenflächen eines Kanalgebiets benachbart, wobei eine Gatedielektrikumsschicht dazwischen angeordnet ist. Da die Gatestruktur die Finne an drei Flächen umgibt (umschließt), weist der Transistor im Wesentlichen drei Gates auf, die den Strom über die Finne oder das Kanalgebiet steuern. Leider befindet sich die vierte Seite, der untere Teil des Kanals, weit weg von der Gateelektrode und steht somit nicht unter enger Gatesteuerung. Im Gegensatz dazu sind in einem GAA-FET alle vier Flächen des Kanalgebiets durch die Gateelektrode umgeben, was eine vollständigere Verarmung im Kanalgebiet ermöglicht und aufgrund einer steileren Unterschwellsteilheit (SS) und einer kleineren draininduzierten Barrierenerniedrigung (DIBL) zu weniger Kurzkanaleffekten führt. Da Transistorabmessungen kontinuierlich auf unter 10-15-nm-Technologieknoten miniaturisiert werden, werden weitere Verbesserungen des GAA-FET erfordert.
  • In dem Artikel „SHI, Jiajun; LI, Mingyu; MORITZ, Csaba Andras: Power-delivery network in 30 ICs: Monolithic 30 vs. Skybridge 30 CMOS. IEEE/ACM International Symposium on Nanoscale Architectures (NANOARCH), 2017, S. 73-78. IEEE Xplore [online]. 001: 10.1109/NANOARCH.2017.8053736, In: IEEE“ wird ein Design eines Stromversorgungsnetzwerkes mit Standardzellen beschrieben, in welchem Versorgungsleitungen in vertikal verschiedenen Ebenen vorgesehen sind.
  • Aus der US 2018 / 0 315 838 A1 ist eine Halbleitervorrichtung mit zwei Gate-all-around-Feldeffekttransistoren und Versorgungsleitungen bekannt, welche auf vertikal voneinander verschiedenen Ebenen angeordnet sind.
  • Die US 2019/0 057 867 A1 beschreibt ein Verfahren zum Bilden einer Halbleitervorrichtung mit einem Substrat, auf dem eine Vielzahl von Gate-Bereichen abwechselnd mit einer Vielzahl von Source/Drain-Bereichen angeordnet ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung lässt sich am besten anhand der nachstehenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und lediglich zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt eine konzeptionelle Ansicht eines vertikal angeordneten komplementären FET (CFET) nach dem Stand der Technik.
    • 2A, 2B und 2C zeigen eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 3A, 3B und 3C zeigen eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer nicht-beanspruchen Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 zeigt eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8 zeigt eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 zeigt eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10A, 10B und 10C zeigen nicht-beanspruchte Mo-Verdrahtungs-Layouts gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11A, 11B und 11C zeigen nicht-beanspruchte Mo-Verdrahtungs-Layouts gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12A, 12B und 12C zeigen nicht-beanspruchte Mo-Verdrahtungs-Layouts gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13A, 13B und 13C zeigen nicht-beanspruchte Mo-Verdrahtungs-Layouts gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14A, 14B, 14C und 14D zeigen nicht-beanspruchte Mo-Verdrahtungs-Layouts gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15A, 15B und 15C zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 16A, 16B und 16C zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 17A, 17B und 17C zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 18A, 18B und 18C zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 19A und 19B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 20A und 20B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 21A und 21B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 22A, 22B und 22C zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 23A und 23B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 24A und 24B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 25A, 25B, 25C und 25D zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 26A und 26B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 27A und 27B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
    • 28A und 28B zeigen verschiedene Ansichten, die Herstellungsvorgänge eines CFET darstellen, gemäß einer anderen nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • Wenn die Größe von Halbleitervorrichtungen kleiner wird, wird auch eine Zellenhöhe von Standardzellen kleiner. Die Zellenhöhe ist im Allgemeinen als ein Abstand (Pitch) zwischen zwei Versorgungsleitungen, VDD und VSS, definiert und wird im Allgemeinen durch die Anzahl und einen Pitch von Finnenstrukturen und/oder Metallleitungen bestimmt. Die VDD liefert ein höheres Potential als die VSS. Die Zellenhöhe wird auch als eine Spurhöhe bezeichnet. Typische Spurhöhen sind 7,5 T, 6,5 T oder 5,5 T, wobei T einen kleinsten Pitch von Metallleitungen darstellt, die über der Standardzelle verlaufen. Eine Skalierung auf 4,5 T oder 4 T herunter ist derzeit erforderlich, um die Größe von Halbleitervorrichtungen weiter zu minimieren. Um die Zellenhöhe zu reduzieren, wurde ein komplementärer FET (CFET) vorgeschlagen, in dem ein p-FET und ein n-FET vertikal gestapelt sind.
  • Wie in 1 dargestellt, wird in einem CFET ein erster Gate-All-Around-Feldeffekttransistor (GAA-FET) 11 über einem Substrat angeordnet, und ein zweiter GAA-FET 12 wird über dem ersten GAA-FET 11 angeordnet. Der erste GAA-FET 11 weist eine erste Source 11S und einen ersten Drain 11D auf, und der zweite GAA-FET 12 weist eine zweite Source 12S und einen zweiten Drain 12D auf. Die Source/der Drain des ersten GAA-FET ist in einigen Ausführungsformen von der Source/dem Drain des zweiten GAA-FET elektrisch getrennt. Eine Gatestruktur 10G, die eine Gatedielektrikumsschicht und eine Gateelektrodenschicht aufweist, wird üblicherweise um das Kanalgebiet des ersten und des zweiten GAA-FET ausgebildet. In einigen Ausführungsformen ist der erste GAA-FET 11 ein FET eines ersten Leitfähigkeitstyps (z.B. n-Typs) und der zweite GAA-FET 12 weist einen zweiten Leitfähigkeitstyp (z.B. p-Typ) auf, der vom ersten Leitfähigkeitstyp verschieden ist. In anderen Ausführungsformen weisen der erste und der zweite GAA-FET den gleichen Leitfähigkeitstyp auf.
  • Die Source des zweiten (oberen) GAA-FET 12 ist mit einer ersten Versorgungsleitung, z.B. Vdd, gekoppelt, und die Source des ersten (unteren) GAA-FET 11 ist mit einer zweiten Versorgungsleitung, z.B. Vss, gekoppelt. Es ist zu beachten, dass Versorgungsleitungen durch benachbarte Zellen (entlang der in 10A bis 14D gezeigten Y-Richtung) gemeinsam genutzt werden.
  • 2A bis 14D zeigen verschiedene Versorgungsleitungsanordnungen (Stromschienenanordnungen) für einen CFET gemäß Ausführungsformen der vorliegenden Offenbarung.
  • 2A, 2B und 2C zeigen eine schematische Ansicht eines vertikal angeordneten komplementären FET (CFET) gemäß einer Ausführungsform der vorliegenden Offenbarung. 2A ist eine perspektivische Ansicht, 2B ist eine Draufsicht und 2C ist eine Querschnittsansicht des CFET gemäß einer Ausführungsform der vorliegenden Offenbarung. 2A bis 2C zeigen eine CMOS-Inverterschaltung, die einen CFET verwendet. In den nachstehenden Strukturen ist es möglich, einen tiefen Kontakt (z.B. einen Kontakt, der eine Source oder einen Drain mit einer vergrabenen Versorgungsleitung, die unterhalb des CFET angeordnet ist, verbindet) zu vermeiden. Daher kann ein parasitärer Durchkontaktierungswiderstand reduziert werden, und eine Ausbildung einer tiefen Durchkontaktierung, die ein hohes Aspektverhältnis aufweist, was im Allgemeinen schwierig ist, kann vermieden werden.
  • In einigen Ausführungsformen ist eine von den Versorgungsleitungen (Stromschienen) Vdd 310 (z.B. positives Potential) und Vss 320 (z.B. negatives oder Massepotential) zum Versorgen des CFET unter dem CFET angeordnet und die andere der Versorgungsleitungen ist über dem CFET angeordnet.
  • In 2A bis 2C weist der CFET einen NMOS 111 und einen PMOS 112, der über dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne oder einen Draht 110, die/der ein Kanalgebiet und Source-/Draingebiete aufweist, eine Gatestruktur 120, die das Kanalgebiet der Finne 110 umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne 110 umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne 110 umschließt, auf. Der PMOS 112 weist eine Finne oder einen Draht 210, die/der ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne 210 umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne 210 umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne 210 umschließt, auf. Das Gate 120 wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt.
  • In einigen Ausführungsformen werden die Finnen 110, 210 aus einem kristallinen Halbleitermaterial hergestellt, wie z.B. Si, SiGe, Ge, SiGeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP. In bestimmten Ausführungsformen wird Si verwendet.
  • Das Gate 120 weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Austrittsarbeit-Einstellschichten und eine Body-Gateelektrodenschicht auf. In einigen Ausführungsformen weist die Gatedielektrikumsschicht eine oder mehrere Schichten aus einem dielektrischen Material, wie z.B. Siliziumoxid, Siliziumnitrid oder einem High-k-Dielektrikumsmaterial, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon auf. Beispiele für ein High-k-Dielektrikumsmaterial umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon. In einigen Ausführungsformen weist die Gatedielektrikumsschicht eine Grenzflächenschicht auf, die zwischen den Kanalschichten und dem dielektrischen Material ausgebildet wird. Die Gatedielektrikumsschicht kann mithilfe einer CVD, einer ALD oder eines beliebigen geeigneten Verfahrens ausgebildet werden. In einer Ausführungsform wird die Gatedielektrikumsschicht unter Verwendung eines hochkonformen Abscheidungsprozesses, wie z.B. einer ALD, ausgebildet, um sicherzustellen, dass eine Gatedielektrikumsschicht ausgebildet wird, die eine gleichmäßige Dicke um jede Kanalschicht aufweist. Die Dicke der Gatedielektrikumsschicht liegt in einer Ausführungsform in einem Bereich von ungefähr 1 nm bis ungefähr 6 nm.
  • Die Gateelektrodenschicht wird auf der Gatedielektrikumsschicht ausgebildet, um jede Kanalschicht zu umgeben. Die Gateelektrodenschicht weist eine oder mehrere Schichten aus einem leitfähigen Material, wie z.B. Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon auf. Die Gateelektrodenschicht kann mithilfe einer CVD, einer ALD, eines Elektroplattierens oder eines anderen geeigneten Verfahrens ausgebildet werden.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Schichten zum Einstellen der Austrittsarbeit auf der Gatedielektrikumsschicht angeordnet. Die Austrittsarbeits-Einstellschicht wird aus einem leitfähigen Material, wie z.B. einer einfachen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr von diesen Materialien, hergestellt. Die Austrittsarbeits-Einstellschicht kann mithilfe einer ALD, einer PVD, einer CVD, einer Elektronenstrahlverdampfung (e-beam evaporation) oder eines anderen geeigneten Prozesses ausgebildet werden.
  • Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 2A bis 2C dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung VSS über einen unteren Durchkontaktierungskontakt 330 gekoppelt, während der Drainkontakt 235 des PMOS 112 mit der Versorgungsleitung Vdd 310 über einen oberen Durchkontaktierungskontakt 340 gekoppelt ist. Die Versorgungsleitung Vss 320 ist in einigen Ausführungsformen unterhalb des NMOS 111 angeordnet, und die Versorgungsleitung Vdd 310 ist oberhalb des PMOS 112 angeordnet. Die vertikale Länge (Höhe) des unteren Durchkontaktierungskontakts 330 ist in einigen Ausführungsformen im Wesentlichen gleich wie die vertikale Länge (Höhe) des oberen Durchkontaktierungskontakts 340. Die vertikale Länge (Höhe) des unteren Durchkontaktierungskontakts 330 ist in einigen Ausführungsformen ungefähr 0,5 mal bis 2 mal so hoch wie der obere Durchkontaktierungskontakt 340. In anderen Ausführungsformen ist die vertikale Länge (Höhe) des unteren Durchkontaktierungskontakts 330 ungefähr 0,8 mal bis 1,2 mal so hoch wie der obere Durchkontaktierungskontakt 340. Wenn der Größenunterschied jenseits dieser Bereiche liegt, wäre einer der Durchkontaktierungskontakte ein tiefer Kontakt, und daher würde ein parasitärer Durchkontaktierungswiderstand ansteigen, und ein Ausbilden einer tiefen Durchkontaktierung, die ein hohes Aspektverhältnis aufweist, was im Allgemeinen schwierig ist, wäre erforderlich.
  • In einigen Ausführungsformen werden Signalleitungen 350, 360 und 370 über dem CFET angeordnet, wie in 2A dargestellt. In einigen Ausführungsformen ist die Signalleitung 350 mit dem Sourcekontakt 230 des PMOS 112 über einen Durchkontaktierungskontakt 342 gekoppelt, und die Signalleitung 360 ist mit dem Gate (der Gateelektrode) 120 des CFET über einen Durchkontaktierungskontakt 344 gekoppelt. Die Signalleitung 360 stellt in einigen Ausführungsformen einen Eingang des Inverters dar und die Signalleitung 350 stellt einen Ausgang des Inverters dar.
  • In einigen Ausführungsformen sind die Versorgungsleitung 310 und die Signalleitungen 350,360 und 370 in derselben Metallverdrahtungsebene (Mo) ausgebildet, und der obere Durchkontaktierungskontakt 340 und die Durchkontaktierungskontakte 342, 344 sind in derselben Durchkontaktierungsebene ausgebildet.
  • In einigen Ausführungsformen werden der untere Durchkontaktierungskontakt 330, der Sourcekontakt 130 und der Drainkontakt 135 des NMOS 111, der Sourcekontakt 230 und der Drainkontakt 235 des PMOS 112, der Stabkontakt 125, der obere Durchkontaktierungskontakt 340 und/oder der Durchkontaktierungskontakt 342, 344 aus dem gleichen leitfähigen Material oder aus verschiedenen leitfähigen Materialien hergestellt. Das leitfähige Material ist eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN oder einem beliebigen anderen geeigneten Material. In einigen Ausführungsformen wird eine Silizidschicht über den Source-/Draingebieten der Finne vor dem Ausbilden des leitfähigen Materials ausgebildet. Die Silizidschicht umfasst eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. In einigen Ausführungsformen werden die Versorgungsleitungen 310 und die Signalleitungen 350, 360 und 370 aus einer oder mehreren Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN oder einem beliebigen anderen geeigneten Material hergestellt.
  • In einigen Ausführungsformen werden zwei Finnen 110 und zwei Finnen 210 jeweils horizontal angeordnet und durch das Gate 120 umschlossen, wie in 2B und 2C dargestellt. Die Anzahl der Finnen pro Gate kann in einigen Ausführungsformen drei oder mehr und bis zu 10 betragen.
  • In einigen Ausführungsformen wird ein Kanal des NMOS 111 aus dem gleichen Material hergestellt wie ein Kanal des PMOS 112, zum Beispiel Si. In anderen Ausführungsformen wird der Kanal des NMOS 111 aus einem anderen Material hergestellt als der Kanal des PMOS 112. In einigen Ausführungsformen wird der Kanal des NMOS 111 aus Si hergestellt und der Kanal des PMOS 112 wird aus SiGe hergestellt.
  • In 2A bis 2C ist es, da eine der Versorgungsleitungen (z.B. Vss 320) als eine vergrabene Versorgungsleitung ausgebildet wird, möglich, die Zellenhöhe zu reduzieren.
  • 3A, 3B und 3C zeigen eine schematische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 3A ist eine perspektivische Ansicht, 3B ist eine Draufsicht und 3C ist eine Querschnittsansicht des CFET gemäß einer Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 2C beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 3A bis 3C weist der CFET einen NMOS 111 und einen PMOS 112, der unterhalb des NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 3A bis 3C dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320 über einen oberen Durchkontaktierungskontakt 340 gekoppelt, während der Drainkontakt 235 des PMOS 112 mit der Versorgungsleitung Vdd 310 über einen unteren Durchkontaktierungskontakt 330 gekoppelt ist. Die Versorgungsleitung Vss 320 ist oberhalb des NMOS 111 angeordnet, und die Versorgungsleitung Vdd 310 ist unterhalb des PMOS 112 angeordnet. Die vertikale Länge (Höhe) des unteren Durchkontaktierungskontakts 330 ist in einigen Ausführungsformen ungefähr 0,5 mal bis 2 mal so hoch wie der obere Durchkontaktierungskontakt 340. Wenn der Größenunterschiedjenseits dieser Bereiche liegt, wäre einer der Durchkontaktierungskontakte ein tiefer Kontakt, und daher würde ein parasitärer Durchkontaktierungswiderstand ansteigen, und ein Ausbilden einer tiefen Durchkontaktierung, die ein hohes Aspektverhältnis aufweist, was im Allgemeinen schwierig ist, wäre erforderlich. In anderen Ausführungsformen ist die vertikale Länge (Höhe) des unteren Durchkontaktierungskontakts 330 ungefähr 0,8 mal bis 1,2 mal so hoch wie der obere Durchkontaktierungskontakt 340. In 3A bis 3C ist es, da eine der Versorgungsleitungen (z.B. Vdd 310) als eine vergrabene Versorgungsleitung ausgebildet wird, möglich, die Zellenhöhe zu reduzieren.
  • 4 zeigt eine perspektivische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 3C beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden-Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 4 weist der CFET einen NMOS 111 und einen PMOS 112, der über dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 4 dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320, die in derselben Verdrahtungsschicht angeordnet ist wie der Sourcekontakt 130, gekoppelt, während der Drainkontakt 235 des PMOS 112 mit der Versorgungsleitung Vdd 310 über einen oberen Durchkontaktierungskontakt 340 gekoppelt ist. Die Versorgungsleitung Vss 320 ist auf derselben Ebene angeordnet wie der NMOS 111 (Source-/Drainkontaktschicht) und ist mit der Source (dem Sourcegebiet der Finne 110) des NMOS 111 direkt verbunden, und die Versorgungsleitung Vdd 310 ist über dem PMOS 112 angeordnet. Mit dieser Struktur ist es möglich, einen Durchkontaktierungsausbildungsprozess (z.B. 330) zu entfernen. In 4 ist es, da eine der Versorgungsleitungen (z.B. Vss 320) auf derselben Ebene ausgebildet wird wie der NMOS 11, möglich, die Zellenhöhe zu reduzieren.
  • In einigen Ausführungsformen wird die Versorgungsleitung Vss 320 aus dem gleichen Material hergestellt wie der Source-/Drainkontakt 130 des NMOS 111. In anderen Ausführungsformen wird die Versorgungsleitung Vss 320 aus einem anderen Material hergestellt als der Source-/Drainkontakt 130 des NMOS 111. In einigen Ausführungsformen ist die Versorgungsleitung Vss 320 eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN oder einem beliebigen geeigneten Material.
  • 5 zeigt eine perspektivische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 4 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 5 weist der CFET einen NMOS 111 und einen PMOS 112, der unter dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 5 dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320 über einen oberen Durchkontaktierungskontakt 340 gekoppelt, während der Drainkontakt 235 des PMOS 112 mit der Versorgungsleitung Vdd 310, die in derselben Verdrahtungsschicht angeordnet ist wie der Drainkontakt 235, gekoppelt ist. Die Versorgungsleitung Vss 320 ist über dem NMOS 111 angeordnet und die Versorgungsleitung Vdd 310 ist auf derselben Ebene angeordnet wie der PMOS 112 (Source-/Drainkontaktschicht) und ist mit dem Drain (Draingebiet der Finne 210) des PMOs 112 direkt verbunden. Mit dieser Struktur ist es möglich, einen Durchkontaktierungsausbildungsprozess (z.B. 330) zu entfernen. In 5 ist es, da eine der Versorgungsleitungen (z.B. Vdd 310) auf derselben Ebene ausgebildet wird wie der PMOS 112, möglich, die Zellenhöhe zu reduzieren.
  • In einigen Ausführungsformen wird die Versorgungsleitung Vdd 310 aus dem gleichen Material hergestellt wie der Source-/Drainkontakt 235 des PMOS 112. In anderen Ausführungsformen wird die Versorgungsleitung Vss 320 aus einem anderen Material hergestellt als der Source-/Drainkontakt 130 des NMOS 111. In einigen Ausführungsformen ist die Versorgungsleitung Vss 320 eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN oder einem beliebigen anderen geeigneten Material.
  • 6 zeigt eine perspektivische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 5 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 6 weist der CFET einen NMOS 111 und einen PMOS 112, der über dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 6 dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320, die an derselben Schicht angeordnet ist wie der Sourcekontakt 130, gekoppelt, und der Drainkontakt 235 des PMOS 112 ist mit der Versorgungsleitung Vdd 310, die an derselben Schicht angeordnet ist wie der Drainkontakt 235, gekoppelt. Die Versorgungsleitung Vss 320 ist auf derselben Ebene angeordnet wie der NMOS 111 (Source-/Drainkontaktschicht) und ist mit der Source (Sourcegebiet der Finne 110) des NMOS 111 direkt verbunden, und die Versorgungsleitung Vdd 310 ist auf derselben Ebene angeordnet wie der PMOS 112 (Source-/Drainkontaktschicht) und ist mit dem Drain (Draingebiet der Finne 210) des PMOS 112 direkt verbunden. Mit dieser Struktur ist es möglich, Durchkontaktierungsausbildungsprozesse (z.B. 330 und 340) zu entfernen. In 6 kann, da die Versorgungsleitungen Vdd 310 und Vss 320 auf derselben Ebene ausgebildet werden wie jeweils der PMOS 112 bzw. der NMOS 111, eine zusätzliche Signalleitung 380 verwendet werden, und es ist möglich, die Zellenhöhe zu reduzieren, da die Signalleitung 380 schmaler ist als die Versorgungsleitung.
  • 7 zeigt eine perspektivische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 6 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 7 weist der CFET einen NMOS 111 und einen PMOS 112, der unter dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 7 dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320, die an derselben Schicht angeordnet ist wie der Sourcekontakt 130, gekoppelt, und der Drainkontakt 235 des PMOS 112 ist mit der Versorgungsleitung Vdd 310, die an derselben Schicht angeordnet ist wie der Drainkontakt 235, gekoppelt. Die Versorgungsleitung Vss 320 ist auf derselben Ebene angeordnet wie der NMOS 111 (Source-/Drainkontaktschicht) und ist mit der Source (Sourcegebiet der Finne 110) des NMOS 111 direkt verbunden, und die Versorgungsleitung Vdd 310 ist auf derselben Ebene angeordnet wie der PMOS 112 (Source-/Drainkontaktschicht) und ist mit dem Drain (Draingebiet der Finne 210) des PMOS 112 direkt verbunden. Mit dieser Struktur ist es möglich, Durchkontaktierungsausbildungsprozesse (z.B. 330 und 340) zu entfernen. In 7 kann, da die Versorgungsleitungen Vdd 310 und Vss 320 auf derselben Ebene ausgebildet werden wie jeweils der PMOS 112 bzw. der NMOS 111, eine zusätzliche Signalleitung 380 verwendet werden, und es ist möglich, die Zellenhöhe zu reduzieren, da die Signalleitung 380 schmaler ist als die Versorgungsleitung.
  • 8 zeigt eine perspektivische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 7 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 8 weist der CFET einen NMOS 111 und einen PMOS 112, der über dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden. In anderen Ausführungsformen wird kein Stabkontakt verwendet und der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind direkt verbunden, oder werden als eine einzige durchgehende Schicht ausgebildet.
  • Wie in 8 dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320 unter dem NMOS 111 über einen unteren Durchkontaktierungskontakt 330 gekoppelt, während der Drainkontakt 235 des PMOS 112 mit der Versorgungsleitung Vdd 320, die auf derselben Ebene angeordnet ist wie der Drainkontakt 235, gekoppelt ist. Die Versorgungsleitung Vdd 310 ist auf derselben Ebene angeordnet wie der PMOS 112 (Source-/Drainkontaktschicht) und ist mit dem Drain (dem Draingebiet der Finne 210) des PMOS 112 direkt verbunden, und die Versorgungsleitung Vss 320 ist unter dem NMOS 111 angeordnet. Mit dieser Struktur ist es möglich, einen Durchkontaktierungsausbildungsprozess (z.B. 340) zu entfernen.
  • In einigen Ausführungsformen kann, da die Vss 320 und die Vdd 310 unter Mo-Verdrahtungschichten (der ersten Metallverdrahtungsschicht über dem CFET) angeordnet sind, eine zusätzliche Verdrahtungsleitung, z.B. eine Signalleitung 380, in einer Standardzelle für eine elektrische Verbindung (Leitungswegführung) verwendet werden, und es ist möglich, die Zellenhöhe zu reduzieren, da die Signalleitung 380 schmaler ist als die Versorgungsleitung.
  • 9 zeigt eine perspektivische Ansicht eines CFET gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 2A bis 8 beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • In 9 weist der CFET einen NMOS 111 und einen PMOS 112, der unter dem NMOS 111 angeordnet ist, auf. Der NMOS 111 weist eine Finne 110, die ein Kanalgebiet und Source-/Draingebiete aufweist, ein Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 130, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 135, der das Draingebiet der Finne umschließt, auf. Der PMOS 112 weist eine Finne 210, die ein Kanalgebiet und Source-/Draingebiete aufweist, das Gate 120, das das Kanalgebiet der Finne umschließt, einen Sourcekontakt 230, der das Sourcegebiet der Finne umschließt, und einen Drainkontakt 235, der das Draingebiet der Finne umschließt, auf. Das Gate wird durch den NMOS 111 und den PMOS 112 gemeinsam genutzt. Das Gate weist in einigen Ausführungsformen eine Gatedielektrikumsschicht, eine oder mehrere Schichten zum Einstellen der Austrittsarbeit und eine Body-Gateelektrodenschicht auf. Der Drainkontakt 135 des NMOS 111 und der Sourcekontakt 230 des PMOS 112 sind in einigen Ausführungsformen durch einen Stabkontakt 125 verbunden.
  • Wie in 9 dargestellt, ist der Sourcekontakt 130 des NMOS 111 mit der Versorgungsleitung Vss 320, die auf derselben Ebene angeordnet ist wie der Sourcekontakt 130, gekoppelt, während der Drainkontakt 235 des PMOS 112 mit der Versorgungsleitung Vdd 310 unter dem PMOS 112 über einen unteren Durchkontaktierungskontakt 330 gekoppelt ist. Die Versorgungsleitung Vss 320 ist auf derselben Ebene angeordnet wie der NMOS 111 (Source-/Drainkontaktschicht) und ist mit der Source (dem Sourcegebiet der Finne 110) des NMOS 111 direkt verbunden, und die Versorgungsleitung Vdd 310 ist unterhalb des PMOS 112 angeordnet. Mit dieser Struktur ist es möglich, einen Durchkontaktierungsausbildungsprozess (z.B. 340) zu entfernen.
  • In einigen Ausführungsformen kann, da die Vss 320 und die Vdd 310 unter Mo-Verdrahtungschichten (der ersten Metallverdrahtungsschicht über dem CFET) angeordnet sind, eine zusätzliche Versorgungsleitung, z.B. eine Signalleitung 380, in einer Standardzelle für eine elektrische Verbindung (Leitungswegführung oder eine Signalleitung) verwendet werden, und es ist möglich, die Zellenhöhe zu reduzieren, da die Signalleitung 380 schmaler ist als die Versorgungsleitung.
  • 10A bis 14D zeigen nicht-beanspruchte Mo-Verdrahtungs-Layouts (Draufsichten) gemäß Ausführungsformen der vorliegenden Offenbarung. Die Mo-Verdrahtung ist die unterste Metallverdrahtungsschicht über dem CFET. In einigen Ausführungsformen ist die CMOS-Zelle eine der Standardzellen (Zellenbibliothek) und weist eine Standardzellenhöhe auf. Die Zellenhöhe wird zum Beispiel durch die Anzahl von Finnen und die Anzahl von Mo-Verdrahtungen bestimmt.
  • 10A zeigt ein Layout, in dem sowohl die Versorgungsleitung Vdd 310 als auch Vss 320 unterhalb des CFET vergraben sind. 10B entspricht 2A bis 2C und 3A bis 3C, und 10C entspricht 3 und 4.
  • In 10A stellt eine Zellenhöhe H1 das Vierfache des Pitch T der Signalleitungen, die in einer Standardzelle aufgenommen sind, entlang der Y-Richtung dar, was als 4T-Zellenhöhe (Spuren) bezeichnet wird. In 10B ist es, durch Anordnen der Versorgungsleitung (z.B. Vdd 310) auf der Mo-Schicht, während die andere der Versorgungsleitungen (z.B. VSS) unterhalb des CFET angeordnet wird, möglich, die Zellenhöhe H2 von 4 T auf 3,5 T zu reduzieren. Gleichermaßen ist es in 10C, durch Anordnen der Versorgungsleitung (z.B. Vdd 310) auf der Mo-Schicht, während die andere der Versorgungsleitungen (z.B. VSS) auf derselben Ebene angeordnet wird wie der NMOS 111 oder der PMOS 112 des CFET, möglich, die Zellenhöhe von 4 T (Spuren) auf 3,5 T zu reduzieren. In einigen Ausführungsformen weist die Versorgungsleitung, die an der Mo-Verdrahtungschicht angeordnet wird, die gleiche Breite auf wie die verbleibenden Signalleitungen. In anderen Ausführungsformen weist, wie in 2A und 3A dargestellt, die Versorgungsleitung, die an der Mo-Verdrahtungsschicht angeordnet wird, eine breitere Breite auf als die verbleibenden Signalleitungen, und in einem solchen Fall beträgt die Zellenhöhe H2 3,5 T < H2 <_ 4 T.
  • 11A zeigt ein Layout, in dem sowohl die Versorgungsleitung Vdd 310 als auch die Vss 320 unterhalb des CFET vergraben sind, ähnlich 10A. In 11B wird eine der Versorgungsleitungen (z.B. Vdd 310) an der Mo-Verdrahtungsschicht als eine zusätzliche Verdrahtung angeordnet, während die andere der Versorgungsleitungen (z.B. Vss 320) unterhalb des CFET angeordnet wird. In einem solchen Fall beträgt die Zellenhöhe H3 4,5 T. Gleichermaßen wird in 11C eine der Versorgungsleitungen (z.B. Vdd 310) an der Mo-Verdrahtungsschicht als eine zusätzliche Verdrahtung angeordnet, und die andere der Versorgungsleitungen (z.B. Vss 320) wird auf derselben Ebene angeordnet wie der NMOS 111 oder der PMOS 112 des CFET. In einem solchen Fall beträgt die Zellenhöhe H3 4,5 T.
  • 12A zeigt ein Layout, in dem sowohl die Versorgungsleitung Vdd 310 als auch die Vss 320 unterhalb des CFET vergraben sind. 12B entspricht 2A bis 2C und 3A bis 3C, und 12C entspricht 3 und 4.
  • In 12A stellt eine Zellenhöhe H1 das Vierfache des Pitch T der Signalleitungen, die in einer Standardzelle aufgenommen sind, entlang der Y-Richtung dar, was als 4T-Zellenhöhe (Spuren) bezeichnet wird, ähnlich 10A. In 12B wird eine der Versorgungsleitungen (z.B. Vdd 310) auf der Mo-Schicht angeordnet, und die andere der Versorgungsleitungen (z.B. VSS) wird unterhalb des CFET angeordnet. In einigen Ausführungsformen weist die an der Mo-Verdrahtungschicht angeordnete Versorgungsleitung eine breitere Breite auf als die verbleibenden Signalleitungen, z.B. viermal, um den Abstand zwischen benachbarten Verdrahtungen aufrechtzuerhalten, und in einem solchen Fall beträgt die Zellenhöhe H4 4 T. Gleichermaßen wird in 12C eine der Versorgungsleitungen (z.B. Vdd 310) auf der Mo-Schicht angeordnet, und die andere der Versorgungsleitungen (z.B. VSS) wird auf derselben Ebene angeordnet wie der NMOS 111 oder der PMOS 112 des CFET. Wenn die Breite der Versorgungsleitung zum Beispiel das Vierfache der Breite der Signalleitungen beträgt, beträgt die Zellenhöhe H4 4 T.
  • 13A zeigt ein Layout, in dem sowohl die Versorgungsleitung Vdd 310 als auch die Vss 320 unterhalb des CFET vergraben sind, ähnlich 10A. In 13B wird eine der Versorgungsleitungen (z.B. Vdd 310) an der Mo-Verdrahtungsschicht als eine zusätzliche Verdrahtung angeordnet, während die andere der Versorgungsleitungen (z.B. Vss 320) unterhalb des CFET angeordnet wird. Wenn die Breite der Versorgungsleitung zum Beispiel das Vierfache der Breite der Signalleitungen beträgt, beträgt die Zellenhöhe H5 4,5 T. Gleichermaßen wird in 13C eine der Versorgungsleitungen (z.B. Vdd 310) an der Mo-Verdrahtungsschicht als eine zusätzliche Verdrahtung angeordnet, und die andere der Versorgungsleitungen (z.B. Vss 320) wird auf derselben Ebene angeordnet wie der NMOS 111 oder der PMOS 112 des CFET. Wenn die Breite der Versorgungsleitung zum Beispiel das Vierfache der Breite der Signalleitungen beträgt, beträgt die Zellenhöhe H5 4,5 T.
  • 14A zeigt ein Layout, in dem sowohl die Versorgungsleitung Vdd 310 als auch die Vss 320 unterhalb des CFET vergraben sind, der eine 3T-Zellenhöhe mit drei Signalleitungen in einer Zelle aufweist. In 14B wird eine zusätzliche Versorgungsleitung für eine der Versorgungsleitungen (z.B. Vdd 310), die eine breitere Breite aufweist als die Signalleitungen, an der Mo-Verdrahtungsschicht angeordnet, und die andere der Versorgungsleitungen (z.B. Vss 320) wird auf derselben Ebene angeordnet wie der NMOS 111 oder der PMOS 112 des CFET (siehe 4 und 5). In einigen Ausführungsformen weist die zusätzliche Versorgungsleitung, die an der Mo-Verdrahtungsschicht angeordnet wird, eine Breite auf, die das Vierfache der Breite der Signalleitungen darstellt, um den Abstand zwischen benachbarten Verdrahtungen aufrechtzuerhalten. In einem solchen Fall beträgt die Zellenhöhe 4 T. In 14C wird eine der Versorgungsleitungen (z.B. Vdd 310) auf derselben Ebene angeordnet wie der NMOS 111 oder der PMOS 112 des CFET, und die andere der Versorgungsleitungen (z.B. Vss 320) wird unterhalb des CFET angeordnet (siehe 8 und 8), und die Zellenhöhe beträgt 4 T. In 14D werden beide der Versorgungsleitungen auf derselben Ebene angeordnet wie der NMOS 111 oder der PMOS 112 des CFET (siehe 6 und 7), und die Zellenhöhe beträgt 4 T.
  • 15A bis 28B zeigen sequentielle Herstellungsvorgänge für vergrabene Versorgungsverdrahtungen gemäß einer nicht-beanspruchten Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Vorgänge vor, während und nach den in 15A bis 28B dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Vorgänge ersetzt oder eliminiert werden können. Die Reihenfolge der Vorgänge /Prozesse kann austauschbar sein. Die Halbleiterschichten und das Substrat sind kristallin, sofern nicht anders erläutert. Das Material, die Ausgestaltung, Abmessungen und/oder Prozesse, die den unter Bezugnahme auf 1 bis 14D beschriebenen vorstehenden Ausführungsformen gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und eine ausführliche Erläuterung davon kann weggelassen sein.
  • Wie in 15A dargestellt, werden eine oder mehrere Finnenstrukturen 1020, die eine erste Halbleiterschicht 1022 und eine zweite Halbleiterschicht 1024 aufweisen, abwechselnd über einer unteren Finnenstrukturen 1026, die über einem Substrat 1010 ausgebildet ist, gestapelt. In einigen Ausführungsformen wird das Substrat 1010 aus einem geeigneten Elementhalbleiter, wie z.B. Silizium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindungshalbleiter, wie z.B. Gruppe-IV-Verbindungshalbleitern (Siliziumgermanium (SiGe), Siliziumkarbid (SiC), Siliziumgermaniumkarbid (SiGeC), GeSn, SiSn, SiGeSn), Gruppe-III-V-Verbindungshalbleitern (z.B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP)), oder dergleichen hergestellt. Außerdem kann das Substrat 1010 eine Epitaxieschicht (Epi-Schicht) aufweisen, die zur Leistungssteigerung verspannt sein kann, und/oder es kann eine SOI-Struktur (Silizium auf einem Isolator) aufweisen.
  • In einigen Ausführungsformen werden zwei zweite Halbleiterschichten und zwei erste Halbleiterschichten epitaktisch über dem Substrat abwechselnd ausgebildet, und dann zu Finnenstrukturen 1020 strukturiert.
  • In einigen Ausführungsformen werden die ersten Halbleiterschichten 1022 aus Si hergestellt und die zweiten Halbleiterschichten 1024 werden aus SiGe hergestellt. In anderen Ausführungsformen werden die ersten Halbleiterschichten 1022 aus SiGe hergestellt, und die zweiten Halbleiterschichten 1024 werden aus Si hergestellt. In bestimmten Ausführungsformen werden die ersten Halbleiterschichten 1022 aus SiGe hergestellt und die zweiten Halbleiterschichten 1024 werden aus SiGe hergestellt, das eine andere Ge-Konzentration aufweist als die ersten Halbleiterschichten 1022. Die Dicke der ersten Halbleiterschichten 1020 liegt in einigen Ausführungsformen in Abhängigkeit von den Entwurfs- und Vorrichtungsanforderungen in einem Bereich von ungefähr 5 nm bis ungefähr 30 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 20 nm. Die Dicke der zweiten Halbleiterschichten 1024 liegt in einigen Ausführungsformen in Abhängigkeit von den Entwurfs- und Vorrichtungsanforderungen in einem Bereich von ungefähr 10 nm bis ungefähr 50 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 15 nm bis ungefähr 30 nm.
  • Die Finnenstrukturen 1020 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Dummy-Schicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Dummy-Schicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Dummy-Schicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der Finnen verwendet werden.
  • In anderen Ausführungsformen können die Finnenstrukturen 1020 unter Verwendung einer Hartmaskenstruktur 1025 als eine Ätzmaske strukturiert werden. In einigen Ausführungsformen weist die Hartmaskenstruktur 1025 eine erste Maskenschicht und eine auf der ersten Maskenschicht angeordnete zweite Maskenschicht auf. In einigen Ausführungsformen ist die erste Maskenschicht eine Pad-Oxidschicht, die aus einem Siliziumoxid hergestellt wird, welches durch eine thermische Oxidation ausgebildet werden kann, und die zweite Maskenschicht wird aus einem Siliziumnitrid (SiN) hergestellt, das mithilfe einer chemischen Gasphasenabscheidung (CVD), die eine Niederdruck-CVD (LPCVD) und eine Plasma-unterstützte CVD (PECVD) umfasst, einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD) oder anderer geeigneter Prozesse ausgebildet wird. Die abgeschiedene Hartmaskenschicht wird zu einer Hartmaskenstruktur 1025 unter Verwendung von Strukturierungsvorgängen, die Fotolithografie und Ätzen umfassen, strukturiert. Dann werden die ersten Halbleiterschichten 1022, die zweiten Halbleiterschichten 1024 und das Substrat 1010 durch Verwenden der Hartmaskenstruktur 1025 als eine Ätzmaske zu Finnenstrukturen 1020, die sich in der X-Richtung erstrecken, strukturiert. In 15A bis 15C werden vier Finnenstrukturen 1020 in der Y-Richtung angeordnet. Jedoch ist die Anzahl der Finnenstrukturen nicht begrenzt und sie kann eine, zwei, drei oder fünf oder mehr betragen. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 1020 ausgebildet, um die Strukturgenauigkeit in den Strukturierungsvorgängen zu verbessern.
  • Dann wird, wie in 15B dargestellt, eine Isolationsschicht für eine flache Grabenisolation (STI) derart ausgebildet, dass sie die Finnenstrukturen 1020 darin einbettet. Die Isolationsschicht 1030 weist eine oder mehrere Schichten aus isolierenden Materialien auf, zum Beispiel Siliziumdioxid, Siliziumoxinitrid und/oder Siliziumnitrid, die mithilfe einer LPCVD (chemische Niederdruck-Gasphasenabscheidung), einer Plasma-CVD oder einer fließfähigen CVD ausgebildet werden. In der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name nahelegt, während einer Abscheidung „fließen“, um Spalte oder Räume mit einem hohen Aspektverhältnis zu füllen. Üblicherweise werden verschiedene Chemien zu siliziumhaltigen Vorstufen hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorstufen, insbesondere fließfähige Siliziumoxid-Vorstufen, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie z.B. Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Prozess in mehreren Vorgängen ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann temperiert, um ein unerwünschtes Element (unerwünschte Elemente) zu entfernen, um Siliziumoxid zu bilden. Wenn das unerwünschte Element (die unerwünschten Elemente) entfernt wurde (wurden), verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Temperierungsprozesse ausgeführt. Der fließfähige Film wird mehr als einmal gehärtet und temperiert. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden. Die isolierende Isolationsschicht 1030 kann in einigen Ausführungsformen durch eine oder mehrere Schichten aus SOG, SiO, SiON, SiOCN oder mit Fluor dotiertem Silikatglas (FSG) ausgebildet werden. Vor dem Ausbilden des isolierenden Isolationsgebiets 1030 werden in einigen Ausführungsformen eine oder mehrere Liner-Schichten (nicht dargestellt) über dem Substrat 1010 und Seitenwänden des unteren Abschnitts der Finnenstrukturen 1020 ausgebildet.
  • Als Nächstes werden, wie in 15C dargestellt, Grabenöffnungen 1035 in der isolierenden Isolationsschicht 1030 durch Verwenden eines oder mehrerer lithografischer und Ätzvorgänge ausgebildet.
  • In einigen Ausführungsformen wird, nachdem eine Liner-Isolationsschicht 1040 in der Grabenöffnung ausgebildet wurde, ein leitfähiges Material 1050 in die Grabenöffnung gefüllt, wie in 16A dargestellt. Die Liner-Schicht 1040 weist eines oder mehrere von Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN oder einem anderen geeigneten Material auf. Das leitfähige Material 1050 weist eines oder mehrere leitfähige Materialien, wie z.B. dotiertes Polysilizium, W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr auf, die durch eine ALD, eine PVD, eine CVD, ein Plattieren oder beliebige andere geeignete Verfahren ausgebildet werden. Nachdem das leitfähige Material 1050 ausgebildet wurde, wird ein Planarisierungsvorgang, wie z.B. ein chemisch-mechanischer Poliervorgang (CMP-Vorgang), durchgeführt.
  • Anschließend wird, wie in 16B dargestellt, das leitfähige Material 1050 bis zu einer gegebenen Tiefe ausgespart, um obere Öffnungen 1045 auszubilden. Die oberen Öffnungen 1045 werden mit einem Isolationsmaterial 1055 gefüllt, wie in 16C dargestellt. Das Isolationsmaterial 1055 weist eines oder mehrere von Siliziumoxid, Siliziumnitrid, SiON, SiOC, SiOCN oder einem anderen geeigneten Material auf.
  • Nachdem das Isolationsmaterial 1055 ausgebildet wurde, wird ein Rückätzvorgang durchgeführt, um den oberen Abschnitt der Finnenstrukturen 1020 freizulegen, wie in 17A und 17B dargestellt. In einigen Ausführungsformen werden die isolierende Isolationsschicht 1030, die Liner-Schicht 1040 und das Isolationsmaterial 1055 unter Verwendung eines einzelnen Ätzprozesses oder mehrerer Ätzprozesse, die einen Trockenätz-, einen chemischen Ätz- oder einen Nassätzprozess umfassen, ausgespart. In einigen Ausführungsformen wird die Hartmaskenstruktur 1025 ebenfalls entfernt.
  • Wie in 17A dargestellt, verbleibt ein Teil des Isolationsmaterials 1055 auf dem leitfähigen Material 1050, das einer vergrabenen Versorgungsverdrahtung 60 entspricht. 17C zeigt eine Draufsicht, nachdem die vergrabenen Versorgungsverdrahtungen 1050 (310 oder 320) ausgebildet wurden. In einigen Ausführungsformen werden die vergrabenen Versorgungsverdrahtungen 1050 in Stücke von Verdrahtungen für verschiedene Potentiale geschnitten.
  • Als Nächstes werden, wie in 18A bis 18C dargestellt, eine oder mehrere Gatestrukturen 1060 ausgebildet. In einigen Ausführungsformen sind die Gatestrukturen 1060 Opfergatestrukturen, die anschließend durch Metallgateelektroden ersetzt werden. In einigen Ausführungsformen weist die Opfergatestruktur 1060 eine Struktur-Gatedielektrikumsschicht 1062 und eine Struktur-Gateelektrodenschicht 1064 auf. Außerdem werden Gateseitenwandspacer 1065 auf gegenüberliegenden Seitenflächen der Opfergateelektrode ausgebildet.
  • Eine flächendeckende Schicht der Dummy-Gatedielektrikumsschicht wird über den freigelegten Finnenstrukturen ausgebildet. Dummy-Gatedielektrikumsschicht weist eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxinitrid auf. Eine Dummy-Gateelektrodenschicht wird dann auf der Dummy-Gatedielektrikumsschicht abgeschieden, so dass die Finnenstrukturen vollständig in die Dummy-Gateelektrodenschicht eingebettet werden. Die Dummy-Gateelektrodenschicht weist Silizium, wie z.B. polykristallines Silizium oder amorphes Silizium, auf. In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht einem Planarisierungsvorgang unterzogen. Die Dummy-Gatedielektrikumsschicht 1062 und die Dummy-Gateelektrodenschicht 1064 werden unter Verwendung einer CVD, die LPCVD und PECVD umfasst, einer PVD, einer ALD oder eines anderen geeigneten Prozesses abgeschieden. Anschließend wird eine Maskenschicht über der Dummy-Gateelektrodenschicht ausgebildet. Die Maskenschicht weist in einigen Ausführungsformen eine SiN-Padschicht und eine Siliziumoxid-Maskenschicht auf. Als Nächstes wird ein Strukturierungsvorgang an der Maskenschicht durchgeführt, wodurch die Hartmaskenstruktur ausgebildet wird, und die Dummy-Gateelektrodenschicht wird zu den Dummy-Gateelektroden strukturiert, wie in 18A und 18B dargestellt. Die Dummy-Gatestrukturen werden über einem Abschnitt der Finnenstrukturen ausgebildet, der zu einem Kanalgebiet werden soll. Die Dummy-Gatestrukturen definieren das Kanalgebiet des CFET.
  • Nachdem die Opfergatestrukturen 1060 ausgebildet wurden, wird eine dielektrische Zwischenschicht (ILD-Schicht) 1080 ausgebildet, wie in 19A uns 19B dargestellt. In einigen Ausführungsformen wird vor dem Ausbilden der ILD-Schicht eine Ätzstoppschicht (nicht dargestellt) ausgebildet. Die Ätzstoppschicht wird aus Siliziumnitrid oder einem Siliziumnitrid-basierten Material (z.B. SiON, SiCN oder SiOCN) hergestellt. Die Materialien für die ILD-Schicht weisen Verbindungen, die Si, O, C und/oder H aufweisen, wie z.B. Siliziumoxid, SiCOH und SiOC, auf. Organische Materialien, wie z.B. Polymere, können für die ILD-Schicht 1080 verwendet werden. Nachdem die ILD-Schicht 1080 ausgebildet wurde, wird ein Planarisierungsvorgang, wie z.B. ein Rückätzprozess und/oder ein chemisch-mechanischer Polierprozess (CMP-Prozess), durchgeführt, um die Opfer-Gateelektrodenschicht 1064 freizulegen.
  • Dann werden die Opfergateelektrode 1064 und die Opfer-Gatedielektrikumsschicht 1062 entfernt, wodurch Gateräume 1068 ausgebildet werden, wie in 20A und 20B dargestellt. Die Opfergatestrukturen 1064 können unter Verwendung eines Plasma-Trockenätzens und/oder Nassätzens entfernt werden. Wenn die Opfergateelektroden 1064 Polysilizium sind, kann ein Nassätzmittel, wie z.B. eine TMAH-Lösung, verwendet werden, um die Opfergateelektroden 1064 selektiv zu entfernen. Die Dummy-Gatedielektrikumsschicht 1062 wird ebenfalls durch Nass- und/oder Trockenätzen entfernt.
  • Nachdem die Finnenstrukturen in den Gateräumen 1068 freigelegt wurden, werden die zweiten Halbleiterschichten 1024 entfernt, wodurch Halbleiterverdrahtungsstrukturen 1022 (erste Halbleiterschichten) ausgebildet werden, wie in 21A und 21B dargestellt.
  • Wenn die ersten Halbleiterschichten 1022 Si sind und die zweiten Halbleiterschichten 1024 SiGe sind, können die ersten Halbleiterschichten 1024 unter Verwendung eines Nassätzmittels, wie z.B. einer Ammoniakwasser- (NH4OH), einer Tetramethylammoniumhydroxid-(TMAH), einer Ethylendiaminpyrocatechol- (EDP), einer Kaliumhydroxid-(KOH)-Lösung, einer Salzsäure-(HCl)-Lösung oder einer heißen Ammoniaklösung, jedoch nicht darauf beschränkt, selektiv entfernt werden. Wie in 21B dargestellt, verbleiben die zweiten Halbleiterschichten 1024 in den Source-/Draingebieten.
  • Dann wird, wie in 22A bis 22C dargestellt, eine Metallgatestruktur 1090 ausgebildet. Nachdem die Halbleiterdrähte (Finnen) der ersten Halbleiterschichten 1022 als Kanalgebiete ausgebildet wurden, wird eine Gatedielektrikumsschicht 1092 um jedes Kanalgebiet (Drähte oder Finnen der ersten Halbleiterschichten 1022) ausgebildet, und eine Gateelektrodenschicht wird auf der Gatedielektrikumsschicht 1092 ausgebildet.
  • In bestimmten Ausführungsformen weist die Gatedielektrikumsschicht 1092 eine oder mehrere Schichten aus einem dielektrischen Material, wie z.B. Siliziumoxid, Siliziumnitrid oder einem High-k-Dielektrikumsmaterial, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon auf. Beispiele für ein High-k-Dielektrikumsmaterial umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon. In einigen Ausführungsformen weist die Gatedielektrikumsschicht 1092 eine Grenzflächenschicht (nicht dargestellt) auf, die zwischen den Kanalschichten und dem dielektrischen Material ausgebildet wird. Die Gatedielektrikumsschicht 1092 kann mithilfe einer CVD, einer ALD oder eines beliebigen geeigneten Verfahrens ausgebildet werden. In einer Ausführungsform wird die Gatedielektrikumsschicht 1092 unter Verwendung eines hochkonformen Abscheidungsprozesses, wie z.B. einer ALD, ausgebildet, um sicherzustellen, dass eine Gatedielektrikumsschicht ausgebildet wird, die eine gleichmäßige Dicke um jede Kanalschicht aufweist.
  • Die Gateelektrodenschicht 1096 wird auf der Gatedielektrikumsschicht 1092 ausgebildet, um jede Kanalschicht zu umgeben. Die Gateelektrodenschicht 1096 weist eine oder mehrere Schichten aus einem leitfähigen Material, wie z.B. Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon auf. Die Gateelektrodenschicht 1096 kann mithilfe einer CVD, einer ALD, eines Elektroplattierens oder eines anderen geeigneten Verfahrens ausgebildet werden. Die Gateelektrodenschicht 1096 wird auch über der oberen Fläche der ersten ILD-Schicht 1080 abgeschieden, und die Gatedielektrikumsschicht 1092 und die Gateelektrodenschicht 1096, die über der ersten ILD-Schicht 1080 ausgebildet sind, werden dann zum Beispiel unter Verwendung eines CMP planarisiert, bis die obere Fläche der ersten ILD-Schicht 1080 freigelegt wird.
  • In bestimmten Ausführungsformen der vorliegenden Offenbarung werden eine oder mehrere Schichten zum Einstellen der Austrittsarbeit 1094 zwischen der Gatedielektrikumsschicht 1092 und der Gateelektrode 75 angeordnet. Die Austrittsarbeits-Einstellschicht 1094 wird aus einem leitfähigen Material, wie z.B. einer einfachen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr von diesen Materialien, hergestellt. Für den n-Kanal-FET werden eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellschicht 1094 verwendet, um für den p-Kanal-FET werden eine oder mehrere Schichten aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellschicht 1094 verwendet. Die Austrittsarbeits-Einstellschicht 1094 kann mithilfe einer ALD, einer PVD, einer CVD, einer Elektronenstrahlverdampfung oder eines anderen geeigneten Prozesses ausgebildet werden.
  • Nachdem die Metallgatestrukturen ausgebildet wurden, wird eine zweite ILD-Schicht durch eine CVD oder andere geeignete Verfahren über der ersten ILD-Schicht 1080 ausgebildet. Das Material der zweiten ILD-Schicht kann gleich der ersten ILD-Schicht oder von ihr verschieden sein. In den nachstehenden Figuren wird die Kombination der ersten ILD-Schicht 1080 und der zweiten ILD-Schicht als eine ILD-Schicht 1085 bezeichnet.
  • Dann wird, wie in 23A und 23B dargestellt, die ILD-Schicht 1085 durch Verwenden eines oder mehrerer lithografischen und Ätzvorgänge strukturiert, um einen Abschnitt der Source-/Draingebiete der Finnenstruktur freizulegen, um Öffnungen 1088 auszubilden.
  • Anschließend werden, wie in 24A und 24B dargestellt, die zweiten Halbleiterschichten 1024 im Source-/Draingebiet entfernt. Wenn die ersten Halbleiterschichten 1022 Si sind und die zweiten Halbleiterschichten 1024 SiGe sind, können die zweiten Halbleiterschichten 1024 unter Verwendung eines Nassätzmittels, wie z.B. einer NH4OH-, einer TMAH-, einer EDP-, einer KOH-Lösung, einer HCl-Lösung oder einer heißen Ammoniaklösung, jedoch nicht darauf beschränkt, selektiv entfernt werden. In einigen Ausführungsformen werden innere Spacer 1100 auf Endflächen der Metallgatestruktur ausgebildet.
  • Außerdem wird die Isolationsmaterialschicht 1055 entfernt, und dann werden, wie in 25A und 25B dargestellt, eine oder mehrere leitfähige Materialschichten 1200 als eine Source-/Drainelektrode in der Öffnung ausgebildet, so dass sie mit dem Source-/Draingebiet des Halbleiterdrahts (der Finne), der in einigen Ausführungsformen eine Finne 110 eines NMOS darstellt, in Kontakt stehen. 25C ist eine Draufsicht. Die leitfähige Materialschicht 1200 steht außerdem mit der vergrabenen Versorgungsverdrahtung 1050 in Kontakt und daher ist die Source des NMOS mit der vergrabenen Versorgungsverdrahtung 1050 elektrisch verbunden. In einigen Ausführungsformen ist die leitfähige Materialschicht (Source-/Drainelektrode) 1200 eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN oder einem beliebigen anderen geeigneten Material. In einigen Ausführungsformen wird, wie in 25D dargestellt, die leitfähige Schicht (Source-/Drainelektrode) 1200 über dem Draingebiet des NMOS ausgebildet.
  • Dann wird, wie in 26A und 26B dargestellt, eine Isolationsschicht 1300 über den Source-/Drainelektroden 1200 ausgebildet. Die Isolationsschicht 1300 ist eines oder mehrere von Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, ein Low-k-Material oder einem beliebigen anderen geeigneten Isolationsmaterial.
  • Als Nächstes wird, wie in 27A dargestellt, die Isolationsschicht 1300 durch Verwenden eines oder mehrerer lithografischen Vorgänge strukturiert, um eine Öffnung auszubilden, und die Öffnung wird mit einer oder mehreren leitfähigen Materialschichten 1350 gefüllt, die mit dem Source-/Draingebiet der Finne 110 (der ersten Halbleiterschicht 1022) des NMOS und dem Source-/Draingebiet der Finne 210 (der ersten Halbleiterschicht 1022) des PMOS in Kontakt stehen.
  • Außerdem wird, wie in 27B dargestellt, die Isolationsschicht 1300 durch Verwenden eines oder mehrerer lithografischen Vorgänge strukturiert, um eine Öffnung auszubilden, und die Öffnung wird mit einer oder mehreren leitfähigen Materialschichten 1400 gefüllt, die dem Source-/Draingebiet der Finne 210 (der ersten Halbleiterschicht 1022) des PMOS in Kontakt stehen.
  • Wenn der Source-/Drainkontakt 1200 auf beiden Source- und Draingebieten der Finne 110 des NMOS ausgebildet wird, wie in 25D dargestellt, wird der Source-Drainkontakt 1350 in Kontakt mit dem Source-/Drainkontakt 1200 ausgebildet, wie in 28A und 28B dargestellt.
  • Die hier beschriebenen verschiedenen Ausführungsformen oder Beispiele bieten einige Vorteile gegenüber dem Stand der Technik. Zum Beispiel ist es in der vorliegenden Offenbarung, da GAA-FETs verschiedener Leitfähigkeitstypen vertikal gestapelt werden und Versorgungsleitungen Vdd und Vss auf verschiedenen Ebenen, in Vertikalrichtung, angeordnet werden, möglich, den Bereich der Halbleitervorrichtung, wie z.B. eines SRAM, zu reduzieren.
  • Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung, die eine Standardzelle aufweist, eine erste Versorgungsleitung, eine zweite Versorgungsleitung, einen ersten Gate-all-Around-Feldeffekttransistor (GAA-FET), der über einem Substrat angeordnet ist, und einen zweiten GAA-FET, der über dem ersten GAA-FET angeordnet ist, auf. Eine von der ersten Versorgungsleitung und der zweiten Versorgungsleitung ist auf einer gleichen Ebene angeordnet wie der erste GAA-FET, und die andere von der ersten Versorgungsleitung und der zweiten Versorgungsleitung ist über dem zweiten GAA-FET angeordnet. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen wird die andere von der ersten Versorgungsleitung und der zweiten Versorgungsleitung, die über dem zweiten GAA-FET angeordnet ist, mit dem zweiten GAA-FET über einen oberen Durchkontaktierungskontakt gekoppelt. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist der erste GAA-FET ein n-FET, und der zweite GAA-FET ist ein p-FET, die erste Versorgungsleitung ist eine VSS, und die zweite Versorgungsleitung ist VDD, und die erste Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der erste GAA-FET und die zweite Versorgungsleitung ist über dem zweiten GAA-FET angeordnet. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen weist der erste GAA-FET einen Sourcekontakt in Kontakt mit einer Source des ersten GAA-FET auf, und die erste Versorgungsleitung ist mit dem Sourcekontakt direkt verbunden. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist der erste GAA-FET ein p-FET, und der zweite GAA-FET ist ein n-FET, die erste Versorgungsleitung ist eine VDD, und die zweite Versorgungsleitung ist VSS, und die erste Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der erste GAA-FET und die zweite Versorgungsleitung ist über dem zweiten GAA-FET angeordnet. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen weist der erste GAA-FET einen Drainkontakt in Kontakt mit einem Drain des ersten GAA-FET auf, und die erste Versorgungsleitung ist mit dem Drainkontakt direkt verbunden. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen nutzen der erste GAA-FET und der zweite GAA-FET ein Gate gemeinsam und die Standardzelle ist eine Inverterschaltung.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung, die eine Standardzelle aufweist, eine erste Versorgungsleitung, eine zweite Versorgungsleitung, einen ersten Gate-all-Around-Feldeffekttransistor (GAA-FET), der über einem Substrat angeordnet ist, und einen zweiten GAA-FET, der über dem ersten GAA-FET angeordnet ist, auf. Eine von der ersten Versorgungsleitung und der zweiten Versorgungsleitung ist auf einer gleichen Ebene angeordnet wie der erste GAA-FET, und die andere von der ersten Versorgungsleitung und der zweiten Versorgungsleitung ist auf einer gleichen Ebene angeordnet wie der zweite GAA-FET. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist der erste GAA-FET ein n-FET, und der zweite GAA-FET ist ein p-FET, die erste Versorgungsleitung ist eine VSS, und die zweite Versorgungsleitung ist VDD, und die erste Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der erste GAA-FET und die zweite Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der zweite GAA-FET. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen weist der erste GAA-FET einen Sourcekontakt in Kontakt mit einer Source des ersten GAA-FET auf, der zweite GAA-FET weist einen Drainkontakt in Kontakt mit einem Drain des zweiten GAA-FET auf, die erste Versorgungsleitung ist mit dem Sourcekontakt direkt verbunden, und die zweite Versorgungsleitung ist mit dem Drainkontakt direkt verbunden. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist der erste GAA-FET ein p-FET, und der zweite GAA-FET ist ein n-FET, die erste Versorgungsleitung ist eine VDD, und die zweite Versorgungsleitung ist VSS, und die erste Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der erste GAA-FET und die zweite Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der zweite GAA-FET. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen weist der erste GAA-FET einen Drainkontakt in Kontakt mit einem Drain des ersten GAA-FET auf, der zweite GAA-FET weist einen Sourcekontakt in Kontakt mit einer Source des ersten GAA-FET auf, die erste Versorgungsleitung ist mit dem Drainkontakt direkt verbunden, und die zweite Versorgungsleitung ist mit dem Sourcekontakt direkt verbunden. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen nutzen der erste GAA-FET und der zweite GAA-FET ein Gate gemeinsam und die Standardzelle ist eine Inverterschaltung. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen wird ein Kanal des ersten GAA-FET aus einem gleichen Material hergestellt wie ein Kanal des zweiten GAA-FET.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung, die eine Standardzelle aufweist, eine erste Versorgungsleitung, eine zweite Versorgungsleitung, einen ersten Gate-all-Around-Feldeffekttransistor (GAA-FET), der über einem Substrat angeordnet ist, und einen zweiten GAA-FET, der über dem ersten GAA-FET angeordnet ist, auf. Eine von der ersten Versorgungsleitung und der zweiten Versorgungsleitung ist unter dem ersten GAA-FET angeordnet, und die andere von der ersten Versorgungsleitung und der zweiten Versorgungsleitung ist auf einer gleichen Ebene angeordnet wie der zweite GAA-FET. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist die eine von der ersten Versorgungsleitung und der zweiten Versorgungsleitung, die unter dem ersten GAA-FET angeordnet ist, mit dem ersten GAA-FET über einen unteren Durchkontaktierungskontakt gekoppelt. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist der erste GAA-FET ein n-FET, und der zweite GAA-FET ist ein p-FET, die erste Versorgungsleitung ist eine VSS, und die zweite Versorgungsleitung ist VDD, und die erste Versorgungsleitung ist unter dem ersten GAA-FET angeordnet und die zweite Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der zweite GAA-FET. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen weist der zweite GAA-FET einen Drainkontakt in Kontakt mit einem Drain des zweiten GAA-FET auf, und die zweite Versorgungsleitung ist mit dem Sourcekontakt direkt verbunden. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen ist der erste GAA-FET ein p-FET, und der zweite GAA-FET ist ein n-FET, die erste Versorgungsleitung ist eine VDD, und die zweite Versorgungsleitung ist VSS, und die erste Versorgungsleitung ist unter dem ersten GAA-FET angeordnet und die zweite Versorgungsleitung ist auf der gleichen Ebene angeordnet wie der zweite GAA-FET. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen weist der zweite GAA-FET einen Sourcekontakt in Kontakt mit einer Source des zweiten GAA-FET auf, und die zweite Versorgungsleitung ist mit dem Sourcekontakt direkt verbunden. In einer oder mehreren der vorstehenden und der nachstehenden Ausführungsformen nutzen der erste GAA-FET und der zweite GAA-FET ein Gate gemeinsam und die Standardzelle ist eine Inverterschaltung.

Claims (12)

  1. Halbleitervorrichtung, die eine Standardzelle aufweist, aufweisend: eine erste Versorgungsleitung (310), die eine Stromschiene der Standardzelle ist; eine zweite Versorgungsleitung (320), die eine Stromschiene der Standardzelle ist; einen ersten Gate-all-Around-Feldeffekttransistor, GAA-FET (111), der Standardzelle, der über einem Substrat angeordnet ist, und einen zweiten GAA-FET (112) der Standardzelle, der über dem ersten GAA-FET (111) angeordnet ist, wobei der erste GAA-FET (111) und der zweite GAA-FET (112) ein Gate (120) gemeinsam nutzen, wobei die erste Versorgungsleitung (310) und die zweite Versorgungsleitung (320) auf vertikal voneinander verschiedenen Ebenen angeordnet sind, und wobei eine von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) auf einer gleichen Ebene angeordnet ist wie der erste GAA-FET, wobei die andere von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) über dem zweiten GAA-FET angeordnet ist.
  2. Halbleitervorrichtung, die eine Standardzelle aufweist, aufweisend: eine erste Versorgungsleitung (310), die eine Stromschiene der Standardzelle ist; eine zweite Versorgungsleitung (320), die eine Stromschiene der Standardzelle ist; einen ersten Gate-all-Around-Feldeffekttransistor, GAA-FET (111), der Standardzelle, der über einem Substrat angeordnet ist, und einen zweiten GAA-FET (112) der Standardzelle, der über dem ersten GAA-FET (111) angeordnet ist, wobei der erste GAA-FET (111) und der zweite GAA-FET (112) ein Gate (120) gemeinsam nutzen, wobei die erste Versorgungsleitung (310) und die zweite Versorgungsleitung (320) auf vertikal voneinander verschiedenen Ebenen angeordnet sind, und wobei eine von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) auf einer gleichen Ebene angeordnet ist wie der erste GAA-FET (111), wobei die andere von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) auf einer gleichen Ebene angeordnet ist wie der zweite GAA-FET (112).
  3. Halbleitervorrichtung, die eine Standardzelle aufweist, aufweisend: eine erste Versorgungsleitung (310), die eine Stromschiene der Standardzelle ist; eine zweite Versorgungsleitung (320), die eine Stromschiene der Standardzelle ist; einen ersten Gate-all-Around-Feldeffekttransistor, GAA-FET (111), der Standardzelle, der über einem Substrat angeordnet ist, und einen zweiten GAA-FET (112) der Standardzelle, der über dem ersten GAA-FET angeordnet ist, wobei der erste GAA-FET (111) und der zweite GAA-FET (112) ein Gate gemeinsam nutzen, wobei die erste Versorgungsleitung (310) und die zweite Versorgungsleitung (320) auf vertikal voneinander verschiedenen Ebenen angeordnet sind, und wobei eine von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) unter dem ersten GAA-FET (111) angeordnet ist, wobei die andere von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320) auf einer gleichen Ebene angeordnet ist wie der zweite GAA-FET (112).
  4. Halbleitervorrichtung nach Anspruch 1, wobei die andere von der ersten Versorgungsleitung (310) und der zweiten Versorgungsleitung (320), die über dem zweiten GAA-FET (112) angeordnet ist, über einen oberen Durchkontaktierungskontakt (340) mit dem zweiten GAA-FET (112) gekoppelt ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der erste GAA-FET (111) ein n-FET ist, und der zweite GAA-FET (112) ein p-FET ist, wobei die erste Versorgungsleitung (310) ein niedrigeres Potential liefert als die zweite Versorgungsleitung (320), wobei die erste Versorgungsleitung (310) auf der gleichen Ebene angeordnet ist wie der erste GAA-FET (111) und die zweite Versorgungsleitung (320) über dem zweiten GAA-FET (112) angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei der erste GAA-FET (111) einen Sourcekontakt (130, 230) in Kontakt mit einer Source des ersten GAA-FET (111) aufweist, wobei die erste Versorgungsleitung (310) mit dem Sourcekontakt (130, 230) direkt verbunden ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei der erste GAA-FET (111) ein p-FET ist, und der zweite GAA-FET (112) ein n-FET ist, wobei die erste Versorgungsleitung (310) ein höheres Potential liefert als die zweite Versorgungsleitung (320), wobei die erste Versorgungsleitung (310) auf der gleichen Ebene angeordnet ist wie der erste GAA-FET (111) und die zweite Versorgungsleitung (320) über dem zweiten GAA-FET (112) angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei der erste GAA-FET (111) einen Drainkontakt (135, 235) in Kontakt mit einem Drain des ersten GAA-FET (111) aufweist, wobei die erste Versorgungsleitung (310) mit dem Drainkontakt (135, 235) direkt verbunden ist.
  9. Halbleitervorrichtung nach Anspruch 2, wobei der erste GAA-FET (111) ein n-FET ist, und der zweite GAA-FET (112) ein p-FET ist, wobei die erste Versorgungsleitung (310) ein niedrigeres Potential liefert als die zweite Versorgungsleitung (320), wobei die erste Versorgungsleitung (310) auf der gleichen Ebene angeordnet ist wie der erste GAA-FET (111) und die zweite Versorgungsleitung (320) auf der gleichen Ebene angeordnet ist wie der zweite GAA-FET (112).
  10. Halbleitervorrichtung nach Anspruch 9, wobei der erste GAA-FET (111) einen Sourcekontakt (130, 230) in Kontakt mit einer Source des ersten GAA-FET (111) aufweist, wobei der zweite GAA-FET (112) einen Drainkontakt (135, 235) in Kontakt mit einem Drain des zweiten GAA-FET (112) aufweist, wobei die erste Versorgungsleitung (310) mit dem Sourcekontakt (130, 230) direkt verbunden ist, wobei die zweite Versorgungsleitung (320) mit dem Drainkontakt (135, 235) direkt verbunden ist.
  11. Halbleitervorrichtung nach Anspruch 2, wobei der erste GAA-FET (111) ein p-FET ist, und der zweite GAA-FET (112) ein n-FET ist, wobei die erste Versorgungsleitung (310) ein höheres Potential liefert als die zweite Versorgungsleitung (320), wobei die erste Versorgungsleitung (310) auf der gleichen Ebene angeordnet ist wie der erste GAA-FET (111) und die zweite Versorgungsleitung (320) auf der gleichen Ebene angeordnet ist wie der zweite GAA-FET (112).
  12. Halbleitervorrichtung nach Anspruch 11, wobei der erste GAA-FET (111) einen Drainkontakt (135, 235) in Kontakt mit einem Drain des ersten GAA-FET (111) aufweist, wobei der zweite GAA-FET (112) einen Sourcekontakt (130, 230) in Kontakt mit einer Source des ersten GAA-FET (111) aufweist, wobei die erste Versorgungsleitung (310) mit dem Drainkontakt (135, 235) direkt verbunden ist, wobei die zweite Versorgungsleitung (320) mit dem Sourcekontakt (130, 230) direkt verbunden ist.
DE102020105936.1A 2019-04-15 2020-03-05 Halbleitervorrichtung Active DE102020105936B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962834117P 2019-04-15 2019-04-15
US62/834,117 2019-04-15
US16/797,890 2020-02-21
US16/797,890 US11063045B2 (en) 2019-04-15 2020-02-21 Semiconductor device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
DE102020105936A1 DE102020105936A1 (de) 2020-10-15
DE102020105936B4 true DE102020105936B4 (de) 2024-03-28

Family

ID=72613754

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020105936.1A Active DE102020105936B4 (de) 2019-04-15 2020-03-05 Halbleitervorrichtung

Country Status (3)

Country Link
US (1) US12074168B2 (de)
KR (1) KR102351303B1 (de)
DE (1) DE102020105936B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12051692B2 (en) * 2021-02-16 2024-07-30 Intel Corporation Integrated circuit structure with front side signal lines and backside power delivery
KR20240044064A (ko) * 2022-09-28 2024-04-04 삼성전자주식회사 3차원 반도체 소자 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180315838A1 (en) 2015-12-18 2018-11-01 Intel Corporation Stacked transistors
US20190057867A1 (en) 2017-08-16 2019-02-21 Tokyo Electron Limited Method and device for incorporating single diffusion break into nanochannel structures of fet devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102132806B1 (ko) * 2014-03-21 2020-07-13 인텔 코포레이션 전이 금속 디칼코게나이드 반도체 어셈블리
WO2017111866A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Dynamic logic built with stacked transistors sharing a common gate
JP6889380B2 (ja) * 2016-05-06 2021-06-18 株式会社ソシオネクスト 半導体集積回路装置
EP3324436B1 (de) * 2016-11-21 2020-08-05 IMEC vzw Chip mit integrierter schaltung mit stromversorgungsnetzwerk auf der rückseite des chips
US10790271B2 (en) 2018-04-17 2020-09-29 International Business Machines Corporation Perpendicular stacked field-effect transistor device
WO2020065916A1 (ja) 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180315838A1 (en) 2015-12-18 2018-11-01 Intel Corporation Stacked transistors
US20190057867A1 (en) 2017-08-16 2019-02-21 Tokyo Electron Limited Method and device for incorporating single diffusion break into nanochannel structures of fet devices

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
MOCUTA, A. [et al.]: Enabling CMOS Scaling Towards 3nm and Beyond. 2018 IEEE Symposium on VLSI Technology, 2018, S. 147-148. IEEE Xplore [online]. doi: 10.1109/VLSIT.2018.8510683., In: IEEE
SHERAZI, S. M. Y. [et al.]: CFET standard-cell design down to 3Track height for node 3nm and below. Proc. SPIE, Design-Process-Technology Co-optimization for Manufacturability XIII, 1096206 , Mrz 2019, S. 1-12. SPIE Digital Library [online]. DOI: 10.1117/12.2514571, In: SPIE
SHI, Jiajun; LI, Mingyu; MORITZ, Csaba Andras: Power-delivery network in 30 ICs: Monolithic 30 vs. Skybridge 30 CMOS. IEEE/ACM International Symposium on Nanoscale Architectures (NANOARCH), 2017, S. 73-78. IEEE Xplore [online]. 001: 10.1109/NANOARCH.2017.8053736
SHI, Jiajun; LI, Mingyu; MORITZ, Csaba Andras: Power-delivery network in 3D ICs: Monolithic 3D vs. Skybridge 3D CMOS. IEEE/ACM International Symposium on Nanoscale Architectures (NANOARCH), 2017, S. 73-78. IEEE Xplore [online]. DOI: 10.1109/NANOARCH.2017.8053736, In: IEEE

Also Published As

Publication number Publication date
DE102020105936A1 (de) 2020-10-15
KR20200121740A (ko) 2020-10-26
US20230253406A1 (en) 2023-08-10
US12074168B2 (en) 2024-08-27
KR102351303B1 (ko) 2022-01-14

Similar Documents

Publication Publication Date Title
DE102019106654B4 (de) Integrierte Schaltkreise mit vergrabenen Verbindungsleitern und Verfahren zu deren Herstellung
DE102019132233B4 (de) Verfahren zur herstellung von halbleiter-bauelementen
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
US11664380B2 (en) Semiconductor device and method of manufacturing the same
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102015113081B4 (de) Feldeffekttransistorstruktur mit mehreren Schwellenspannungen und Herstellungsverfahren dafür
DE102018107927B4 (de) Verbindungsstruktur für Logikschaltkreis
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102016115983A1 (de) Halbleiterstruktur und Herstellungsverfahren
DE102017103499A1 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102016115984A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102015112913A1 (de) Halbleiterbauelement und Herstellungsverfahren hierfür
US9583623B2 (en) Semiconductor device including fin structures disposed over buffer structures and manufacturing method thereof
DE102017123047B4 (de) Herstellungsverfahren für FINFETs mit unterschiedlichen Finnenkanalhöhen
DE102021001414B4 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102019126920A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
DE102014114485A1 (de) Halbleitervorrichtung und verfahren
DE102019124526A1 (de) Halbleitervorrichtung und verfahren
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102018102685A1 (de) Kontaktbildungsverfahren und zugehörige Struktur
DE102017124779A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102018103075B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102019130454A1 (de) Gate-strukturen mit neutralen zonen zur minimierung von metallischen gate-grenzeffekten und verfahren zu deren herstellung
DE102020105936B4 (de) Halbleitervorrichtung
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division