DE102017117865A1 - Verbindungsstruktur und zugehörige Verfahren - Google Patents

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Shang-Wen Chang
Yi-Hsiung Lin
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Abstract

Es werden ein Verfahren und eine Struktur zum Herstellen einer lokalen Verbindung bereitgestellt, wobei die lokale Verbindung nicht durch eine darüber befindliche Metallschicht geführt wird. Bei verschiedenen Ausführungsformen wird eine erste dielektrische Schicht über einem Gate-Stapel aus mindestens einem Bauelement hergestellt, und eine zweite dielektrische Schicht wird über einer Kontaktmetallschicht des mindestens einen Bauelements hergestellt. Bei verschiedenen Ausführungsformen wird ein selektiver Ätzprozess durchgeführt, um die zweite dielektrische Schicht zu entfernen und die Kontaktmetallschicht freizulegen, ohne die erste dielektrische Schicht wesentlich zu entfernen. In einigen Beispielen wird eine Metalldurchkontaktierungsschicht über dem mindestens einen Bauelement abgeschieden. Die Metalldurchkontaktierungsschicht kontaktiert die Kontaktmetallschicht und stellt eine lokale Verbindungsstruktur bereit. Bei einigen Ausführungsformen wird ein Mehrebenen-Verbindungsnetzwerk über der lokalen Verbindungsstruktur hergestellt.

Description

  • Hintergrund der Erfindung
  • Die Elektronikindustrie hat eine ständig wachsende Nachfrage nach kleineren und schnelleren elektronischen Bauelementen wahrgenommen, die gleichzeitig in der Lage sind, eine höhere Anzahl von zunehmend komplexen und anspruchsvollen Funktionen zu unterstützen. Daher besteht in der Halbleiterbranche ein anhaltender Trend, kostengünstige integrierte Schaltkreise (ICs) mit hoher Leistung und geringem Stromverbrauch herzustellen. Bisher sind diese Ziele zum großen Teil dadurch erreicht worden, dass die Abmessungen der Halbleiter-ICs (z. B. die kleinste Strukturbreite) verringert worden sind und dadurch die Produktionsleistung verbessert worden ist und die damit verbundenen Kosten gesenkt worden sind. Diese Verkleinerung hat aber auch den Halbleiter-Herstellungsprozess komplexer gemacht. Daher macht die Realisierung von weiteren Fortschritten bei Halbleiter-ICs und -Bauelementen ähnliche Fortschritte bei Halbleiter-Herstellungsprozessen und -Technologien erforderlich.
  • Insbesondere haben BEOL-Fertigungsprozesse (BEOL: Back End of Line) bisher eine besonders schwierige Herausforderung für eine hochentwickelte IC-Fertigung dargestellt. Die BEOL-Fertigung umfasst Verbindungsstrukturen, die zum Beispiel aus einem Mehrebenen-Netzwerk einer Metallverdrahtung bestehen. Jeder einer Vielzahl von IC-Schaltkreisen und/oder -Bauelementen kann durch solche Verbindungsstrukturen verbunden werden. In verschiedenen Beispielen nimmt jedoch die Verbindungsleistung mit der Verkleinerung ab. Zum Beispiel nimmt der Widerstand (R) zu, wenn die Abmessungen kleiner werden, und die Kapazität (C) nimmt zu, wenn die Dichte der Verbindungen zunimmt, und in beiden Fällen nimmt die RC-Verzögerung zu. In einigen Fällen werden unterschiedliche Materialien und/oder Prozesse für die Verbindungsherstellung untersucht. In anderen Beispielen wird eine größere Anzahl von Metallschichten als Teil des Mehrebenen-Verbindungsnetzwerks verwendet, um zusätzliche Verbindungsleitwege bereitzustellen und R potenziell zu verringern (z. B. durch Vergrößern der Verbindungsabmessungen) und/oder C zu verringern (z. B. durch Verringern der Verbindungsdichte). Durch Erhöhen der Anzahl von Metallschichten wird jedoch stets die Verbindungsgesamtlänge vergrößert, was auch die Bauelementleistung verschlechtern kann. Darüber hinaus führt die zusätzliche Verwendung von Metallschichten zu einem Anstieg der Kosten (z. B. für zusätzliche Fotomasken, längere Entwurfszeit usw.).
  • Daher haben sich bestehende Verfahren nicht als in jeder Hinsicht völlig zufriedenstellend erwiesen.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • 1A ist eine Schnittansicht eines MOS-Transistors gemäß einigen Ausführungsformen.
  • 1B ist eine perspektivische Darstellung einer Ausführungsform eines FinFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Erfindung.
  • 2 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer lokalen Verbindung gemäß einigen Ausführungsformen.
  • Die 3 bis 10 sind Schnittansichten eines Bauelements auf Zwischenstufen der Herstellung, das nach dem Verfahren von 2 bearbeitet wird.
  • Die 11 und 12 sind Layout-Entwürfe, die verschiedene Aspekte von Ausführungsformen der vorliegenden Erfindung zeigen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, unter” untere(r)”/unteres” darüber befindlich”, obere(r)”/oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es ist außerdem zu beachten, dass die vorliegende Erfindung Ausführungsformen in der Form von lokalen Verbindungsstrukturen vorstellt, die in vielen verschiedenen Bauelementtypen verwendet werden können. Zum Beispiel können Ausführungsformen der vorliegenden Erfindung zum Herstellen von lokalen Verbindungsstrukturen in den folgenden Bauelementen verwendet werden: planare Metall-Oxid-Volumenhalbleiter-Feldeffekttransistoren (MOSFETs), (planare oder vertikale) Multi-Gate-Transistoren, wie etwa FinFET-Bauelemente, Gate-all-around(GAA)-Bauelemente, Omega(Ω)-Gate-Bauelemente oder Pi(Π)-Gate-Bauelemente, sowie verspannte Halbleiter-Bauelemente, Silizium-auf-Isolator(SOI)-Bauelemente, teilweise verarmte SOI-Bauelemente, vollständig verarmte SOI-Bauelemente oder andere Bauelemente, die auf dem Fachgebiet bekannt sind. Darüber hinaus können Ausführungsformen, die hier beschrieben werden, bei der Herstellung von p- und/oder n-leitenden Bauelementen verwendet werden. Ein Fachmann kann weitere Ausführungsformen von Halbleiter-Bauelementen erkennen, die von Aspekten der vorliegenden Erfindung profitieren können.
  • In dem Beispiel von 1A ist ein MOS-Transistor 100 dargestellt, der ein Beispiel für nur einen Bauelementtyp zeigt, der Ausführungsformen der vorliegenden Erfindung umfassen kann. Es ist klar, dass der beispielhafte Transistor 100 in keiner Weise beschränkend sein soll, und Fachleute dürften erkennen, dass Ausführungsformen der vorliegenden Erfindung gleichermaßen für viele andere Bauelementtypen, wie etwa die vorgenannten, verwendet werden können. Der Transistor 100 wird auf einem Substrat 102 hergestellt und weist einen Gate-Stapel 104 auf. Das Substrat 102 kann ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat, sein. Das Substrat 102 kann verschiedene Schichten, wie etwa leitende oder isolierende Schichten, aufweisen, die auf dem Substrat 102 hergestellt sind. Das Substrat 102 kann in Abhängigkeit von Entwurfs-Anforderungen verschiedene Dotierungskonfigurationen haben, wie auf dem Fachgebiet bekannt ist. Das Substrat 102 kann auch andere Halbleiter aufweisen, wie etwa Germanium, Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder Diamant. Alternativ kann das Substrat 102 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter aufweisen. Darüber hinaus kann das Substrat 102 bei einigen Ausführungsformen eine Epitaxialschicht (Epi-Schicht) aufweisen, das Substrat 102 kann zur Verbesserung der Leistung verspannt sein, das Substrat 102 kann eine Silizium-auf-Isolator(SOI)-Struktur haben, und/oder das Substrat 102 kann andere geeignete Verbesserungsmerkmale haben.
  • Der Gate-Stapel 104 weist ein Gate-Dielektrikum 106 und eine Gate-Elektrode 108 auf, die auf dem Gate-Dielektrikum 106 angeordnet ist. Bei einigen Ausführungsformen kann das Gate-Dielektrikum 106 eine Zwischenschicht umfassen, wie etwa eine Siliziumoxid(SiO2)-Schicht oder eine Siliziumoxidnitrid(SiON)-Schicht, wobei diese Zwischenschicht durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD) und/oder ein anderes geeignetes Verfahren hergestellt werden kann. In einigen Beispielen umfasst das Gate-Dielektrikum 106 eine dielektrische High-k-Schicht, wie etwa Hafniumoxid (HfO2). Alternativ kann die dielektrische High-k-Schicht andere High-k-Dielektrika umfassen, wie etwa TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, Oxidnitride (SiON), Kombinationen davon oder ein anderes geeignetes Material. Gate-High-k-Dielektrika, die hier verwendet und beschrieben werden, umfassen dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, die zum Beispiel größer als die von thermischem Siliziumoxid (etwa 3,9) ist. Bei noch weiteren Ausführungsformen kann das Gate-Dielektrikum 106 Siliziumoxid oder ein anderes geeignetes Dielektrikum umfassen. Das Gate-Dielektrikum 106 kann durch ALD, physikalische Aufdampfung (PVD), CVD, Oxidation und/oder andere geeignete Verfahren hergestellt werden. Bei einigen Ausführungsformen kann die Gate-Elektrode 108 als Teil eines Gate-zuerst- oder Gate-zuletzt-Prozesses (z. B. Gate-Ersetzungsprozess) abgeschieden werden. Bei verschiedenen Ausführungsformen weist die Gate-Elektrode 108 eine leitende Schicht auf, wie etwa W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, Kombinationen davon und/oder andere geeignete Zusammensetzungen. In einigen Beispielen kann die Gate-Elektrode 108 ein erstes Metallmaterial für einen n-leitenden Transistor und ein zweiten Metallmaterial für einen p-leitenden Transistor aufweisen. Somit kann der Transistor 100 eine Doppel-Austrittsarbeitsmetall-Gate-Konfiguration haben. Zum Beispiel kann das erste Metallmaterial (z. B. für n-leitende Bauelemente) Metalle umfassen, die eine Austrittsarbeit haben, die im Wesentlichen an eine Austrittsarbeit des Substratsleitungsbands angepasst ist oder zumindest im Wesentlichen an eine Austrittsarbeit des Leitungsbands eines Kanalbereichs 114 des Transistors 100 angepasst ist. Gleichermaßen kann das zweite Metallmaterial (z. B. für g-leitende Bauelemente) Metalle umfassen, die eine Austrittsarbeit haben, die im Wesentlichen an eine Austrittsarbeit des Substratsvalenzbands angepasst ist oder zumindest im Wesentlichen an eine Austrittsarbeit des Valenzbands des Kanalbereichs 114 des Transistors 100 angepasst ist. Somit kann die Gate-Elektrode 108 eine Gate-Elektrode für den Transistor 100 bereitstellen, der n-leitende und p-leitende Bauelemente umfasst. Bei einigen Ausführungsformen kann die Gate-Elektrode 108 alternativ oder zusätzlich eine PolysiliZiumschicht umfassen. In verschiedenen Beispielen kann die Gate-Elektrode 108 durch PVD, CVD, Elektronenstrahlverdampfung und/oder ein anderes geeignetes Verfahren hergestellt werden. Bei einigen Ausführungsformen werden Seitenwand-Abstandshalter auf Seitenwänden des Gate-Stapels 104 hergestellt. Diese Seitenwand-Abstandshalter können ein dielektrisches Material umfassen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid oder Kombinationen davon.
  • Der Transistor 100 weist weiterhin einen Source-Bereich 110 und einen Drain-Bereich 112 auf, die jeweils in dem Halbleitersubstrat 102 angrenzend an den und auf beiden Seiten des Gate-Stapels 104 hergestellt sind. Bei einigen Ausführungsformen umfassen die Source- und Drain-Bereiche 110 und 112 Source-/Drain-Diffusionsbereiche, ionenimplantierte Source-/Drain-Bereiche, epitaxial aufgewachsene Bereiche oder Kombinationen davon. Der Kanalbereich 114 des Transistors 100 wird als der Bereich zwischen den Source- und Drain-Bereichen 110 und 112 unter dem Gate-Dielektrikum 106 und in dem Halbleitersubstrat 102 definiert. Der Kanalbereich 114 hat eine zugehörige Länge L und eine zugehörige Breite W. Wenn eine Vorspannung, die größer als eine Schwellenspannung (Vt) (d. h. eine Einschaltspannung) für den Transistor 100 ist, zusammen mit einer gleichzeitig angelegten Vorspannung zwischen den Source- und Drain-Bereichen 110 und 112 an die Gate-Elektrode 108 angelegt wird, fließt ein elektrischer Strom (z. B. ein Transistor-Ansteuerstrom) zwischen den Source- und Drain-Bereichen 110 und 112 durch den Kanalbereich 114. Die Menge des Ansteuerstroms, der bei einer gegebenen Vorspannung bereitgestellt wird (z. B. an die Gate-Elektrode 108 oder zwischen den Source- und Drain-Bereichen 110 und 112 angelegt wird), ist eine Funktion unter anderem der Elektronenbeweglichkeit des Materials, das zum Herstellen des Kanalbereichs 114 verwendet wird. In einigen Beispielen weist der Kanalbereich 114 Silizium (Si) und/oder ein Material mit hoher Elektronenbeweglichkeit, wie etwa Germanium, das epitaxial aufgewachsen werden kann, sowie einen der Vielzahl von auf dem Fachgebiet bekannten Verbindungshalbleitern oder Legierungshalbleitern auf. Materialien mit hoher Elektronenbeweglichkeit sind Materialien mit einer Elektronen- und/oder Löcherbeweglichkeit, die größer als die von Silizium (Si) sind, das eine Elektronen-Eigenbeweglichkeit bei Raumtemperatur (300 K) von etwa 1350 cm2/Vs und eine Löcherbeweglichkeit von etwa 480 cm2/Vs hat.
  • Kommen wir nun zu 1B, in der ein FinFET-Bauelement 150 gezeigt ist, das ein Beispiel für einen alternativen Bauelementtyp darstellt, der Ausführungsformen der vorliegenden Erfindung umfassen kann. Beispielhaft umfasst das FinFET-Bauelement 150 einen oder mehrere Finnen-basierte Multi-Gate-Feldeffekttransistoren (FETs). Das FinFET-Bauelement 150 weist ein Substrat 152, mindestens ein Finnen-Element 154, das von dem Substrat 152 abgeht, Trennbereiche 156 und eine Gate-Struktur 158 auf, die auf dem und um das Finnen-Element 154 angeordnet ist. Das Substrat 152 kann ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat, sein. Bei verschiedenen Ausführungsformen kann das Substrat 152 im Wesentlichen das Gleiche wie das Substrat 102 sein, das vorstehend beschrieben worden ist.
  • Das Finnen-Element 154 kann wie das Substrat 152 ein oder mehrere epitaxial aufgewachsene Schichten umfassen und kann Folgendes aufweisen: Silizium oder einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Die Finnen 154 können mit geeigneten Verfahren hergestellt werden, die fotolithografische und Ätzverfahren umfassen. Das fotolithografische Verfahren kann die folgenden Schritte umfassen: Herstellen einer Fotoresistschicht (Resist) über dem Substrat (z. B. auf einer Siliziumschicht); Belichten des Resists zu einer Struktur; Durchführen einer Härtung nach der Belichtung; und Entwickeln des Resists zu einem Maskierungselement, das das Resist aufweist. Bei einigen Ausführungsformen kann das Strukturieren des Resists zu dem Maskierungselement durch Elektronenstrahl-Lithografie erfolgen. Das Maskierungselement kann dann zum Schützen von Bereichen des Substrats dienen, während bei einem Ätzprozess Aussparungen in der Siliziumschicht hergestellt werden, sodass eine abgehende Finne 154 zurückbleibt. Die Aussparungen können durch Trockenätzung (z. B. chemische Oxidentfernung), Nassätzung und/oder andere geeignete Verfahren geätzt werden. Es können auch zahlreiche andere Ausführungsformen von Verfahren zum Herstellen der Finnen 154 auf dem Substrat 152 verwendet werden.
  • Die Finnen 154 weisen jeweils einen Source-Bereich 155 und einen Drain-Bereich 157 auf, wobei die Source-/Drain-Bereiche 155 und 157 in, auf und/oder um die Finne 154 hergestellt sind. Die Source-/Drain-Bereiche 155 und 157 können über den Finnen 154 epitaxial aufgewachsen sein. Außerdem ist ein Kanalbereich eines Transistors in der Finne 154 unter der Gate-Struktur 158 entlang eine Ebene angeordnet, die im Wesentlichen parallel zu einer Ebene ist, die von der Schnittfläche A-A' in 1B definiert wird. In einigen Beispielen weist der Kanalbereich der Finne ein Material mit einer hohen Elektronenbeweglichkeit auf.
  • Die Trennbereiche 156 können STI-Strukturelemente (STI: flache Grabenisolation) sein. Alternativ können ein Feldoxid, ein LOCOS-Element und/oder andere geeignete Trennelemente auf und/oder in dem Substrat 152 implementiert werden. Die Trennbereiche 156 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), einem Lowk-Dielektrikum, Kombinationen davon und/oder einem anderen geeigneten Material bestehen, das auf dem Fachgebiet bekannt ist. Bei einer Ausführungsform sind die Trennstrukturen STI-Elemente und werden durch Ätzen von Gräben in dem Substrat 152 hergestellt. Die Gräben können dann mit einem Isoliermaterial gefüllt werden, und daran schließt sich eine chemischmechanische Polierung (CMP) an. Es sind jedoch auch andere Ausführungsformen möglich. Bei einigen Ausführungsformen können die Trennbereiche 156 eine Mehrschichtstruktur zum Beispiel mit einer oder mehreren Deckschichten haben.
  • Die Gate-Struktur 158 umfasst einen Gate-Stapel, der eine Zwischenschicht 160, die über dem Kanalbereich der Finne 154 hergestellt ist, eine dielektrische Gate-Schicht 162, die über der Zwischenschicht 160 hergestellt ist, und eine Metallschicht 164 hat, die über der dielektrischen Gate-Schicht 162 hergestellt ist. Bei verschiedenen Ausführungsformen ist die Zwischenschicht 160 im Wesentlichen die Gleiche wie die Zwischenschicht, die als Teil des Gate-Dielektrikums 106 beschrieben worden ist. Bei einigen Ausführungsformen gleicht die dielektrische Gate-Schicht 162 im Wesentlichen dem Gate-Dielektrikum 106, und sie kann High-k-Dielektrika umfassen, die denen ähnlich sind, die für das Gate-Dielektrikum 106 verwendet werden. Ebenso gleicht bei verschiedenen Ausführungsformen die Metallschicht 164 im Wesentlichen der Gate-Elektrode 108, die vorstehend beschrieben worden ist. Bei einigen Ausführungsformen werden Seitenwand-Abstandshalter auf Seitenwänden der Gate-Struktur 158 hergestellt. Die Seitenwand-Abstandshalter können ein dielektrisches Material aufweisen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid oder Kombinationen davon.
  • Wie vorstehend dargelegt worden ist, können der Transistor 100 und das FinFET-Bauelement 150 jeweils eine oder mehrere lokale Verbindungsstrukturen aufweisen, deren Ausführungsformen nachstehend näher beschrieben werden. Der hier verwendete Begriff „lokale Verbindung” dient zum Beschreiben des niedrigsten Niveaus von Metall-Verbindungen, die von Zwischen- und/oder globalen Verbindungen zu unterscheiden sind. Lokale Verbindungen erstrecken sich über relativ kurze Strecken und werden gelegentlich zum Beispiel dazu verwendet, eine Source, einen Drain und/oder ein Gate eines gegebenen Bauelements oder solche von benachbarten Bauelementen elektrisch zu verbinden. Außerdem können lokale Verbindungen dazu verwendet werden, eine vertikale Verbindung eines oder mehrerer Bauelemente mit einer darüber befindlichen Metallisierungsschicht (z. B. mit einer Verbindungszwischenschicht) zum Beispiel über eine oder mehrere Durchkontaktierungen herzustellen. Verbindungen (die z. B. lokale, Zwischen- oder globale Verbindungen umfassen) werden in der Regel als Teil von BEOL-Fertigungsprozessen (BEOL: Back End of Line) hergestellt und umfassen ein Mehrebenen-Netzwerk einer Metallverdrahtung. Außerdem kann jeder einer Vielzahl von IC-Schaltkreisen und/oder -Bauelementen (wie etwa der Transistor 100 oder der FinFET 150) durch diese Verbindungen verbunden werden.
  • Auf Grund der offensiven Verkleinerung und der ständig zunehmenden Komplexität von hochentwickelten Bauelementen und Schaltkreisen haben sich der Entwurf und die Leistungsfähigkeit von Verbindungen als schwierige Herausforderungen erwiesen. Was zum Beispiel die Verkleinerung von Abmessungen betrifft, so nimmt der Widerstand (R) (z. B. einer gegebenen Verbindung) zu, wenn die Abmessungen kleiner werden, und die Kapazität (C) (z. B. der gegebenen Verbindung) nimmt zu, wenn die Dichte der Verbindungen zunimmt, und in beiden Fällen nimmt die RC-Verzögerung zu. In einigen Beispielen sind zusätzliche Materialschichten als Teil des Mehrebenen-Verbindungsnetzwerks verwendet worden, um zum Beispiel zusätzliche Verbindungsleitwege bereitzustellen und R potenziell zu verringern (z. B. durch Vergrößern der Verbindungsabmessungen) und/oder C zu verringern (z. B. durch Verringern der Verbindungsdichte). Zum Beispiel können in einigen Fällen lokale Verbindungen durch eine darüber befindliche Metallverbindungsschicht geführt werden. Betrachten wir lediglich als ein Beispiel ein Szenarium, bei dem man eine Source und einen Drain eines gegebenen Bauelements (wie etwa des Transistors 100 oder des FinFET 150) zum Beispiel unter Verwendung einer lokalen Verbindung verbinden will. Bei zumindest einigen bestehenden Verfahren kann die lokale Verbindung zwischen der Source und dem Drain durch eine darüber befindliche Metallschicht geführt werden, wie vorstehend dargelegt worden ist. Kurz gesagt, das Führen einer lokalen Verbindung durch eine darüber befindliche Metallschicht ist ineffizient und kostspielig und kann die Leistungsfähigkeit des Bauelements und/oder des Schaltkreises mindern. Das wird zumindest durch den Umstand bewiesen, dass durch Erhöhen der Anzahl von Metallschichten (z. B. um zusätzliche Verbindungsleitwege bereitzustellen) die Verbindungsgesamtlänge ständig vergrößert wird, was auch die Bauelementleistung mindern kann. Außerdem führt die Verwendung von zusätzlichen Metallschichten zu einem Anstieg der Kosten, zum Beispiel unter anderem auf Grund des Bedarfs an weiteren Fotomasken und einer längeren Entwurfszeit. Daher haben sich zumindest einige bestehende Verfahren zur Herstellung von lokalen Verbindungen als nicht in jeder Hinsicht völlig zufriedenstellend erwiesen.
  • Ausführungsformen der vorliegenden Erfindung bieten Vorzüge gegenüber dem Stand der Technik, aber es dürfte klar sein, dass andere Ausführungsformen andere Vorzüge bieten können, hier nicht unbedingt alle Vorzüge erörtert werden und kein spezieller Vorzug für alle Ausführungsformen erforderlich ist. Zum Beispiel umfassen Ausführungsformen, die hier erörtert werden, Verfahren und Strukturen, die auf einen Herstellungsprozess für lokale Verbindungen gerichtet sind, der eine lokale Verbindung bereitstellt, ohne dass die lokale Verbindung durch eine darüber befindliche Metallschicht geführt wird. Insbesondere, und zumindest bei einigen Ausführungsformen, wird ein Herstellungsprozess für lokale Verbindungen bereitgestellt, der das Führen von lokalen Verbindungen durch eine Durchkontaktierungsschicht ermöglicht, ohne Verbindungsschichten des Mehrebenen-Netzwerks einer Metallverdrahtung verwenden zu müssen. Dadurch, und bei verschiedenen Ausführungsformen, kann die Anzahl von Metallschichten, die in dem Mehrebenen-Verbindungsnetzwerk verwendet werden, verringert werden. In einigen Beispielen kann die Anzahl von Metallschichten um mindestens eins verringert werden. Durch das Führen der lokalen Verbindung durch die Durchkontaktierungsschicht anstatt durch Schichten des Mehrebenen-Verbindungsnetzwerks hat das Mehrebenen-Verbindungsnetzwerk, das sich über der lokalen Verbindung befindet, eine verbesserte Leitweg-Effizienz. Darüber hinaus, und im Vergleich zu mindestens einigen bestehenden Lösungen, senken hier beschriebene Ausführungsformen die Kosten (z. B. durch Reduzieren einer Metallschicht) und ermöglichen eine verbesserte Bauelement- und/oder Schaltkreisleistung (z. B. durch eine verringerte Verbindungslänge). Es ist außerdem zu beachten, dass die hier beschriebenen Ausführungsformen gleichermaßen für Zellen-Architekturen mit einfacher und doppelter Höhe verwendet werden können. Weitere Einzelheiten von Ausführungsformen der vorliegenden Erfindung werden nachstehend bereitgestellt, und Fachleute, die die vorliegende Erfindung nutzen, dürften weitere Vorzüge und/oder andere Vorteile erkennen.
  • Kommen wir nun zu 2, in der gemäß einigen Ausführungsformen ein Verfahren 200 zur Herstellung einer lokalen Verbindung dargestellt ist, bei dem die lokale Verbindung nicht durch eine darüber befindliche Metallschicht geführt wird. Das Verfahren 200 wird nachstehend unter Bezugnahme auf die 3 bis 10 näher beschrieben. Das Verfahren 200 kann an einem planaren Single-Gate-Bauelement, wie etwa dem beispielhaften Transistor 100, der vorstehend unter Bezugnahme auf 1A beschrieben worden ist, sowie an einem Multi-Gate-Bauelement implementiert werden, wie etwa dem FinFET-Bauelement 150, das vorstehend unter Bezugnahme auf 1B beschrieben worden ist. Somit können ein oder mehrere Aspekte, die vorstehend bei dem Transistor 100 und/oder dem FinFET 150 erörtert worden sind, auch für das Verfahren 200 gelten. Selbstverständlich kann bei verschiedenen Ausführungsformen das Verfahren 200 an anderen Bauelementen implementiert werden, wie etwa an Gate-all-around(GAA)-Bauelementen, Omega(Ω)-Gate-Bauelementen oder Pi(Π)-Gate-Bauelementen, sowie verspannten Halbleiter-Bauelementen, Silizium-auf-Isolator(SOI)-Bauelementen, teilweise verarmten SOI-Bauelementen (PD-SOI-Bauelementen), vollständig verarmten SOI-Bauelementen (FD-SOI-Bauelementen) oder an anderen Bauelementen, die auf dem Fachgebiet bekannt sind.
  • Es ist klar, dass Teile des Verfahrens 200 und/oder eines der beispielhaften Transistor-Bauelemente, die bei dem Verfahren 200 erörtert werden, mit einem bekannten CMOS-Technologie-Prozessablauf (CMOS: komplementärer Metall-Oxid-Halbleiter) hergestellt werden können, und daher werden einige Prozesse hier nur kurz beschrieben. Weiterhin ist klar, dass alle beispielhaften Transistor-Bauelemente, die hier erörtert werden, verschiedene andere Bauelemente und Strukturelemente umfassen können, wie etwa weitere Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw., aber zum besseren Verständnis der Erfindungsgedanken der vorlegenden Erfindung vereinfacht werden. Darüber hinaus können bei einigen Ausführungsformen die beispielhaften Transistor-Bauelemente, die hier beschrieben werden, eine Vielzahl von Halbleiter-Bauelementen (z. B. Transistoren) umfassen, die miteinander verbunden sein können. Außerdem können bei einigen Ausführungsformen verschiedene Aspekte der vorliegenden Erfindung für einen Gate-zuletzt-Prozess oder einen Gate-zuerst-Prozess gelten.
  • Darüber hinaus können bei einigen Ausführungsformen die beispielhaften Transistor-Bauelemente, die hier erläutert werden, eine Darstellung eines Bauelements auf einer Zwischenstufe der Bearbeitung umfassen, wie es bei der Bearbeitung eines integrierten Schaltkreises oder eines Teils davon hergestellt werden kann, und sie können Folgendes umfassen: SRAM- und/oder andere Logikschaltkreise (SRAM: statischer Direktzugriffsspeicher), passive Komponenten, wie etwa Widerstände, Kondensatoren und Induktoren, und aktive Komponenten, wie etwa p-Kanal-Feldeffekttransistoren (pFETs), n-Kanal-Feldeffekttransistoren (nFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren (CMOS: komplementärer Metall-Oxid-Halbleiter), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und/oder Kombinationen davon.
  • Das Verfahren 200 beginnt im Block 202, in dem ein Substrat mit mindestens einem Bauelement bereitgestellt wird, das eine erste dielektrische Schicht über einem Gate-Stapel und eine zweite dielektrische Schicht über einer Kontaktschicht aufweist. In 3 und bei einer Ausführungsform des Blocks 202 wird ein Substrat 302 mit einem Bauelement 304 bereitgestellt. Bei einigen Ausführungsformen kann das Substrat 302 im Wesentlichen dem Substrat 102 und dem Substrat 152 gleichen, die vorstehend beschrieben worden sind. Es dürfte klar sein, dass das Bauelement 304 nur erläuternd ist und der Klarheit der Erörterung der nachfolgenden Herstellung der lokalen Verbindung dient. In einigen Fällen kann das Bauelement 304 zum Beispiel ein planares Bauelement, wie etwa der Transistor 100, sein. Alternativ kann in einigen Beispielen das Bauelement 304 ein Multi-Gate-Bauelement, wie etwa der FinFET 150, sein. Darüber hinaus kann das Bauelement 304 in einigen Fällen ein GAA-Bauelement, ein Ω-Gate-Bauelement, ein Π-Gate-Bauelement, ein verspanntes Halbleiter-Bauelement, ein SOI-Bauelement, ein PD-SOI-Bauelement, ein FD-SOI-Bauelement oder ein anderes Bauelement sein, das auf dem Fachgebiet bekannt ist. Bei einigen Ausführungsformen weist das Bauelement 304 eine Source 306, einen Drain 308 und einen Gate-Stapel 310 auf. Das Bauelement 304 kann auch einen Kanalbereich zwischen der Source 306 und dem Drain 308 unter dem Gate-Stapel 310 und in dem Substrat 302 aufweisen. Bei verschiedenen Ausführungsformen kann der Gate-Stapel 310 eine Zwischenschicht, die über dem Kanalbereich hergestellt ist, eine dielektrische Gate-Schicht, die über der Zwischenschicht hergestellt ist, und eine Metallschicht umfassen, die über der dielektrischen Gate-Schicht hergestellt ist. Bei einigen Ausführungsformen können die Zwischenschicht, die dielektrische Gate-Schicht und die Metallschicht des Gate-Stapels 310 jeweils im Wesentlichen die Gleichen wie die sein, die vorstehend bei dem Transistor 100 und dem FinFET 150 beschrieben worden sind.
  • Wie in 3 gezeigt ist, kann das Bauelement 304 weiterhin eine erste dielektrische Schicht 312 über dem Gate-Stapel 310 aufweisen. Bei einigen Ausführungsformen weist die erste dielektrische Schicht 312 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, Poly-Si, Kombinationen davon oder ein anderes geeignetes dielektrisches Material auf. Die erste dielektrische Schicht 312 kann durch ALD, PVD, CVD, Oxidation und/oder andere geeignete Verfahren hergestellt werden. In einigen Beispielen kann die erste dielektrische Schicht 312 eine Dicke in dem Bereich von etwa 5 bis 25 nm haben. Wie nachstehend näher erörtert wird, trennt die erste dielektrische Schicht 312 den Gate-Stapel 310 von der nachfolgend hergestellten lokalen Verbindung. Bei verschiedenen Ausführungsformen sind Seitenwand-Abstandshalter 314 auf den Seitenwänden des Gate-Stapels 310 und der ersten dielektrischen Schicht 312 angeordnet. Bei einigen Ausführungsformen weisen die Seitenwand-Abstandshalter 314 SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, Poly-Si, Kombinationen davon oder ein anderes geeignetes dielektrisches Material auf. Bei einigen Ausführungsformen umfassen die Seitenwand-Abstandshalter 314 mehrere Schichten, wie etwa Abstandshalter-Hauptwände, Deckschichten und dergleichen. Beispielhaft können die Seitenwand-Abstandshalter 314 durch Abscheiden eines dielektrischen Materials über dem Bauelement 304 und anisotrope Rückätzung des dielektrischen Materials hergestellt werden. Bei einigen Ausführungsformen kann die Rückätzung (z. B. für die Herstellung der Abstandshalter) eine Mehrschritt-Ätzung umfassen, um die Ätzselektivität zu verbessern und eine Begrenzung der Überätzung zu ermöglichen.
  • Darüber hinaus wird bei einigen Ausführungsformen eine ILD-Schicht (ILD: Zwischenschicht-Dielektrikum) 316 über dem Bauelement 304 hergestellt. Die ILD-Schicht 316 kann zum Beispiel die folgenden Materialien aufweisen: TEOS-Oxid (TEOS: Tetraethylorthosilicat), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (fused silica glass; FSG), Phosphorsilicatglas (PSG), Borosilicatglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 316 kann durch chemische Aufdampfung bei Unterduck (SACVD), fließfahige chemische Aufdampfung oder ein anderes geeignetes Abscheidungsverfahren abgeschieden werden. In einigen Fällen kann eine Kontakt-Ätzstoppschicht (CESL) vor der Abscheidung der ILD-Schicht 316 abgeschieden werden.
  • Bei verschiedenen Ausführungsformen werden dann Kontaktöffnungen (z. B. in der ILD-Schicht 316 und in einigen Fällen in einem Teil der Seitenwand-Abstandshalter 314) hergestellt. Es können zum Beispiel Source-/Drain-Kontaktöffnungen hergestellt werden, um Zugang zu der Source 306 und dem Drain 308 zu ermöglichen. Die Source-/Drain-Kontaktöffnungen können zum Beispiel mit einer geeigneten Kombination aus lithografischer Strukturierung und Ätzung (z. B. Nass- oder Trockenätzung) hergestellt werden. Anschließend wird ein Source-/Drain-Kontaktmetall in den Source-/Drain-Kontaktöffnungen abgeschieden, wodurch eine elektrische Verbindung mit der Source 306 und dem Drain 308 hergestellt wird. Insbesondere wird, wie in dem Beispiel von 3 gezeigt ist, ein Source-/Drain-Kontaktmetall 318 abgeschieden, zum Beispiel mit einer geeigneten Kombination aus Schichtabscheidung (z. B. PVD, ALD, CVD), lithografischer Strukturierung und Ätzung (z. B. Nass- oder Trockenätzung). Bei einigen Ausführungsformen umfasst das Source-/Drain-Kontaktmetall 318 Ti, W, Co, Cu, Al, Mo, MoW, TiN, TaN, WN, Silizide, Kombinationen davon oder ein anderes geeignetes leitendes Material. In einigen Beispielen kann das Bauelement 304 weiterhin eine zweite dielektrische Schicht 320 über dem Source-/Drain-Kontaktmetall 318 aufweisen. Bei einigen Ausführungsformen weist die zweite dielektrische Schicht 210 Folgendes auf: SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, Poly-Si, Kombinationen davon oder ein anderes geeignetes dielektrisches Material. Die zweite dielektrische Schicht 320 kann durch ALD, PVD, CVD, Oxidation und/oder andere geeignete Verfahren hergestellt werden. In einigen Beispielen kann die zweite dielektrische Schicht 320 eine Dicke in dem Bereich von etwa 5 bis 25 nm haben. Bei einigen Ausführungsformen kann eine chemischmechanische Polierung (CMP) durchgeführt werden, um überschüssiges Material zu entfernen und die Oberseite des Bauelements 304 zu planarisieren.
  • Es ist zu beachten, dass herkömmlich eine leitende Schicht über dem Source-/Drain-Kontaktmetall 318 sofort nach der Abscheidung des Source-/Drain-Kontaktmetalls 318 hergestellt werden kann. Dadurch, dass zuerst die zweite dielektrische Schicht 320 über dem Source-/Drain-Kontaktmetall 318 hergestellt wird und diese später entfernt wird, wie nachstehend näher erörtert wird, wird eine nachfolgende Herstellung der lokalen Verbindung gemäß Ausführungsformen der vorliegenden Erfindung ermöglicht.
  • Das Verfahren 200 geht mit dem Block 204 weiter, in dem eine dritte dielektrische Schicht über dem mindestens einen Bauelement abgeschieden wird. In 4 und bei einer Ausführungsform des Blocks 204 wird eine dritte dielektrische Schicht 402 über dem Bauelement 304 hergestellt. Bei einigen Ausführungsformen weist die dritte dielektrische Schicht 402 Folgendes auf: SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, Poly-Si, Kombinationen davon oder ein anderes geeignetes dielektrisches Material. Die dritte dielektrische Schicht 402 kann durch ALD, PVD, CVD, Oxidation und/oder andere geeignete Verfahren hergestellt werden. In einigen Beispielen kann die dritte dielektrische Schicht 402 eine Dicke in dem Bereich von etwa 5 bis 25 nm haben.
  • Das Verfahren 200 geht dann mit dem Block 206 werter, in dem die dritte dielektrische Schicht 402 strukturiert wird. In den 4 und 5 und bei einer Ausführungsform des Blocks 206 wird die dritte dielektrische Schicht 402 durch Fotolithografie und Ätzung strukturiert. Als Teil des Strukturierungsprozesses und bei verschiedenen Ausführungsformen kann zunächst eine Fotoresistschicht 502 über der dritten dielektrischen Schicht 402 (z. B. durch Aufschleudern) abgeschieden werden. In einigen Beispielen kann optional eine Hartmaskenschicht über der dritten dielektrischen Schicht 402 abgeschieden werden, wobei die Fotoresistschicht 502 anschließend über der Hartmaskenschicht hergestellt wird. Bei Ausführungsformen mit einer Hartmaskenschicht kann die Hartmaskenschicht ein geeignetes dielektrisches Material aufweisen, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder Siliziumcarbid, oder ein anderes geeignetes Material. Die Hartmaskenschicht kann durch ALD, PVD, CVD und/oder andere geeignete Verfahren hergestellt werden. In einigen Beispielen können nach der Herstellung der Fotoresistschicht 502 weitere fotolithografische Schritte Folgendes umfassen: Vorhärtung, Maskenjustierung, Belichtung, Härtung nach der Belichtung, Entwicklung, Wässerung, Trocknung (z. B. Trockenschleudern und/oder Nachhärtung), andere geeignete lithografische Verfahren und/oder Kombinationen davon. Als ein Ergebnis des fotolithografischen Prozesses entsteht in der Fotoresistschicht 502 eine Struktur, die dann als eine Maske zum Ätzen der darunter befindlichen dritten dielektrischen Schicht 402 verwendet werden kann. Insbesondere, und wie in 5 gezeigt ist, wird ein Ätzprozess durchgeführt, um die dritte dielektrische Schicht 402 zu ätzen, wodurch die Struktur der Fotoresistschicht 502 auf die dritte dielektrische Schicht 402 übertragen wird und ein Schlitz 504 entsteht. Bei verschiedenen Ausführungsformen kann der Ätzprozess ein Trockenätzprozess (z. B. eine RIE- oder ICP-Ätzung), ein Nassätzprozess oder eine Kombination davon sein. Es ist außerdem zu beachten, dass der verwendete Ätzprozess ein selektiver Ätzprozess, wie etwa ein selektiver Nass- oder Trockenätzprozess, sein kann, mit dem gewünschte Teile der dritten dielektrischen Schicht 402 entfernt werden können, ohne andere Schichten wesentlich zu entfernen, die durch den Ätzprozess freigelegt werden können (z. B. die erste dielektrische Schicht 312, die Seitenwand-Abstandshalter 314 und/oder die zweite dielektrische Schicht 320). Darüber hinaus kann bei einer speziellen Anwendung, Technologie oder anderen Prozessanforderung der Schlitz 504 in verschiedenen Größen strukturiert werden. Zum Beispiel kann in einigen Fällen der Schlitz 504 so strukturiert werden, dass er eine Schlitzlänge L, die etwa 40 bis 80 nm beträgt, und eine Schlitzbreite W hat, die etwa 5 bis 20 nm beträgt. Andere Schlitzgeometrien werden ebenso als Geometrien angesehen, die innerhalb des Schutzumfangs der vorliegenden Erfindung liegen, wie später unter Bezugnahme auf die 11 und 12 näher erörtert wird. Bei verschiedenen Ausführungsformen bestimmt die Strukturierung des Schlitzes zumindest teilweise die Größe (z. B. Länge und Breite) der nachfolgend hergestellten lokalen Verbindung, wie später erörtert wird.
  • Das Verfahren 200 geht dann mit dem Block 208 weiter, in dem die zweite dielektrische Schicht geätzt wird. Darüber hinaus wird in verschiedenen Beispielen die Fotoresistschicht 502 entfernt, nachdem die dritte dielektrische Schicht 402 strukturiert worden ist (Block 206) und bevor die zweite dielektrische Schicht 320 geätzt wird (Block 208). In den 5 und 6 und bei einer Ausführungsform des Blocks 208 wird die zweite dielektrische Schicht 320 so geätzt, dass Öffnungen 602 entstehen, die den Zugang zu dem Source-/Drain-Kontaktmetall 318 ermöglichen. Insbesondere kann bei verschiedenen Ausführungsformen die zweite dielektrische Schicht 320 mit einem selektiven Ätzprozess, wie etwa einem selektiven Nass- oder Trockenätzprozess, geätzt werden, mit dem die zweite dielektrische Schicht 320 entfernt werden kann, ohne andere Schichten wesentlich zu entfernen, die durch den Ätzprozess freigelegt werden können (z. B. die erste dielektrische Schicht 312, die Seitenwand-Abstandshalter 314 und/oder die dritte dielektrische Schicht 402).
  • Bei einigen Ausführungsformen können die zweite dielektrische Schicht 320 und die dritte dielektrische Schicht 402 unterschiedliche Materialien aufweisen, die mit einem gegebenen Nass- oder Trockenätzprozess nicht in gleichem Maße geätzt werden. In diesem Fall kann das Verfahren 200 in der vorstehend beschriebenen Weise fortgesetzt werden, wobei unterschiedliche Ätzprozesse jeweils für die zweite dielektrische Schicht 320 und die dritte dielektrische Schicht 402 verwendet werden. In einigen Fällen können die zweite dielektrische Schicht 320 und die dritte dielektrische Schicht 402 jedoch die gleichen Materialien oder Materialien aufweisen, die mit einem gegebenen Nass- oder Trockenätzprozess im Wesentlichen in gleichem Maße geätzt werden, sodass nur ein Ätzprozess zum Ätzen der dritten dielektrischen Schicht 402 und der darunter befindlichen zweiten dielektrischen Schicht 320 verwendet werden kann. Unabhängig davon, ob nur ein Ätzprozess oder unterschiedliche Ätzprozesse zum Ätzen der zweiten dielektrischen Schicht 320 und der dritten dielektrischen Schicht 402 verwendet werden, umfasst der Prozess einen selektiven Ätzprozess, bei dem zumindest die erste dielektrische Schicht 312 und die Seitenwand-Abstandshalter 314 nicht wesentlich entfernt werden.
  • Das Verfahren 200 geht dann mit dem Block 210 weiter, in dem eine Metallschicht abgeschieden wird und ein CMP-Prozess durchgeführt wird. In 7 und bei einer Ausführungsform des Blocks 210 wird eine Metallschicht 702 durch ALD, PVD, CVD und/oder ein anderes geeignetes Verfahren abgeschieden. Die Metallschicht 702 umfasst zum Beispiel eine Schutzschicht aus Metall, die über dem Bauelement 304 abgeschieden wird. Bei einigen Ausführungsformen weist die Metallschicht 702 Ti, W, Co, Cu, Al, Mo, MoW, TiN, TaN, WN, Silizide, Kombinationen davon oder ein anderes geeignetes leitendes Material auf. Wie in 7 gezeigt ist, füllt die abgeschiedene Metallschicht 702 den Schlitz 504 und die Öffnungen 602 und kontaktiert das Source-/Drain-Kontaktmetall 318 jeweils über der Source 306 und dem Drain 308, wodurch die Source 306 und der Drain 308 des Bauelements 304 elektrisch verbunden werden und eine lokale Verbindung hergestellt wird. Darüber hinaus trennt die erste dielektrische Schicht 312 den Gate-Stapel 310 mechanisch von der Metallschicht 702, die die lokale Verbindung herstellt, und in einigen Fällen trennt sie den Gate-Stapel 310 auch elektrisch von der Metallschicht 702. In 8 sowie bei einer Ausführungsform des Blocks 210 wird ein CMP-Prozess durchgeführt, um überschüssiges Material (z. B. überschüssiges Material der Metallschicht 702) zu entfernen und die Oberseite des Bauelements 304 zu planarisieren. In verschiedenen Beispielen umfasst die Metallschicht 702 eine Schicht, die herkömmlich als eine Durchkontaktierung (die herkömmlich z. B. das Source-/Drain-Kontaktmetall 318 mit einer darüber befindlichen Metallschicht verbindet, die Teil eines herkömmlichen Mehrebenen-Verbindungsnetzwerks ist) verwendet wird. Jedoch wird gemäß Ausführungsformen der vorliegenden Erfindung die lokale Verbindung, statt sie durch eine solche darüber befindliche Metallschicht zu führen, durch eine Durchkontaktierungsschicht (z. B. die Metallschicht 702) bereitgestellt, ohne dass eine darüber befindliche Metallschicht genutzt werden muss. Dadurch wird die Leitweg-Effizienz verbessert, die Anzahl von benötigten Metallschichten wird verringert (z. B. um mindestens eine Metallschicht), die Kosten werden gesenkt und die Bauelementleistung wird verbessert.
  • Das Verfahren 200 geht mit dem Block 212 weiter, in dem eine vierte dielektrische Schicht über dem mindestens einen Bauelement abgeschieden wird. In 9 und bei einer Ausführungsform des Blocks 212 wird eine vierte dielektrische Schicht 902 über dem Bauelement 304 sowie über der Metallschicht 702 hergestellt, die die lokale Verbindung bereitstellt. Bei einigen Ausführungsformen weist die vierte dielektrische Schicht 902 Folgendes auf: SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, Poly-Si, Kombinationen davon oder ein anderes geeignetes dielektrisches Material. Die vierte dielektrische Schicht 902 kann durch ALD, PVD, CVD, Oxidation und/oder andere geeignete Verfahren hergestellt werden. In einigen Beispielen kann die vierte dielektrische Schicht 902 eine Dicke in dem Bereich von etwa 5 bis 25 nm haben.
  • Das Verfahren 200 geht mit dem Block 214 weiter, in dem ein Mehrebenen-Verbindungsnetzwerk über der vierten dielektrischen Schicht hergestellt wird. In den 9 und 10 und bei einer Ausführungsform des Blocks 214 wird ein Mehrebenen-Verbindungsnetzwerk 1002 über der vierten dielektrischen Schicht 902 hergestellt. In einigen Fällen weist das Mehrebenen-Verbindungsnetzwerk 1002 Zwischen- und globale Verbindungen auf, während gemäß einigen Ausführungsformen der vorliegenden Erfindung lokale Verbindungen bereitgestellt werden (wie es z. B. für die lokale Verbindung beschrieben worden ist, die durch die Metallschicht 702 bereitgestellt wird). Bei einigen Ausführungsformen kann das Mehrebenen-Verbindungsnetzwerk 1002 verschiedene Metallschichten oder -leitungen, Durchkontaktierungen, Zwischenschicht-Dielektrika und/oder andere geeignete Strukturelemente aufweisen. Das Mehrebenen-Verbindungsnetzwerk 1002 kann an verschiedenen Positionen in dem gesamten Substrat zum Beispiel durch eine oder mehrere Durchkontaktierungen, die durch die vierte dielektrische Schicht 902 gehen, mit der von der Metallschicht 702 bereitgestellten lokalen Verbindung verbunden werden und elektrischen Kontakt mit dem Bauelement 304 oder mit anderen Bauelementen herstellen, die in dem Substrat 302 hergestellt sind. Im Allgemeinen kann das Mehrebenen-Verbindungsnetzwerk 1002 so konfiguriert sein, dass es verschiedene Bauelemente (wie etwa das Bauelement 304) oder andere Strukturelemente oder Bauelemente zu einer funktionellen Schaltung verbindet, die einen oder mehrere planare MOSFETs und/oder FinFET-Bauelemente aufweisen kann. Weiterhin kann das Mehrebenen-Verbindungsnetzwerk 1002 in dem Beispiel vertikale Verbindungen, wie etwa Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie etwa Metallleitungen, aufweisen. Für die verschiedenen Verbindungselemente können verschiedene leitende Materialien verwendet werden, wie etwa Kupfer, Wolfram und/oder Silizide. In mindestens einem Beispiel werden ein Single-Damascene- und/oder ein Dual-Damascene-Prozess zum Herstellen eines kupferhaltigen Mehrebenen-Verbindungsnetzwerks 1002 verwendet.
  • In einem Beispiel des Verfahrens 200 ist vorstehend zwar beschrieben worden, dass eine lokale Verbindung bereitgestellt wird, die eine Source und einen Drain eines Bauelements (z. B. die Source 306 und den Drain 308 des Bauelements 304) elektrisch verbindet, aber es dürfte klar sein, dass dieses Beispiel in keiner Weise beschränkend sein soll. Es können zum Beispiel Ausführungsformen der vorliegenden Erfindung so implementiert werden, dass lokale Verbindungen bereitgestellt werden, die zum Beispiel dazu dienen, eine Source und/oder einen Drain eines gegebenen Bauelements oder solche von benachbarten Bauelementen elektrisch zu verbinden und/oder andere benachbarte aktive und/oder passive Bauelemente und/oder Strukturelemente zu verbinden. Darüber hinaus können Ausführungsformen der vorlegenden Erfindung dazu verwendet werden, lokale Verbindungen bereitzustellen, die eine vertikale Verbindung eines oder mehrerer Bauelemente mit einer darüber befindlichen Metallisierungsschicht (z. B. über eine dielektrische Schicht und mit dem Mehrebenen-Verbindungsnetzwerk 1002) ermöglichen, Zum Beispiel durch eine oder mehrere Durchkontaktierungen. Um nur einige Beispiele zu nennen: eine lokale Verbindung, wie sie hier beschrieben wird, kann eine Source eines gegebenen Bauelements mit einem Drain eines benachbarten Bauelements verbinden, ein Gate eines gegebenen Bauelements mit einer Source oder einem Drain des gegebenen Bauelements verbinden, eine Source, einen Drain und ein Gate eines gegebenen Bauelements mit einer Durchkontaktierung verbinden, die wiederum die Source, den Drain und das Gate des gegebenen Bauelements mit einer darüber befindlichen Metallschicht oder einer von mehreren anderen möglichen lokalen Verbindungen verbindet. Darüber hinaus können die verschiedenen Ausführungsformen, die hier beschrieben werden, zum Beispiel in Verbindung mit jedem von mehreren verschiedenen Bauelementtypen verwendet werden, wie etwa einem planaren Bauelement (z. B. dem Transistor 100), einem Multi-Gate-Bauelement (z. B. dem FinFET 150), einem GAA-Bauelement, einem Ω-Gate-Bauelement, einem H-Gate-Bauelement, einem verspannten Halbleiter-Bauelement, einem SOI-Bauelement, einem PD-SOI-Bauelement, einem FD-SOI-Bauelement oder einem anderen Bauelement, das auf dem Fachgebiet bekannt ist. Außerdem können weitere Prozessschritte vor, während und nach dem Verfahren 200 implementiert werden, und einige vorstehend beschriebene Prozessschritte können bei verschiedenen Ausführungsformen des Verfahrens 200 ersetzt oder weggelassen werden.
  • Um auf die vorstehende Erörterung näher einzugehen, wird auf die 11 und 12 Bezug genommen, die Layout-Entwürfe bereitstellen, die verschiedene Aspekte von Ausführungsformen der vorliegenden Erfindung darstellen. Kommen wir zunächst zu 11, in der ein Layout-Entwurf 1102 Folgendes aufweist: Aktiver-Bereich-Schichten 1104, Gate-Bereich-Schichten 1106, Lokale-Verbindung-Schichten 1108 und 1109, Gate-Kontakt-Schichten 1110, Drain-Kontakt-Schichten 1112 und eine erste Schicht eines Mehrebenen-Verbindungsnetzwerks 1114. Bei einigen Ausführungsformen stellen die Lokale-Verbindung-Schichten 1108 und 1109 lokale Verbindungen dar, die in der vorstehend beschriebenen Weise hergestellt werden können und somit zum Beispiel die Metallschicht 702 aufweisen können. Wie in dem Beispiel von 11 gezeigt ist, erstrecken sich die Lokale-Verbindung-Schichten 1108 und 1109 jeweils über eine einzelne Gate-Bereich-Schicht 1106 in der Aktiver-Bereich-Schicht 1104. Somit können die Lokale-Verbindung-Schichten 1108 und 1109 auch zum Verbinden der Source und des Drain eines gegebenen Bauelements verwendet werden, wie vorstehend dargelegt worden ist. 11 zeigt außerdem weitere Einzelheiten bezüglich der Größe der lokalen Verbindung (z. B. Länge und Breite). In einem Beispiel können die Lokale-Verbindung-Schichten 1108 und 1109 so strukturiert werden, dass sie eine Länge L, die etwa 40 bis 80 nm beträgt, und eine Breite W haben, die etwa 5 bis 20 nm beträgt, die der Schlitzgröße ähnlich sind, die vorstehend unter Bezugnahme auf 5 und den Schlitz 504 erörtert worden ist. Wie vorstehend dargelegt worden ist, wird durch die Strukturierung des Schlitzes zumindest teilweise die Größe (z. B. Länge und Breite) der nachfolgend hergestellten lokalen Verbindung (z. B. der Lokale-Verbindung-Schichten 1108 und 1109) bestimmt.
  • In 12 wird ein Layout-Entwurf 1202 bereitgestellt. Der Layout-Entwurf 1202 ist im Wesentlichen dem Layout-Entwurf 1102 ähnlich, sieht aber eine Lokale-Verbindung-Schicht 1108A vor, die statt der Lokale-Verbindung-Schicht 1108 verwendet werden kann. Bei einigen Ausführungsformen kann die Lokale-Verbindung-Schicht 1108A in der vorstehend beschriebenen Weise hergestellt werden und somit zum Beispiel die Metallschicht 702 aufweisen. Wie in dem Beispiel von 12 gezeigt ist, erstreckt sich die Lokale-Verbindung-Schicht 1108A über drei Gate-Bereiche 1106 in dem aktiven Bereich 1104. In dem dargestellten Beispiel kann die Lokale-Verbindung-Schicht 1108A zum Verbinden der Source und des Drain einer Vielzahl von Bauelementen oder nur der Source und/oder des Drain von ausgewählten Bauelementen verwendet werden, über die sich die Lokale-Verbindung-Schicht 1108A sowie zum Beispiel die Drain-Kontakt-Schicht 1112 erstrecken. Im Allgemeinen können die Lokale-Verbindung-Schichten 1108, 1108A und 1109 wie der Schlitz 504, der vorstehend unter Bezugnahme auf 5 erörtert worden ist, entsprechend einer speziellen Anwendung, Technologie oder anderen Prozessanforderung in vielen verschiedenen Größen strukturiert werden. Als lediglich ein Beispiel zeigt 12 eine Ausführungsform, bei der die Lokale-Verbindung-Schicht 1108A als eine Schicht dargestellt ist, die so strukturiert werden soll, dass sie eine Länge L hat, die etwa das 2,5-fache der Länge der Lokale-Verbindung-Schicht 1108 beträgt. Somit kann bei einigen Ausführungsformen die Lokale-Verbindung-Schicht 1108A eine Länge L von etwa 100 bis 200 nm haben. Wenn man das Vorstehende in einem breiteren Sinn neu formuliert, können verschiedene Ausführungsformen der lokalen Verbindungen so strukturiert werden, dass sie eine Länge L von etwa 40 bis 200 nm und eine Schlitzbreite W von etwa 5 bis 20 nm haben.
  • Die verschiedenen Ausführungsformen, die hier beschrieben werden, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen erforderlich ist und andere Ausführungsformen andere Vorzüge bieten können. Als ein Beispiel umfassen hier erörterte Ausführungsformen Verfahren und Strukturen, die auf einen Herstellungsprozess für lokale Verbindungen gerichtet sind, der eine lokale Verbindung bereitstellt, ohne dass die lokale Verbindung durch eine darüber befindliche Metallschicht geführt wird. Insbesondere, und zumindest bei einigen Ausführungsformen, wird ein Herstellungsprozess für lokale Verbindungen bereitgestellt, der das Führen von lokalen Verbindungen durch eine Durchkontaktierungsschicht vorsieht, ohne Verbindungsschichten des Mehrebenen-Netzwerks einer Metallverdrahtung verwenden zu müssen. Dadurch, und bei verschiedenen Ausführungsformen, kann die Anzahl von Metallschichten, die in dem Mehrebenen-Verbindungsnetzwerk verwendet werden, verringert werden (z. B. um mindestens eine Schicht). Somit ermöglichen die verschiedenen Ausführungsformen, die hier beschrieben werden, eine verbesserte Leitweg-Effizienz der Verbindung, eine Verringerung der benötigten Anzahl von Metallschichten, eine Kostensenkung und eine verbesserte Bauelement- und Schaltkreis-Leistung.
  • Eine der Ausfürungsformen der vorliegenden Erfindung beschreibt also ein Verfahren zur Herstellung eines Halbleiter-Bauelements, wobei das Verfahren das Herstellen einer ersten dielektrischen Schicht über einem Gate-Stapel mindestens eines Bauelements und einer zweiten dielektrischen Schicht über einer Kontaktmetallschicht des mindestens einen Bauelements umfasst. Bei verschiedenen Ausführungsformen wird ein selektiver Ätzprozess durchgeführt, um die zweite dielektrische Schicht zu entfernen und die Kontaktmetallschicht freizulegen, ohne die erste dielektrische Schicht wesentlich zu entfernen. In einigen Beispielen wird eine Metalldurchkontaktierungsschicht über dem mindestens einen Bauelement abgeschieden. Die Metalldurchkontaktierungsschicht kontaktiert die Kontaktmetallschicht und stellt eine lokale Verbindungsstruktur bereit. Bei einigen Ausführungsformen wird ein Mehrebenen-Verbindungsnetzwerk über der lokalen Verbindungsstruktur hergestellt.
  • Bei einer weiteren Ausführungsform wird ein Verfahren erörtert, bei dem ein Bauelement mit einem Gate-Stapel bereitgestellt wird, der eine darauf hergestellte erste dielektrische Schicht hat. Bei einigen Ausführungsformen werden eine Source und ein Drain auf beiden Seiten des Gate-Stapels hergestellt. Außerdem, und in verschiedenen Beispielen, wird eine Kontaktmetallschicht über der Source und dem Drain angeordnet, und über der Kontaktmetallschicht wird eine zweite dielektrische Schicht hergestellt. Über dem Bauelement kann zum Beispiel eine dritte dielektrische Schicht hergestellt werden, und es kann ein erster Ätzprozess an der dritten dielektrischen Schicht durchgeführt werden. Insbesondere definiert der erste Ätzprozess einen Schlitz in der dritten dielektrischen Schicht. Anschließend wird bei einigen Ausführungsformen ein zweiter Ätzprozess durchgeführt, um die zweite dielektrische Schicht zu entfernen und Öffnungen herzustellen, die die Kontaktmetallschicht jeweils über der Source und dem Drain freilegen. In einigen Beispielen wird eine leitende Schicht über dem Bauelement und jeweils in dem Schlitz und den Öffnungen abgeschieden. Die leitende Schicht kontaktiert die Kontaktmetallschicht jeweils über der Source und dem Drain.
  • Bei noch weiteren Ausführungsformen wird ein Halbleiter-Bauelement erörtert, das ein Substrat mit einem Bauelement aufweist, das einen Gate-Stapel und Source-/Drain-Bereiche hat, die auf beiden Seiten des Gate-Stapels hergestellt sind. Bei einigen Ausführungsformen wird eine erste dielektrische Schicht über dem Gate-Stapel hergestellt, und ein Kontaktmetall wird über den Source-/Drain-Bereichen abgeschieden. Über dem Bauelement kann zum Beispiel auch eine dritte dielektrische Schicht hergestellt werden, wobei die dritte dielektrische Schicht einen darin definierten Schlitz aufweist. Bei einigen Ausführungsformen ist eine Metalldurchkontaktierungsschicht über dem Bauelement angeordnet, wobei die Metalldurchkontaktierungsschicht das Kontaktmetall über beiden Source-/Drain-Bereichen kontaktiert und eine lokale Verbindung zwischen den Source-/Drain-Bereichen bereitstellt. Darüber hinaus, und bei einigen Ausführungsformen, ist die Metalldurchkontaktierungsschicht durch die erste dielektrische Schicht von dem Gate-Stapel getrennt. In verschiedenen Beispielen kann ein Mehrebenen-Verbindungsnetzwerk über der Metalldurchkontaktierungsschicht angeordnet sein, wobei eine vierte dielektrische Schicht zwischen die Metalldurchkontaktierungsschicht und das Mehrebenen-Verbindungsnetzwerk geschichtet ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. i. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer ersten dielektrischen Schicht über einem Gate-Stapel mindestens einer Vorrichtung und einer zweiten dielektrischen Schicht über einer Kontaktmetallschicht der mindestens einen Vorrichtung; Durchführen eines selektiven Ätzprozesses, um die zweite dielektrische Schicht zu entfernen und die Kontaktmetallschicht freizulegen, ohne die erste dielektrische Schicht wesentlich zu entfernen; Abscheiden einer Metalldurchkontaktierungsschicht über der mindestens einen Vorrichtung, wobei die Metalldurchkontaktierungsschicht die Kontaktmetallschicht kontaktiert und eine lokale Verbindungsstruktur bereitstellt; und Herstellen eines Mehrebenen-Verbindungsnetzwerks über der lokalen Verbindungsstruktur.
  2. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht den Gate-Stapel elektrisch von der lokalen Verbindungsstruktur trennt.
  3. Verfahren nach Anspruch i oder 2, das weiterhin den folgenden Schritt umfasst: Bereitstellen eines Substrats mit der mindestens einen Vorrichtung, wobei die mindestens eine Vorrichtung eine Source und einen Drain aufweist und die Kontaktmetallschicht über der Source und dem Drain angeordnet ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin die folgenden Schritte umfasst: vor dem Durchführen des selektiven Ätzprozesses Herstellen einer dritten dielektrischen Schicht über der mindestens einen Vorrichtung; und Strukturieren der dritten dielektrischen Schicht, um einen Schlitz in der dritten dielektrischen Schicht zu definieren, wobei der Schlitz zumindest teilweise eine Größe der lokalen Verbindungsstruktur bestimmt.
  5. Verfahren nach Anspruch 4, wobei die zweite dielektrische Schicht die Gleiche wie die dritte dielektrische Schicht ist, und bei der Durchführung des selektiven Ätzprozesses die dritte dielektrische Schicht strukturiert wird, um den Schlitz zu definieren, und die zweite dielektrische Schicht entfernt wird, ohne die erste dielektrische Schicht wesentlich zu entfernen.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin den folgenden Schritt umfasst: vor der Durchführung des selektiven Ätzprozesses Herstellen von Seitenwand-Abstandshaltern auf Seitenwänden des Gate-Stapels und der ersten dielektrischen Schicht.
  7. Verfahren nach Anspruch 6, wobei der selektive Ätzprozess die zweite dielektrische Schicht entfernt, ohne die Seitenwand-Abstandshalter wesentlich zu entfernen.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin die folgenden Schritte umfasst: vor der Herstellung des Mehrebenen-Verbindungsnetzwerks Herstellen einer vierten dielektrischen Schicht über der lokalen Verbindungsstruktur; und Herstellen des Mehrebenen-Verbindungsnetzwerks über der vierten dielektrischen Schicht.
  9. Verfahren nach Anspruch 8, das weiterhin den folgenden Schritt umfasst: Bereitstellen, mittels einer Durchkontaktierung durch die vierte dielektrische Schicht, einer vertikalen Verbindung von der lokalen Verbindungsstruktur zu dem Mehrebenen-Verbindungsnetzwerk.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Größe der lokalen Verbindungsstruktur eine Länge der lokalen Verbindung, die etwa 40 bis 80 nm beträgt, und eine Breite der lokalen Verbindung umfasst, die etwa 5 bis 20 nm beträgt.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite dielektrische Schicht jeweils SiOx, SiN, SiOxNy, SiCxNy, SiOxCyNz, AlOx, AlOxNy, AlN, HfO, ZrO, HfZrO, CN, oder Kombinationen davon aufweisen.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metalldurchkontaktierungsschicht Ti, W, Co, Cu, Al, Mo, MoW, TiN, TaN, WN, Silizide oder Kombinationen davon aufweist.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Bereitstellen einer Vorrichtung mit einem Gate-Stapel, der eine darauf hergestellte erste dielektrische Schicht hat, wobei eine Source und ein Drain auf beiden Seiten des Gate-Stapels hergestellt sind, eine Kontaktmetallschicht über der Source und dem Drain angeordnet ist und über der Kontaktmetallschicht eine zweite dielektrische Schicht hergestellt ist; Herstellen einer dritten dielektrischen Schicht über der Vorrichtung und Durchführen eines ersten Ätzprozesses an der dritten dielektrischen Schicht, um einen Schlitz in der dritten dielektrischen Schicht zu definieren; Durchführen eines zweiten Ätzprozesses, um die zweite dielektrische Schicht zu entfernen und Öffnungen herzustellen, die die Kontaktmetallschicht jeweils über der Source und dem Drain freilegen; und Abscheiden einer leitenden Schicht über der Vorrichtung und jeweils in dem Schlitz und den Öffnungen, wobei die leitende Schicht die Kontaktmetallschicht jeweils über der Source und dem Drain kontaktiert.
  14. Verfahren nach Anspruch 13, das weiterhin den folgenden Schritt umfasst: Herstellen eines Mehrebenen-Netzwerks einer Metallverdrahtung über der leitenden Schicht.
  15. Verfahren nach Anspruch 13 oder 14, das weiterhin den folgenden Schritt umfasst: vor dem Herstellen der dritten dielektrischen Schicht Herstellen von Seitenwand-Abstandshaltern auf Seitenwänden des Gate-Stapels und der ersten dielektrischen Schicht.
  16. Verfahren nach Anspruch 15, wobei der zweite Ätzprozess die zweite dielektrische Schicht entfernt, ohne die Seitenwand-Abstandshalter zu entfernen.
  17. Verfahren nach einem der Ansprüche 13 bis 16, das weiterhin die folgenden Schritte umfasst: vor der Herstellung des Mehrebenen-Netzwerks einer Metallverdrahtung Herstellen einer vierten dielektrischen Schicht über der leitenden Schicht; und Herstellen des Mehrebenen-Netzwerks einer Metallverdrahtung über der vierten dielektrischen Schicht.
  18. Halbleitervorrichtung mit: einem Substrat mit einer Vorrichtung, die einen Gate-Stapel und Source-/Drain-Bereiche hat, die auf beiden Seiten des Gate-Stapels hergestellt sind; einer ersten dielektrische Schicht, die über dem Gate-Stapel hergestellt ist, und einem Kontaktmetall, das über den Source-/Drain-Bereichen ausgebildet ist; einer dritten dielektrischen Schicht, die über der Vorrichtung hergestellt ist, wobei die dritte dielektrische Schicht einen darin definierten Schlitz aufweist; einer Metalldurchkontaktierungsschicht, die über der Vorrichtung angeordnet ist, wobei die Metalldurchkontaktierungsschicht das Kontaktmetall über den beiden Source-/Drain-Bereichen kontaktiert, wodurch eine lokale Verbindung zwischen den Source-/Drain-Bereichen bereitgestellt wird, und wobei die Metalldurchkontaktierungsschicht durch die erste dielektrische Schicht von dem Gate-Stapel getrennt ist; und einem Mehrebenen-Verbindungsnetzwerk, das über der Metalldurchkontaktierungsschicht angeordnet ist, wobei eine vierte dielektrische Schicht zwischen die Metalldurchkontaktierungsschicht und das Mehrebenen-Verbindungsnetzwerk geschichtet ist.
  19. Halbleitervorrichtung nach Anspruch 18, die weiterhin Seitenwand-Abstandshalter aufweist, die auf Seitenwänden des Gate-Stapels und der ersten dielektrischen Schicht angeordnet sind.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, wobei die Metalldurchkontaktierungsschicht Ti, W, Co, Cu, Al, Mo, MoW, TiN, TaN, WN, Silizide oder Kombinationen davon aufweist.
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