CN105826242B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN105826242B
CN105826242B CN201510009320.8A CN201510009320A CN105826242B CN 105826242 B CN105826242 B CN 105826242B CN 201510009320 A CN201510009320 A CN 201510009320A CN 105826242 B CN105826242 B CN 105826242B
Authority
CN
China
Prior art keywords
metal
pseudo
gate structures
layer
resistance elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510009320.8A
Other languages
English (en)
Other versions
CN105826242A (zh
Inventor
张步新
蔡孟峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510009320.8A priority Critical patent/CN105826242B/zh
Priority to US14/990,149 priority patent/US9780087B2/en
Publication of CN105826242A publication Critical patent/CN105826242A/zh
Application granted granted Critical
Publication of CN105826242B publication Critical patent/CN105826242B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)

Abstract

一种半导体结构及其形成方法，半导体结构的形成方法，包括：提供半导体衬底，半导体衬底内形成有浅沟槽隔离结构和覆盖半导体衬底的第一介质层；在浅沟槽隔离结构上的第一介质层中形成第一伪金属栅结构和第二伪金属栅结构；在第一介质层上形成电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面；形成覆盖第一介质层和电阻材料层的第二介质层；刻蚀第二介质层和电阻材料层，形成暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；在第一通孔中填充金属形成第一插塞，在第二通孔中填充金属形成第二插塞。本发明的方法提高了第一插塞和第二插塞与电阻材料层的电接触性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构及其形成方法。
背景技术
半导体集成电路广泛应用于各种电子产品中，比如：手机、电脑、个人游戏装置、导航装置等。半导体集成电路是采用半导体制作工艺形成，例如，在晶圆上制作多个晶体管及电阻、电容等元件，并按照多层多层布线将元件组合成完整的电子电路。
特别是在用于模拟电路和高压电缆的集成电路中，大量的电阻元件和晶体管形成在单一的芯片上，为了使得芯片的能耗降低，高精度和高阻值的电阻得到广泛的应用。
重掺杂的多晶硅电阻在集成电路的制作中被广泛应用，然而多晶硅电阻难以精确控制，并且需要专门针对多晶硅的掺杂，使得芯片的制作成本增加。
为此，业界提出了采用金属氮化物材料来形成高阻值的电阻，但是这种形式的电阻存在与插塞接触不良等问题。
发明内容
本发明解决的问题是怎样提高电阻与插塞的接触性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；形成覆盖所述浅沟槽隔离结构和半导体衬底的第一介质层，所述浅沟槽隔离结构上的第一介质层中形成有第一伪金属栅结构和第二伪金属栅结构，第一伪金属栅结构位于第二伪金属栅结构一侧；在所述第一介质层上形成电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻；形成覆盖所述第一介质层和电阻材料层的第二介质层；刻蚀所述第二介质层和电阻材料层，形成暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；在第一通孔中填充金属形成第一插塞，在第二通孔中填充金属形成第二插塞。
可选的，所述第一伪金属栅结构和第二伪金属栅结构包括高K介质层和位于高K介质层上的金属层。
可选的，所述第一伪金属栅结构和第二伪金属栅结构的形成过程为：在所述浅沟槽隔离结构上形成第一伪栅和第二伪栅；形成覆盖所述半导体衬底的第一介质层，所述第一介质层的表面与第一伪栅和第二伪栅的表面齐平；去除所述第一伪栅，形成第一开口，去除所述第二伪栅形成第二开口；在所述第一介质层表面以及第一开口和第二开口的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；平坦化去除第一介质层上的高K介质材料层和金属材料层，在第一开口中形成第一伪金属栅结构、在第二开口中形成第二伪金属栅结构。
可选的，所述金属层和高K介质层之间还形成有功能层和隔离金属层，隔离金属层位于高K介质层层上，功能层位于隔离金属层上。
可选的，所述电阻材料层为金属或金属氮化物。可选的，所述电阻材料层的材料为TiN、TaN、Ti、Ta或W，电阻材料层的厚度为10～500埃。
本发明还提供了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括若干第一区域和第二区域；在所述第一区域的半导体衬底中形成浅沟槽隔离结构；在所述浅沟槽隔离结构上形成第一伪栅和第二伪栅，在所述第二区域的半导体衬底上形成第三伪栅；形成覆盖所述半导体衬底和浅沟槽隔离结构表面以及第一伪栅、第二伪栅、第三伪栅侧壁表面的第一介质层，第一介质层的表面与第一伪栅、第二伪栅和第三伪栅的表面齐平；去除所述第一伪栅，形成第一开口，去除所述第二伪栅形成第二开口，去除所述第三伪栅，形成第三开口；在第一开口中形成第一伪金属栅结构，在第二开口中形成第二伪金属栅结构，在第三开口中形成金属栅结构；在所述第一介质层上形成电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻；形成覆盖所述第一介质层和电阻材料层的第二介质层；刻蚀第一区域上的第二介质层和电阻材料层，形成暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；在第一通孔中填充金属形成第一插塞，在第二通孔中填充金属形成第二插塞。
可选的，在形成第一介质层之前，在第三伪栅两侧的第二区域的半导体衬底内形成晶体管的源区和漏区。
可选的，在刻蚀第一区域上的第二介质层和电阻材料层形成第一通孔和第二通孔的同时，刻蚀第二区域的第二介质层和第一介质层，形成暴露出金属栅结构表面的第三通孔以及暴露出源区额漏区表面的第四通孔；在第一通孔和第二通孔中填充金属的同时，在第三通孔中填充金属形成第三插塞，在第四通孔中填充金属形成第四插塞。
可选的，所述第二区域的半导体衬底形成有鳍部，所述第三伪栅横跨覆盖所述鳍部的侧壁和顶部表面，所述第一介质层还覆盖鳍部的表面；在形成第一介质层之前，在第三伪栅两侧的鳍部内形成鳍式场效应晶体管的源区和漏区。
可选的，所述第一伪金属栅结构和第二伪金属栅结构与金属栅结构的结构相同，均包括高K介质层和位于高K介质层上的金属层。
可选的，所述第一伪金属栅结构、第二伪金属栅结构、金属栅结构的形成过程为：在所述第一介质层表面、第一开口、第二开口和第三开口的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；平坦化去除第一介质层上的高K介质材料层和金属材料层，在第一开口中形成第一伪金属栅结构，在第二开口中形成第二伪金属栅结构，在第三开口中形成金属栅结构。
可选的，所述电阻材料层的材料为金属氮化物，电阻材料层的厚度为10～500埃。
本发明还提供了一种半导体结构，包括：半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；覆盖所述浅沟槽隔离结构和半导体衬底的第一介质层，所述第一介质层中形成有第一伪金属栅结构和第二伪金属栅结构，第一伪金属栅结构位于第二伪金属栅结构一侧；位于第一介质层上的电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻；覆盖所述第一介质层和电阻材料层的第二介质层；位于第二介质层和电阻材料层中暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；位于第一通孔中的第一插塞，位于第二通孔中的第二插塞。
可选的，所述第一伪金属栅结构和第二伪金属栅结构包括高K介质层和位于高K介质层上的金属层。
本发明还提供了一种半导体结构，包括：半导体衬底，所述半导体衬底包括若干第一区域和第二区域；位于第一区域的半导体衬底中的浅沟槽隔离结构；位于浅沟槽隔离结构上的第一伪金属栅结构和第二伪金属栅结构，第二伪金属栅结构位于第一伪金属栅结构一侧；位于第二区域的半导体衬底上的金属栅结构；覆盖所述半导体衬底、第一伪金属栅结构、第二伪金属栅结构和金属栅结构的第一介质层，第一介质层表面与第一伪金属栅结构、第二伪金属栅结构和金属栅结构顶部表面齐平；位于第一介质层上的电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻；覆盖所述第一介质层和电阻材料层的第二介质层；位于第二介质层和电阻材料层中暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；位于第一通孔中的第一插塞，位于第二通孔中的第二插塞。
可选的，位于金属栅结构两侧的第二区域的半导体衬底内的源区和漏区。
可选的，位于第二介质层中与金属栅结构电连接的第三插塞，位于第一介质层和第二介质层中与源区或漏区电连接的第四插塞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法，在第一介质层中形成晶体管的金属栅结构的同时，在浅沟槽隔离结构上的第一介质层中形成第一伪金属栅结构和第二伪金属栅结构，所述第一伪金属栅结构和第二伪金属栅结构不仅在化学机械研磨工艺平坦化形成金属栅结构时减少第一区域和第二区域的第一介质层材料的硬度差异，防止在第一介质层中产生凹陷缺陷，所述第一伪金属栅结构和第二伪金属栅结构还可以作为刻蚀第一介质层和电阻材料层时的停止层，使得第一开口和第二开口的底部的位置精度提高，在第一开口和第二开口中填充金属形成的第一插塞和第二插塞的精度较高；
另外，由于第一伪金属栅结构和第二伪金属栅结构的顶部表面与电阻材料层底部表面接触，形成的第一插塞和第二插塞不仅与电阻材料层电接触而且与底部的第一伪金属栅结构和第二伪金属栅结构电接触，因而通过第一伪金属栅结构和第二伪金属栅结构可以使得第一插塞和第二插塞与电阻材料层的接触面积增大，从而提高了第一插塞和第二插塞与电阻材料层电接触性能；
另外，本发明的电阻形成工艺和具有金属栅的晶体管的形成工艺兼容，节省了制作成本。
进一步，形成第三插塞和第三插塞的工艺与形成第一插塞和第二插塞的工艺同时进行，简化了制作工艺，节约了制作成本。
本发明的半导体结构，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，第一伪金属栅结构和第二伪金属栅结构的存在，使得第一插塞和第二插塞与电阻材料层的接触面积增大，提高了第一插塞和第二插塞与电阻材料层的接触性能。
附图说明
图1～图7为本发明一实施例半导体结构的形成过程的剖面结构示意图；
图8～图14为本发明另一实施例半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有的金属氮化物材料形成的电阻，存在与插塞接触不良。
经过研究，现有的金属氮化物电阻的形成过程为：提供半导体衬底；在所述半导体衬底内形成浅沟槽隔离结构；在所述浅沟槽隔离结构上形成金属氮化物材料层，金属氮化物材料层作为电阻；形成覆盖所述浅沟槽隔离结构、半导体衬底、金属氮化物材料层的介质层；刻蚀所述介质层，在所述介质层形成暴露金属氮化物材料层的开口；在开口中填充金属，形成插塞。由于形成的金属氮化物材料层一般较薄，在刻蚀介质层形成开口时，金属氮化物难以作为刻蚀停止层时的停止层，使得形成的开口的底部的位置难以控制，因而开口形成的插塞与金属氮化物材料层的连接状态无法保证，影响了集成电路的性能。
为此本发明提供了一种半导体结构及其形成方法，在第一介质层中形成晶体管的金属栅结构的同时，在浅沟槽隔离结构上的第一介质层中形成第一伪金属栅结构和第二伪金属栅结构，所述第一伪金属栅结构和第二伪金属栅结构不仅在化学机械研磨工艺平坦化形成金属栅结构时减少第一区域和第二区域的第一介质层材料的硬度差异，防止在第一介质层中产生凹陷缺陷，而且所述第一伪金属栅结构和第二伪金属栅结构还可以作为刻蚀第一介质层和电阻材料层时的停止层，使得第一开口和第二开口的底部的位置精度提高，在第一开口和第二开口中填充金属形成的第一插塞和第二插塞的精度较高；另外，由于第一伪金属栅结构和第二伪金属栅结构的顶部表面与电阻材料层底部表面接触，形成的第一插塞和第二插塞不仅与电阻材料层电接触而且与底部的第一伪金属栅结构和第二伪金属栅结构电接触，因而通过第一伪金属栅结构和第二伪金属栅结构可以使得第一插塞和第二插塞与电阻材料层的接触面积增大，从而提高了第一插塞和第二插塞与电阻材料层电接触性能；另外，本发明的电阻形成工艺和具有金属栅的晶体管的形成工艺兼容，节省了制作成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图7为本发明一实施例半导体结构的形成过程的剖面结构示意图；图8～图14为本发明另一实施例半导体结构的形成过程的剖面结构示意图。
参考图1，提供半导体衬底200，所述半导体衬底200包括若干第一区域11和第二区域12；在所述第一区域11的半导体衬底200中形成浅沟槽隔离结构201。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底200还可以根据设计需求注入一定的掺杂离子以改变电学参数。
所述半导体衬底200上包括若干第一区域11和第二区域12，所述第一区域11作为隔离区域，第一区域11的半导体衬底11中形成浅沟槽隔离结构201，后续在浅沟槽隔离结构201上形成的第一介质层上形成电阻，所述第二区域12作为有缘区域，第二区域12的半导体衬底200上后续形成晶体管，所述晶体管可以为MOS晶体管或鳍式场效应晶体管。
第一区域11和第二区域12的数量可以为多个，每个第二区域12位于相邻的第一区域11之间，第一区域11中形成的浅沟槽隔离结构201用于电学隔离第二区域12电学隔离相邻的第二区域12。本实施例中，仅以半导体衬底200上一个第一区域11和相邻的一个第二区域12作为示例。
所述浅沟槽隔离结构201的形成过程：在所述半导体衬底200上形成图形化的硬掩膜层(图中未示出)，所述图形化的硬掩膜层中具有暴露出半导体衬底200的待刻蚀表面的若干开口；以所述图形化的硬掩膜层为掩膜，刻蚀所述半导体衬底200，在所述半导体衬底中形成若干凹槽；在所述凹槽中和图形化的硬掩膜层表面上形成隔离材料层；采用化学机械研磨工艺去除半导体衬底200表面上的隔离材料层和图形化的硬掩膜层，在凹槽中形成浅沟槽隔离结构201。
所述浅沟槽隔离结构201的材料为氧化硅、氮氧化硅等。
所述浅沟槽隔离结构201可以为单层或多层(≥2层)堆叠结构。在一实施例中，所述浅沟槽隔离结构201为双层堆叠结构时，包括位于凹槽的侧壁和底部的衬垫氧化硅层和位于衬垫氧化硅层表面的填充氧化硅层。
在本发明的其他实施例中，所述第二区域的半导体衬底上可以形成鳍部。
请参考图2，在所述浅沟槽隔离结构201上形成第一伪栅203和第二伪栅204，在所述第二区域12的半导体衬底200上形成第三伪栅205。
所述第一伪栅203、第二伪栅204和第三伪栅205的数量至少为一个。
所述第一伪栅203位于第二伪栅一侧，第一伪栅203、第二伪栅204作为牺牲层，后续去除第一伪栅203、第二伪栅204后，在第一伪栅203、第二伪栅204对应的位置形成第一伪金属栅结构和第二伪金属栅结构；并且所述第一伪栅203、第二伪栅204在后续平坦化第一介质材料层形成第一介质层时，可以减小第一区域11和第二区域12的半导体衬底上第一介质材料的硬度差异，防止在第一区域11的第一介质层表面形成凹陷缺陷，后续形成金属栅结构时防止在该凹陷缺陷中产生金属材料的残留。
所述第三伪栅205作为牺牲层，后续在去除第三伪栅205后，在第三伪栅205对应的位置可以形成晶体管的金属栅结构。
所述第一伪栅203、第二伪栅204和第三伪栅205为同一工艺步骤形成，形成过程为：在所述半导体衬底200上形成伪栅材料层；在所述伪栅材料层上形成图形化的掩膜层，比如可以为光刻胶掩膜；以所述图形化的掩膜层为掩膜，刻蚀所述伪栅材料层，在在所述浅沟槽隔离结构201上形成第一伪栅203和第二伪栅204，在所述第二区域12的半导体衬底200上形成第三伪栅205。
所述第一伪栅203、第二伪栅204和第三伪栅205的材料可以为多晶硅、无定形硅或无定形碳等。本实施例中，所述第一伪栅203、第二伪栅204和第三伪栅205的材料为多晶硅。
在形成第一伪栅203、第二伪栅204和第三伪栅205后，还可以在所述第一伪栅203、第二伪栅204和第三伪栅205的侧壁上形成侧墙(图中未示出)。
所述侧墙可以为单层或多层(≥2层)堆叠结构。在一实施例中，所述侧墙为单层结构，侧墙的材料层氧化硅、氮化硅、氮氧化硅等。在另一实施例中，所述侧墙可以为双层堆叠结构，包括位于第一伪栅203、第二伪栅204和第三伪栅205侧壁表面上的偏移侧墙和位于偏移侧墙表面上的主侧墙，偏移侧墙的材料为氧化硅等，主侧墙的材料为氮化硅等。
还包括：以所述第三伪栅205或者以第三伪栅205和侧墙为掩膜，进行离子注入工艺，在第三伪栅205两侧的第二区域12的半导体衬底内形成晶体管的源区和漏区，所述源区和漏区包括位于半导体衬底内的浅掺杂区和深掺杂区。
所述离子注入工艺注入的杂质离子的类型根据待形成的晶体管的类型进行选择，具体的，待形成的晶体管为PMOS晶体管时，所述离子注入注入的杂质离子为P型的杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种；待形成的晶体管为NMOS晶体管时，所述离子注入注入的杂质离子为N型的杂质离子，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。
在本发明的其他实施例中，第二区域的半导体衬底上形成鳍部时，所述第三伪栅横跨覆盖所述鳍部的侧壁和顶部表面；在第三伪栅两侧的鳍部内形成鳍式场效应晶体管的源区和漏区。
参考图3，形成覆盖所述半导体衬底200和浅沟槽隔离结构201表面以及第一伪栅203、第二伪栅204、第三伪栅205侧壁表面的第一介质层206，第一介质层206的表面与第一伪栅203、第二伪栅204和第三伪栅205的表面齐平。
所述第一介质层206的形成过程为：形成覆盖所述半导体衬底200、第一伪栅203、第二伪栅204、第三伪栅205和浅沟槽隔离结构201表面的第一介质材料层；采用化学机械研磨工艺平坦化所述第一介质材料层，以第一伪栅203、第二伪栅204、第三伪栅205顶部表面为停止层，在半导体衬底上形成第一介质层206。
所述第一介质层206的材料可以为氧化硅等。
在本发明的其他实施例中，第二区域的半导体衬底上形成鳍部，所述第三伪栅横跨覆盖所述鳍部的侧壁和顶部表面时，所述第一介质层还覆盖鳍部的表面。
参考图4，去除所述第一伪栅203(参考图3)，形成第一开口208，去除所述第二伪栅204(参考图3)，形成第二开口209，去除所述第三伪栅205(参考图3)，形成第三开口210。
去除所述第一伪栅203、第二伪栅204、第三伪栅205的工艺为湿法刻蚀或干法刻蚀，或者干法刻蚀和湿法刻蚀相结合的工艺。在具体的实施例中，采用干法刻蚀去除第一伪栅203、第二伪栅204、第三伪栅205时，干法刻蚀工艺为等离子刻蚀工艺，等离子刻蚀工艺采用的刻蚀气体为HBr或Cl2等；湿法刻蚀去除第一伪栅203、第二伪栅204、第三伪栅205时，湿法刻蚀采用的刻蚀溶液为TMAH(四甲基氢氧化铵)溶液或KOH溶液等。
参考图5，在第一开口208(参考图4)中形成第一伪金属栅结构213，在第二开口209(参考图4)中形成第二伪金属栅结构214，在第三开口210(参考图4)中形成金属栅结构215。
所述第一伪金属栅结构213、第二伪金属栅结构214和金属栅结构215的结构相同，且在同一工艺步骤形成，节约了制作成本。
所述第一伪金属栅结构213、第二伪金属栅结构214和金属栅结构215均包括高K介质层211和位于高K介质层211上的金属层212。
所述第一伪金属栅结构213、第二伪金属栅结构214和金属栅结构215的形成过程为：在所述第一介质层206表面、第一开口208、第二开口209和第三开口210的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；采用化学机械研磨工艺平坦化去除第一介质层上的高K介质材料层和金属材料层，在第一开口中形成第一伪金属栅结构213，在第二开口中形成第二伪金属栅结构214，在第三开口中形成金属栅结构215。
所述高K介质层211的材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO，或者其他合适的高介电常数材料；所述金属层212的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种，或者其他合适的导电材料。本实施例中，所述高K介质层211的材料为HfO2，所述金属层212的材料为W。
在本发明的其他实施例中，所述金属层212和高K介质层211之间还形成有功能层和隔离金属层，隔离金属层位于高K介质层层上，功能层位于隔离金属层上。所述功能层用于调节形成的晶体管的功函数，所述隔离金属层用于隔离高K介质层和功能层。所述功能层的材料可以为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN或其他合适的金属或金属化合物；所述隔离金属层的材料可以为TiN。
所述金属栅结构215作为形成的晶体管的栅结构。所述第一伪金属栅结构213、第二伪金属栅结构214一方面在形成金属栅结构215的过程中，调节第一区域11上的第一介质层206与第二区域12上的第一介质层的硬度差异，防止在平坦化去除第一介质层206上的高K介质材料层和金属材料层的过程中，在第一区域11上的第一介质层206表面产生凹陷缺陷，另一方面，后续的电阻材料层形成在第一区域11的第一介质层206表面上，且电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的顶部表面，因而第一伪金属栅结构213、第二伪金属栅结构214可以作为刻蚀第二介质材料层和电阻材料层形成第一开口和第二开口时的停止层。
参考图6，在所述第一介质层206上形成电阻材料层207，所述电阻材料层207覆盖第一伪金属栅结构213和第二伪金属栅结构214的顶部表面、和第一伪金属栅结构213和第二伪金属栅结构214之间的第一介质层206表面，所述电阻材料层207作为电阻。
所述电阻材料层207的材料为金属或金属氮化物，具体的，可以为TiN、TaN、Ti、Ta或W等。本实施例中，所述电阻材料层207为TiN，电阻材料层207的厚度为10～500埃。
所述电阻材料层207至少覆盖第一伪金属栅结构213和第二伪金属栅结构214中的金属层212的表面，以及第一伪金属栅结构213和第二伪金属栅结构214之间的第一介质层206表面，一方面，使得金属层212与电阻材料层207有较大的接触面积，通过金属层212使得后续形成的第一插塞和第二插塞与电阻材料层207的接触面积增大，接触性能提升；另一方面，后续刻蚀第二介质层和电阻材料层207形成第一开口和第二开口时，金属层212作为刻蚀的停止层，使得形成的第一开口和第二开口的底部的位置精度较高，使得第一开口和第二开口中形成的第一插塞和第二插塞的位置精度较高，提高了第一插塞和第二插塞与电阻材料层207电接触性能。
电阻材料层207的形成工艺为溅射和刻蚀，具体的，通过溅射在第一介质层206表面上形成高电阻材料薄膜；然后通过刻蚀工艺去除多余的高电阻材料薄膜，在第一区域11上的第一介质层上形成电阻材料层207。
参考图7，形成覆盖所述第一介质层206和电阻材料层207的第二介质层216；刻蚀所述第二介质层216和电阻材料层207，形成暴露出第一伪金属栅结构213表面的第一通孔和暴露出第二伪金属栅结构314的表面的第二通孔；在第一通孔中填充金属形成第一插塞217，在第二通孔中填充金属形成第二插塞218。
所述第二介质层216的材料为氧化硅、超低K(K≤3)介质材料(比如多孔的SiCOH等)或其他合适的介质材料。
刻蚀所述第二介质层216和电阻材料层207采用各向异性的干法刻蚀工艺，比如可以为等离子体刻蚀工艺，在一实施例中，等离子体刻蚀工艺刻蚀第二介质层216采用的刻蚀气体为含碳元素和氟元素的气体，比如CF4、C4F8或其他合适的气体，等离子体刻蚀工艺刻蚀电阻材料层207可以采用Cl2或其他合适的气体。
在刻蚀所述第二介质层216之前在所述第二介质层上形成图形化的掩膜层。
在刻蚀第一区域11上的第二介质层216和电阻材料层207的同时，可以刻蚀第二区域的第二介质层216和第一介质层206，在第二区域12的第二介质层216中形成暴露出金属栅结构215的金属层212表面的第三通孔；在第二介质层216和第一介质层206中形成暴露出源区或漏区表面的第四通孔。
在第一通孔和第二通孔中填充金属的同时，在第三通孔中填充金属形成第三插塞，第三插塞与金属栅结构215电连接，在第四通孔中填充金属形成第四插塞，第四插塞与晶体管的源区或漏区电连接。
所述金属可以为W、Al、Cu或其他合适的金属。金属的填充工艺为溅射或电镀，在填充金属后，采用化学机械研磨工艺去除第二介质层216表面多余的金属。
本发明实施例还提供了一种半导体结构，请参考图7，包括：
半导体衬底200，所述半导体衬底200包括若干第一区域11和第二区域12；
位于第一区域11的半导体衬底200中的浅沟槽隔离结构201；
位于浅沟槽隔离结构201上的第一伪金属栅结构213和第二伪金属栅结构214，第二伪金属栅结构214位于第一伪金属栅结构213一侧；
位于第二区域12的半导体衬底200上的金属栅结构215；
覆盖所述半导体衬底200、第一伪金属栅结构213、第二伪金属栅结构214和金属栅结构215的第一介质层206，第一介质层206表面与第一伪金属栅结构213、第二伪金属栅结构214和金属栅结构215顶部表面齐平；
位于第一介质层206上的电阻材料层207，所述电阻材料层207覆盖第一伪金属栅结构213和第二伪金属栅结构214的顶部表面、和第一伪金属栅结构213和第二伪金属栅结构214之间的第一介质层206表面，所述电阻材料层207作为电阻；
覆盖所述第一介质层206和电阻材料层207的第二介质层216；
位于第二介质层216和电阻材料层207中暴露出第一伪金属栅结构213表面的第一通孔和暴露出第二伪金属栅结构214的表面的第二通孔；
位于第一通孔中的第一插塞213，位于第二通孔214中的第二插塞。
还包括：位于金属栅结构215两侧的第二区域12的半导体衬底内200的源区和漏区。
位于第二介质层216中与金属栅结构215电连接的第三插塞219，位于第一介质层206和第二介质层216中与源区或漏区电连接的第四插塞220。
需要说明的是，本实施例中，关于半导体结构的其他描述和限定请参考前述制作过程部分的描述和限定，在此不再赘述。
本发明另一实施例中还提供了一种半导体结构的形成方法，具体请参考图8～图14。需要说明的是，本实施例中，与前述实施例同一结构的限定或描述在本实施例中不再赘述，请参数前述实施例相关部分的限定和描述。
参考图8，提供半导体衬底300；在所述半导体衬底300中形成浅沟槽隔离结构301。
请参考图9，在所述浅沟槽隔离结构301上形成第一伪栅303和第二伪栅304。
参考图10，形成覆盖所述半导体衬底300和浅沟槽隔离结构301表面以及第一伪栅303、第二伪栅304侧壁表面的第一介质层306，第一介质层306的表面与第一伪栅303、第二伪栅304的表面齐平。
参考图11，去除所述第一伪栅303(参考图10)，形成第一开口308，去除所述第二伪栅304(参考图10)，形成第二开口309，形成所述第三伪栅305(参考图3)，形成第三开口310。
参考图12，在第一开口308(参考图11)中形成第一伪金属栅结构313，在第二开口309(参考图11)中形成第二伪金属栅结构314。
所述第一伪金属栅结构313、第二伪金属栅结构314均包括高K介质层311和位于高K介质层311上的金属层312。
所述第一伪金属栅结构313、第二伪金属栅结构314的形成过程为：在所述第一介质层306表面、第一开口308、第二开口309的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；采用化学机械研磨工艺平坦化去除第一介质层上的高K介质材料层和金属材料层，在第一开口中形成第一伪金属栅结构313，在第二开口中形成第二伪金属栅结构314，在第三开口中形成金属栅结构315。
所述高K介质层311的材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO，或者其他合适的高介电常数材料；所述金属层312的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种，或者其他合适的导电材料。本实施例中，所述高K介质层311的材料为HfO2，所述金属层312的材料为W。
在本发明的其他实施例中，所述金属层312和高K介质层311之间还形成有功能层和隔离金属层，隔离金属层位于高K介质层层上，功能层位于隔离金属层上。所述功能层用于调节形成的晶体管的功函数，所述隔离金属层用于隔离高K介质层和功能层。
参考图13，在所述第一介质层306上形成电阻材料层307，所述电阻材料层307覆盖第一伪金属栅结构313和第二伪金属栅结构314的顶部表面、和第一伪金属栅结构313和第二伪金属栅结构314之间的第一介质层306表面，所述电阻材料层307作为电阻。
所述电阻材料层307的材料为金属或金属氮化物，具体的，可以为TiN、TaN Ti、Ta或W等。本实施例中，所述电阻材料层307为TiN，电阻材料层307的厚度为10～500埃。
所述电阻材料层307至少覆盖第一伪金属栅结构313和第二伪金属栅结构314中的金属层312的表面，以及第一伪金属栅结构313和第二伪金属栅结构314之间的第一介质层306表面，一方面，使得金属层312与电阻材料层307有较大的接触面积，通过金属层312使得后续形成的第一插塞和第二插塞与电阻材料层307的接触面积增大，接触性能提升；另一方面，后续刻蚀第二介质层和电阻材料层307形成第一开口和第二开口时，金属层312作为刻蚀的停止层，使得形成的第一开口和第二开口的底部的位置精度较高，使得第一开口和第二开口中形成的第一插塞和第二插塞的位置精度较高，提高了第一插塞和第二插塞与电阻材料层307电接触性能。
电阻材料层307的形成工艺为溅射和刻蚀，具体的，通过溅射在第一介质层306表面上形成高电阻材料薄膜；然后通过刻蚀工艺去除多余的高电阻材料薄膜，在第一区域11上的第一介质层上形成电阻材料层307。
参考图14，形成覆盖所述第一介质层306和电阻材料层307的第二介质层316；刻蚀所述第二介质层316和电阻材料层307，形成暴露出第一伪金属栅结构313表面的第一通孔和暴露出第二伪金属栅结构314的表面的第二通孔；在第一通孔中填充金属形成第一插塞317，在第二通孔中填充金属形成第二插塞318。
刻蚀所述第二介质层316和电阻材料层307采用各向异性的干法刻蚀工艺，比如可以为等离子体刻蚀工艺，在一实施例中，等离子体刻蚀工艺刻蚀第二介质层316采用的刻蚀气体为含碳元素和氟元素的气体，比如CF4、C4F8或其他合适的气体，等离子体刻蚀工艺刻蚀电阻材料层307可以采用Cl2或其他合适的气体。
本发明实施例还提供了一种半导体结构，请参考图14，包括：
半导体衬底300，所述半导体衬底300内形成有浅沟槽隔离结构301；
覆盖所述浅沟槽隔离结构301和半导体衬底300的第一介质层306，所述第一介质层306中形成有第一伪金属栅结构313和第二伪金属栅结构314，第一伪金属栅结构313位于第二伪金属栅结构314一侧；
位于第一介质层306上的电阻材料层307，所述电阻材料层307覆盖第一伪金属栅结构313和第二伪金属栅结构314的顶部表面、和第一伪金属栅结构313和第二伪金属栅结构314之间的第一介质层306表面，所述电阻材料层307作为电阻；
覆盖所述第一介质层306和电阻材料层307的第二介质层316；
位于第二介质层316和电阻材料层307中暴露出第一伪金属栅结构313表面的第一通孔和暴露出第二伪金属栅结构314的表面的第二通孔；
位于第一通孔中的第一插塞317，位于第二通孔中的第二插塞318。
所述第一伪金属栅结构313和第二伪金属栅结构314包括高K介质层311和位于高K介质层311上的金属层312。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；
形成覆盖所述浅沟槽隔离结构和半导体衬底的第一介质层，所述浅沟槽隔离结构上的第一介质层中形成有第一伪金属栅结构和第二伪金属栅结构，第一伪金属栅结构位于第二伪金属栅结构一侧，所述第一伪金属栅结构和第二伪金属栅结构包括金属层；
在所述第一介质层表面形成电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的金属层顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻，所述电阻材料层为金属或金属氮化物；
形成覆盖所述第一介质层和电阻材料层的第二介质层；
刻蚀所述第二介质层和电阻材料层，形成暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；
在第一通孔中填充金属形成第一插塞，在第二通孔中填充金属形成第二插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一伪金属栅结构和第二伪金属栅结构包括高K介质层和位于高K介质层上的金属层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一伪金属栅结构和第二伪金属栅结构的形成过程为：在所述浅沟槽隔离结构上形成第一伪栅和第二伪栅；形成覆盖所述半导体衬底的第一介质层，所述第一介质层的表面与第一伪栅和第二伪栅的表面齐平；去除所述第一伪栅，形成第一开口，去除所述第二伪栅形成第二开口；在所述第一介质层表面以及第一开口和第二开口的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；平坦化去除第一介质层上的高K介质材料层和金属材料层，在第一开口中形成第一伪金属栅结构、在第二开口中形成第二伪金属栅结构。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述金属层和高K介质层之间还形成有功能层和隔离金属层，隔离金属层位于高K介质层层上，功能层位于隔离金属层上。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述电阻材料层的材料为TiN、TaN、Ti、Ta或W，电阻材料层的厚度为10～500埃。
6.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括若干第一区域和第二区域；
在所述第一区域的半导体衬底中形成浅沟槽隔离结构；
在所述浅沟槽隔离结构上形成第一伪栅和第二伪栅，在所述第二区域的半导体衬底上形成第三伪栅；
形成覆盖所述半导体衬底和浅沟槽隔离结构表面以及第一伪栅、第二伪栅、第三伪栅侧壁表面的第一介质层，第一介质层的表面与第一伪栅、第二伪栅和第三伪栅的表面齐平；
去除所述第一伪栅，形成第一开口，去除所述第二伪栅形成第二开口，去除所述第三伪栅，形成第三开口；
在第一开口中形成第一伪金属栅结构，在第二开口中形成第二伪金属栅结构，在第三开口中形成金属栅结构，所述第一伪金属栅结构和第二伪金属栅结构包括金属层；
在所述第一介质层表面形成电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的金属层顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻，所述电阻材料层为金属或金属氮化物；
形成覆盖所述第一介质层和电阻材料层的第二介质层；
刻蚀第一区域上的第二介质层和电阻材料层，形成暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；
在第一通孔中填充金属形成第一插塞，在第二通孔中填充金属形成第二插塞。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在形成第一介质层之前，在第三伪栅两侧的第二区域的半导体衬底内形成晶体管的源区和漏区。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在刻蚀第一区域上的第二介质层和电阻材料层形成第一通孔和第二通孔的同时，刻蚀第二区域的第二介质层和第一介质层，形成暴露出金属栅结构表面的第三通孔以及暴露出源区额漏区表面的第四通孔；在第一通孔和第二通孔中填充金属的同时，在第三通孔中填充金属形成第三插塞，在第四通孔中填充金属形成第四插塞。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二区域的半导体衬底形成有鳍部，所述第三伪栅横跨覆盖所述鳍部的侧壁和顶部表面，所述第一介质层还覆盖鳍部的表面；在形成第一介质层之前，在第三伪栅两侧的鳍部内形成鳍式场效应晶体管的源区和漏区。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一伪金属栅结构和第二伪金属栅结构与金属栅结构的结构相同，均包括高K介质层和位于高K介质层上的金属层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一伪金属栅结构、第二伪金属栅结构、金属栅结构的形成过程为：在所述第一介质层表面、第一开口、第二开口和第三开口的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；平坦化去除第一介质层上的高K介质材料层和金属材料层，在第一开口中形成第一伪金属栅结构，在第二开口中形成第二伪金属栅结构，在第三开口中形成金属栅结构。
12.如权利要求6所述的半导体结构的形成方法，其特征在于，电阻材料层的厚度为10～500埃。
13.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；
覆盖所述浅沟槽隔离结构和半导体衬底的第一介质层，所述第一介质层中形成有第一伪金属栅结构和第二伪金属栅结构，第一伪金属栅结构位于第二伪金属栅结构一侧，所述第一伪金属栅结构和第二伪金属栅结构包括金属层；
位于第一介质层表面的电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的金属层顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻，所述电阻材料层为金属或金属氮化物；
覆盖所述第一介质层和电阻材料层的第二介质层；
位于第二介质层和电阻材料层中暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；
位于第一通孔中的第一插塞，位于第二通孔中的第二插塞。
14.如权利要求13所述的半导体结构，其特征在于，所述第一伪金属栅结构和第二伪金属栅结构包括高K介质层和位于高K介质层上的金属层。
15.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括若干第一区域和第二区域；
位于第一区域的半导体衬底中的浅沟槽隔离结构；
位于浅沟槽隔离结构上的第一伪金属栅结构和第二伪金属栅结构，第二伪金属栅结构位于第一伪金属栅结构一侧；
位于第二区域的半导体衬底上的金属栅结构；
覆盖所述半导体衬底、第一伪金属栅结构、第二伪金属栅结构和金属栅结构的第一介质层，第一介质层表面与第一伪金属栅结构、第二伪金属栅结构和金属栅结构顶部表面齐平，所述第一伪金属栅结构和第二伪金属栅结构包括金属层；
位于第一介质层表面的电阻材料层，所述电阻材料层覆盖第一伪金属栅结构和第二伪金属栅结构的金属层顶部表面、和第一伪金属栅结构和第二伪金属栅结构之间的第一介质层表面，所述电阻材料层作为电阻，所述电阻材料层为金属或金属氮化物；
覆盖所述第一介质层和电阻材料层的第二介质层；
位于第二介质层和电阻材料层中暴露出第一伪金属栅结构表面的第一通孔和暴露出第二伪金属栅结构的表面的第二通孔；
位于第一通孔中的第一插塞，位于第二通孔中的第二插塞。
16.如权利要求15所述的半导体结构，其特征在于，位于金属栅结构两侧的第二区域的半导体衬底内的源区和漏区。
17.如权利要求16所述的半导体结构，其特征在于，位于第二介质层中与金属栅结构电连接的第三插塞，位于第一介质层和第二介质层中与源区或漏区电连接的第四插塞。
CN201510009320.8A 2015-01-08 2015-01-08 半导体结构及其形成方法 Active CN105826242B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510009320.8A CN105826242B (zh) 2015-01-08 2015-01-08 半导体结构及其形成方法
US14/990,149 US9780087B2 (en) 2015-01-08 2016-01-07 Semiconductor device and formation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510009320.8A CN105826242B (zh) 2015-01-08 2015-01-08 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN105826242A CN105826242A (zh) 2016-08-03
CN105826242B true CN105826242B (zh) 2019-01-22

Family

ID=56368059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510009320.8A Active CN105826242B (zh) 2015-01-08 2015-01-08 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US9780087B2 (zh)
CN (1) CN105826242B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050030B2 (en) * 2015-09-04 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating method thereof
US9773731B2 (en) * 2016-01-28 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10276491B2 (en) * 2016-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and methods thereof
US9876010B1 (en) * 2016-11-03 2018-01-23 Globalfoundries Inc. Resistor disposed directly upon a sac cap of a gate structure of a semiconductor structure
US10411085B2 (en) 2016-12-29 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10304772B2 (en) 2017-05-19 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with resistive element
CN109216468B (zh) * 2017-06-29 2021-08-13 中芯国际集成电路制造(上海)有限公司 电阻器件及其制造方法
CN109411465B (zh) 2017-08-17 2022-04-15 联华电子股份有限公司 半导体结构及虚拟图案布局的设计方法
US10763116B2 (en) 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure
US10985011B2 (en) 2017-11-09 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with resistive elements
US10515852B2 (en) 2017-11-09 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with resistive element
KR102460719B1 (ko) * 2018-07-20 2022-10-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI809384B (zh) * 2020-04-28 2023-07-21 台灣積體電路製造股份有限公司 積體電路結構及其形成方法
CN113764339A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN112103243B (zh) * 2020-11-03 2021-02-19 晶芯成(北京)科技有限公司 一种半导体结构及其制备方法
CN112447589A (zh) * 2021-02-01 2021-03-05 晶芯成(北京)科技有限公司 半导体器件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890260B2 (en) * 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
CN103000582B (zh) * 2011-09-14 2016-08-24 联华电子股份有限公司 电阻及其制作方法
US8735258B2 (en) * 2012-01-05 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor fabrication with dummy gate removal
US8952392B2 (en) * 2012-02-08 2015-02-10 United Microelectronics Corp. Semiconductor structure and process thereof
US8860181B2 (en) * 2012-03-07 2014-10-14 United Microelectronics Corp. Thin film resistor structure
US20130277754A1 (en) * 2012-04-20 2013-10-24 Chia-Wen Liang Semiconductor Integrated Structure
KR102282195B1 (ko) * 2014-07-16 2021-07-27 삼성전자 주식회사 저항 구조체를 갖는 반도체 장치의 제조 방법
TWI600159B (zh) * 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法

Also Published As

Publication number Publication date
US20160204100A1 (en) 2016-07-14
US9780087B2 (en) 2017-10-03
CN105826242A (zh) 2016-08-03

Similar Documents

Publication Publication Date Title
CN105826242B (zh) 半导体结构及其形成方法
CN109427776B (zh) 用于半导体器件的自对准结构、半导体结构及其形成方法
CN108447825B (zh) 一种使用密闭外延生长技术形成的半导体装置
CN105633083B (zh) 具有可控端到端临界尺寸的鳍式场效应晶体管(FinFET)器件及其形成方法
CN106206271B (zh) 半导体结构的形成方法
CN106206270B (zh) 半导体器件及其制作方法
CN106158966B (zh) 具有不齐平的栅极结构的半导体结构及其形成方法
US9337195B2 (en) Semiconductor devices and methods of manufacture thereof
CN105762108B (zh) 半导体结构及其形成方法
CN105097649B (zh) 半导体结构的形成方法
CN104576370B (zh) 形成晶体管的方法
CN106206308A (zh) 制造finfet器件的方法
CN106328652B (zh) 集成电路结构及其电性连接方法
CN105513965B (zh) 晶体管的形成方法
KR20150047218A (ko) 반도체 장치 및 그 제조 방법
CN109860037A (zh) 3d nand存储器的阵列共源极的形成方法
US9748349B2 (en) Semiconductor device
TW201608641A (zh) 半導體元件及其製作方法
US9728455B2 (en) Semiconductor device and method for fabricating the same
US9997412B1 (en) Methods of manufacturing semiconductor devices
KR102370296B1 (ko) 반도체 디바이스 및 제조 방법
KR102401313B1 (ko) 2d 반데르발스 재료를 사용하여 3d 트랜지스터를 형성하는 방법
CN103855026A (zh) FinFET及其制造方法
TWI718676B (zh) 具有降低有效電容的含閘極之介電條的ｆｉｎｆｅｔ結構及其形成方法
CN106024887B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant