CN106206271B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，半导体衬底的第一区域上形成有若干第一伪栅结构，半导体衬底的第二区域上形成有若干第二伪栅结构；形成覆盖所述半导体衬底的第一介质层；形成覆盖第二伪栅结构的掩膜层；去除第一区域上的第一伪栅结构，形成凹槽；在凹槽中形成金属栅极；形成覆盖第二伪栅结构的薄膜电阻，所述薄膜电阻的两端分别包括第一接触区域和第二接触区域，第一接触区域和第二接触区域相应的均位于一个第二伪栅结构上。本发明的方法提高了形成的薄膜电阻的性能。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。
背景技术
半导体集成电路广泛应用于各种电子产品中，比如：手机、电脑、个人游戏装置、导航装置等。半导体集成电路是采用半导体制作工艺形成，例如，在晶圆上制作多个晶体管及电阻、电容等元件，并按照多层多层布线将元件组合成完整的电子电路。
特别是在用于模拟电路和高压电缆的集成电路中，大量的电阻元件和晶体管形成在单一的芯片上，为了使得芯片的能耗降低，高精度和高阻值的电阻得到广泛的应用。
重掺杂的多晶硅电阻在集成电路的制作中被广泛应用，然而多晶硅电阻难以精确控制，并且需要专门针对多晶硅的掺杂，使得芯片的制作成本增加。
为此，业界提出了采用金属氮化物材料来形成高阻值的电阻，但是现有工艺形成的氮化物薄膜电阻存在与金属插塞接触不良等问题。
发明内容
本发明解决的问题是怎样提高薄膜电阻与金属插塞的接触性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，半导体衬底的第一区域上形成有若干第一伪栅结构，半导体衬底的第二区域上形成有若干第二伪栅结构，所述第一伪栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖所述半导体衬底、第一伪栅结构和第二伪栅结构的第一介质层，所述第一介质层的表面与第一伪栅结构和第二伪栅结构的顶部表面齐平；形成覆盖所述第二区域的第一介质层和第二伪栅结构的掩膜层；以所述掩膜层为掩膜，去除第一区域上的第一伪栅结构，形成凹槽；去除所述掩膜层，在所述凹槽中形成金属栅极；形成覆盖第二区域的若干第二伪栅结构的薄膜电阻，所述薄膜电阻的两端分别包括第一接触区域和第二接触区域，第一接触区域和第二接触区域相应的均位于一个第二伪栅结构上；形成覆盖所述第一介质层、金属栅极和薄膜电阻的第二介质层；刻蚀部分所述第二介质层和薄膜电阻的第一接触区域，形成第一刻蚀孔；刻蚀部分所述第二介质层和薄膜电阻的第二接触区域，形成第二刻蚀孔；在第一刻蚀孔中填充金属形成第一金属插塞，在第二刻蚀孔中填充金属形成第二金属插塞。
可选的，所述第二区域的半导体衬底中形成有浅沟槽隔离结构，所述第二伪栅结构位于浅沟槽隔离结构上。
可选的，所述薄膜电阻横跨覆盖多个第二伪栅结构。
可选的，所述第一伪栅结构和第二伪栅结构的材料为多晶硅。
可选的，所述金属栅极包括高K介质层和位于高K介质层上的金属层。
可选的，所述金属栅极的形成过程为：在所述第一介质层表面以及凹槽的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层，所述金属材料层填充满凹槽；平坦化去除第一介质层上的高K介质材料层和金属材料层，在凹槽中形成高K介质层和位于高K介质层上的金属层。
可选的，所述薄膜电阻的电阻值为500～1000Ohm/sq。
可选的，所述薄膜电阻为金属或金属氮化物。
可选的，所述薄膜电阻的材料为TiN、TaN、Ti、Ta或W。
可选的，所述薄膜电阻的厚度为10～500埃。
可选的，所述薄膜电阻的形成过程为：形成覆盖所述第一介质层、金属栅极和第二伪栅结构的电阻材料层；刻蚀所述电阻材料层，以第二伪栅结构的表面为停止层，形成覆盖第二区域的若干第二伪栅结构的薄膜电阻。
可选的，在形成所述电阻材料层之前，在所述第一介质层、金属栅极和第二伪栅结构上形成盖层。
可选的，所述盖层的材料为氮化硅。
可选的，所述源区和漏区为应力源区和漏区。
可选的，所述晶体管为N型的晶体管时，所述应力源区和漏区的材料为SiC。
可选的，所述晶体管为P型的晶体管时，所述应力源区和漏区的材料为SiGe。
可选的，还包括：在所述第二区域的第二介质层上形成电感器件，所述电感器位于薄膜电阻和第二伪栅结构件上方。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法，形成覆盖所述半导体衬底、第一伪栅结构和第二伪栅结构的第一介质层后，形成覆盖所述第二区域的第一介质层和第二伪栅结构的掩膜层；以所述掩膜层为掩膜，去除第一区域上的第一伪栅结构，形成凹槽；去除所述掩膜层，在所述凹槽中形成金属栅极；形成覆盖第二区域的若干第二伪栅结构的薄膜电阻，所述薄膜电阻的两端分别包括第一接触区域和第二接触区域，第一接触区域和第二接触区域相应的均位于一个第二伪栅结构上；形成覆盖所述第一介质层、金属栅极和薄膜电阻的第二介质层；刻蚀部分所述第二介质层和薄膜电阻的第一接触区域，形成第一刻蚀孔；刻蚀部分所述第二介质层和薄膜电阻的第二接触区域，形成第二刻蚀孔；在第一刻蚀孔中填充金属形成第一金属插塞，在第二刻蚀孔中填充金属形成第二金属插塞。在去除第一区域的第一伪栅结构时，保留第二区域的第二伪栅结构，在第二区域的若干第二伪栅结构上形成薄膜电阻时，底部的第二伪栅结构可以作为刻蚀电阻材料层形成薄膜电阻时的刻蚀停止层，并且所述第二伪栅结构也可以作为刻蚀部分所述第二介质层和薄膜电阻的第一接触区域，形成第一刻蚀孔(以及刻蚀部分所述第二介质层和薄膜电阻的第二接触区域，形成第二刻蚀孔)时的停止层，并且，在第一区域上形成金属栅极时，所述第二伪栅结构可以作为平坦化第一介质层上的高K介质材料层和金属材料层时的停止层，从而可以更好的控制形成的金属栅极的高度和表面形貌平坦度；
另外，本发明的半导体结构的形成方法，还实现了薄膜电阻和金属栅极的集成工艺制作，工艺简单。
进一步，所述第二区域的半导体衬底中形成有浅沟槽隔离结构，所述第二伪栅结构位于浅沟槽隔离结构上，一方面，在浅沟槽隔离结构形成在第二伪栅结构，在第二伪栅结构上形成薄膜电阻，利用和浅沟槽隔离结构上的区域，节省了空间，有利于提高集成度；另一方面，后续在第一区域上形成金属栅极时，所述第二伪栅结构可以作为平坦化(化学机械研磨工艺)第一介质层上的高K介质材料层和金属材料层时的停止层，从而可以更好的控制形成的金属栅极的高度和表面形貌平坦度；再一方面，浅沟槽隔离结构上第二伪栅结构的存在，减少而来第一区域上的第一介质层材料与第二区域上的介质层材料的硬度差异，在平坦化(化学机械研磨工艺)第一介质层上的高K介质材料层和金属材料层时，可以防止第二区域上的第一介质层中产生凹陷缺陷。
附图说明
图1～图12为本发明实施例半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有的金属氮化物薄膜电阻，存在与金属插塞接触不良问题。
经过研究，现有的金属氮化物薄膜电阻的形成过程为：提供半导体衬底；在所述半导体衬底内形成浅沟槽隔离结构；在所述浅沟槽隔离结构上形成金属氮化物薄膜层，金属氮化物薄膜层作为薄膜电阻；形成覆盖所述浅沟槽隔离结构、半导体衬底、金属氮化物薄膜层的介质层；刻蚀所述介质层，在所述介质层形成暴露金属氮化物薄膜层的开口；在开口中填充金属，形成插塞。由于形成的金属氮化物薄膜电阻一般较薄，在刻蚀介质层形成开口时，金属氮化物薄膜电阻难以作为刻蚀停止层时的停止层，使得形成的开口的底部的位置难以控制，因而开口形成的插塞与金属氮化物薄膜电阻的连接状态无法保证，易存在接触不良的问题，影响了集成电路的性能。另外，现有金属氮化物薄膜电阻的形成工艺难以与现有的金属栅极的形成工艺兼容时工艺过程较为复杂。
为此，本发明提供了一种半导体结构的形成方法，在去除第一区域的第一伪栅结构时，保留第二区域的第二伪栅结构，在第二区域的若干第二伪栅结构上形成薄膜电阻时，底部的第二伪栅结构可以作为刻蚀电阻材料层形成薄膜电阻时的刻蚀停止层，并且所述第二伪栅结构也可以作为刻蚀部分所述第二介质层和薄膜电阻的第一接触区域，形成第一刻蚀孔(以及刻蚀部分所述第二介质层和薄膜电阻的第二接触区域，形成第二刻蚀孔)时的停止层，并且，在第一区域上形成金属栅极时，所述第二伪栅结构可以作为平坦化第一介质层上的高K介质材料层和金属材料层时的停止层，从而可以更好的控制形成的金属栅极的高度和表面形貌平坦度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图12为本发明实施例半导体结构的形成过程的剖面结构示意图。
参考图1，提供半导体衬底200，所述半导体衬底200包括第一区域11和第二区域12。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底200还可以根据设计需求注入一定的掺杂离子以改变电学参数。
所述半导体衬底200上包括若干第一区域11和第二区域12，所述第二区域12作为隔离区域，第二区域12的半导体衬底200中形成浅沟槽隔离结构201，所述第一区域11作为有缘区域，第一区域11的半导体衬底200上后续形成晶体管，所述晶体管可以为MOS晶体管或鳍式场效应晶体管。
第一区域11和第二区域12的数量可以为多个，所述第一区域11和第二区域12可以相邻也可以不相邻。
在一实施例中，每个第二区域12位于相邻的第一区域11之间，第一区域11中形成的浅沟槽隔离结构201用于电学隔离相邻的第二区域12。本实施例中，仅以半导体衬底200上一个第一区域11和相邻的一个第二区域12作为示例。
所述浅沟槽隔离结构201的形成过程：在所述半导体衬底200上形成图形化的硬掩膜层(图中未示出)，所述图形化的硬掩膜层中具有暴露出半导体衬底200的待刻蚀表面的若干开口；以所述图形化的硬掩膜层为掩膜，刻蚀所述半导体衬底200，在所述半导体衬底中形成若干凹槽；在所述凹槽中和图形化的硬掩膜层表面上形成隔离材料层；采用化学机械研磨工艺去除半导体衬底200表面上的隔离材料层和图形化的硬掩膜层，在凹槽中形成浅沟槽隔离结构201。
所述浅沟槽隔离结构201的材料为氧化硅、氮氧化硅等。
所述浅沟槽隔离结构201可以为单层或多层(≥2层)堆叠结构。在一实施例中，所述浅沟槽隔离结构201为双层堆叠结构时，包括位于凹槽的侧壁和底部的衬垫氧化硅层和位于衬垫氧化硅层表面的填充氧化硅层。
本是实施例中，所述浅沟槽隔离结构201除了用于隔离相邻的有源区外，所述浅沟槽隔离结构201区域的上方后续还可以形成薄膜电阻和电感器件等，以节约芯片的空间。
参考图2，在半导体衬底200的第一区域11上形成若干第一伪栅结构205，在半导体衬底200的第二区域12上形成有若干第二伪栅结构203，所述第一伪栅结构205两侧的半导体衬底200内形成有晶体管的源区和漏区。
本实施例中，在第二区域12的浅沟槽隔离结构201上形成第二伪栅结构203，一方面第二伪栅结构203位于浅沟槽隔离结构201上，后续在去除第一伪栅结构205时，保留浅沟槽隔离结构201的第二伪栅结构203，在第二伪栅结构203上形成薄膜电阻以及在薄膜电阻上形成第一金属插塞和第二金属插塞时，所述第二伪栅结构可以作为停止层；另一方面，在浅沟槽隔离结构201形成在第二伪栅结构203，后续在第二伪栅结构203上形成薄膜电阻，利用和浅沟槽隔离结构上的区域，节省了空间，有利于提高集成度；再一方面，后续在第一区域11上形成金属栅极时，所述第二伪栅结构203可以作为平坦化(化学机械研磨工艺)第一介质层上的高K介质材料层和金属材料层时的停止层，从而可以更好的控制形成的金属栅极的高度和表面形貌平坦度，并且浅沟槽隔离结构201上第二伪栅结构203的存在，减少而来第一区域11上的第一介质层材料与第二区域12上的介质层材料的硬度差异，在平坦化(化学机械研磨工艺)第一介质层上的高K介质材料层和金属材料层时，可以防止第二区域12上的第一介质层中产生凹陷缺陷。
所述第一伪栅结构205的数量至少为1个，所述第一伪栅结构205作为形成晶体管的金属栅极时的牺牲层，后续在形成第一介质层后，去除第一伪栅结构205，在第一伪栅结构205对应的位置形成凹槽，然后在凹槽中形成金属栅极。
所述第二伪栅结构203的数量至少为2个，浅沟槽隔离结构201上形成有若干第二伪栅结构203的区域定义为第二伪栅结构区域，第二伪栅结构区域的长度大于后续待形成的薄膜电阻的长度，第二伪栅结构区域的宽度大于后续待形成的薄膜电阻的宽度，即第二伪栅结构区域的尺寸大于薄膜电阻的尺寸，后续在第二区域12的若干第二伪栅结构203上形成薄膜电阻时，底部的第二伪栅结构203可以作为刻蚀电阻材料层形成薄膜电阻时的停止层，并且所述第二伪栅结构也可以作为刻蚀部分所述第二介质层和薄膜电阻的第一接触区域，形成第一刻蚀孔(以及刻蚀部分所述第二介质层和薄膜电阻的第二接触区域，形成第二刻蚀孔)时的停止层。
所述第一伪栅结构205和第二伪栅结构203为同一工艺步骤形成，具体的形成过程为：在所述半导体衬底200上形成伪栅材料层；在所述伪栅材料层上形成图形化的掩膜层，比如可以为光刻胶掩膜；以所述图形化的掩膜层为掩膜，刻蚀所述伪栅材料层，在半导体衬底200的第一区域11上形成若干第一伪栅结构205，在所述浅沟槽隔离结构201上形成若干第二伪栅结构203。
所述第一伪栅结构205和第二伪栅结构203材料可以为多晶硅、无定形硅或无定形碳等。本实施例中，所述第一伪栅结构205和第二伪栅结构203的材料为多晶硅。
在形成第一伪栅结构205和第二伪栅结构203后，还可以在所述第一伪栅结构205和第二伪栅结构203的侧壁上形成侧墙(图中未示出)。
所述侧墙可以为单层或多层(≥2层)堆叠结构。在一实施例中，所述侧墙为单层结构，侧墙的材料层氧化硅、氮化硅、氮氧化硅等。在另一实施例中，所述侧墙可以为双层堆叠结构，包括位于第一伪栅结构205和第二伪栅结构203侧壁表面上的偏移侧墙和位于偏移侧墙表面上的主侧墙，偏移侧墙的材料为氧化硅等，主侧墙的材料为氮化硅等。
还包括：以所述第一伪栅结构205和侧墙为掩膜，进行离子注入工艺，在第一伪栅结构205两侧的第一区域11的半导体衬底200内形成晶体管的源区和漏区，所述源区和漏区包括位于半导体衬底内的浅掺杂区和深掺杂区。
所述离子注入工艺注入的杂质离子的类型根据待形成的晶体管的类型进行选择，具体的，待形成的晶体管为PMOS晶体管时，所述离子注入注入的杂质离子为P型的杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种；待形成的晶体管为NMOS晶体管时，所述离子注入注入的杂质离子为N型的杂质离子，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。
在本发明的其他实施例中，所述源区和漏区可以为应力源区和漏区，应力源区和漏区的形成过程为：在形成偏移侧墙后，进行浅掺杂离子注入，在第一伪栅结构205两侧的第一区域11的半导体衬底200内形成浅掺杂区；在偏移侧墙上形成主侧墙；以所述第一伪栅结构205和主侧墙为掩膜，刻蚀所述第一区域11的半导体衬底200，形成第二凹槽；采用选择性外延工艺在所述第二凹槽中填充满应力层，形成应力源区和漏区。
根据形成的晶体管的类型，所述应力源区和漏区的材料不相同，当所述晶体管为N型的晶体管时，所述应力源区和漏区的材料为SiC；当所述晶体管为P型的晶体管时，所述应力源区和漏区的材料为SiGe。
参考图3，形成覆盖所述半导体衬底200、第一伪栅结构205和第二伪栅结构203的第一介质层206，所述第一介质层206的表面与第一伪栅结构205和第二伪栅结构203的顶部表面齐平。
所述第一介质层206的形成过程为：形成覆盖所述半导体衬底200、第一伪栅结构205和第二伪栅结构203和浅沟槽隔离结构201表面的第一介质材料层；采用化学机械研磨工艺平坦化所述第一介质材料层，以第一伪栅结构205和第二伪栅结构203顶部表面为停止层，在半导体衬底200上形成第一介质层206。
所述第一介质层206的材料可以为氧化硅、氟硅玻璃或其他合适的材料。
参考图4，形成覆盖所述第二区域12的第一介质层206和第二伪栅结构203的掩膜层207。
所述掩膜层207在后续去除第一区域11表面的第一伪栅结构205时，防止第二区域12的第二伪栅结构203被去除。
所述掩膜层207可以为光刻胶掩膜或硬掩膜(比如氮化硅掩膜等)。
参考图5，以所述掩膜层207为掩膜，去除第一区域11上的第一伪栅结构205(参考图4)，形成凹槽208。
去除所述第一伪栅结构205的工艺为湿法刻蚀或干法刻蚀，或者干法刻蚀和湿法刻蚀相结合的工艺。在具体的实施例中，采用干法刻蚀去除第一伪栅结构205时，干法刻蚀工艺为等离子刻蚀工艺，等离子刻蚀工艺采用的刻蚀气体为HBr或Cl2等；湿法刻蚀第一伪栅结构205时，湿法刻蚀采用的刻蚀溶液为TMAH(四甲基氢氧化铵)溶液或KOH溶液。
参考图6，去除所述掩膜层207(参考图5)，在所述凹槽208(参考图5)中形成金属栅极213。
所述金属栅极213包括高K介质层211和位于高K介质层211上的金属层212。
在一实施例中，所述金属栅极213的形成过程为：在所述第一介质层206表面、凹槽208的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层；采用化学机械研磨工艺平坦化去除第一介质层206上的高K介质材料层和金属材料层，在凹槽208中形成金属栅极213。
所述高K介质层211的材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO，或者其他合适的高介电常数材料；所述金属层212的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种，或者其他合适的导电材料。本实施例中，所述高K介质层211的材料为HfO2，所述金属层212的材料为W。
在本发明的其他实施例中，所述金属层212和高K介质层211之间还可以形成功能层，所述功能层用于调节形成的晶体管的功函数。所述功能层的材料可以为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN或其他合适的金属或金属化合物。
去除所述掩膜层207可以采用干法或湿法刻蚀工艺。
参考图7和图8，形成覆盖第二区域12的若干第二伪栅结构203的薄膜电阻210，所述薄膜电阻210的两端分别包括第一接触区域和第二接触区域，第一接触区域和第二接触区域相应的均位于一个第二伪栅结构203上。
所述薄膜电阻210的电阻值为500～1000Ohm/sq，所述薄膜电阻的厚度为10～500埃。
在一实施例中，所述薄膜电阻的材料为金属或金属氮化物或其他合适的电阻材料，具体的所述薄膜电阻的材料为TiN、TaN、Ti、Ta或W。
所述薄膜电阻210的形成过程为：形成覆盖所述第一介质层206、金属栅极213和第二伪栅结构203的电阻材料层；刻蚀所述电阻材料层，以第二伪栅结构203的表面为停止层，形成覆盖第二区域12的若干第二伪栅结构203的薄膜电阻210。
参考图9，图9为8部分结构的俯视结构示意图。图9中细实线区域标识第二伪栅结构区域。所述薄膜电阻210的两端分别包括第一接触区域21和第二接触区域22，第一接触区域21和第二接触区域22相应的均位于一个第二伪栅结构203上，本发明形成的薄膜电阻210的尺寸小于第二伪栅结构区域的尺寸，即第二伪栅结构区域的长度大于的薄膜电阻210的长度，第二伪栅结构区域的宽度大于薄膜电阻210的宽度，因而在形成薄膜电阻时底部的第二伪栅结构203可以作为刻蚀停止层；后续在形成第二介质层后，刻蚀部分所述第二介质层和薄膜电阻的第一接触区域形成第一刻蚀孔以及刻蚀部分所述第二介质层和薄膜电阻的第二接触区域形成第二刻蚀孔时，所述第二伪栅结构也可以作为刻蚀停止层。
在刻蚀所述电阻材料层之前，还包括在所述电阻材料层上形成图形化的掩膜层，图形化的掩膜层位置和尺寸与形成薄膜电阻的位置和尺寸对应。
请继续参考图7和图8，在一实施例中，在形成所述电阻材料层之前，在所述第一介质层206、金属栅极213和第二伪栅结构203的盖层209。
所述盖层209后续可以作为刻蚀停止层。在一实施例中，所述盖层209的材料为氮化硅。
参考图10，形成覆盖所述第一介质层206、金属栅极和薄膜电阻210的第二介质层211。
所述第二介质层211的材料为氧化硅、超低K(K≤3)介质材料(比如多孔的SiCOH等)或其他合适的介质材料。
第二介质层211的形成工艺为化学气相沉积。
参考图11，刻蚀部分所述第二介质层211和薄膜电阻210的第一接触区域，形成第一刻蚀孔212；刻蚀部分所述第二介质层211和薄膜电阻210的第二接触区域，形成第二刻蚀孔213。
刻蚀所述第二介质层211和薄膜电阻210采用各向异性的干法刻蚀工艺，比如可以为等离子体刻蚀工艺，在一实施例中，等离子体刻蚀工艺刻蚀第二介质层211采用的刻蚀气体为含碳元素和氟元素的气体，比如CF4、C4F8或其他合适的气体，等离子体刻蚀工艺刻蚀薄膜电阻210可以采用Cl2或其他合适的气体。
在刻蚀形成第一刻蚀孔212和第二刻蚀孔213过程中，以底部的第二伪栅结构203(和盖层209)作为停止层。在另一实施例中，形成第一刻蚀孔212和第二刻蚀孔213过程中，刻穿所述盖层209，暴露出第二伪栅结构203的表面。
在另一实施例中，在刻蚀第二区域12上的第二介质层211和薄膜电阻210形成第一刻蚀孔212和第二刻蚀孔213的同时，可以刻蚀第一区域11上的第二介质层211和第一介质层206，在第一区域11的第二介质层211中形成暴露出金属栅结构的金属层212表面的第三刻蚀孔，在第二介质层211和第一介质层206中形成暴露出晶体管的源区或漏区表面的第四刻蚀孔。在形成第三刻蚀孔和第四刻蚀孔的过程中，第一刻蚀孔212和第二刻蚀孔213底部的盖层也会被刻穿暴露出第二伪栅结构203的表面。
参考图12，在第一刻蚀孔中填充金属形成第一金属插塞215，在第二刻蚀孔中填充金属形成第二金属插塞216。
所述金属可以为W、Al、Cu或其他合适的金属。金属的填充工艺为溅射或电镀，在填充金属后，采用化学机械研磨工艺去除第二介质层211表面多余的金属。
在另一实施例中，在第一刻蚀孔和第二刻蚀孔中填充金属的同时，在第三刻蚀孔和第四刻蚀孔中也填充金属，形成第三金属插塞和第四金属插塞。
在其他实施例中，在形成第一金属插塞215和第二金属插塞216后，在所述第二区域12的第二介质层上形成电感器件，所述电感器件位于薄膜电阻210和第二伪栅结构203上方。
所述第二伪栅结构203位于电感器件的下方，所述第二伪栅结构203还可以用于调节电感器件的电感量。
在一实施例中，所述电感器件可以与薄膜电阻的第一金属插塞、第二金属插塞中的至少一个电连接，提高了器件的集成度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，半导体衬底的第一区域上形成有若干第一伪栅结构，半导体衬底的第二区域上形成有若干第二伪栅结构，所述第一伪栅结构两侧的半导体衬底内形成有晶体管的源区和漏区，所述第一伪栅结构和第二伪栅结构为同一工艺步骤形成；所述第二区域的半导体衬底中形成有浅沟槽隔离结构，所述第二伪栅结构位于浅沟槽隔离结构上；
形成覆盖所述半导体衬底、第一伪栅结构和第二伪栅结构的第一介质层，所述第一介质层的表面与第一伪栅结构和第二伪栅结构的顶部表面齐平；
形成覆盖所述第二区域的第一介质层和第二伪栅结构的掩膜层；
以所述掩膜层为掩膜，去除第一区域上的第一伪栅结构，形成凹槽；
去除所述掩膜层，在所述凹槽中形成金属栅极，在第一区域上形成金属栅极时，所述第二伪栅结构作为平坦化第一介质层上的高K介质材料层和金属材料层时的停止层；
形成覆盖第二区域的若干第二伪栅结构的薄膜电阻，所述薄膜电阻的两端分别包括第一接触区域和第二接触区域，第一接触区域和第二接触区域相应的均位于一个第二伪栅结构上；
形成覆盖所述第一介质层、金属栅极和薄膜电阻的第二介质层；
刻蚀部分所述第二介质层和薄膜电阻的第一接触区域，形成第一刻蚀孔；
刻蚀部分所述第二介质层和薄膜电阻的第二接触区域，形成第二刻蚀孔；
在第一刻蚀孔中填充金属形成第一金属插塞，在第二刻蚀孔中填充金属形成第二金属插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述薄膜电阻横跨覆盖至少两个第二伪栅结构。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一伪栅结构和第二伪栅结构的材料为多晶硅。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属栅极包括高K介质层和位于高K介质层上的金属层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述金属栅极的形成过程为：在所述第一介质层表面以及凹槽的侧壁和底部表面形成高K介质材料层；在所述高K介质材料层上形成金属材料层，所述金属材料层填充满凹槽；平坦化去除第一介质层上的高K介质材料层和金属材料层，在凹槽中形成高K介质层和位于高K介质层上的金属层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述薄膜电阻的电阻值为500～1000Ohm/sq。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述薄膜电阻为金属或金属氮化物。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述薄膜电阻的材料为TiN、TaN、Ti、Ta或W。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述薄膜电阻的厚度为10～500埃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述薄膜电阻的形成过程为：形成覆盖所述第一介质层、金属栅极和第二伪栅结构的电阻材料层；刻蚀所述电阻材料层，以第二伪栅结构的表面为停止层，形成覆盖第二区域的若干第二伪栅结构的薄膜电阻。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述电阻材料层之前，在所述第一介质层、金属栅极和第二伪栅结构上形成盖层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述盖层的材料为氮化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源区和漏区为应力源区和漏区。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述晶体管为N型的晶体管时，所述应力源区和漏区的材料为SiC。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述晶体管为P型的晶体管时，所述应力源区和漏区的材料为SiGe。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第二区域的第二介质层上形成电感器件，所述电感器件位于薄膜电阻和第二伪栅结构上方。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510215960.4A CN106206271B (zh) | 2015-04-29 | 2015-04-29 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510215960.4A CN106206271B (zh) | 2015-04-29 | 2015-04-29 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106206271A CN106206271A (zh) | 2016-12-07 |
| CN106206271B true CN106206271B (zh) | 2019-07-30 |
Family
ID=57458180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510215960.4A Active CN106206271B (zh) | 2015-04-29 | 2015-04-29 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106206271B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10411085B2 (en) * | 2016-12-29 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
| CN108933132B (zh) * | 2017-05-24 | 2021-02-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| KR102460719B1 (ko) * | 2018-07-20 | 2022-10-31 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN112349594B (zh) * | 2019-08-09 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113764339A (zh) * | 2020-06-03 | 2021-12-07 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN112103243B (zh) * | 2020-11-03 | 2021-02-19 | 晶芯成(北京)科技有限公司 | 一种半导体结构及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137657A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其形成方法 |
| CN103199062A (zh) * | 2012-01-05 | 2013-07-10 | 台湾积体电路制造股份有限公司 | 采用伪栅极去除的集成电路电阻器制造 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8952392B2 (en) * | 2012-02-08 | 2015-02-10 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US8860181B2 (en) * | 2012-03-07 | 2014-10-14 | United Microelectronics Corp. | Thin film resistor structure |
| US20130277754A1 (en) * | 2012-04-20 | 2013-10-24 | Chia-Wen Liang | Semiconductor Integrated Structure |
| CN104217935B (zh) * | 2013-06-05 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
-
2015
- 2015-04-29 CN CN201510215960.4A patent/CN106206271B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137657A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其形成方法 |
| CN103199062A (zh) * | 2012-01-05 | 2013-07-10 | 台湾积体电路制造股份有限公司 | 采用伪栅极去除的集成电路电阻器制造 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106206271A (zh) | 2016-12-07 |
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| SE01 | Entry into force of request for substantive examination | ||
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