CN104217935B - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，所述晶体管的形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底表面形成伪栅介质材料层；在第一区域的伪栅介质材料层表面形成伪栅极，在第二区域的伪栅介质材料层表面形成第二栅极；刻蚀伪栅介质材料层，形成位于伪栅极下方的伪栅介质层和位于第二栅极下方的第二栅介质层；在第一区域形成第一源/漏区，在第二区域形成第二源/漏区；在半导体衬底表面形成层间介质层；去除伪栅极和伪栅介质层，形成凹槽，去除所述伪栅介质层的方法包括采用干法刻蚀去除部分厚度的伪栅介质层，采用湿法刻蚀去除剩余的伪栅介质层；在凹槽内形成第一栅极结构。所述方法能够节约步骤，提高晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法。
背景技术
随着半导体器件集成度的不断提高，技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅（gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。
现有采用后栅极工艺形成高K金属栅极晶体管的方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅结构和位于所述半导体衬底上并覆盖所述伪栅结构的层间介质层，所述伪栅结构包括位于所述半导体衬底表面的伪栅介质层和所述伪栅介质层表面的伪栅极，所述层间介质层的表面与伪栅结构表面齐平；去除所述伪栅结构后形成凹槽；在所述凹槽内依次形成高K栅介质层和金属层，所述金属层填充满沟槽，作为晶体管的金属栅极。
由于集成电路中，不同的器件的工作电压不同，需要形成不同厚度的栅介质层，栅介质层厚度较薄的高K金属栅极晶体管一般被应用于集成电路中的工作电压较低的核心器件中，例如逻辑器件中；而栅介质层厚度较厚的多晶硅栅极晶体管一般被应用于工作电压较高的外围电路中，例如输入/输出器件。
现有技术通常会分别采用“后栅”工艺形成栅介质层较薄的高K金属栅极晶体管，采用“前栅”工艺形成栅介质层较厚的多晶硅栅极晶体管，形成工艺较为复杂，并且采用“后栅”工艺形成的晶体管的性能不够稳定。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，简化工艺步骤，提高形成的晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底表面形成伪栅介质材料层；在第一区域的伪栅介质材料层表面形成伪栅极，在第二区域的伪栅介质材料层表面形成第二栅极；以所述伪栅极和第二栅极为掩膜，刻蚀所述伪栅介质材料层，形成位于伪栅极下方的伪栅介质层和位于第二栅极下方的第二栅介质层；在所述伪栅极两侧的半导体衬底的第一区域内形成第一源/漏区，在所述第二栅极两侧的半导体衬底的第二区域内形成第二源/漏区；在所述半导体衬底表面形成层间介质层，所述层间介质层的表面与伪栅极表面齐平；去除伪栅极和伪栅介质层，形成凹槽，去除所述伪栅介质层的方法包括采用干法刻蚀工艺去除部分厚度的伪栅介质层，再采用湿法刻蚀工艺去除剩余的伪栅介质层；在所述凹槽内形成第一栅极结构。
可选的，采用干法刻蚀工艺去除伪栅介质层厚度的70%～90%。
可选的，所述湿法刻蚀工艺采用的溶液为HF溶液。
可选的，所述伪栅介质材料层的厚度大于3nm。
可选的，所述伪栅介质材料层的材料为氧化硅或氮氧化硅。
可选的，去除所述伪栅极的方法包括采用干法刻蚀工艺去除部分厚度的伪栅极，再采用湿法刻蚀工艺去除剩余的伪栅极。
可选的，采用干法刻蚀工艺去除伪栅极厚度的70%～80%。
可选的，所述伪栅极的材料为多晶硅，所述第二栅极的材料为多晶硅。
可选的，形成所述伪栅极和第二栅极的方法包括：在所述伪栅介质材料层表面形成多晶硅层，在所述多晶硅层表面形成第一掩膜层，以所述第一掩膜层为掩膜刻蚀所述多晶硅层，形成伪栅极和第二栅极，去除所述第一掩膜层。
可选的，还包括，在形成凹槽之前，在所述第二区域的层间介质层表面形成第二掩膜层，所述第二掩膜层覆盖第二栅极。
可选的，所述第二掩膜层的材料为光刻胶。
可选的，形成所述第一栅极结构的方法包括：在所述凹槽内依次形成界面层、第一栅介质层和第一栅极。
可选的，形成所述第一栅极结构的方法包括：在所述凹槽内依次形成界面层、第一栅介质层、功函数层和第一栅极。
可选的，采用化学气相沉积、原子层沉积或氧化工艺形成所述界面层。
可选的，所述界面层的材料为氧化硅。
可选的，所述第一栅介质层的厚度小于第二栅介质层的厚度。
可选的，所述第一栅介质层的材料为HfO2、La2O3、HfSiON、ZrO2、Al2O3、HfSiO4、HfAlO2中的一种或多种。
可选的，所述第一栅极的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种。
可选的，所述功函数层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中一种或多种。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在半导体衬底第一区域和第二区域表面形成伪栅介质材料层，一部分伪栅介质材料层作为第二区域内晶体管的第二栅介质层，一部分伪栅介质材料层作为第一区域内第二晶体管的伪栅介质层，不用单独形成所述第二栅介质层和伪栅介质层，可以简化工艺步骤。并且，本发明在采用后栅工艺在半导体衬底第一区域内形成晶体管的同时，在第二区域形成第二晶体管，简化工艺步骤。
由于所述伪栅介质层的厚度较大，采用干法刻蚀刻蚀掉部分伪栅介质层之后，再用湿法刻蚀工艺去除剩余的部分伪栅介质层。由于此时湿法刻蚀去除的伪栅介质层的厚度较小，刻蚀时间较短，可以减少所述湿法刻蚀工艺对层间介质层造成的损失，并且采用湿法刻蚀工艺可以降低对半导体衬底的损伤，提高后续形成的界面层的质量，从而提高后续在第以区域内形成的第二晶体管的性能。
本发明的技术方案还可以采用干法和湿法结合的方式去除伪栅极，由于所述伪栅极的尺寸较小，采用干法刻蚀工艺会在伪栅极的底部拐角处存在残留的伪栅极材料，而采用湿法刻蚀工艺会对凹槽侧壁造成损伤。本发明的技术方案采用干法刻蚀工艺去除大部分的伪栅极，可以降低后续采用湿法刻蚀的量，降低所述湿法刻蚀对凹槽侧壁的损伤，后续再采用湿法刻蚀工艺，去除剩余的伪栅极材料，可以确保所述伪栅极材料被去除干净。
附图说明
图1至图13是本发明的一实施例中，晶体管的形成过程的示意图。
具体实施方式
如背景技术中所述，现有技术的形成不同厚度栅介质层的晶体管的工艺步骤较为复杂，并且形成的晶体管的性能不够稳定。
发明人研究发现，现有采用后栅工艺形成栅介质层厚度较薄的高K金属栅极晶体管的过程中，去除伪栅介质层的过程中一般采用湿法刻蚀工艺，由于所述伪栅介质层和层间介质层的材料较接近，而伪栅介质层的材料密度一般大于层间介质层的材料密度，所以在湿法刻蚀过程中，层间介质层的刻蚀速率会大于伪栅介质层的刻蚀速率，在采用湿法刻蚀工艺去除伪栅介质层的过程中会对层间介质层造成较大的损失，从而后续进行平坦化形成栅极的过程中，栅极的高度不好控制。而如果单独采用干法刻蚀工艺去除所述伪栅介质层，虽然干法刻蚀对伪栅介质层和层间介质层的刻蚀速率相同差别不大，可以降低层间介质层的损失，但是刻蚀过程中的等离子体会对半导体衬底造成损伤，从而降低后续在半导体衬底表面形成的栅极的质量，使形成的晶体管的性能受到影响。
本发明的技术方案，在半导体衬底的第一区域上在采用后栅工艺形成栅介质层厚度较薄的高K金属栅极晶体管的过程中，同时在第二区域形成栅介质层较厚的晶体管，简化工艺，并且通过干法加湿法刻蚀的工艺去除伪栅介质层，提高形成的晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底包括第一区域10和第二区域20。
所述半导体衬底100可以是硅或者绝缘体上硅（SOI），所述半导体衬底100也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施中所述半导体衬底100的材料为硅。
所述第一区域10和第二区域20上后续分别形成具有不同厚度的栅介质层的晶体管。本实施例中，所述半导体衬底的第一区域10用于形成栅介质层较薄的第一晶体管，应用于集成电路的核心区域，而第二区域20用于形成栅介质层较厚的第二晶体管，应用于集成电路的输入/输出区域。所述第一区域10和第二区域20可以相邻或不相邻。
所述半导体衬底100内还形成有浅沟槽隔离结构。形成所述浅沟槽隔离结构包括位于沟槽表面的垫氧化层101和位于所述垫氧化层101表面，填充满沟道的隔离层102。
本实施例中，所述第一区域10和第二区域20之间通过浅沟槽隔离结构隔离。
请参考图2，在所述半导体衬底100表面形成伪栅介质材料层200。
所述伪栅介质材料层200的厚度大于3nm，所述伪栅介质材料层200的材料为氧化硅或氮氧化硅。在本实施例中，采用氧化工艺，在所述半导体衬底200表面形成所述伪栅介质材料层200。
所述伪栅介质材料层200位于半导体衬底100的第一区域10和第二区域20表面。后续工艺中，位于第一区域10表面的部分伪栅介质材料层200作为第一区域内形成的第一晶体管的伪栅介质层，而位于第二区域20表面的部分伪栅介质材料层200作为第二区域内最终形成的第二晶体管的第二栅介质层。
本实施例中，在第二区域20内形成的第二晶体管的栅介质层厚度较大，所以，在所述半导体衬底表面形成厚度较大的伪栅介质材料层。所述伪栅介质材料层的厚度由后续在第二区域20内形成的第二晶体管的最终工作电压所决定。
在所述第一区域10和第二区域20表面形成较厚的伪栅介质材料层200可以同时形成后续的第一区域内的第一晶体管的伪栅介质层和第二区域内的第二晶体管的第二栅介质层，节约工艺流程。
请参考图3，在所述伪栅介质材料层200表面形成多晶硅层300。
采用化学气相沉积工艺形成所述多晶硅层300，后续通过刻蚀所述多晶硅层300，在第一区域形成伪栅极，在第二区域形成第二栅极。
请参考图4，在第一区域10的伪栅介质材料层200表面形成伪栅极301，在第二区域20的伪栅介质材料层表面形成第二栅极302。
形成所述伪栅极301和第二栅极302的方法包括：在所述多晶硅层300（请参考图3）表面形成第一掩膜层（未示出），以所述第一掩膜层为掩膜刻蚀所述多晶硅层300（请参考图3），形成所述伪栅极301和第二栅极302，之后去除所述第一掩膜层。
所述第二栅极302作为在第二区域最终形成的第二晶体管的栅极。
请参考图5，以所述伪栅极301和第二栅极302为掩膜，刻蚀所述伪栅介质材料层200（请参考图4），形成位于伪栅极301下方的伪栅介质层201和位于第二栅极302下方的第二栅介质层202，在所述伪栅极301和伪栅介质层201的侧壁表面、第二栅极302和第二栅介质层202的侧壁表面形成侧墙303。
采用干法刻蚀工艺刻蚀所述伪栅介质材料层，形成伪栅介质层201和第二栅介质层202。所述伪栅介质层201和伪栅极301作为伪栅结构，所述第二栅介质层202和第二栅极302作为第二区域内形成的第二晶体管的栅极结构。
本实施例中，在形成第一区域内的第一伪栅结构的同时，形成第二区域内形成的第二晶体管的栅极结构。
请参考图6，在所述伪栅极301两侧的半导体衬底100的第一区域10内形成第一源/漏区401，在所述第二栅极302两侧的半导体衬底100的第二区域20的内形成第二源/漏区402。
在本实施例中，以所述伪栅极301、伪栅介质层201及伪栅极301两侧的侧墙303为掩膜，对所述伪栅极301两侧的半导体衬底100的第一区域10内进行P型或N型离子注入，并进行退火处理，形成第一源/漏区401；以所述第二栅极302、第二栅介质层202、及第二栅极两侧的侧墙303为掩膜，对所述第二栅极302两侧的半导体衬底100的第二区域20进行P型或N型离子注入，并进行退火处理，形成第二源/漏区402。
在其他实施例中，也可以在形成所述侧墙303之前，在伪栅极301和第二栅极302两侧的半导体衬底内进行轻掺杂离子注入，在形成所述侧墙303后，再在半导体衬底内进行重掺杂离子注入，形成所述第一源/漏区401和第二源/漏区402，所述轻掺杂离子注入工艺可以降低晶体管的热载流子注入效应和短沟道效应。
在其他实施例中，还可以以所述伪栅极301、伪栅介质层201、及伪栅极两侧的侧墙303为掩膜，对所述伪栅极301两侧的半导体衬底100的第一区域10进行刻蚀形成沟槽，并在沟槽内利用外延工艺填充满锗硅材料或碳化硅材料，形成第一源/漏区401；以所述第二栅极302、第二栅介质层202、及第二栅极两侧的侧墙303为掩膜，对所述第二栅极302两侧的半导体衬底100的第二区域20进行刻蚀形成沟槽，并在沟槽内利用外延工艺填充满锗硅材料或碳化硅材料，形成第二源/漏区402。在其他实施例中，也可以形成所述锗硅材料或碳化硅材料后，利用离子注入工艺在所述锗硅材料或碳化硅材料中掺杂有杂质离子。利用所述锗硅材料或碳化硅材料形成源区和漏区会对晶体管沟道区的晶格产生应力作用，有利于提高沟道区载流子的迁移速率，提高晶体管的电学性能。
本实施例中，在采用后栅工艺形成第一区域10的第一晶体管的同时，形成第二区域20的第二晶体管，节约工艺流程，降低了工艺成本。
请参考图7，在所述半导体衬底100表面形成阻挡层600和位于所述阻挡层600表面的层间介质层700，以所述伪栅极301和第二栅极302为停止层，对所述层间介质层700进行平坦化。
所述阻挡层600的材料为氮化硅，采用化学气相沉积工艺形成所述阻挡层303，所述阻挡层600覆盖半导体衬底100及侧墙303，所述阻挡层600作为后续刻蚀形成源/漏区表面的通孔时的阻挡层。所述阻挡层600还可以具有应力，所述阻挡层600下方的晶体管为NMOS晶体管时，所述阻挡层600具有拉伸应力，所述阻挡层600下方的晶体管为PMOS晶体管时，所述阻挡层600具有压缩应力。
所述层间介质层700的材料为氧化硅、掺磷氧化硅、掺硼氧化硅等介质材料，也可以为低K介质材料或超低K介质材料，例如无定形碳、含硅气凝胶等。可以采用化学气相沉积工艺形成所述层间介质层700。后续可以在所述层间介质层700内形成连接晶体管源/漏区的插塞。
请参考图8，在所述第二区域20上方的层间介质层700表面形成第二掩膜层800，所述第二掩膜层800覆盖第二栅极302；去除所述伪栅极301（请参考图7），形成凹槽701。
所述第二掩膜层800用于保护第二栅极302在后续去除所述伪栅极301的过程中不受损伤。所述第二掩膜层800的材料可以是光刻胶或氮化硅等掩膜材料。本实施例中，所述第二掩膜层800的材料为光刻胶。所述第二掩膜层保护第二区域的第二晶体管，使所述第二晶体管在后续工艺中不受影响。
本发明的一个实施例中，采用湿法刻蚀工艺去除所述伪栅极301。选择具有较高选择比的四甲基氢氧化氨(TMAH)溶液作为刻蚀剂，所述TMAH溶液的体积浓度为10%～30%。在本发明的其他实施例中，所述刻蚀溶液可以是KOH溶液。
在本发明的另一个实施例中，也可以采用干法刻蚀工艺去除所述伪栅极301。干法刻蚀工艺具有较高的方向性，对侧墙303的损伤较小，有助于提高凹槽701侧壁的平整性，提高后续在所述凹槽701内形成的第一晶体管的第一栅极结构的质量。但是，由于所述凹槽701的尺寸较小，采用干法刻蚀工艺会在伪栅极的底部拐角处存在残留的伪栅极材料。
本实施例中，采用干法和湿法混合工艺刻蚀去除所述伪栅极301。具体的，首先采用干法刻蚀工艺去除伪栅极厚度的70%～80%，然后再采用湿法刻蚀工艺去除剩余的伪栅极材料。采用干法刻蚀工艺去除大部分的伪栅极301，可以降低后续采用湿法刻蚀的量，降低所述湿法刻蚀对侧壁的损伤。后续再采用湿法刻蚀工艺，去除剩余的伪栅极材料，可以确保所述伪栅极材料被去除干净。
本实施例中，湿法刻蚀采用四甲基氢氧化氨(TMAH)溶液作为刻蚀溶液，干法刻蚀工艺采用HBr、Cl2和O2的混合气体作为刻蚀气体，其中，HBr的流速为10sccm～1000sccm，Cl2的流速为10sccm～1000sccm，O2的流速为10sccm～500sccm。
请参考图9，去除所述第二掩膜层800（请参考图8）后，去除部分厚度的伪栅介质层201（请参考图8），剩余部分厚度的伪栅介质层201a。
首先采用干法刻蚀工艺去除所述部分厚度的伪栅介质层201。具体的，采用干法刻蚀工艺去除所述伪栅介质层201（请参考图8）厚度的70%～90%，例如可以是所述伪栅介质层201厚度的75%、80%或85%。
采用干法刻蚀工艺具有较强的方向性，可以降低对凹槽701侧壁的损伤。所述干法刻蚀工艺采用的刻蚀气体为CF4、CHF3、C2F6中的一种或几种气体。本实施例中，采用的刻蚀气体为CF4，缓冲气体为He，压强为20～200mTorr，其中CF4的流速为50sccm～1000sccm，He的流速为50sccm～1000sccm。
由于干法刻蚀的刻蚀过程容易控制，对层间介质层的刻蚀选择性较低，可以减少层间介质层的损失。采用干法刻蚀工艺去除了大部分厚度的伪栅介质层，一方面可以降低后续采用湿法刻蚀工艺去除剩余伪栅介质层的厚度降低层间介质层的损失，另一方面剩余的部分厚度的伪栅介质层可以保护半导体衬底在干法刻蚀工艺中不受损伤。
请参考图10，去除剩余的部分伪栅介质层201a。
具体的，采用湿法刻蚀工艺去除所述剩余的部分伪栅介质层201a。所述湿法刻蚀工艺选择的刻蚀溶液为HF溶液或氟化铵缓冲的稀氢氟酸溶液，来去除剩余的部分伪栅介质层201a。
由于湿法刻蚀工艺对伪栅介质层201a和半导体衬底100之间具有较高的刻蚀选择性，所以在采用湿法刻蚀工艺去除所述剩余的部分伪栅介质层201a过程中，对半导体衬底的损伤较小，可以确保后续在所述半导体衬底表面形成的界面层的质量。
又由于在采用湿法刻蚀工艺去除所述伪栅介质层之前采用干法刻蚀工艺去除了大部分厚度的伪栅介质层，所以所述湿法刻蚀去除剩余伪栅介质层201a的过程较短，对层间介质层700的损失较小、对侧墙303的损伤也较小。
所以，采用本实施例的方式去除伪栅介质层，既可以降低层间介质层的损失，又可以避免半导体衬底的表面受到损伤，提高栅极的质量，从而提高晶体管的性能。
请参考图11，在所述凹槽701底部表面形成界面层203。
所述界面层203的材料为氧化硅。形成所述界面层203可以避免后续形成的作为第二栅介质层的高K介质层与半导体衬底表面直接接触而产生晶格失配，减少高K介质层中缺陷，高K介质层在界面层203表面生长的质量更好，从而可以提高后续形成的第二栅介质层的质量。形成所述界面层203还可以同时减少晶体管的漏电流。
本发明的实施例中，采用氧化工艺在所述凹槽底部形成界面层203，同时会在第二栅极302表面形成氧化层207。后续可以通过平坦化去除所述第二栅极302顶部表面的氧化层207。
在本发明的其他实施例中，也可以通过化学气相沉积或原子层沉积工艺，在所述凹槽底部和侧壁表面形成界面层。所述界面层还覆盖层间介质层700和第二栅极302的表面。所述界面层203可以修复半导体衬底100和侧墙303表面的缺陷，提高后续形成的第一栅极的质量。
请参考图12，在所述界面层表面依次形成第一栅介质材料层204、功函数材料层205和第一栅极材料层206，并且填充满所述凹槽701（请参考图11）。
采用化学气相沉积或原子层沉积工艺形成所述第一栅介质材料层204，所述高K栅介质材料层204的材料为HfO2、La2O3、HfSiON、ZrO2、Al2O3、HfSiO4、HfAlO2中的一种或多种材料。
采用原子层沉积工艺、物理气相沉积或溅射工艺形成所述功函数材料层205。所述功函数材料层205的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中一种或多种。
所述功函数材料层205用来调节晶体管的功函数，降低晶体管的阈值电压，降低功耗。对于PMOS管，所述功函数材料层的材料一般采用功函数较高的材料；对于NMOS管，所述功函数材料层的材料则采用功函数较低的材料。
采用化学气相沉积工艺或溅射工艺形成所述栅极材料层206，所述第一栅极材料层206的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种。
在本发明的其他实施例中，也可以依次形成所述界面材料层、第一栅介质材料层和第一栅极材料层，填充满所述凹槽。
请参考图13，以所述第二栅极302为停止层，进行平坦化，去除层间介质层表面的部分第一栅介质材料层204、部分功函数材料层205和部分第一栅极材料层206以及第二栅极302表面的氧化层207（请参考图12），形成第一栅介质层204a、功函数层205a和第一栅极层206a。
本发明的实施例，采用后栅工艺在半导体衬底第一区域内形成第一晶体管的同时，在第二区域形成第二晶体管。由于所述第二晶体管的第二栅介质层的厚度较高，可以采用氧化硅作为第一栅介质层。所以本发明的实施例中，在半导体衬底第一区域和第二区域表面形成伪栅介质材料层，一部分伪栅介质材料层作为第二晶体管的第二栅介质层，一部分伪栅介质材料层作为第二晶体管的伪栅介质层，不用单独形成所述第二栅介质层和伪栅介质层，简化工艺步骤。
由于所述伪栅介质层的厚度较大，采用干法刻蚀刻蚀掉部分伪栅介质层之后，用湿法刻蚀工艺去除剩余的部分伪栅介质层，可以减少刻蚀过程中层间介质层的损失，并且降低半导体衬底的损伤，提高后续形成的界面层的质量，从而提高形成的第二晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述半导体衬底表面形成伪栅介质材料层；
在第一区域的伪栅介质材料层表面形成伪栅极，在第二区域的伪栅介质材料层表面形成第二栅极；
以所述伪栅极和第二栅极为掩膜，刻蚀所述伪栅介质材料层，形成位于伪栅极下方的伪栅介质层和位于第二栅极下方的第二栅介质层；
在所述伪栅极两侧的半导体衬底的第一区域内形成第一源/漏区，在所述第二栅极两侧的半导体衬底的第二区域内形成第二源/漏区；
在所述半导体衬底表面形成层间介质层，所述层间介质层的表面与伪栅极表面齐平；
去除伪栅极和伪栅介质层，形成凹槽，去除所述伪栅介质层的方法包括采用干法刻蚀工艺去除部分厚度的伪栅介质层，再采用湿法刻蚀工艺去除剩余的伪栅介质层；
在所述凹槽内形成第一栅极结构。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，采用干法刻蚀工艺去除伪栅介质层厚度的70%～90%。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述湿法刻蚀工艺采用的溶液为HF溶液。
4.根据权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅介质材料层的厚度大于3nm。
5.根据权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅介质材料层的材料为氧化硅或氮氧化硅。
6.根据权利要求1所述的晶体管的形成方法，其特征在于，去除所述伪栅极的方法包括采用干法刻蚀工艺去除部分厚度的伪栅极，再采用湿法刻蚀工艺去除剩余的伪栅极。
7.根据权利要求6所述的晶体管的形成方法，其特征在于，采用干法刻蚀工艺去除伪栅极厚度的70%～80%。
8.根据权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极的材料为多晶硅，所述第二栅极的材料为多晶硅。
9.根据权利要求8所述的晶体管的形成方法，其特征在于，形成所述伪栅极和第二栅极的方法包括：在所述伪栅介质材料层表面形成多晶硅层，在所述多晶硅层表面形成第一掩膜层，以所述第一掩膜层为掩膜刻蚀所述多晶硅层，形成伪栅极和第二栅极，去除所述第一掩膜层。
10.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括，在形成凹槽之前，在所述第二区域的层间介质层表面形成第二掩膜层，所述第二掩膜层覆盖第二栅极。
11.根据权利要求10所述的晶体管的形成方法，其特征在于，所述第二掩膜层的材料为光刻胶。
12.根据权利要求1所述的晶体管的形成方法，其特征在于，形成所述第一栅极结构的方法包括：在所述凹槽内依次形成界面层、第一栅介质层和第一栅极。
13.根据权利要求1所述的晶体管的形成方法，其特征在于，形成所述第一栅极结构的方法包括：在所述凹槽内依次形成界面层、第一栅介质层、功函数层和第一栅极。
14.根据权利要求12或13所述的晶体管的形成方法，其特征在于，采用化学气相沉积、原子层沉积或氧化工艺形成所述界面层。
15.根据权利要求14所述的晶体管的形成方法，其特征在于，所述界面层的材料为氧化硅。
16.根据权利要求14所述的晶体管的形成方法，其特征在于，所述第一栅介质层的厚度小于第二栅介质层的厚度。
17.根据权利要求16所述的晶体管的形成方法，其特征在于，所述第一栅介质层的材料为HfO2、La2O3、HfSiON、ZrO2、Al2O3、HfSiO4、HfAlO2中的一种或多种。
18.根据权利要求14所述的晶体管的形成方法，其特征在于，所述第一栅极的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi中的一种或多种。
19.根据权利要求13所述的晶体管的形成方法，其特征在于，所述功函数层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中一种或多种。
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Citations (5)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |