CN102881575A - 栅极层沉积之后的退火方法 - Google Patents

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Abstract

本发明涉及一种在栅极介电层沉积之后的多阶段预热的高温退火工艺，该工艺减小了界面态的数量，并且改进了p-型金属氧化物半导体晶体管(PMOS)的负偏压温度不稳定性(NTBI)性能。该栅极介电层可以包括界面氧化物层和高-k介电层。该多阶段预热被设计为降低掺杂剂的钝化以及用于改进界面氧化物层和高-k介电层之间的相互混合。高温退火用于减小位于硅衬底和界面氧化物层之间的界面处的界面态的数量。本发明还提供了一种栅极层沉积之后的退火方法。

Description

栅极层沉积之后的退火方法
技术领域
本发明大体上涉及半导体器件的制造方法，更具体地涉及的是栅极层沉积之后的退火。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。IC材料和设计的技术发展产生出多代IC，每个新一代IC都具有比前一代更小但更复杂的电路。然而，这些发展增加了IC的加工和制造的复杂性，并且为了实现这些发展，IC的加工和制造也需要类似的发展。在IC的发展过程中，通常增大了功能密度(即，每个芯片区域的互连器件数量)，而减小了几何尺寸(即，使用制造工艺可以产生的最小部件或线)。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关成本。
在比例缩放的趋势下，在形成场效应晶体管(FET)时各种材料都被用于栅电极和栅极介电。一种方法是利用用于栅电极的金属和用于栅极介电的高介电常数(高-k)介电来制造这些器件。然而，在栅极结构中，高-k金属栅极(HKMG)器件通常需要附加层。例如，可以使用功函数层来调整金属栅极的功函数值。由于缩小的尺寸和加工方法，因此，HKMG器件可能会出现器件性能问题。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)器件的栅极结构的方法，包括：在所述衬底上形成所述栅极结构，其中，所述栅极结构包括开口，所述开口形成于去除了一个或多个伪层之后；在所述开口中的所述硅衬底上形成界面氧化物层；将高介电常数(高-k)的介电层沉积在所述界面氧化物层上方；以及实施2阶段预热的高温退火，以减小位于所述硅衬底和所述界面氧化物层之间的界面处的界面态的数量，并且以改进所述PMOS器件的所述PMOS负偏压温度不稳定性(NTBI)性能，其中，在大约400℃至大约600℃的范围内的温度下实施第一阶段预热，并且其中，在大约700℃至大约900℃的范围内的温度下实施第二阶段预热，并且在875℃至大约1200℃的范围内的峰值温度下实施高温退火。
在该方法中，所述第一阶段预热的第一持续时间在大约2秒至大约20秒的范围内，所述第二阶段预热的第二持续时间在大约1秒至大约20秒的范围内；并且其中，所述高温退火的第三持续时间在大约1毫秒至大约5秒的范围内。
在该方法中，所述高温退火是快速热退火(RTA)工艺，并且其中，在大约750℃至大约800℃的范围内的温度下，以大约4秒至大约20秒的范围内的持续时间实施所述第二阶段预热，并且其中，在大约875℃至大约1010℃的范围内的峰值温度下，以大约0.5秒至大约5秒的范围内的Tpeak-50C持续时间实施所述高温退火。
在该方法中，所述高温退火是毫秒退火，并且其中，在大约700℃至大约900℃的范围内的温度下，以大约1秒至大约20秒的范围内的持续时间实施所述第二阶段预热，并且其中，在大约950℃至大约1200℃的范围内的峰值温度下，以大约1毫秒至大约40毫秒的范围内的持续时间实施所述高温退火。
在该方法中，进一步包括：在所述高-k介电层上方沉积导电并且含金属的栅极层。
在该方法中，所述导电并且含金属的栅极层选自由第一阻挡层、p-型功函数层、或第二阻挡层构成的组。
在该方法中，在沉积了所述导电并且含金属的栅极层之后实施所述2阶段预热的高温退火。
在该方法中，在所述栅极结构完全形成之后实施所述2阶段预热的高温退火。
在该方法中，所述p-型功函数层选自由TiN、W、WN、或其组合构成的组。
在该方法中，所述高-k介电层包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO。
在该方法中，所述界面氧化物层是在湿式清洁之后所形成的本征氧化物，并且其中，所述界面氧化物层的厚度在大约
Figure BSA00000629471500031
至大约
Figure BSA00000629471500032
的范围内。
在该方法中，在将所述高介电常数(高-k)的介电层沉积在所述界面氧化物层上方之后，实施所述2阶段预热的高温退火。
在该方法中，所述2阶段预热改进了所述界面氧化物层和所述高-k介电层的相互混合，并且所述高温退火减少了位于所述硅衬底和所述界面氧化物层之间的所述界面处的所述界面态。
根据本发明的另一方面，提供了一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)器件的栅极结构的方法，包括：在所述衬底上形成所述栅极结构，其中，所述栅极结构包括开口，所述开口形成于去除了一个或多个伪层之后；在所述开口中的所述硅衬底上形成界面氧化物层；将高介电常数(高-k)的介电层沉积在所述界面氧化物层上方；以及实施2阶段预热的毫秒退火，以减小位于所述硅衬底和所述界面氧化物层之间的界面处的界面态的数量，并且以改进PMOS器件的PMOS负偏压温度不稳定性(NTBI)性能，其中，在大约400℃至大约600℃的范围内的温度下，以大约2秒至大约20秒的范围内的持续时间实施第一阶段预热，并且其中，在大约700℃至大约900℃的温度下，以大约1秒至大约20秒的范围内的持续时间实施第二阶段预热，并且在950℃至大约1200℃的范围内的峰值温度下，以大约1毫秒至大约40毫秒的范围内的持续时间实施毫秒退火。
在该方法中，进一步包括：在所述高-k介电层上方沉积导电并且含金属的栅极层，并且其中，所述栅极层选自由第一阻挡层、p-型功函数层、或第二阻挡层构成的组。
在该方法中，在沉积了所述金属栅极层之后，实施所述2阶段预热的毫秒退火。
在该方法中，进一步包括：沉积金属栅电极层，并且其中，在沉积了所述金属栅电极层之后，实施所述2阶段预热的毫秒退火。
在该方法中，所述2阶段预热改进了所述界面氧化物层和高-k介电层的相互混合，并且所述高温退火减少了位于所述硅衬底和所述界面氧化物层之间的所述界面处的所述界面态。
根据本发明的又一方面，提供了一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)器件的栅极结构的方法，包括：在所述衬底上形成所述栅极结构，其中，所述栅极结构包括开口，所述开口形成于去除了一个或多个伪层之后；在所述开口中的所述硅衬底上形成界面氧化物层；将高介电常数(高-k)的介电层沉积在所述界面氧化物层上方；以及实施2阶段预热的峰值退火，以减小位于所述硅衬底和所述界面氧化物层之间的界面处的界面态的数量，并且以改进所述PMOS器件的PMOS负偏压温度不稳定性(NTBI)性能，其中，在大约400℃至大约600℃的范围内的温度下，以大约2秒至大约20秒的范围内的持续时间实施第一阶段预热，并且其中，在大约700℃至大约900℃的温度下，以大约1秒至大约20秒的范围内的持续时间实施第二阶段预热，并且在875℃至大约1010℃的范围内的峰值温度下，以大约0.5秒至大约5秒的范围内的持续时间实施峰值退火。
在该方法中，在所述栅极结构完全形成之后，实施所述2阶段预热的峰值退火。
附图说明
图1A至图1C示出了根据一些实施例的加工半导体器件结构的截面图；
图1D示出了根据一些实施例的图1C中的区域“A”的放大的截面图；
图1E示出了根据一些实施例的形成栅极结构的工艺流程；
图2A示出了根据一些实施例的各个2阶段预热的峰值退火工艺与供参考的退火工艺的比较结果ΔNit；
图2B示出了根据一些实施例用于参考晶圆的快速热退火(RTA)温度曲线的示意图；
图2C示出了根据一些实施例用于经历了退火工艺的晶圆的RTA温度曲线的示意图；
图3A示出了根据一些实施例各个2阶段预热的毫秒退火工艺与供参考的退火工艺的比较结果ΔNit；
图3B示出了根据一些实施例2阶段预热的毫秒退火的温度图表；
图3C示出了根据一些实施例在“渗透(soak)”时间从2ms变化到9ms的情况下图3B中的毫秒退火工艺的不同的温度曲线。
具体实施方式
本发明大体上涉及在衬底上形成半导体器件，更具体地涉及的是栅极替换工艺和半导体器件，该半导体器件包括轮廓被修改的(modified profile)金属栅级结构。然而，可以理解，以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在各个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。而且，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。作为实例，形成在衬底上的部件可以包括形成在衬底上、上方和/或内部的部件。
参考图1A至图1C，根据一些实施例下面描述的是加工半导体器件结构100的截面图。该半导体器件结构100是集成电路的部分，可以包括存储单元和/或逻辑电路。半导体器件结构100的集成电路可以包括无源部件，诸如，电阻器、电容器、电感器和/或熔丝；以及有源部件，诸如，P-沟道场效应晶体管(PFET)、N-沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管、和/或高频晶体管、其他适当的部件、和/或其组合。可以理解，可以在下面所述的顺序之前、期间和/或之后提供额外的加工操作。另外，对于加工顺序(或方法)的另外的实施例而言，可以替换或去除下面所描述的一些操作。另外可以理解，可以将额外的部件添加到半导体器件结构100中，对于半导体器件结构100的另外的实施例而言，可以替换或去除下面所描述的一些部件。
图1A示出了衬底110。在本实施例中，衬底110是包含硅的半导体衬底。可选地，衬底110可以包含元素半导体(包括晶体硅和/或晶体锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP)；或其组合。合金半导体衬底可以具有渐变的SiGe部件，在其中Si和Ge的比例从渐变的SiGe部件的一个位置上的一个比例变为另一个位置上的另一个比例。合金SiGe可以形成在硅衬底上方。SiGe衬底可以被应变。另外，半导体衬底可以是绝缘体上半导体(SOI)。在一些实例中，半导体衬底可以包括掺杂的外延(epi)层。在其他实施例中，硅衬底可以包括多层的化合物半导体结构。
根据设计需求(例如，p-型阱或n-型阱)，衬底110可以包括各种掺杂区域。掺杂区域可以掺杂有p-型掺杂剂(诸如，硼或BF2)和/或n-型掺杂剂(诸如，磷或砷)。掺杂区域可以直接形成在衬底110上、P-阱结构中、N-阱结构中、双阱结构中或使用凸起结构形成该掺杂区域。半导体衬底110可以进一步包括各种有源区域，诸如，配置为N-型金属氧化物半导体晶体管器件(称作NMOS)的区域以及配置为P-型金属氧化物半导体晶体管器件(称作PMOS)的区域。例如，衬底110可以具有形成限定出源极区域和漏极区域的掺杂区域和外延层。可以理解，可以通过CMOS技术加工来形成该半导体器件结构100，并且由此在本文中不对一些工艺进行详细描述。
衬底110也可以包括隔离区域(未示出)，该隔离区域被形成用于隔离衬底110的各个区域，诸如，NMOS区域和PMOS区域。该隔离区域使用隔离技术(诸如，局部氧化硅(LOCOS)或浅沟道隔离(STI))来限定和电隔离各个区域。如果隔离区域由STI构成，那么每个STI区域都包含氧化硅、氮化硅、氮氧化硅、其他适当的材料或其组合。可以通过任意适当的工艺形成STI。
图1A进一步示出了栅极结构140，该栅极结构包括通过任意适当工艺形成的栅极介电114和栅电极层116。在衬底110上方通过任意适当的工艺将栅极介电层114形成任意适当的厚度。栅极介电层114可以由以下材料制成，例如，氧化硅、氮氧化硅、氮化硅、原位蒸汽玻璃(ISSG，in-situsteam glass)、旋涂式玻璃(SOG，spin-on glass)、氟化硅玻璃(FSG)、碳掺杂氧化硅、BLACK
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(购于California，Santa Clara的Applied Materials)、干凝胶、气凝胶、非结晶氟化碳、聚对二甲苯(Parlyene)、BCB(双苯并环丁烯)、SILKTM(购于Michigan，Midland的Dow Chemical)、聚酰亚胺、其他适当的介电材料或其组合。在一些实施例中，栅极介电层114包含高-k介电材料，诸如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适当的高-k介电材料、和/或其组合。栅极介电层114可以进一步包括界面层，根据一些实施例，该界面层包括生长的氧化硅层(例如，热氧化物或化学氧化物)或氮氧化硅(SiON)。
在栅极介电层114上方通过任意适当的工艺将栅电极层116形成为任意适当的厚度。例如，栅电极层116可以是多晶硅层。可以通过化学汽相沉积(CVD)或其他适当的沉积工艺形成该多晶硅(poly)层。在一些实施例中，栅电极层116和栅极介电层114是牺牲(或伪)层，并且将通过在栅极图案化工艺之后的替换步骤将其去除。在一些其他实施例中，栅电极层116是伪层，而栅极介电层114不是伪层，栅极介电层将不会被栅极图案化工艺之后的替换步骤去除。
根据一些实施例，形成隔离件124来包围栅极结构140的侧壁。在实例中，通过在栅极结构140和衬底110上方均厚沉积介电层来形成隔离件124，并且随后对该介电层进行蚀刻来形成隔离件124。在一些实施例中，隔离件124由多层介电材料形成。用于形成隔离件124的介电层可以包含，例如，氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅(SiCN)、其他适当的材料、和/或其组合。在一些实施例中，隔离件124包括多层，并且通过多个沉积工艺和蚀刻工艺形成。
图1A还示出了在沉积第一个金属层之前的接触蚀刻停止层(CESL)151和金属间介电层(ILD0)。CESL 151可以由介电材料(诸如，氮化硅、氮氧化硅、或其他适当的材料)制成。与ILD0 152和栅极介电层114相比，CESL 151具有高蚀刻选择性，从而允许适当的接触蚀刻。ILD0 152由介电材料(诸如，氧化物、掺杂氧化物、低介电常数(低-k)电介质、或其他适当的材料、和/或其组合)制成。ILD0 152可以由以下介电材料制成，例如，氧化硅、氮氧化硅、氮化硅、旋涂式玻璃(SOG)、氟化硅玻璃(FSG)、碳掺杂氧化硅、BLACK干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SILKTM、聚酰亚胺、其他适当的介电材料、或其组合。ILD0 152也可以掺杂有掺杂剂，诸如，可以有助于吸收离子的磷(P)。
在一些实施例中，半导体器件结构100是P-沟道金属氧化物半导体场效应晶体管(PMOSFET或PMOS)器件。图1A示出了半导体器件结构100包括掺杂有p-型掺杂剂的源极和漏极区域130。图1A中所示出的源极和漏极区域130的形状只是个实例。也可以是其他形状。p-型掺杂剂的实例可以包含硼(B)、BF2或其组合。也可以使用其他p-型掺杂剂。
图1A示出了ILD0 152和CESL 151被平坦化，从而暴露出栅电极层116。该平坦化工艺可以是化学机械抛光(CMP)工艺。该平坦化工艺去除了多余的ILD0 152和CESL 151，并且可以继续进行，直到栅极结构140上的多余ILD0 151和CESL 152都被去除。
如上所述，栅电极层116和栅极介电层114都可以是伪层。通过蚀刻去除伪栅电极层116和栅极介电层，从而允许将不同的材料层沉积在通过去除伪栅电极层而产生(或形成)的开口中。在一些实施例中，栅电极层116是伪层，但是栅极介电层114不是伪层并且没有被去除。被沉积在开口中的不同材料层可以包括但并不限于：氧化物介电层、高介电常数(高-k)介电层、阻挡层、功函数层、栅电极(或栅极金属)层等。在形成替换栅极结构时所使用的各个材料层、方法以及结构的示例性的细节在以下文件中有所描述：标题为“Integration of Bottom-Up Metal Film Deposition”，并且于2010年2月9日提交的第12/702,525号美国专利申请；标题为“Modified Profile Gate Structure for Semiconductor Device and Methods ofForming Thereof”，并且于2010年8月31日提交的第12/872,642号美国专利申请；标题为“Method and Apparatus For Improving Gate Contact”，并且于2010年9月27日提交的第12/890,995号美国专利申请。上述专利申请以其全部内容结合于此作为参考。
为了将栅电极层116替换为其他栅电极材料，需要首先将栅电极层116从栅极结构140中去除。可以通过一次或多次湿式蚀刻工艺和/或干式蚀刻工艺去除栅电极层116。根据一些实施例，例如，如果栅电极层116由多晶硅制成，那么所使用的湿式蚀刻溶液可以是稀释的HF溶液、NH4OH溶液或包含了稀释的HF和NH4OH两者的溶液。也可以使用其他可应用的化学药剂来去除伪栅电极层116。如上所述，栅极介电层114也可以是伪层，并且可以将其去除。可以通过一次或多次湿式蚀刻工艺和/或干式蚀刻工艺去除栅极介电层114。
图1B示出了根据一些实施例的在去除了伪(或牺牲)栅电极层116和伪(或牺牲)栅极介电层114之后的半导体器件结构100的截面图。去除栅电极层116和栅极介电114，从而在栅极结构140中产生了开口129。
在去除了伪栅电极层116和伪栅极介电层114之后，沉积了许多栅极材料层来填充开口129。如图1C所示，许多栅极材料层可以包括栅极介电层324。图1D示出了根据一些实施例图1C中的区域“A”的放大的截面图。在一些实施例中，如图1D所示，栅极介电层324包括界面氧化物层322和高介电常数(高-k)层323。在高-k介电层上方可以具有阻挡层325，该阻挡层被用于保护高-k层324。在一些实施例中，如图1C所示，在阻挡层325上方具有功函数层326。开口129的剩余部分中随后填充了栅电极层328(导电层)，诸如，铝、或其他类型的带有低电阻系数的金属。阻挡/粘附层327可以沉积在栅电极层328下面。
上面已经描述了可以被用于形成高-K介电层323的示例性高-k材料。根据一些实施例，界面氧化物层322可以由氧化硅或氮氧化硅制成，并且可以通过热工艺或通过化学氧化物形成方式来形成。根据一些实施例，包括了界面氧化物层322和高-K介电层323的栅极介电层324具有在从大约
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至大约
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的范围内的厚度。然而，该栅极介电层可选地可以具有一些其他厚度。
由于半导体器件结构100是PMOS，所以功函数层326是p-型功函数层。p-型功函数层326的材料的实例包括但并不限于：氮化钛(TiN)、钨(W)、氮化钨(WN)、或其组合。在可选的实施例中，可以省略功函数层。反之，可以使用其他为发明人所公知的方法将器件调整为具有适当的功函数值。如果存在阻挡层325，那么阻挡层325可以由钛、氮化钛、钽、钨、铝、TaCN、TiAlN、TaSiN、WN、其他适当的材料、和/或其组合制成。可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、电镀、和/或其他适当的方法形成该高-K介电层323。
在一些实施例中，可选地，将阻挡/粘附层327沉积在栅极金属层328下面。可以通过CVD、PVD、ALD、电镀、和/或其他适当的工艺沉积阻挡/粘附层327和栅极金属层328。根据一些实施例，阻挡/粘附层327可以由Ti、TiN、Ta、TaN或Ti/TiN或Ta/TaN的组合制成。上述栅极材料层只是实例。也可以使用其他类型或数量的栅极材料层。在填充了开口129之后，将ILD0152上方的多余的导电层327和328去除。例如，可以通过CMP工艺去除多余的导电层327和328。
图1D示出了栅极介电层324，该栅极介电层由界面层322和高-K介电层323构成，并且在该栅极介电层324上方沉积有阻挡层325。根据一些实施例，功函数层326可选地沉积在栅极介电层324正上方。在一些其他实施例中，在栅极结构中不使用功函数层326，并且将阻挡/粘附层327沉积在栅极介电层324正上方。界面氧化物层322的形成导致Si-接合件和弱Si-H接合件悬浮在硅/氧化硅界面330上，当长时间向PMOS的栅极施加负电压时，这些接合件可以变成界面陷阱(interface trap)305。
在长时间的负偏压应力下，用于制造小型晶体管的先进半导体工艺技术增强了PMOS中的界面陷阱的电势。当长时间向P-沟道金属氧化物半导体场效应晶体管(PMOSFET或PMOS)器件施加负电压时，在硅/氧化硅界面330处产生了界面陷阱。该界面陷阱处在Si-氧化物/S-晶体栅格边界(lattice boundary)附近，在此处带正电荷的孔会被堵住，并且在此情况下这些界面陷阱偏移了阈值电压(Vt)。该现象被称作PMOS负偏压温度不稳定性(NBTI)。NTBI是个测试，该测试有助于确定(或估计)互补金属氧化物半导体(CMOS)器件的使用寿命。为了实施PMOS晶体管的NBTI测试，要在源极、漏极以及衬底接地的情况下，在高温下向栅电极施加恒定的负偏压。随后测量出Vt的偏移。NTBI可以被用于预测CMOS器件寿命。由于晶体管尺寸更小、施加给栅极介电的电场变大，并且用于先进的技术节点的工作电压变得更低，所以对于先进的技术节点而言，PMOSNTBI的性能更差。
可以相信，减少界面陷阱(或界面态(sites))305的数量可以改进NTBI性能。可以通过退火来减少界面陷阱。然而，需要谨慎地限制和控制退火温度和热预算，从而确保不会使衬底110上的器件结构的掺杂剂轮廓出现明显改变，该器件结构包括了PMOS、NMOS以及其他器件。为了使退火可以有效地减少界面陷阱(或界面态)，退火温度不能太低。
除了硅/氧化硅界面330以外，在界面氧化物层322和其上方的高-K介电层323之间存在界面331。界面氧化物和高-K介电材料可以形成偶极子。例如，如果高-K层由HfO2制成，那么界面氧化物层322(由SiO2制成)中的Si和HfO2中的Hf可以形成Hf-Si偶极子，该Hf-Si偶极子也可以有助于Vt偏移。去除或减少该偶极子可以改进PMOS NTBI性能。可以通过改进或增加界面氧化物层322和高-K介电层323的混合来减少或去除处在界面氧化物层322和高-K介电层323之间的界面331处的偶极子。可以通过热退火来改进这两个层的混合，可以在低于用于减少界面陷阱的退火温度的温度下执行该热退火。也可以对退火温度和其热预算进行控制来最小化其对掺杂剂轮廓的影响。
图1E示出了根据一些实施例形成(或填充)栅极结构140的至少一部分的工艺流程160。该工艺流程160描述了在硅衬底表面附近形成栅极材料层时所实施的一系列工艺。在操作161中，根据一些实施例通过热工艺形成界面氧化物层322。图1B示出了栅极介电层114被去除并且需要对开口129进行填充。在热生长界面氧化物层322之前，可以通过包含H2SO4、HF以及可能的其他组分的溶液对硅表面实施湿式蚀刻。可以在从大约600℃至大约900℃的范围内的温度下，在带有O2、蒸汽、或两者的组合的环境中实施该用于生长界面氧化物层322的热工艺。可选地，在湿式清洁之后，可以将界面氧化物层322形成为本征氧化物层。在一些实施例中，界面氧化物层322的厚度在从大约至大约
Figure BSA00000629471500122
的范围内。
根据一些实施例，可以在形成了氧化物层之后实施任选的氧化物沉积后退火(POA)162。该POA退火可以被用于减少上述界面陷阱305。然后，在操作163中沉积高-K介电层323。在一些实施例中，可以通过ALD工艺沉积该高-K介电层323。在一些实施例中，高-K介电层323具有从大约
Figure BSA00000629471500123
至大约
Figure BSA00000629471500124
的范围内的厚度。
根据一些实施例，在沉积了高-K介电层之后，可以在操作164中执行(高-K介电层323的)沉积后退火。可选地，可以使用该HK沉积后退火(PHKA)替代所述POA来减少上述硅/氧化物界面陷阱305。另外，PHKA可以改进在界面氧化物层322和高-K介电层323之间的界面混合。可选地，可以将POA和PHKA两者一起使用来分别减少硅/氧化物界面陷阱305和改进相互混合。然后，在操作165中实施导电并且含金属的栅极层的沉积。所沉积的导电并且含金属的栅极层可以是上述的阻挡层325、功函数层215或阻挡/粘附层327。根据一些实施例，可以在操作165之后实施含金属栅极层沉积后退火(PMA)操作166。可以使用PMA操作166来替代上述POA来减少上述硅/氧化物界面陷阱305。另外，PMA可以改进在界面氧化物层322和高-K介电层323之间的界面混合。可选地，可以将POA和PMA两者一起使用来分别减少硅/氧化物界面陷阱305和改进相互混合。
然后，根据一些实施例，在操作167中将金属栅电极328沉积在栅极结构上。在沉积的含金属层(该含金属层可以是层325、326或327)和金属栅电极层328之间可以有额外的沉积工艺。例如，如果在操作164中沉积阻挡层325，那么可以在沉积金属栅电极(MGE)层328之前在栅极结构上沉积功函数层326和/或阻挡/粘附层。根据一些实施例，可以在操作167之后实行任选的金属栅电极沉积后退火(PMGA)操作168。可以使用PMGA操作168替代上述POA来减少上述硅/氧化物界面陷阱305。另外，PMGA可以改进在界面氧化物层322和高-K介电层323之间的界面混合。可选地，可以将POA和PMGA两者一起使用来分别减少硅/氧化物界面陷阱305和改进相互混合。随后可以进行多个加工操作，诸如，去除ILD0 152上方的多余导电层的操作。可选地，可以在去除了ILD0 152上方的多余导电层之后实施PMGA。
为了防止掺杂剂(诸如，B、AS(砷)、P(磷)等)的明显扩散，用于快速热退火(RTA)的峰值退火温度应该等于或小于大约1010℃。这种RTA或快速热工艺(RTP)退火的持续时间受到退火温度的影响。为了获得更高的退火温度，应该保持较短的退火时间。根据一些实施例，RTA持续时间等于或小于大约60秒。例如，可以在从大约750℃至大约850℃的范围内的温度下，以从大约5秒至大约60秒的范围内的持续时间执行上述POA、PHKA、PMA或PMGA工艺。如果使用毫秒退火(或闪光退火)来减少界面陷阱305，那么由于其退火时间更短，因此最高退火温度可以高于RTA温度。在一些实施例中，峰值退火温度等于或小于大约1250℃。根据一些实施例，毫秒退火的持续时间等于或小于大约40毫秒。
如上所述，可以在低于减少硅/氧化物界面陷阱305所需的退火温度的温度下实施退火操作来改进高-K介电层323和界面氧化物层322之间的相互混合。在一些实施例中，用于改进相互混合的温度处在从大约600℃至大约950℃的范围内。这种退火的持续时间可以在从大约2秒至大约60秒的范围内。
图2A示出了根据一些实施例的与供参考的退火工艺相比不同的退火阶段及其对应的界面态密度。该界面态密度由ΔNit(或Delta Nit)测量，通过由California，Palo Alto的Agilent Technologies Inc.所制造的HP8110A图案生成器和HP4156B参数分析器两者来测量该ΔNit。Delta Nit测量出新式器件和电应力器件之间的Nit差。较低的ΔNit反映出较低的界面陷阱(或界面态)密度。图2A中的信息包括参考晶圆(w01)，该参考晶圆使用了图1E所述的工艺流程，其中，该工艺流程在高-K介电层沉积(或PHKA)之后具有在从大约750℃至大约850℃的范围内的温度下，持续时间在大约5秒至60秒范围内的RTA。图2B示出了根据一些实施例的用于w01(参考晶圆)的RTA温度曲线的示意图。图2B示出了，参考晶圆(w01)被加热至600℃的预热温度并持续了10秒来加热衬底。然后，晶圆温度随后迅速升高(或骤然升高)至800℃的退火温度并持续了30秒。
基于分析，使用多阶段(即，两个或更多阶段)预热、带有高温退火的退火工艺能够实现以下目标，即，减少界面态、改进NTBI性能、改进高-K介电层和界面氧化物层之间的相互混合以及减少Vt改变。多阶段预热被设计为通过防止晶圆长时间暴露在高退火温度下来降低掺杂剂的钝化。多阶段预热还有助于界面氧化物层322和高-K介电层323之间的相互混合，从而减少了偶极子，并且有效地修复了高-K介电层缺陷以实现了减少Vt改变的目的。多阶段预热之后是用于减小界面陷阱305的数量的高温退火。
在一些实施例中，退火操作使用的是2阶段预热的峰值退火。峰值退火是一种可选的快速热处理(RTP)退火的技术。在一些实施例中，可以在与参考晶圆w01的温度和持续时间类似的温度和持续时间下实施第一次预热，参考晶圆的温度在从大约400℃至大约600℃的范围内，持续时间在从大约2秒至大约20秒的范围内。如上所述，第一次预热主要用于加热衬底。然后，晶圆将经历温度在从大约700℃至大约850℃的范围内，持续时间在从大约4秒至大约20秒的范围内的第二次预热。在第二次预热完成之后，晶圆随后经历更高温度的峰值退火，该峰值退火是RTA。在一些实施例中，在从875℃至1010℃的范围内，在从大约0.5秒至大约5秒的范围内的Tpeak-50C持续时间中实施该高温退火。Tpeak-50C测量的是将温度升高至与峰值温度相差50℃时所用的时间。较低的峰值退火温度的持续时间可以长于较高温度的峰值退火。例如，当峰值退火温度在925℃时，在不造成明显的掺杂剂扩散情况下，退火持续时间(Tpeak-50C)可以在从大约0.5秒至大约2.5秒的范围内。如果峰值退火温度在875℃的话，在不造成明显的掺杂剂扩散的情况下，退火持续时间(Tpeak-50C)可以在从大约1秒至大约5秒的范围内。
利用2阶段预热的峰值退火在不同的工艺条件下处理晶圆w04-w12。图2C示出了根据一些实施例的用于晶圆w04的RTA温度曲线的示意图。在晶圆w04在600℃下经历了10秒的第一次预热并且在750℃下经历了10秒的第二次预热之后，在875℃的峰值温度下以1.5秒的Tpeak-50C持续时间实行峰值退火。图2C的RTA温度曲线的示意图也适用于其他晶圆，这些晶圆都经历了图2A中的2阶段预热的峰值退火，但该2阶段预热峰值退火的温度不同并且在第二次预热和/或峰值退火阶段中持续时间也不同。图2A中所包括的实验没有改变第一阶段预热的工艺条件。
将晶圆w04-w12的ΔNit结果与图2A中的晶圆w01相比。当在750℃下进行10秒的第二阶段预热(也是一种退火形式)时，结果显示，温度较高的峰值退火减少了更多界面态(即，ΔNit较低)。与在较低的峰值退火温度(分别为875℃和900℃)下进行退火的晶圆w04和w05相比，峰值退火温度在925℃的晶圆w06具有更低的ΔNit。图2A中的结果还显示出，将第二阶段预热温度从750℃增加到800℃不利于ΔNit结果。可以通过比较晶圆w04和w06的ΔNit数据来总结出该结论。
利用与晶圆w04相比更长的第二阶段预热时间对晶圆w09和w10进行退火来分析第二阶段预热时间的影响。结果示出，当第二次预热温度在750℃时，预热持续时间为10秒和30秒的结果是相等的。当预热时间为20秒时，所观察到的性能较差。利用与晶圆w04相比更长的峰值退火持续时间对晶圆w11和w12进行退火来分析第二阶段退火时间的影响。结果示出，当峰值退火温度为875℃时，较长的峰值退火时间有助于减少界面态。没有对925℃的峰值退火温度进行类似的分析，这是因为其相对较高的温度在退火的延续期间可能引起明显的掺杂剂扩散。
与在800℃的预热退火温度下进行30秒的单阶段预热RTA相比，图2A中的结果示出了在750℃下实施10秒的第二阶段预热加上在925℃下实施Tpeak-50C为1.5秒的峰值退火(或RTA)或加上在875℃下实施10秒的峰值退火(或RTA)的条件下，所希望的界面态减少(减少大约40％)。与在从大约750℃至大约850℃的范围内的峰值温度下、在从大约5秒至大约60秒的范围内的持续时间中使用单阶段预热的峰值退火的参考性工艺条件相比，在w06和w12的相同的退火工艺下进行处理的晶圆的两阶段(或2阶段)退火的PMOS和NMOS器件性能分析并没有显现出器件性能的退化。
在一些实施例中，退火操作使用的是两阶段预热的毫秒退火。图3A示出的是根据一些实施例的各个2阶段预热的毫秒退火工艺和一个参考工艺的ΔNit分析。该参考工艺与上述在高-K介电层(PHKA)沉积之后用于图2A中的w01的单阶段预热工艺相同，所使用的峰值退火温度为800℃，持续时间为30秒。在一些实施例中，被分析的晶圆的第一次预热温度和持续时间可以与参考晶圆w01的温度和持续时间类似，w01的温度在从大约400℃至大约600℃的范围内，而持续时间在从大约2秒至大约20秒的范围内。如上所述，第一次预热主要用于加热衬底。然后，晶圆将在从大约700℃至大约900℃的范围内的温度下经历持续时间在从大约1秒至大约20秒的范围内的第二次预热。在第二阶段预热的中点期间，通过毫秒退火使晶圆的温度迅速升高至峰值退火温度。例如，如果第二阶段预热的预热持续时间为4秒，那么在2秒的第二阶段预热之后，晶圆的温度升高至峰值温度。可以使用闪光退火灯(诸如，氙(Xe)弧灯或氩(Ar)弧灯)来达到这种迅速的温度升高。继续进行另外2秒的第二阶段预热。根据一些实施例，毫秒退火的峰值温度在从大约950℃至大约1200℃的范围内，持续时间在从大约1毫秒(ms)至大约40ms的范围内。
图3C示出了根据一些实施例的2阶段预热的毫秒退火的温度图表。图3B的毫秒退火(或闪光退火)部分包括峰值温度被定为1200℃，从2ms至9ms的多个毫秒退火时间(或渗透时间)的曲线。衬底被预热至600℃并且在600℃上保持10秒钟。然后，衬底温度被升高至750℃，并且在750℃上保持4秒。如上所述，继续进行另外2秒的第二阶段预热。在第二阶段预热的中间实施毫秒退火。图3C示出了根据一些实施例的在退火(或渗透)时间从2ms变化至9ms时图3B中的毫秒退火操作的不同的温度曲线。
所有与参考w01相比较的结果都示出，当在750℃进行4秒(或在闪光退火之前2秒并且在闪光退火之后2秒)的第二阶段预热时，在1000℃下的9毫秒(或ms)退火所产生的ΔNit结果比参考晶圆好大约12％(或ΔNit为参考晶圆的0.88倍或88％)。相反地，在1000℃下的2ms退火所产生的ΔNit结果比参考晶圆差34％(或ΔNit为参考晶圆的1.88倍或134％)。该结果还示出，通过将第二预热温度从750℃增加到800℃，并且利用时间为2ms的闪光退火将毫秒退火温度从1000℃增加到1050℃，ΔNit的结果改进了大约14％(或ΔNit为参考晶圆的0.86倍或86％)。该结果与1000℃下的9ms退火和750℃的第二次预热的结果非常接近。当将在1050℃下的毫秒退火(或快速退火)的持续时间延长至9ms时，ΔNit进一步降低到参考晶圆的大约70％(或降低或改进了30％)。
当在850℃实施第二次预热，而闪光(或毫秒)退火在1100℃下进行了9ms时，可以观察到最好的ΔNit结果。在该结果中ΔNit降低了50％，甚至比2阶段预热的峰值退火(RTA)的最好结果更低，与参考晶圆相比，2阶段预热的峰值退火使ΔNit降低了40％。尽管用于毫秒退火的峰值退火温度高于峰值退火的峰值温度(1100℃相比于925℃)，但是毫秒退火的短退火时间并未造成明显的掺杂剂扩散。与参考晶圆相比，对2阶段预热的毫秒退火的NTBI测量的其他分析示出，该2阶段退火的NTBI性能改进了2X倍，其中，该2阶段预热的毫秒退火具有在850℃下持续了4秒的第二阶段预热和在1100℃下持续了2ms的毫秒退火。
可以在界面氧化物层322形成(或POA)之后或在将高-K介电层323沉积在界面层322上方(或PHKA)之后实施上述2阶段预热的高温退火。在一些实施例中，在沉积了导电并且含金属的栅极层(325、326或327)(或PMA)之后实施这种退火操作。在一些实施例中，在沉积了金属栅电极328(PMGA)之后实施这种退火操作。另外，可以在通过去除工艺(诸如，CMP)将多余的导电层(诸如，栅电极层328和/或阻挡/粘附层327)从衬底中去除之后实施这种退火。
尽管上述用于形成栅极的多阶段预热的高温退火工艺被用于形成替换栅极，但是也可以在先栅极工艺中使用该退火来减少硅和栅极介电层之间的界面态，从而减少Vt偏移并且改进PMOS NTBI性能。也可以在氧化物层沉积在高-K介电层上方的情况下，在先栅极工艺中使用该退火来减少在Si/氧化物界面上的界面陷阱，并且改进高-K介电层和氧化物层之间的相互混合，其中，该氧化物层可以由氧化硅、氮氧化硅或两者的组合制成。
所描述的在沉积栅极介电层之后的多阶段预热的高温退火的实施例减小了界面态的数量并且改进了PMOS的NTBI性能。栅极介电层可以包括界面氧化物层和高-k介电层。多阶段预热被设计用于降低掺杂剂的钝化以及用于改进界面氧化物层和高-k介电层之间的相互混合。高温退火用于减小处于硅衬底和界面氧化物层之间的界面上的界面态的数量。
在一些实施例中，提供了一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)的栅极结构的方法。该方法包括：在衬底上形成栅极结构，并且该栅极结构包括开口，而该开口形成于去除了一个或多个伪层之后。该方法还包括：在开口中的硅衬底上形成界面氧化物层，并且将高介电常数(高-k)的介电层沉积在界面氧化物层上方。该方法进一步包括：进行2阶段预热的高温退火，以减小位于硅衬底和界面氧化物层之间的界面处的界面态的数量，并且以改进PMOS器件的PMOS负偏压温度不稳定性(NTBI)性能。在大约400℃至大约600℃的范围内的温度下实施第一阶段预热，并且在大约700℃至大约900℃的温度下实施第二阶段预热。在875℃至大约1200℃的范围内的峰值温度下实施高温退火。
在一些实施例中，提供了一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)器件的栅极结构的方法。该方法包括：在衬底上形成栅极结构，并且该栅极结构包括开口，而开口形成于去除了一个或多个伪层之后。该方法还包括：在开口中的硅衬底上形成界面氧化物层，并且将高介电常数(高-k)的介电层沉积在界面氧化物层上方。该方法进一步包括：进行2阶段预热的毫秒退火，以减小位于硅衬底和界面氧化物层之间的界面上的界面态的数量，并且以改进PMOS器件的PMOS负偏压温度不稳定性(NTBI)性能。在大约400℃至大约600℃的范围内的温度下，以大约2秒至大约20秒的范围内的持续时间实施第一阶段预热，并且其中，在从大约700℃至大约900℃的温度下，以大约1秒至大约20秒的范围内的持续时间中实施第二阶段预热。在从950℃至大约1200℃的范围内的峰值温度下，以大约1ms至大约40ms的范围内的持续时间实施毫秒退火。
在一些其他实施例中，提供了一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)的栅极结构的方法。该方法包括：在衬底上形成栅极结构，其中，该栅极结构包括开口，而该开口形成在去除了一个或多个伪层之后。该方法还包括：在开口中的硅衬底上形成界面氧化物层，并且将高介电常数(高-k)的介电层沉积在界面氧化物层上方。该方法进一步包括：实施2阶段预热的峰值退火，以减小位于硅衬底和界面氧化物层之间的界面处的界面态的数量，并且以改进PMOS器件的PMOS负偏压温度不稳定性(NTBI)性能。在大约400℃至大约600℃的范围内的温度下，以大约2秒至大约20秒的范围内的持续时间实施第一阶段预热，并且在大约700℃至大约900℃的温度下，以大约1秒至大约20秒的范围内的持续时间实施第二阶段预热。在875℃至大约1010℃的范围内的峰值温度下，以大约0.5秒至大约5秒的范围内的持续时间进行峰值退火。
因此，本发明提供了一种形成替换栅极结构的方法。同时，该形成方式被公开用于后金属栅极工艺、后高-k介电工艺和/或其他实施例。本发明可以有益于任意半导体工艺。虽然上述说明示出和描述出了一个或多个实施例，但本领域的技术人员可以理解，在不背离本发明的理念和范围的情况下可以对形式和细节进行各种改变。因此，所附权利要求的范围应该与最宽泛的解释一致。

Claims (10)

1.一种在硅衬底上制造p-型金属氧化物半导体晶体管(PMOS)器件的栅极结构的方法，包括：
在所述衬底上形成所述栅极结构，其中，所述栅极结构包括开口，所述开口形成于去除了一个或多个伪层之后；
在所述开口中的所述硅衬底上形成界面氧化物层；
将高介电常数(高-k)的介电层沉积在所述界面氧化物层上方；以及
实施2阶段预热的高温退火，以减小位于所述硅衬底和所述界面氧化物层之间的界面处的界面态的数量，并且以改进所述PMOS器件的所述PMOS负偏压温度不稳定性(NTBI)性能，其中，在大约400℃至大约600℃的范围内的温度下实施第一阶段预热，并且其中，在大约700℃至大约900℃的范围内的温度下实施第二阶段预热，并且在875℃至大约1200℃的范围内的峰值温度下实施高温退火。
2.根据权利要求1所述的方法，其中，所述第一阶段预热的第一持续时间在大约2秒至大约20秒的范围内，所述第二阶段预热的第二持续时间在大约1秒至大约20秒的范围内；并且其中，所述高温退火的第三持续时间在大约1毫秒至大约5秒的范围内。
3.根据权利要求1所述的方法，其中，所述高温退火是快速热退火(RTA)工艺，并且其中，在大约750℃至大约800℃的范围内的温度下，以大约4秒至大约20秒的范围内的持续时间实施所述第二阶段预热，并且其中，在大约875℃至大约1010℃的范围内的峰值温度下，以大约0.5秒至大约5秒的范围内的Tpeak-50C持续时间实施所述高温退火。
4.根据权利要求1所述的方法，其中，所述高温退火是毫秒退火，并且其中，在大约700℃至大约900℃的范围内的温度下，以大约1秒至大约20秒的范围内的持续时间实施所述第二阶段预热，并且其中，在大约950℃至大约1200℃的范围内的峰值温度下，以大约1毫秒至大约40毫秒的范围内的持续时间实施所述高温退火。
5.根据权利要求1所述的方法，进一步包括：
在所述高-k介电层上方沉积导电并且含金属的栅极层。
6.根据权利要求5所述的方法，其中，所述导电并且含金属的栅极层选自由第一阻挡层、p-型功函数层、或第二阻挡层构成的组。
7.根据权利要求5所述的方法，其中，在沉积了所述导电并且含金属的栅极层之后实施所述2阶段预热的高温退火。
8.根据权利要求1所述的方法，其中，在所述栅极结构完全形成之后实施所述2阶段预热的高温退火。
9.根据权利要求5所述的方法，其中，所述p-型功函数层选自由TiN、W、WN、或其组合构成的组。
10.根据权利要求1所述的方法，其中，所述高-k介电层包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217935A (zh) * 2013-06-05 2014-12-17 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104253047A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104425360A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 导电插塞的形成方法
CN105336589A (zh) * 2014-05-27 2016-02-17 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105765696A (zh) * 2013-12-26 2016-07-13 英特尔公司 直接等离子体致密化工艺以及半导体器件

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809175B2 (en) * 2011-07-15 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of anneal after deposition of gate layers
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
CN102903621B (zh) * 2011-07-29 2016-02-17 中国科学院微电子研究所 半导体器件的制造方法
US8652890B2 (en) * 2012-02-29 2014-02-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with narrow, metal filled openings
US8921176B2 (en) * 2012-06-11 2014-12-30 Freescale Semiconductor, Inc. Modified high-K gate dielectric stack
ITTO20120516A1 (it) * 2012-06-14 2013-12-15 St Microelectronics Srl Metodo di fabbricazione di un sensore elettrochimico basato su grafene e sensore elettrochimico
JP5955658B2 (ja) * 2012-06-15 2016-07-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US8999831B2 (en) * 2012-11-19 2015-04-07 International Business Machines Corporation Method to improve reliability of replacement gate device
US9054220B2 (en) * 2013-02-08 2015-06-09 Freescale Semiconductor, Inc. Embedded NVM in a HKMG process
US9029226B2 (en) * 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
KR20140145419A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 제조 방법
CN104347418B (zh) * 2013-08-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US9111867B2 (en) * 2013-08-30 2015-08-18 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US20150069534A1 (en) * 2013-09-11 2015-03-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20150087144A1 (en) * 2013-09-26 2015-03-26 Taiwan Semiconductor Manufacturing Company Ltd. Apparatus and method of manufacturing metal gate semiconductor device
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US9177868B2 (en) * 2014-03-28 2015-11-03 International Business Machines Corporation Annealing oxide gate dielectric layers for replacement metal gate field effect transistors
US20150372099A1 (en) * 2014-06-19 2015-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide formation using a spike annealing process
KR102271003B1 (ko) * 2014-07-11 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법
US9299803B2 (en) * 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9570315B2 (en) * 2015-03-18 2017-02-14 United Microelectronics Corporation Method of interfacial oxide layer formation in semiconductor device
US9449829B1 (en) * 2015-05-06 2016-09-20 United Microelectronics Corp. Semiconductor process
US9859121B2 (en) * 2015-06-29 2018-01-02 International Business Machines Corporation Multiple nanosecond laser pulse anneal processes and resultant semiconductor structure
KR102428659B1 (ko) 2015-08-24 2022-08-04 삼성전자주식회사 반도체 소자의 제조 방법
CN108028214B (zh) * 2015-12-30 2022-04-08 玛特森技术公司 用于毫秒退火系统的气体流动控制
US10770309B2 (en) 2015-12-30 2020-09-08 Mattson Technology, Inc. Features for improving process uniformity in a millisecond anneal system
US10957563B2 (en) 2015-12-30 2021-03-23 Mattson Technology, Inc. Chamber wall heating for a millisecond anneal system
WO2017116685A1 (en) 2015-12-30 2017-07-06 Mattson Technology, Inc. Preheat processes for millisecond anneal system
US10359334B2 (en) 2015-12-30 2019-07-23 Mattson Technology, Inc. Fluid leakage detection for a millisecond anneal system
KR101939590B1 (ko) 2015-12-30 2019-01-17 맷슨 테크놀로지, 인크. 열처리 시스템 내의 기판 파손 검출
US10734262B2 (en) 2015-12-30 2020-08-04 Mattson Technology, Inc. Substrate support in a millisecond anneal system
CN108369918B (zh) 2015-12-30 2021-12-24 玛特森技术公司 用于弧光灯的氮注入
TWI688004B (zh) 2016-02-01 2020-03-11 美商瑪森科技公司 毫秒退火系統之預熱方法
WO2018191484A1 (en) 2017-04-13 2018-10-18 Applied Materials, Inc. Method and apparatus for deposition of low-k films
US10522358B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming same
KR102481476B1 (ko) 2017-11-17 2022-12-26 삼성전자 주식회사 반도체 소자
US11088029B2 (en) * 2018-09-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment
US11211243B2 (en) * 2018-11-21 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of filling gaps with carbon and nitrogen doped film
US10811253B2 (en) * 2019-02-21 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having crystalline high-K gate dielectric layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1860591A (zh) * 2003-09-30 2006-11-08 国际商业机器公司 精密多晶硅电阻器工艺
US20090142899A1 (en) * 2007-12-04 2009-06-04 Jensen Jacob M Interfacial layer for hafnium-based high-k/metal gate transistors
US20100041242A1 (en) * 2005-12-15 2010-02-18 International Business Machines Corporation Double Anneal with Improved Reliability for Dual Contact Etch Stop Liner Scheme

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7037863B2 (en) * 2002-09-10 2006-05-02 Samsung Electronics Co., Ltd. Post thermal treatment methods of forming high dielectric layers over interfacial layers in integrated circuit devices
US7524727B2 (en) * 2005-12-30 2009-04-28 Intel Corporation Gate electrode having a capping layer
US8088685B2 (en) 2010-02-09 2012-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of bottom-up metal film deposition
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
US8329546B2 (en) 2010-08-31 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Modified profile gate structure for semiconductor device and methods of forming thereof
US8524570B2 (en) 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
US8809175B2 (en) * 2011-07-15 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of anneal after deposition of gate layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1860591A (zh) * 2003-09-30 2006-11-08 国际商业机器公司 精密多晶硅电阻器工艺
US20100041242A1 (en) * 2005-12-15 2010-02-18 International Business Machines Corporation Double Anneal with Improved Reliability for Dual Contact Etch Stop Liner Scheme
US20090142899A1 (en) * 2007-12-04 2009-06-04 Jensen Jacob M Interfacial layer for hafnium-based high-k/metal gate transistors

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217935A (zh) * 2013-06-05 2014-12-17 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104217935B (zh) * 2013-06-05 2017-06-13 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104253047A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104425360A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 导电插塞的形成方法
CN104425360B (zh) * 2013-09-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 导电插塞的形成方法
CN105765696A (zh) * 2013-12-26 2016-07-13 英特尔公司 直接等离子体致密化工艺以及半导体器件
CN105336589A (zh) * 2014-05-27 2016-02-17 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105336589B (zh) * 2014-05-27 2018-09-07 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法

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US8809175B2 (en) 2014-08-19
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