CN104425360B - 导电插塞的形成方法 - Google Patents

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Abstract

一种导电插塞的形成方法，包括：衬底上形成第一、二伪栅结构，包括栅介质层、栅介质层上的伪栅极，第一、二伪栅结构为SRAM单元的上拉晶体管中间结构；伪栅结构周围形成侧墙；之后，第一伪栅结构两侧形成第一源极、第一漏极，第二伪栅结构两侧形成第二源极、第二漏极，第一、二漏极位于第一、二伪栅结构之间；形成第一层间介质层，与伪栅极相平；去除伪栅极，形成金属栅极、第一、二栅极结构；形成第二层间介质层，覆盖第一层间介质层；第一、二层间介质层内形成第一、二通孔，第一、二通孔内的金属栅极顶部具有第一氧化层；采用第一刻蚀去除第一氧化层；之后，第一、二通孔内填充导电层形成导电插塞。采用本发明方法避免衬底处产生较大漏电流。

Description

导电插塞的形成方法
技术领域
本发明涉及半导体领域，尤其涉及导电插塞的形成方法。
背景技术
静态随机存储器（Static Random Access Memory，SRAM）中需要应用很多导电插塞。
参照图1，图1为现有技术的包含六个晶体管（6-T）的SRAM单元的电路结构图，所述6T结构的SRAM单元包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2。所述第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接，即第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉晶体管。第三NMOS晶体管PG1和第四NMOS晶体管PG2作为传输晶体管。
图2为对应图1所示电路的布图结构，参照图2，第一PMOS晶体管PU1的漏极与第二PMOS晶体管PU2的第一栅极结构11是采用一个钨导电插塞21进行互连的，第一PMOS晶体管PU1的第二栅极结构12与第二PMOS晶体管PU2的漏极是采用另一个钨导电插塞23进行互连的。
以采用一个钨导电插塞21将第二PMOS晶体管PU2的第一栅极结构11与第一PMOS晶体管PU1的漏极进行互连为例，现有技术中，该钨导电插塞21的形成方法如下：
图3～图7是图2中的导电插塞21在AA方向的形成方法在各个制作阶段的剖面示意图，以图3～图7为例来说明图2中的导电插塞的形成方法。
参考图3，提供具有第一伪栅结构11’和第二伪栅结构12’的衬底10，所述第一伪栅结构11’和第二伪栅结构12’包括栅氧层和位于栅氧层上的多晶硅伪栅极。在所述第一伪栅结构11’周围形成第一侧墙13，在所述第二伪栅结构12’周围形成第二侧墙14，形成侧墙后，在第一伪栅结构11’两侧形成第一源极（图未示）、第一漏极（图未示），在第二伪栅结构12’两侧形成第二漏极15、第二源极16。然后，在第一漏极、第一源极、第二漏极15、第二源极16表面形成金属硅化物层（图未示）。
参考图4，形成第一层间介质层171，覆盖衬底10且与第一伪栅结构11’、第二伪栅结构12’相平。接着，去除多晶硅伪栅极，在第一层间介质层171内形成栅极凹槽，在栅极凹槽处填充铝栅极，形成第一栅极结构11和第二栅极结构12。接着，形成第二层间介质层172，覆盖第一层间介质层171、第一栅极结构11和第二栅极结构12。
参考图5，在第一层间介质层171和第二层间介质层172内采用干法刻蚀的方法形成第一通孔18（share contact）、第二通孔（图未示），第一通孔18底部同时露出部分第一栅极结构11和第二漏极15，第二通孔底部露出部分第二栅极结构和第一漏极。
以第一通孔18为例，第一通孔18的刻蚀气体中含有氧成分，刻蚀形成第一通孔18的过程中，氧成分将第一通孔18内的第一栅极结构11中的铝栅极顶部氧化形成第一氧化层19。刻蚀气体中的氧成分还会将第一通孔18内的金属硅化物表面氧化，形成第二氧化层20。第二通孔的情况和第一通孔的情况相同，在第二通孔内的第二栅极结构12中的铝栅极顶部也会形成第一氧化层，在第二通孔内的金属硅化物表面也会形成第二氧化层。
刻蚀形成第一通孔18、第二通孔后，采用湿法腐蚀的方法清洗第一通孔18和第二通孔的底部、侧壁形成的聚合物。
接着，结合参考图5和图6，采用Ar离子轰击（Ar sputtering）的方法去除第一栅极结构11顶部的第一氧化层19，第二栅极结构12顶部的第一氧化层（图未示），为后续的导电插塞的形成做进一步清洁准备。
参考图6和图7，在所述第一通孔18中填充钨金属，形成钨导电插塞21，该钨导电插塞21同时将第一栅极结构11和第二漏极15进行电连接。同理，在第二通孔内也填充钨金属，形成另一个钨导电插塞23（参考图2），同时将第二栅极结构12和第一漏极进行电连接。
现有技术中，形成钨导电插塞后，衬底会产生较大漏电流，影响后续形成的半导体器件的性能。
发明内容
本发明解决的问题是：现有技术中，形成钨导电插塞后，衬底会产生较大漏电流，影响后续形成的半导体器件的性能。
为解决上述问题，本发明提供一种导电插塞的形成方法，包括：
提供衬底，在所述衬底上形成第一伪栅结构、第二伪栅结构，所述第一伪栅结构和所述第二伪栅结构包括栅介质层和位于所述栅介质层上的伪栅极，所述第一伪栅结构、第二伪栅结构作为SRAM单元的两个上拉晶体管的中间结构，所述两个上拉晶体管为PMOS晶体管；
在所述第一伪栅结构周围形成第一侧墙，在所述第二伪栅结构周围形成第二侧墙；
形成侧墙后，在所述第一伪栅结构两侧形成第一源极、第一漏极，在所述第二伪栅结构两侧形成第二源极、第二漏极，所述第一漏极、第二漏极位于所述第一伪栅结构和第二伪栅结构之间；
形成第一层间介质层，与所述伪栅极相平；
去除所述伪栅极，在所述第一层间介质层内形成栅极凹槽，在所述栅极凹槽处填充金属栅极，形成第一栅极结构和第二栅极结构；
形成第二层间介质层，覆盖所述第一层间介质层和金属栅极；
在所述第一层间介质层和所述第二层间介质层内形成第一通孔、第二通孔，所述第一通孔底部露出部分所述第一栅极结构和所述第二漏极，所述第二通孔底部露出部分所述第二栅极结构和所述第一漏极，所述第一通孔和第二通孔内的金属栅极顶部具有第一氧化层；
采用第一刻蚀去除所述第一氧化层；
去除所述第一氧化层后，在所述第一通孔和第二通孔内填充导电层形成导电插塞。
可选的，所述第一刻蚀采用的刻蚀气体为HBr和Ar的混合气体。
可选的，所述采用第一刻蚀去除所述第一氧化层的工艺条件为：射频电压为：5～500mTor；射频功率为100～1000W；HBr气体的流速为10～500sccm；Ar气体的流速为50～500sccm；刻蚀时间为5～600s。
可选的，在所述第一伪栅结构两侧形成第一源极、第一漏极，在所述第二伪栅结构两侧形成第二源极、第二漏极的步骤包括：
分别以所述第一伪栅结构、第二伪栅结构为掩膜刻蚀衬底，分别在所述第一伪栅结构、第二伪栅结构两侧的衬底内形成sigma形凹槽；
在所述sigma形凹槽内填充满锗硅；
以所述第一伪栅结构为掩膜对所述锗硅进行离子注入形成第一源极、第一漏极，以所述第二伪栅结构为掩膜对所述锗硅进行离子注入形成第二源极、第二漏极。
可选的，所述锗硅高出衬底表面的厚度为50～400埃。
可选的，形成所述第一层间介质层的步骤之前，还包括步骤：在所述第一源极、第二源极、第一漏极、第二漏极的表面形成金属硅化物层；
形成所述第一通孔和第二通孔后，所述第一通孔和第二通孔内的金属硅化物层的表面形成第二氧化层；
采用第二刻蚀去除所述第二氧化层。
可选的，所述第二刻蚀采用的气体为NF3和NH3的混合气体。
可选的，所述采用第二刻蚀去除所述第二氧化层的工艺条件为：射频电压为：1～50Torr；射频功率为10～500W；NF3气体的流速为10～100sccm；NH3气体的流速为10～200sccm；刻蚀时间为10～6000s。
可选的，所述伪栅极的材料为多晶硅，所述金属栅极的材料为铝。
与现有技术相比，本发明的技术方案具有以下优点：
采用第一刻蚀去除第一氧化层，去除过程比较柔和，不仅会将第一氧化层去除干净，而且还不会将通孔内的第一栅极结构周围的侧墙被全部去除，从而避免破坏衬底，避免后续在通孔内形成导电插塞的过程中，衬底处会产生较大的漏电流，进而提高后续形成的半导体器件的性能。
附图说明
图1是现有技术的6TSRAM单元电路结构图；
图2是对应图1的6TSRAM单元电路结构的布图结构图；
图3～图7是图2中的导电插塞在AA方向的形成方法在各个制作阶段的剖面示意图；
图8是本发明具体实施例中的6TSRAM单元电路结构的布图结构图；
图9～图14是图8中导电插塞在BB方向的形成方法在各个制作阶段的剖面示意图。
具体实施方式
经过分析发现，现有技术中，形成钨导电插塞后，衬底会产生较大漏电流，影响后续形成的半导体器件的性能的原因为：
结合参考图5和图6，以第一通孔18为例，现有技术中，会采用Ar离子轰击（Arsputtering）的方法去除第一栅极结构11中的金属栅极顶部的第一氧化层19，为后续的导电插塞的形成做进一步清洁准备。继续参考图6，采用Ar离子轰击的方法去除第一栅极结构11中金属栅极顶部的第一氧化层19时，会将第一通孔18内的第一栅极结构11周围的第一侧墙13被全部去除，甚至会延伸至衬底10，即，破坏部分衬底10。因此，后续在第一通孔18内形成钨导电插塞的过程中，衬底10处会产生较大的漏电流，从而影响后续半导体器件的性能。
相应地，本发明提供了一种导电插塞的形成方法。图8是本发明具体实施例中的6TSRAM单元电路结构的布图结构图。图9～图14是图8中导电插塞41在BB方向的形成方法在各个制作阶段的剖面示意图。下面以图9～图14为例来说明图8中的导电插塞的形成方法。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图9，提供衬底30，在所述衬底30上形成第一伪栅结构31’，第二伪栅结构32’，所述第一伪栅结构31’和所述第二伪栅结构32’包括栅介质层和位于所述栅介质层上的伪栅极，所述第一伪栅结构31’、第二伪栅结构32’作为SRAM单元的两个上拉晶体管的中间结构，所述两个上拉晶体管为PMOS晶体管。
本实施例中，所述衬底30的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。衬底30内部还形成有隔离结构，所述隔离结构可以是浅沟槽隔离结构，或本领域技术人员公知的其他用于器件隔离或有源区隔离的隔离结构。
结合参考图8和图9，本实施例中，第一伪栅结构31’为后续形成的6T结构的SRAM单元中的第二PMOS晶体管PU2中的中间结构。第一伪栅结构31’包括栅介质层311和位于栅介质层上的伪栅极312’。
第二伪栅结构32’为后续形成的6T结构的SRAM单元中的第一PMOS晶体管PU1中的中间结构。第二伪栅结构32’包括栅介质层321和位于栅介质层上的伪栅极322’。
第一伪栅结构31’和第二伪栅结构32’的形成方法如下：
在衬底30上采用沉积或氧化生长的方法形成栅介质材料层，所述栅介质材料层可以为二氧化硅，也可以为高k栅介质材料层。所述高k栅介质材料层为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO或HfZrO。接着，在栅介质材料层上形成伪栅极材料层，本实施例为多晶硅层。接着，在多晶硅层上形成图形化的掩膜层，定义第一伪栅结构和第二伪栅结构的分布，以所述图形化的掩膜层为掩膜刻蚀多晶硅层和栅介质材料层，形成第一伪栅结构31’和第二伪栅结构32’。
接续参考图9，在所述第一伪栅结31’周围形成第一侧墙33，在所述第二伪栅结构32’周围形成第二侧墙34。
本实施例中，第一侧墙33和第二侧墙34可以为单层结构，其他实施例中，第一侧墙和第二侧墙也可以为多层结构，例如，可以为氧化硅-氮化硅-氧化硅层（ONO）结构。
形成第一侧墙33和第二侧墙34的方法为本领域技术人员熟知技术，在此不再赘述。
接着，继续参考图9，形成侧墙后，在所述第一伪栅结构31’两侧形成第一源极（图未示）、第一漏极（图未示），在所述第二伪栅结构32’两侧形成第二源极36、第二漏极35，所述第一漏极、第二漏极35位于所述第一伪栅结构31’和第二伪栅结构32’之间。
本实施例中，在第一伪栅结构31’两侧形成第一源极、第一漏极的形成方法与在第二伪栅结构32’两侧形成第二源极36、第二漏极35的形成方法相同，参考图9，下面以在第二伪栅结构32’两侧形成第二源极36、第二漏极35的形成方法为例进行说明，具体为：
以所述第二伪栅结构32’为掩膜刻蚀衬底30，在第二伪栅结构32’的两侧的衬底30内形成sigma形凹槽351和sigma形凹槽361。在所述sigma形凹槽351和sigma形凹槽361内填充满锗硅。锗硅的形成方法为外延生长。本实施例中，锗硅高出衬底30表面的厚度为50～400埃，目的为：后续干法刻蚀形成第一通孔后，在去除第一氧化层时，高出衬底表面50～400埃的锗硅层可以减小第一通孔内的第一侧墙被破坏的程度，进一步保护该第一侧墙下面的衬底不受损伤。其他实施例中，锗硅的厚度也可以和衬底相平，也属于本发明的保护范围。
接着，以所述第二伪栅结构32’为掩膜对锗硅进行离子注入形成第二漏极35、第二源极36。参考图8，形成第一漏极、第一栅极、第二漏极和第二栅极后，第一漏极、第二漏极35位于第一伪栅结构31’和第二伪栅结构32’之间。接着，在第二漏极35、第二源极36表面形成金属硅化物层（图未示），以减小后续的在第二漏极35、第二源极36形成的导电插塞与第二漏极35、第二源极36的接触电阻。当然，也会在第一漏极和第一源极的表面形成金属硅化物层。
结合参考图9和图10，形成第一层间介质层371，与所述伪栅极相平。
第一层间介质层371的材料为二氧化硅。本实施例中，形成第一层间介质层371的方法具体如下：
首先采用沉积的方法形成第一层间介质材料层，覆盖第一漏极、第一源极、第二漏极35、第二源极36、衬底30、第一伪栅结构31’和第二伪栅结构32’。接着，采用化学机械抛光的方法将第一层间介质材料层的高度与第一伪栅结构31’中的伪栅极312’、第二伪栅结构32’中的伪栅极322’相平，形成第一层间介质层371。
接着，继续结合参考图9和图10，去除所述伪栅极，在第一层间介质层371内形成栅极凹槽，在所述栅极凹槽处填充金属栅极，形成第一栅极结构31和第二栅极结构32。
去除第一伪栅结构31’中的位于栅介质层上的伪栅极312’和去除第二伪栅结构32’中的位于栅介质层上的伪栅极322’，在第一层间介质层317内形成第一栅极凹槽和第二栅极凹槽，在第一栅极凹槽内溅射铝形成铝栅极，此时，第一栅极结构31也就形成了。在第二栅极凹槽内溅射铝形成铝栅极，此时，第二栅极结构32也就形成了。
继续参考图10，形成第二层间介质层372，覆盖所述第一层间介质层371和金属栅极。
本实施例中，第二层间介质层372的形成方法为沉积。
其他实施例中，也可以不形成第二层间介质层，也属于本发明的保护范围之内。
参考图11，在所述第一层间介质层371和第二层间介质层372内形成第一通孔38、第二通孔（图未示），所述第一通孔38底部露出部分所述第一栅极结构31和所述第二漏极35，所述第二通孔（图未示）底部露出部分所述第二栅极结构和所述第一漏极，所述第一通孔38和第二通孔内的金属栅极顶部具有第一氧化层。
本实施例中，第一通孔38和第二通孔的形成方法相同，并且在第一通孔38和第二通孔内的金属栅极顶部都具有第一氧化层，在第一通孔38内的第二漏极表面、第二通孔内的第一漏极表面都具有第二氧化层。下面以第一通孔38为例进行说明。
在第一层间介质层371和第二层间介质层372内形成第一通孔38的方法为干法刻蚀。需要说明的是，刻蚀气体中含有氧成分，在刻蚀形成第一通孔38的过程中，氧成分将第一栅极结构31中的铝栅极顶部氧化形成第一氧化层39。在刻蚀形成第一通孔38的过程中，刻蚀气体中的氧成分会将第二漏极35表面的金属硅化物层表面氧化，形成第二氧化层40。
刻蚀形成第一通孔38、第二通孔后，会在第一通孔38、第二通孔底部、侧壁形成聚合物，需要采用湿法腐蚀的方法清洗刻蚀第一通孔38、第二通孔产生的聚合物。本实施例中，湿法腐蚀剂为质量百分比浓度小于10%的浓硫酸。
接着，结合参考图11和图12，采用第一刻蚀去除所述第一氧化层。
第一通孔38和第二通孔内的第一氧化层的去除方法和情况相同。下面以去除第一通孔38内的第一氧化层39为例进行说明。
本实施例中，第一刻蚀采用的刻蚀气体为HBr和Ar的混合气体。采用第一刻蚀去除所述第一氧化层的工艺条件为：射频电压为：5～500mTor；射频功率为100～1000W；HBr气体的流速为10～500sccm；Ar气体的流速为50～500sccm；刻蚀时间为5～600s。
本实施例中，采用第一刻蚀去除第一通孔38内的第一氧化层39，去除过程比较柔和，不仅会将第一氧化层39去除干净，而且还不会将第一通孔38内的第一栅极结构31周围的第一侧墙33被全部去除，从而避免破坏衬底，后续在第一通孔38内形成钨导电插塞的过程中，不会在衬底30处产生较大的漏电流。
参考图12和图13，采用第一刻蚀去除所述第一氧化层后，采用第二刻蚀去除所述第二氧化层。
第一通孔38和第二通孔内的第二氧化层的去除方法和情况相同。下面以去除第一通孔38内的第二氧化层40为例进行说明。
本实施例中，采用第二刻蚀去除所述第二氧化层40的工艺为硅钴镍（SiCoNi）清洗工艺。第二刻蚀采用的气体为NF3和NH3的混合气体。本实施例中，硅钴镍清洗工艺是一种低强度的氧化物化学刻蚀方法，其与氩等离子体轰击工艺不同，硅钴镍清洗工艺在没有等离子体和离子轰击的环境中去除第二漏极35上的金属硅化物表面的氧化物，降低了对第一通孔38内的第一侧墙的破坏。本实施例中的硅钴镍清洗工艺包括：射频电压为：1～50Torr；射频功率为10～500W；NF3气体的流速为10～100sccm；NH3气体的流速为10～200sccm；刻蚀时间为10～6000s。
在刻蚀腔室内通入低功率的NF3和NH3，所述刻蚀腔室的温度为35摄氏度；所述NF3和NH3反应生成氟化铵NH4F和二氟化铵NH4F·HF，NH4F和NH4F·HF在侧墙表面冷凝，并优先与第二漏极35上的金属硅化物表面氧化物反应，形成固态的六氟硅氨（NH4）2SiF6和H2O；加热刻蚀腔室，使所述刻蚀腔室的温度升高到100摄氏度以上，使固态的六氟硅氨（NH4）2SiF6分解成SiF4、NH3和HF，排出刻蚀腔室。因此，采用硅钴镍清洗工艺去除所述第二漏极35上的金属硅化物表面氧化物的同时，对第一通孔38内的第一侧墙33的损伤比较小。
其他实施例中，采用第一刻蚀去除所述第一氧化层后，也可以不采用第二刻蚀去除所述第二氧化层，也能实施本发明。
接着，结合参考图13和图14，去除所述第一氧化层和第二氧化层后，在所述第一通孔38和第二通孔内填充导电层形成导电插塞。
本实施例中，导电层可以为钨或铜。在第一通孔38内填充形成导电插塞41的方法和在第二通孔内形成导电插塞43（参考图8）的方法相同，而且在第一通孔38和第二通孔内形成导电插塞的方法为本领域技术人员熟知技术，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种导电插塞的形成方法，其特征在于，包括：
提供衬底，在所述衬底上形成第一伪栅结构、第二伪栅结构，所述第一伪栅结构和所述第二伪栅结构包括栅介质层和位于所述栅介质层上的伪栅极，所述第一伪栅结构、第二伪栅结构作为SRAM单元的两个上拉晶体管的中间结构，所述两个上拉晶体管为PMOS晶体管；
在所述第一伪栅结构周围形成第一侧墙，在所述第二伪栅结构周围形成第二侧墙；
形成侧墙后，在所述第一伪栅结构两侧形成第一源极、第一漏极，在所述第二伪栅结构两侧形成第二源极、第二漏极，所述第一漏极、第二漏极位于所述第一伪栅结构和第二伪栅结构之间；
形成第一层间介质层，与所述伪栅极相平；
去除所述伪栅极，在所述第一层间介质层内形成栅极凹槽，在所述栅极凹槽处填充金属栅极，形成第一栅极结构和第二栅极结构；
形成第二层间介质层，覆盖所述第一层间介质层和金属栅极；
在所述第一层间介质层和所述第二层间介质层内形成第一通孔、第二通孔，所述第一通孔底部露出部分所述第一栅极结构、所述第二漏极和部分第一侧墙，所述第二通孔底部露出部分所述第二栅极结构、所述第一漏极和部分第二侧墙，所述第一通孔和第二通孔内的金属栅极顶部具有第一氧化层；
采用第一刻蚀去除所述第一氧化层；
去除所述第一氧化层后，在所述第一通孔和第二通孔内填充导电层形成导电插塞。
2.如权利要求1所述的导电插塞的形成方法，其特征在于，所述第一刻蚀采用的刻蚀气体为HBr和Ar的混合气体。
3.如权利要求2所述的导电插塞的形成方法，其特征在于，所述采用第一刻蚀去除所述第一氧化层的工艺条件为：射频电压为：5～500mTor；射频功率为100～1000W；HBr气体的流速为10～500sccm；Ar气体的流速为50～500sccm；刻蚀时间为5～600s。
4.如权利要求1所述的导电插塞的形成方法，其特征在于，在所述第一伪栅结构两侧形成第一源极、第一漏极，在所述第二伪栅结构两侧形成第二源极、第二漏极的步骤包括：
分别以所述第一伪栅结构、第二伪栅结构为掩膜刻蚀衬底，分别在所述第一伪栅结构、第二伪栅结构两侧的衬底内形成sigma形凹槽；
在所述sigma形凹槽内填充满锗硅；
以所述第一伪栅结构为掩膜对所述锗硅进行离子注入形成第一源极、第一漏极，以所述第二伪栅结构为掩膜对所述锗硅进行离子注入形成第二源极、第二漏极。
5.如权利要求4所述的导电插塞的形成方法，其特征在于，所述锗硅高出衬底表面的厚度为50～400埃。
6.如权利要求1所述的导电插塞的形成方法，其特征在于，形成所述第一层间介质层的步骤之前，还包括步骤：在所述第一源极、第二源极、第一漏极、第二漏极的表面形成金属硅化物层；
形成所述第一通孔和第二通孔后，所述第一通孔和第二通孔内的金属硅化物层的表面形成第二氧化层；
采用第二刻蚀去除所述第二氧化层。
7.如权利要求6所述的导电插塞的形成方法，其特征在于，所述第二刻蚀采用的气体为NF3和NH3的混合气体。
8.如权利要求7所述的导电插塞的形成方法，其特征在于，所述采用第二刻蚀去除所述第二氧化层的工艺条件为：射频电压为：1～50Torr；射频功率为10～500W；NF3气体的流速为10～100sccm；NH3气体的流速为10～200sccm；刻蚀时间为10～6000s。
9.如权利要求1所述的导电插塞的形成方法，其特征在于，所述伪栅极的材料为多晶硅，所述金属栅极的材料为铝。
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