CN106373924A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供衬底，衬底包括第一区域和第二区域，衬底的第一区域和第二区域表面分别具有伪栅极结构，伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在第一深注入工艺之后，减薄初始掩膜层的厚度，形成第一掩膜层；在第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在衬底表面形成介质层，介质层覆盖伪栅极结构的侧壁表面，且介质层表面与第一掩膜层的顶部表面齐平。所形成的半导体结构性能改善。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。
对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。
为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。
然而，随着半导体器件尺寸的缩小，所述高K金属栅晶体管的尺寸也相应缩小，提高了高K金属栅晶体管的制造难度，致使高K金属栅晶体管的性能下降。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构的性能改善。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度，形成第一掩膜层；在所述第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极结构的侧壁表面，且所述介质层表面与所述第一掩膜层的顶部表面齐平。
可选的，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。
可选的，所述第二源漏区在形成第一掩膜层之前或之后形成；形成所述第二源漏区的步骤包括：在第二区域的伪栅极结构两侧的衬底内形成第二应力层；采用第二深注入工艺在所述第二应力层内以及位于第二应力层底部的部分衬底内掺杂第二类型离子。
可选的，所述第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。
可选的，所述第二应力层的材料为碳化硅。
可选的，还包括：采用第二浅离子注入工艺在所述第二应力层内掺杂第二类型离子。
可选的，所述第二浅离子注入工艺在形成所述介质层之前进行。
可选的，还包括：在所述介质层内形成第二通孔，所述第二通孔暴露出所述第二应力层表面；对所述第二通孔底部的第二应力层进行所述第二浅离子注入。
可选的，所述第一应力层的材料为硅锗。
可选的，采用第一浅离子注入工艺在所述第一应力层内掺杂第一类型离子。
可选的，所述第一浅离子注入工艺在形成所述介质层之前进行。
可选的，还包括：在所述介质层内形成第一通孔，所述第一通孔暴露出所述第一应力层表面；对所述第一通孔底部的第一应力层进行所述第一浅离子注入。
可选的，还包括：在形成所述第一应力层之前，在所述第一区域的伪栅极结构侧壁表面形成第一侧墙。
可选的，还包括：在形成所述第二源漏区之前，在所述第二区域的伪栅极结构侧壁表面形成第二侧墙。
可选的，所述伪栅极结构还包括：位于伪栅极层和初始掩膜层侧壁表面的偏移侧墙；在形成第一应力层之前，在所述伪栅极结构两侧的衬底内形成轻掺杂区。
可选的，所述初始掩膜层的材料为氮化硅；所述初始掩膜层的厚度为100埃～200埃；所述第一掩膜层的厚度为50埃～100埃。
可选的，所述介质层的形成步骤包括：在所述衬底表面和伪栅极结构的侧壁和顶部表面形成介质膜；平坦化所述介质膜直至暴露出所述第一掩膜层表面。
可选的，所述介质膜的形成步骤包括：采用第一沉积工艺在所述衬底表面和伪栅极结构的侧壁和顶部表面形成第一子介质膜；采用第二沉积工艺在第一子介质膜表面形成第二子介质膜；采用第三沉积工艺在第二子介质膜表面形成第三子介质膜。
可选的，所述介质膜的材料为氧化硅；所述第一沉积工艺为流体化学气相沉积工艺；所述第二沉积工艺为高密度等离子沉积工艺；所述第三沉积工艺为等离子体增强TEOS沉积工艺。
可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述伪栅极结构横跨于所述鳍部表面，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在第一区域形成第一应力层之后，即采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子。所述第一应力层用于形成第一区域的源漏区，而所述第一深注入工艺掺杂的第一类型离子用于减小第一区域的源漏区与衬底之间的结漏电流。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度以形成第一掩膜层，使得所述伪栅极结构的高度减小，以此减小相邻伪栅极结构之间的沟槽的深宽比，降低后续在相邻伪栅极结构之间的沟槽内填充介质层的难度，有利于提高所形成的介质层的密，减少介质层内的空洞，提高所形成的半导体结构的性能。
进一步，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。若P型离子掺杂入第一区域的伪栅极层内，在后续去除伪栅极层时，会导致第一区域的伪栅极层刻蚀速率慢于第二区域的伪栅极层刻蚀速率。因此，为了避免所述第一深注入工艺将P型离子注入伪栅极层内，需要所述初始掩膜层具有较厚的厚度。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度并形成第一掩膜层，能够减小所述伪栅极结构的高度，减小相邻伪栅极结构之间的沟槽深宽比，降低后续形成介质层的工艺难度，使所形成的介质层致密均匀，提高所形成的半导体结构的性能。
附图说明
图1至图3是本发明实施例的高K金属栅晶体管的形成过程的剖面结构示意图；
图4至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着半导体器件尺寸的缩小，所述高K金属栅晶体管的尺寸也相应缩小，提高了高K金属栅晶体管的制造难度，致使高K金属栅晶体管的性能下降。
经过研究发现，由于高K金属栅晶体管采用后栅(Gate Last)工艺形成，然而，随着半导体器件的尺寸缩小、器件密度提高，在所述后栅工艺过程中，相邻伪栅极结构之间的沟槽深宽比增大，导致填充介质层的难度提高，而所形成的介质层的致密性较差，不仅影响所形成的介质层的绝缘性能，还会造成所形成的相邻栅极结构之间寄生电容增大，导致晶体管或半导体器件的性能变差。
图1至图3是本发明实施例的高K金属栅晶体管的形成过程的剖面结构示意图。在本实施例中，所述高K金属栅晶体管为鳍式场效应晶体管。
请参考图1，提供衬底100，所述衬底100包括PMOS区110和NMOS区120，所述衬底100的PMOS区110和NMOS区120表面均具有鳍部101，所述衬底100表面具有隔离层102，且所述隔离层102覆盖部分鳍部101的侧壁表面，所述PMOS区110和NMOS区120的鳍部101的部分侧壁和顶部表面分别具有横跨所述鳍部101的伪栅极结构103，所述伪栅极结构103包括伪栅极层130以及位于所述伪栅极层130表面的掩膜层131。
请参考图2，在所述PMOS区110的伪栅极结构103两侧的鳍部101内形成第一应力层104；在所述NMOS区120的伪栅极结构103两侧的鳍部101内形成第二应力层105。
请参考图3，采用第一深掺杂工艺111在所述第一应力层104以及位于所述第一应力层104底部的鳍部101内掺杂P型离子；第二深掺杂工艺121在所述第二应力层105以及位于所述第二应力层105底部的鳍部101内掺杂N型离子。
后续在所述隔离层102表面、以及鳍部101的侧壁和顶部表面形成介质层，所述介质层覆盖所述伪栅极结构103的侧壁表面，且所述介质层的表面与所述掩膜层131的表面齐平；去除所述伪栅极层130，在所述介质层内形成开口；至少在所述开口的底部表面形成高K栅介质层；在所述高K栅介质层表面形成填充满所述开口的金属栅。
在所述伪栅极结构103中，所述掩膜层131作为刻蚀形成所述伪栅极层130的掩膜，而且，所述掩膜层131用于在所述第一深掺杂工艺111和第二深掺杂工艺121中用于保护所述伪栅极层130免受P型离子或N型离子的掺杂。
随着晶体管尺寸的缩小，晶体管源漏区与鳍部101之间的结漏电流对晶体管性能的不良影响更为显著。在本实施例中，所述第一应力层104用于形成PMOS晶体管的源漏区，所述第二应力层105用于形成NMOS晶体管的源漏区。而所述第一深掺杂工艺111用于抑制PMOS晶体管的源漏区与鳍部101之间的结漏电流(Junction Leakage Current)；所述第二深掺杂工艺121用于抑制NMOS晶体管的源漏区与鳍部101之间的结漏电流。因此，所述第一深掺杂工艺111和所述第二深掺杂工艺121的掺杂深度较深。
为了保证所述第一深掺杂工艺111和所述第二深掺杂工艺121不会在所述伪栅极层130内掺杂P型离子或N型离子，所述掩膜层131的厚度较厚，以起到足够的阻挡作用。尤其是对于PMOS晶体管来说，所述第一深掺杂工艺111来说，所掺杂的离子为P型离子，若所述伪栅极层130内掺杂有P型离子，则所述PMOS区110的伪栅极层130的刻蚀速率会慢于NMOS区120的伪栅极层130，在后续刻蚀去除PMOS区110和NMOS区120的伪栅极层130时，会导致伪栅极层130的刻蚀速率不一致，容易造成PMOS区110的伪栅极层130残留，或者所述NMOS区120的开口底部的鳍部101受到损伤。因此，为了保证足够的阻挡作用，所述掩膜层131的厚度较厚，例如100埃～200埃的氮化硅。
然而，当所述掩膜层131的厚度较厚时，所述伪栅极结构103的高度较高；随着半导体器件的密度提高，相邻伪栅极结构103之间的距离减小，因此，相邻伪栅极结构103之间的沟槽深宽比更大，在所述相邻伪栅极结构103之间沟槽内填充介质层材料的浓度提高。在本实施例中，所述介质层除了填充于相邻伪栅极结构103之间，还需要填充于相邻鳍部101之间的隔离层102表面，因此，所述需要填充介质层材料的沟槽深宽比更大，所形成的介质层内部容易产生空洞，所述介质层的致密性较差，所述介质层的绝缘能力较差，还容易引起相邻栅极结构之间寄生电容增大的问题。
为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；在第一区域的伪栅极结构两侧的衬底内形成第一应力层；采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度，形成第一掩膜层；在所述第二区域的伪栅极结构两侧的衬底内形成第二源漏区；在形成第一掩膜层和第二源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极结构的侧壁表面，且所述介质层表面与所述第一掩膜层的顶部表面齐平。
其中，在第一区域形成第一应力层之后，即采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子。所述第一应力层用于形成第一区域的源漏区，而所述第一深注入工艺掺杂的第一类型离子用于减小第一区域的源漏区与衬底之间的结漏电流。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度以形成第一掩膜层，使得所述伪栅极结构的高度减小，以此减小相邻伪栅极结构之间的沟槽的深宽比，降低后续在相邻伪栅极结构之间的沟槽内填充介质层的难度，有利于提高所形成的介质层的密，减少介质层内的空洞，提高所形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图4，提供衬底，所述衬底包括第一区域210和第二区域220，所述衬底的第一区域210和第二区域220表面分别具有伪栅极结构203，所述伪栅极结构203包括伪栅极层230以及位于伪栅极层230表面的初始掩膜层231。
在本实施例中，所述第一区域210用于形成PMOS晶体管，所述第二区域220用于形成NMOS晶体管。
在本实施例中，所述第一区域210和第二区域220形成的晶体管为鳍式场效应晶体管。所述衬底包括：基底200、位于基底200表面的鳍部201、以及位于基底200表面的隔离层202，所述隔离层202覆盖鳍部201的部分侧壁表面；所述伪栅极结构203横跨于所述鳍部201表面，且所述伪栅极结构203覆盖所述鳍部201的部分侧壁和顶部表面。
在其它实施例中，所述第一区域和第二区域形成的晶体管为平面晶体管，所述衬底为平面基底；所述平面基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。
所述鳍部201能够平行排列，且平行的相邻鳍部201之间的距离为10纳米～20纳米；本实施例中，平行的相邻鳍部201之间距离为14纳米。由于相邻鳍部201之间的距离较小，提高了给后续形成介质层的工艺难度。
在本实施例中，所述基底200和鳍部201的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部201，位于鳍部201和沟槽底部的半导体基底形成基底200。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底，在本实施例中为单晶硅衬底。
在另一实施例中，所述鳍部201的形成步骤包括：采用外延工艺在基底200表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽支架内的鳍部层形成鳍部201。所述基底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。
所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅。
所述隔离层202的形成步骤包括：在所述基底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部201的侧壁表面，形成隔离层202。
所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。
所述伪栅极结构203用于为后续形成的栅极结构占据空间和位置。所述伪栅极层230的材料为多晶硅。所述初始掩膜层231的材料与所述伪栅极层230的材料不同；本实施例中，所述初始掩膜层231的材料为氮化硅；所述初始掩膜层231的厚度为100埃～200埃。
所述伪栅极结构203的形成步骤包括：在所述隔离层202表面和鳍部201的侧壁和底部表面沉积伪栅极膜；对所述伪栅极膜进行平坦化；在所述平坦化工艺之后，在所述伪栅极膜表面形成掩膜材料膜；在所述伪栅极膜表面形成初始掩膜层231，所述初始掩膜层231覆盖需要形成伪栅极层230的部分伪栅极膜表面；以所述初始掩膜层231为掩膜，刻蚀所述伪栅极层230，之至暴露出鳍部201的侧壁和顶部表面以及隔离层202表面，形成伪栅极层230。
在本实施例中，所述伪栅极结构203还包括：位于伪栅极层230和初始掩膜层231侧壁表面的偏移侧墙232。所述偏移侧墙232用于保护所述伪栅极层230的侧壁表面，并用于定义轻掺杂区相对于伪栅极层230的位置。所述偏移侧墙232的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
在本实施例中，在形成后续的第一应力层之前，采用离子注入工艺在所述伪栅极结构203两侧的鳍部201内形成轻掺杂区(LDD)。在本实施例中，在第一区域210的鳍部201内形成的轻掺杂区内掺杂P型离子；在第二区域220的鳍部201内形成的轻掺杂区内掺杂N型离子。
在另一实施例中，所述伪栅极结构还包括：位于所述伪栅极层和鳍部表面之间的伪栅氧化层。所述伪栅氧化层的材料为氧化硅。所述伪栅氧化层用于在后续去除伪栅极层时，保护鳍部的侧壁和顶部表面。在后续去除伪栅极层之后，能够去除或保留所述伪栅氧化层。
请参考图5，在所述第一区域210的伪栅极结构203侧壁表面形成第一侧墙204。
所述第一侧墙204用于定义后续形成的第一应力层205与所述伪栅极层230之间的相对位置和距离。
所述第一侧墙204的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
所述第一侧墙204的形成步骤包括：在所述隔离层202表面、鳍部201的侧壁和顶部表面、以及伪栅极结构203表面形成第一侧墙膜；在所述第二区域220的第一侧墙膜表面形成第一图形化层；以所述第一图形化层为掩膜，回刻蚀所述第一侧墙膜，直至暴露出第一区域210的隔离层202表面、以及鳍部201的侧壁和顶部表面，在第一区域210的伪栅极结构203侧壁表面形成所述第一侧墙204；在所述回刻蚀工艺之后，去除所述第一图形化层。
所述第一侧墙膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第一图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和光刻工艺形成；所述回刻蚀工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向平行于所述伪栅极结构203的侧壁表面；去除所述第一图形化层的工艺为湿法去胶工艺或灰化工艺。
在本实施例中，在第一区域210形成所述第一侧墙204之后，在第二区域220的鳍部201和伪栅极结构203表面保留所述第一侧墙膜。所述第二区域220的第一侧墙膜能够在后续形成第一应力层的过程中，保护第二区域220的衬底和伪栅极结构203。
请参考图6，在第一区域210的伪栅极结构203两侧的衬底内形成第一应力层205。
在本实施例中，所述第一区域210用于形成PMOS晶体管；所述第一应力层205的材料为硅锗；所述第一应力层205用于增加PMOS晶体管沟道区的压应力。所述第一应力层205形成于伪栅极结构203两侧的鳍部201内。
而且，由于PMOS晶体管的载流子为空穴，而空穴的迁移率低于电子，因此，所述第一应力层205侧壁与鳍部201的顶部表面呈“Σ”形，且所述第一应力层205的侧壁上具有向伪栅极结构203底部延伸的顶角，使得所述第一应力层205到PMOS晶体管的沟道区距离更近，所述第一应力层205能够向沟道区提供更大的应力。
所述第一应力层205的形成步骤包括：采用各向异性的干法刻蚀工艺在所述伪栅极结构203和第一侧墙204两侧的鳍部201内形成凹槽；采用各向异性的湿法刻蚀工艺刻蚀所述凹槽的内壁，使所述凹槽的侧壁与鳍部201顶部表面呈“Σ”形；在所述各向异性的湿法刻蚀工艺之后，采用选择性外延沉积工艺在所述凹槽内形成第一应力层205。
其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH4OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。
所述第一应力层205的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)和锗源气体(GeH4)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在本实施例中，还包括：在采用所述选择性外延沉积工艺形成第一应力层205时，还能够以原位掺杂工艺在第一应力层205内掺杂P型离子，用于形成第一区域210的第一源漏区。在其它实施例中，还能够通过在第一区域210的伪栅极结构203两侧的第一应力层205和鳍部201内进行离子注入，以形成第一源漏区。
请参考图7，采用第一深注入工艺在所述第一应力层205内以及位于第一应力层205底部的部分衬底内掺杂第一类型离子。
所述第一深注入工艺用于在第一区域210内所形成的第一源漏区底部与所述鳍部201之间形成高浓度掺杂区，所述高浓度掺杂区用于防止第一源漏区底部与所述鳍部201之间，因势垒高度较小而产生结漏电流的问题。通过所述第一深注入工艺，能够在所述第一应力层205靠近底部的区域以及位于第一应力层205底部的鳍部201内形成高浓度掺杂区，以此抬高第一源漏区与鳍部201之间的势垒，以抑制结漏电流。
在本实施例中，由于所述第一区域210用于形成PMOS晶体管，所述第一深注入工艺掺杂的第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。所述第一深注入工艺的参数包括：能量为3KeV～5Kev，剂量为3.0E14atoms/cm2～1.0E15atoms/cm2，注入角度为0°～7°，所述注入角度为注入方向与鳍部顶部表面法线之间的夹角。
在所述第一深注入工艺中，所述第一区域210的初始掩膜层231用于保护所述伪栅极层230，避免所述第一类型离子掺杂入第一区域210的伪栅极层230内，以此保证第一区域210和第二区域220的伪栅极层230刻蚀速率均一。而且，由于所述第一深注入工艺的注入深度较大、注入能量较高，因此，所述初始掩膜层231的厚度较厚，以此保证所述初始掩膜层231具有足够阻挡第一类型离子的能力。
然而，由于所述初始掩膜层231的厚度较厚，使得所述伪栅极结构203的高度较高，则相邻伪栅极结构203之间的沟槽深宽比较大，提高了后续形成介质层的工艺难度。因此，本实施例在形成介质层之前，减薄所述初始掩膜层231的厚度，以降低伪栅极结构203的高度。
在一实施例中，还能够在所述第一深离子注入工艺之前或之后，采用第一浅离子注入工艺在所述第一应力层205内掺杂第一类型离子；所述第一浅离子注入工艺用于降低第一应力层205表面的接触电阻。
在本实施例中，在后续形成介质层、去除伪栅极层230、并形成栅介质层和栅极层之后，在介质层内所形成的第一通孔底部进行第一浅离子注入工艺。
请参考图8，在所述第一深注入工艺之后，减薄所述初始掩膜层231(如图7所示)的厚度，形成第一掩膜层233。
通过减薄所述初始掩膜层231的厚度，能够减小所述伪栅极结构203的高度，以此减小相邻伪栅极结构203之间的深宽比，降低后续形成介质层的工艺难度，提高所形成的介质层的致密性及均匀性。
减薄所述初始掩膜层231厚度的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：气体包括刻蚀气体和载气，所述刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或多种，所述载气为氢气、氮气或惰性气体，刻蚀气体的流量为50sccm～100sccm，载气的流量为100sccm～1000sccm，偏置功率大于100W，偏置电压大于10V，压力为10毫托～50毫托，温度为40℃～100℃；此外，所述气体还能够包括氧气，氧气的流量为50sccm～100sccm。
在本实施例中，由于第二区域220的鳍部201和伪栅极结构203表面具有第一侧墙膜覆盖，在减薄第一区域210的初始掩膜层231时，所述各向异性的干法刻蚀工艺首先刻蚀第二区域220伪栅极结构203顶部表面和鳍部201表面的第一侧墙膜，直至暴露出第二区域220的初始掩膜层231之后，再对第二区域220的初始掩膜层231进行刻蚀。因此，在减薄第一区域210的初始掩膜层231之后，第二区域220的初始掩膜层231也被减薄并形成第一掩膜层233，且第二区域220的第一掩膜层233厚度大于第一区域210的第一掩膜层233厚度。
所述第一掩膜层233厚度为50埃～100埃。所述第二区域220的第一掩膜层233用于在后续进行的第二深注入工艺中，保护第二区域220的伪栅极层230。由于所述第二区域220用于形成NMOS晶体管，后续进行的第二深注入工艺掺杂的离子为N型离子，而所述掺杂所述N型离子的能量较小；而且，当所述伪栅极层230内掺杂所述N型离子时，所述伪栅极层230的刻蚀速率变化较小。而且，第二区域220的第一掩膜层233厚度大于第一区域210的第一掩膜层233厚度，即使所述第一掩膜层233的厚度较薄，也足以保护第二区域220的伪栅极层230。
在另一实施例中，还能够在后续进行第二深注入工艺之后，减薄所述初始掩膜层231的厚度。
在所述第二区域220的伪栅极结构203两侧的衬底内形成第二源漏区；所述第二源漏区在形成第一掩膜层233之前或之后形成。在本实施例中，在形成所述第一掩膜层233之后形成所述第二源漏区。
以下将结合附图进行说明。
请参考图9，在所述第二区域220的伪栅极结构203侧壁表面形成第二侧墙206。
所述第二侧墙206用于定义后续形成的第二应力层与所述伪栅极层230之间的相对位置和距离。
所述第二侧墙206的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
在本实施例中，由于第二区域220的伪栅极结构203侧壁表面保留有未被刻蚀去除的部分第一侧墙膜，所述第二侧墙206形成于所述第一侧墙膜表面。
所述第二侧墙206的形成步骤包括：在所述隔离层202表面、鳍部201的侧壁和顶部表面、以及伪栅极结构203表面形成第二侧墙膜；在所述第一区域210的第二侧墙膜表面形成第二图形化层；以所述第二图形化层为掩膜，回刻蚀所述第二侧墙膜，直至暴露出第二区域220的隔离层202表面、以及鳍部201的侧壁和顶部表面，在第二区域210的伪栅极结构203侧壁表面形成所述第二侧墙206；在所述回刻蚀工艺之后，去除所述第二图形化层。
所述第二侧墙膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第二图形化层为图形化的光刻胶层，所述图形化的光刻胶层采用涂布工艺和光刻工艺形成；所述回刻蚀工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的刻蚀方向平行于所述伪栅极结构203的侧壁表面；去除所述第二图形化层的工艺为湿法去胶工艺或灰化工艺。
在本实施例中，在第二区域220形成所述第二侧墙206之后，在第一区域210的鳍部201和伪栅极结构203表面保留所述第二侧墙膜。所述第一区域210的第二侧墙膜能够在后续形成第二应力层的过程中，保护第一区域210的衬底和伪栅极结构203。
请参考图10，在第二区域220的伪栅极结构203两侧的衬底内形成第二应力层207。
在本实施例中，所述第二区域220用于形成NMOS晶体管；所述第二应力层207的材料为碳化硅；所述第二应力层207用于增加NMOS晶体管沟道区的拉应力。所述第二应力层207形成于伪栅极结构203两侧的鳍部201内。
而且，由于NMOS晶体管的载流子为电子，而电子的迁移率较快，因此，所述第二应力层207侧壁能够垂直于鳍部201的顶部表面即能够向沟道区提供足够大的应力。
所述第二应力层207的形成步骤包括：采用各向异性的干法刻蚀工艺在所述伪栅极结构203和第一侧墙204两侧的鳍部201内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成第二应力层207。
其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
所述第二应力层207的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)和碳源气体(CH4、CH3Cl或CH2Cl2)，所述硅源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在本实施例中，还包括：在采用所述选择性外延沉积工艺形成第二应力层207时，还能够以原位掺杂工艺在第二应力层207内掺杂N型离子，用于形成第二区域220的第二源漏区。在其它实施例中，还能够通过在第二区域220的伪栅极结构203两侧的第二应力层207和鳍部201内进行离子注入，以形成第二源漏区。
请参考图11，采用第二深注入工艺在所述第二应力层207内以及位于第二应力层207底部的部分衬底内掺杂第二类型离子。
所述第二深注入工艺用于在第二区域220内所形成的第二源漏区底部与所述鳍部201之间形成高浓度掺杂区，所述高浓度掺杂区用于防止第二源漏区底部与所述鳍部201之间，因势垒高度较小而产生结漏电流的问题。通过所述第二深注入工艺，能够在所述第二应力层207靠近底部的区域以及位于第二应力层207底部的鳍部201内形成高浓度掺杂区，以此抬高第二源漏区与鳍部201之间的势垒，以抑制结漏电流。
在本实施例中，由于所述第二区域220用于形成NMOS晶体管，所述第二深注入工艺掺杂的第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。所述第二深注入工艺的参数包括：能量为6KeV～10Kev，剂量为5E14atoms/cm2～1.0E18atoms/cm2，注入角度为0°～7°，所述注入角度为注入方向与鳍部顶部表面法线之间的夹角。
在所述第二深注入工艺中，所述第二区域220的第一掩膜层233用于保护所述伪栅极层230，避免所述第二类型离子掺杂入第二区域220的伪栅极层230内。
在一实施例中，还能够在所述第二深离子注入工艺之前或之后，采用第二浅离子注入工艺在所述第二应力层207内掺杂第二类型离子；所述第二浅离子注入工艺用于降低第二应力层207表面的接触电阻。
在本实施例中，在后续形成介质层、去除伪栅极层230、并形成栅介质层和栅极层之后，在介质层内所形成的第二通孔底部进行第二浅离子注入工艺。
请参考图12，在形成第一掩膜层233和第二源漏区之后，在所述衬底表面和伪栅极结构203的侧壁和顶部表面形成介质膜240。
本实施例中，所述介质膜240形成于隔离层202表面、鳍部201的侧壁和顶部表面、以及伪栅极结构203表面。
所述介质膜240的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述介质膜240的材料为氧化硅。所述介质膜240的形成步骤包括：采用第一沉积工艺在所述衬底表面和伪栅极结构203的侧壁和顶部表面形成第一子介质膜；采用第二沉积工艺在第一子介质膜表面形成第二子介质膜；采用第三沉积工艺在第二子介质膜表面形成第三子介质膜。
所述第一沉积工艺为流体化学气相沉积(Flowable Chemical VaporDeposition，简称FCVD)工艺。所述流体化学气相沉积工艺具有良好的填充能力，能够使所形成的第一子介质膜充分填充于相邻鳍部201之间以及相邻伪栅极结构203之间，且所形成的第一子介质膜内部致密均匀、无空洞。
所述第二沉积工艺为高密度等离子沉积(High Density Plasma，简称HDP)工艺。所述高密度等离子沉积工艺具有较好的沟槽填充能力，且所形成的第二子介质膜密度较高，能够使第二子介质膜表面趋于平坦，且当后续对所形成的介质膜240进行抛光工艺时，能够保证抛光平面平坦。
所述第三沉积工艺为等离子体增强沉积工艺，所述等离子体增强沉积工艺的前驱体包括正硅酸乙酯(TEOS)。所述高密度等离子沉积工艺形成的第三子介质膜的密度较高，且能够使所形成的介质膜240表面平坦，能够对后续的抛光工艺速率进行控制，使介质膜不同区域的抛光速率均匀，所形成的抛光平面平坦。
在一实施例中，在形成所述介质膜240之前，还包括：在隔离层202表面、鳍部201的侧壁和顶部表面、以及伪栅极结构203表面形成停止层，所述介质膜240形成于所述停止层表面。所述停止层的材料与所述介质膜240的材料不同，所述停止层的材料能够为氮化硅。所述停止层用于在后续于介质层内形成第一通孔或第二通孔时，作为刻蚀停止层。
请参考图13，平坦化所述介质膜240直至暴露出所述第一掩膜层233表面，在所述衬底表面形成介质层241，所述介质层241覆盖所述伪栅极结构203的侧壁表面，且所述介质层241表面与所述第一掩膜层233的顶部表面齐平。
所述平坦化工艺为化学机械抛光(CMP)工艺。在本实施例中，所述化学机械抛光工艺在暴露出所述第一掩膜层233表面之后，继续对所述介质层241和第一掩膜层233进行抛光，直至暴露出所述伪栅极层230顶部表面为止。
在本实施例中，在暴露出所述伪栅极层230之后，还包括：去除所述伪栅极层并暴露出所述鳍部201的侧壁和顶部表面，在所述介质层241内形成栅极沟槽；在所述栅极沟槽的侧壁表面、以及暴露出的鳍部201侧壁和顶部表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极沟槽的栅极层。
所述栅介质层的材料为高k介质材料(介电常数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料包括金属或金属化合物；所述栅极层的材料包括铜、钨、铝或银；所述栅极层的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。
在本实施例中，在形成所述栅极层之后，还包括：在所述介质层241和栅极层表面形成层间介质层；所述层间介质层的材料包括氧化硅、氮化硅、氮氧化硅、低k介质材料、超低k介质材料中的一种或多种。
本实施例中，在形成所述层间介质层之后，还包括：在所述介质层241内形成第二通孔，所述第二通孔暴露出所述第二应力层207表面；对所述第二通孔底部的第二应力层207进行所述第二浅离子注入。所述第二通孔用于形成于所述第二应力层207电连接的第二导电插塞。
本实施例中，在形成所述层间介质层之后，还包括：在所述介质层241内形成第一通孔，所述第一通孔暴露出所述第一应力层205表面；对所述第一通孔底部的第一应力层205进行所述第一浅离子注入。所述第一通孔用于形成于所述第一应力层205电连接的第一导电插塞。
综上，本实施例中，在第一区域形成第一应力层之后，即采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子。所述第一应力层用于形成第一区域的第一源漏区，而所述第一深注入工艺掺杂的第一类型离子用于减小第一源漏区与衬底之间的结漏电流。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度以形成第一掩膜层，使得所述伪栅极结构的高度减小，以此减小相邻伪栅极结构之间的沟槽的深宽比，降低后续在相邻伪栅极结构之间的沟槽内填充介质层的难度，有利于提高所形成的介质层的密，减少介质层内的空洞，提高所形成的半导体结构的性能。
而且，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。若P型离子掺杂入第一区域的伪栅极层内，在后续去除伪栅极层时，会导致第一区域的伪栅极层刻蚀速率慢于第二区域的伪栅极层刻蚀速率。因此，为了避免所述第一深注入工艺将P型离子注入伪栅极层内，需要所述初始掩膜层具有较厚的厚度。而在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度并形成第一掩膜层，能够减小所述伪栅极结构的高度，减小相邻伪栅极结构之间的沟槽深宽比，降低后续形成介质层的工艺难度，使所形成的介质层致密均匀，提高所形成的半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述伪栅极结构包括伪栅极层以及位于伪栅极层表面的初始掩膜层；
在第一区域的伪栅极结构两侧的衬底内形成第一应力层；
采用第一深注入工艺在所述第一应力层内以及位于第一应力层底部的部分衬底内掺杂第一类型离子；
在所述第一深注入工艺之后，减薄所述初始掩膜层的厚度，形成第一掩膜层；
在所述第二区域的伪栅极结构两侧的衬底内形成第二源漏区；
在形成第一掩膜层和第二源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极结构的侧壁表面，且所述介质层表面与所述第一掩膜层的顶部表面齐平。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一类型离子为P型离子；所述P型离子包括硼离子或铟离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二源漏区在形成第一掩膜层之前或之后形成；形成所述第二源漏区的步骤包括：在第二区域的伪栅极结构两侧的衬底内形成第二应力层；采用第二深注入工艺在所述第二应力层内以及位于第二应力层底部的部分衬底内掺杂第二类型离子。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二类型离子为N型离子；所述N型离子包括磷离子或砷离子。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二应力层的材料为碳化硅。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：采用第二浅离子注入工艺在所述第二应力层内掺杂第二类型离子。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二浅离子注入工艺在形成所述介质层之前进行。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在所述介质层内形成第二通孔，所述第二通孔暴露出所述第二应力层表面；对所述第二通孔底部的第二应力层进行所述第二浅离子注入。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层的材料为硅锗。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用第一浅离子注入工艺在所述第一应力层内掺杂第一类型离子。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一浅离子注入工艺在形成所述介质层之前进行。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，还包括：在所述介质层内形成第一通孔，所述第一通孔暴露出所述第一应力层表面；对所述第一通孔底部的第一应力层进行所述第一浅离子注入。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一应力层之前，在所述第一区域的伪栅极结构侧壁表面形成第一侧墙。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二源漏区之前，在所述第二区域的伪栅极结构侧壁表面形成第二侧墙。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极结构还包括：位于伪栅极层和初始掩膜层侧壁表面的偏移侧墙；在形成第一应力层之前，在所述伪栅极结构两侧的衬底内形成轻掺杂区。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始掩膜层的材料为氮化硅；所述初始掩膜层的厚度为100埃～200埃；所述第一掩膜层的厚度为50埃～100埃。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的形成步骤包括：在所述衬底表面和伪栅极结构的侧壁和顶部表面形成介质膜；平坦化所述介质膜直至暴露出所述第一掩膜层表面。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述介质膜的形成步骤包括：采用第一沉积工艺在所述衬底表面和伪栅极结构的侧壁和顶部表面形成第一子介质膜；采用第二沉积工艺在第一子介质膜表面形成第二子介质膜；采用第三沉积工艺在第二子介质膜表面形成第三子介质膜。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述介质膜的材料为氧化硅；所述第一沉积工艺为流体化学气相沉积工艺；所述第二沉积工艺为高密度等离子沉积工艺；所述第三沉积工艺为等离子体增强沉积工艺。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述伪栅极结构横跨于所述鳍部表面，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
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