CN106571341A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述半导体结构包括：衬底，所述衬底包括相邻的第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部；位于所述衬底内的隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间；位于所述衬底表面和所述隔离沟槽内的隔离层，所述隔离层填充所述隔离沟槽，所述隔离层还位于所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面；位于所述第一区域的衬底和鳍部内的第一阱区；位于所述第二区域的衬底和鳍部内的第二阱区。所述半导体结构性能改善。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

静态随机存储器的存储单元包括4T(晶体管)结构和6T(晶体管)结构。对于6T静态随机存储器的尺寸单元来说，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述P1和P2为上拉晶体管；所述N1和N2为下拉晶体管；所述N3和N4为传输晶体管。

随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术将鳍式场效应晶体管(Fin FET)引入静态随机存储器。鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着静态随机存储器内的元件密度提高、尺寸缩小，由鳍式场效应晶体管构成的静态随机存储器性能也随之下降，稳定性变差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，所形成的半导体结构性能改善。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部；在所述衬底内形成隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间；在所述衬底表面和所述隔离沟槽内形成隔离层，所述隔离层填充所述隔离沟槽，所述隔离层还位于所述鳍部的部分侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；在所述第一区域的衬底和鳍部内形成第一阱区；在所述第二区域的衬底和鳍部内形成第二阱区。

可选的，还包括：在形成所述隔离层之后，形成横跨所述鳍部的栅极结构，所述栅极结构位于部分鳍部的侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。

可选的，所述栅极结构的形成步骤包括：形成横跨所述鳍部的伪栅极结构，所述伪栅极结构位于部分鳍部的侧壁和顶部表面，所述伪栅极结构包括伪栅极层；在所述隔离层表面、鳍部的侧壁和顶部表面、以及伪栅极结构的侧壁表面形成介质层，所述介质层暴露出所述伪栅极层的顶部表面；去除所述伪栅极层，在所述介质层内形成栅极开口；在所述栅极开口的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极开口的栅极层。

可选的，还包括：在形成伪栅极结构之后，形成所述介质层之前，在所述伪栅极结构两侧的鳍部内形成源区和漏区。

可选的，还包括：在形成所述栅极层之前，在第一区域的栅介质层表面形成第一功函数层，在所述第一功函数层表面形成栅极层；在第二区域的栅介质层表面形成第二功函数，在所述第二功函数层表面形成栅极层。

可选的，所述栅极层的材料为金属和金属化合物中的一种或多种组合；所述栅介质层的材料为高k介质材料；所述伪栅极层的材料为多晶硅。

可选的，所述衬底和鳍部的形成步骤包括：提供基底，所述基底包括相邻的第一区域和第二区域；在所述基底第一区域和第二区域的部分表面形成第一掩膜层，所述第一掩膜层覆盖需要形成鳍部的对应区域；以所述第一掩膜层为掩膜，刻蚀所述基底，在所述基底内形成若干沟槽，相邻沟槽之间的基底形成鳍部，所述沟槽和鳍部底部的基底形成衬底。

可选的，所述第一阱区的形成步骤包括：在形成所述隔离层之后，在隔离层和鳍部表面形成第二掩膜层，所述第二掩膜层暴露出第一区域的隔离层和鳍部；以所述第二掩膜层为掩膜，采用离子注入工艺在所述第一区域的衬底和鳍部内形成第一阱区。

可选的，所述第二阱区的形成步骤包括：在形成所述隔离层之后，在隔离层和鳍部表面形成第三掩膜层，所述第三掩膜层暴露出第二区域的隔离层和鳍部；以所述第三掩膜层为掩膜，采用离子注入工艺在所述第二区域的衬底和鳍部内形成第二阱区。

可选的，隔离层的形成步骤包括：在所述衬底和鳍部表面形成隔离膜，所述隔离膜的表面高于所述鳍部的顶部表面；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜以形成所述隔离层，所述隔离层的表面低于鳍部的顶部表面。

可选的，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积工艺。

可选的，所述隔离沟槽的形成步骤包括：在所述衬底和鳍部表面形成第四掩膜层；所述第四掩膜层暴露出第一区域和第二区域之间的部分衬底表面；以所述第四掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成隔离沟槽；在形成隔离沟槽之后，去除所述第四掩膜层。

可选的，所述隔离沟槽的深度为20纳米～100纳米。

可选的，所述第一阱区和第二阱区的底部到衬底表面的距离为130纳米～200纳米。

可选的，所述第一阱区内具有N型离子；所述第二阱区内具有P型离子。

可选的，所述第二区域的衬底表面的鳍部数量大于1；所述第一区域的衬底表面的鳍部数量大于或等于1。

可选的，所述第二区域的鳍部包括下拉鳍部和传输鳍部，所述下拉鳍部用于形成下拉晶体管，所述传输鳍部用于形成传输晶体管。

可选的，所述第一区域的鳍部包括上拉鳍部，所述上拉鳍部用于形成上拉晶体管。

相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底，所述衬底包括相邻的第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部；位于所述衬底内的隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间；位于所述衬底表面和所述隔离沟槽内的隔离层，所述隔离层填充所述隔离沟槽，所述隔离层还位于所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面；位于所述第一区域的衬底和鳍部内的第一阱区；位于所述第二区域的衬底和鳍部内的第二阱区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，由于在形成隔离层之前，在衬底内形成隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间。在所述衬底表面和所述隔离沟槽内形成隔离层之后，位于衬底表面的隔离层覆盖鳍部的部分侧壁表面，且所述隔离层的表面低于所述鳍部顶部表面，所述隔离层用于在相领鳍部之间进行隔离。同时，在所述隔离沟槽内的部分隔离层能够形成第一阱区和第二阱区之间的隔离结构，从而避免第一阱区和第二阱区内的离子相互扩散，从而保证了所述衬底内的电学性能稳定，则所形成的半导体结构的性能提高。

进一步，所述第一阱区内具有N型离子；所述第二阱区内具有P型离子。所述第二区域的鳍部包括下拉鳍部和传输鳍部，所述下拉鳍部用于形成下拉晶体管，所述传输鳍部用于形成传输晶体管；所述第一区域的鳍部包括上拉鳍部，所述上拉鳍部用于形成上拉晶体管。所形成的半导体结构用于构成静态随机存储器，所述第一阱区和第二阱区之间距离接近；由于所述第一阱区和第二阱区之间具有隔离沟槽，且所述隔离沟槽内填充有隔离层，从而能够使第一阱区与第二阱区之间相互隔离，避免第一阱区和第二阱区内的掺杂离子相互扩散。因此，所形成的上拉晶体管和下拉晶体管之间的失配效应得到抑制，所形成的静态随机存储器的性能改善、稳定性提高。

本发明的结构中，由于所述衬底内具有隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间。所述衬底表面和所述隔离沟槽内具有隔离层，而所述隔离沟槽内的部分隔离层作为第一阱区和第二阱区之间的隔离结构，能够避免第一阱区和第二阱区内的离子相互扩散，从而保证了所述衬底内的电学性能稳定，则所述半导体结构的性能提高。

附图说明

图1和图2是一种静态随机存储器的存储单元实施例的结构示意图；

图3至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着静态随机存储器内的元件密度提高、尺寸缩小，由鳍式场效应晶体管构成的静态随机存储器性能也随之下降，稳定性变差。

请参考图1和图2，图1和图2是一种静态随机存储器的存储单元实施例的结构示意图，图1是图2沿AA’方向的剖面结构示意图。所述存储单元包括：

衬底100，所述衬底100包括相邻的P型区域110和N型区域120，所述衬底100的P型区域110表面具有第一鳍部131，所述衬底100的N型区域120表面第二鳍部132和第三鳍部133，所述P型区域110的衬底100和第一鳍部131内具有第一阱区111，所述N型区域120的衬底100、第二鳍部132和第三鳍部133内具有第二阱区121；

位于所述衬底100表面的隔离层101，所述隔离层101还位于所述鳍部101的部分表面，且所述隔离层101的表面低于所述第一鳍部131、第二鳍部132和第三鳍部133的顶部表面；

横跨所述第一鳍部131、第二鳍部132和第三鳍部133的栅极结构130，所述栅极结构130位于所述第一鳍部131、第二鳍部132和第三鳍部133的部分侧壁和顶部表面、以及部分隔离层101表面。

其中，所述第一鳍部131以及位于第一鳍部131表面的部分栅极结构130用于形成上拉晶体管，所述上拉晶体管为P型鳍式场效应晶体管；所述第二鳍部132以及位于第二鳍部132表面的部分栅极结构130用于形成下拉晶体管，所述下拉晶体管为N型鳍式场效应晶体管；所述第三鳍部133以及位于第三鳍部133表面的部分栅极结构130用于形成传输晶体管，所述传输晶体管为N型鳍式场效应晶体管。

由于所述上拉晶体管为P型鳍式场效应晶体管，因此所述第一阱区111内掺杂有N型离子，所述下拉晶体管和传输晶体管均为N型鳍式场效应晶体管，因此所述第二阱区121内掺杂有P型离子。为了缩小存储单元的尺寸，所述第一鳍部131、第二鳍部132和第三鳍部133之间的距离较近，且所述第一鳍部131、第二鳍部132和第三鳍部133的宽度尺寸较小；从而使得所述第一阱区111和第二阱区121相邻，所述第一阱区111和第二阱区121的边界相接触，所述第一阱区111内的N型离子以及第二阱区121内的P型离子容易相互扩散，从而导致所述衬底100内的电阻、电场或电流等电学参数不稳定，所述上拉晶体管和下拉晶体管之间的失配现象严重，则所述静态随机存储器的存储单元的性能变差。

为了解决上述问题，本发明提供一种半导体结构及其形成方法。所述半导体结构的形成方法包括：提供衬底，所述衬底包括相邻的第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部，所述第一区域的衬底和鳍部内具有第一阱区，所述第二区域的衬底和鳍部内具有第二阱区；在所述衬底内形成隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间；在所述衬底表面和所述隔离沟槽内形成隔离层，所述隔离层填充所述隔离沟槽，所述隔离层还位于所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面。

其中，由于在形成隔离层之前，在衬底内形成隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间。在所述衬底表面和所述隔离沟槽内形成隔离层之后，位于衬底表面的隔离层覆盖鳍部的部分侧壁表面，且所述隔离层的表面低于所述鳍部顶部表面，所述隔离层用于在相领鳍部之间进行隔离。同时，在所述隔离沟槽内的部分隔离层能够形成第一阱区和第二阱区之间的隔离结构，从而避免第一阱区和第二阱区内的离子相互扩散，从而保证了所述衬底内的电学性能稳定，则所形成的半导体结构的性能提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图3，提供衬底200，所述衬底200包括相邻的第一区域210和第二区域220，所述衬底200的第一区域210和第二区域220表面分别具有鳍部。

在本实施例中，所形成的半导体结构用于构成静态随机存储器，且所述静态随机存储器由鳍式场效应晶体管形成。在其它实施例中，所述半导体结构用于形成鳍式场效应晶体管或其它类型存储器，例如闪存存储器等，则后续在第一区域和第二区域的鳍部表面形成其它类型存储器的存储栅极结构。

所述第一区域210用于形成上拉晶体管。所述第一区域210的鳍部包括上拉鳍部211，所述上拉鳍部211用于形成上拉晶体管；所述上拉晶体管为P型鳍式场效应晶体管；所述第一区域210的鳍部数量大于或等于1。

所述第二区域220用于形成下拉晶体管和传输晶体管。所述第二区域220的衬底200表面的鳍部数量大于1；所述第二区域220的鳍部包括下拉鳍部221和传输鳍部222，所述下拉鳍部221用于形成下拉晶体管，所述传输鳍部222用于形成传输晶体管；所述下拉晶体管和传输晶体管均为N型鳍式场效应晶体管。

所述衬底200和鳍部的形成步骤包括：提供基底，所述基底包括相邻的第一区域和第二区域；在所述基底第一区域和第二区域的部分表面形成第一掩膜层201，所述第一掩膜层201覆盖需要形成鳍部的对应区域；以所述第一掩膜层201为掩膜，刻蚀所述基底，在所述基底内形成若干沟槽，相邻沟槽之间的基底形成鳍部，所述沟槽和鳍部底部的基底形成衬底200。其中，所述基底的第一区域形成所述衬底200的第一区域210，所述基底的第二区域形成所述衬底200的第二区域220。

刻蚀所述基底的工艺为各向异性的干法刻蚀工艺，通过调控所述各向异性的干法刻蚀工艺的工艺参数，能够对刻蚀方向进行调整，使所形成的鳍部侧壁相对于衬底200表面倾斜或垂直。当所述鳍部侧壁相对于衬底200表面倾斜时，所述鳍部的顶部尺寸小于底部尺寸，且所述鳍部的侧壁与衬底表面呈钝角。

在一实施例中，所述基底为硅衬底、硅锗衬底、碳化硅衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。本实施例中，所述基底的材料为单晶硅。

在另一实施例中，所述基底包括衬底以及位于衬底表面的半导体层，后续形成的鳍部通过刻蚀所述半导体层形成。所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的选择不受限制，能够选取适于工艺需求或易于集成的衬底材料。所述半导体层的形成工艺为选择性外延沉积工艺；所述半导体层的材料为硅、锗、碳化硅或硅锗，所形成的鳍部材料不受限制，能够满足特定的工艺需求，且所述半导体层的厚度能够通过外延工艺进行控制，从而控制所形成的鳍部高度。

在本实施例中，所述第一掩膜层201除了作为刻蚀形成上拉鳍部211、下拉鳍部221和传输鳍部222的掩膜层之外，还能够在后续形成隔离层的过程中，用于保护所述上拉鳍部211、下拉鳍部221和传输鳍部222的底部表面免受损伤。

本实施例中，所述第一掩膜层201的材料包括氮化硅、氧化硅和氮氧化硅中的一种或多种组合。

所述第一掩膜层201的形成步骤包括：在所述基底表面形成第一掩膜材料膜；在所述第一掩膜材料膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第一掩膜材料膜直至暴露出基底表面为止，形成第一掩膜层201。其中，所述第一掩膜材料膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述图形化的光刻胶层通过涂布工艺以及曝光显影工艺形成。刻蚀所述第一掩膜材料膜的工艺为各向异性的干法刻蚀工艺。

为了缩小所后续形成的鳍部尺寸、以及相邻鳍部之间的距离，所述第一掩膜层201还能够采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

在一实施例中，所述第一掩膜层201的形成工艺为自对准双重图形化工艺，包括：在基底表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出基底表面为止，形成牺牲层，并去除光刻胶层；在基底和牺牲层表面沉积第一掩膜材料膜；回刻蚀所述第一掩膜材料膜直至暴露出牺牲层和基底表面为止，在牺牲层两侧的基底表面形成第一掩膜层；在所述回刻蚀工艺之后，去除所述牺牲层。

在本实施例中，在后续形成隔离层之后，采用离子注入工艺在所述衬底200和鳍部内形成第一阱区和第二阱区。在其它实施例中，还能够在形成所述隔离层之前，在所述基底表面形成第一掩膜层之前，在基底的第一区域210内形成第一阱区，在基底的第二区域220内形成第二阱区；则在刻蚀所述基底并形成衬底和鳍部之后，所述第一阱区位于第一区域210的衬底和鳍部内，所述第二阱区位于第二区域220的衬底和鳍部内。

请参考图4，在所述衬底200内形成隔离沟槽202，所述隔离沟槽202位于第一区域210和第二区域220之间。

后续形成的隔离层在位于衬底200表面的同时，还能够填充于所述隔离沟槽202内，从而使得位于隔离沟槽202内的隔离层能够形成衬底200第一区域210和第二区域220之间的隔离结构，使得后续形成的第一阱区和第二阱区之间相互隔离，避免第一阱区和第二阱区内的掺杂离子相互扩散。

在本实施例中，所述隔离沟槽202位于所述第一区域210和第二区域220相接触的边界上，以避免第一阱区和第二阱区相互接触。

所述隔离沟槽202的形成步骤包括：在所述衬底200和鳍部表面形成第四掩膜层；所述第四掩膜层暴露出第一区域210和第二区域220之间的部分衬底200表面；以所述第四掩膜层为掩膜，刻蚀所述衬底200，在所述衬底200内形成隔离沟槽202；在形成隔离沟槽202之后，去除所述第四掩膜层。

所述第四掩膜层的材料为氧化硅、氮化硅、氮氧化硅和无定形碳中的一种或多种组合。或者，所述第四掩膜层为图形化的光刻胶层。

刻蚀所述衬底200的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括Cl₂、HBr或Cl₂和HBr的混合气体，HBr的流量为200标准毫升/分钟～800标准毫升/分钟，Cl₂的流量为20标准毫升/分钟～100标准毫升/分钟，惰性气体的流量为50标准毫升/分钟～1000标准毫升/分钟，刻蚀腔室的压力为2毫托～200毫托。

所述隔离沟槽202的深度为20纳米～100纳米。所述隔离沟槽202的深度与后续形成的第一阱区和第二阱区的深度相适应，以便后续形成于隔离沟槽202内的隔离结构足以隔离第一阱区和第二阱区，避免第一阱区和第二阱区之间的接触面积过大。

后续在所述衬底200表面和所述隔离沟槽202内形成隔离层，所述隔离层填充所述隔离沟槽202，所述隔离层还位于所述鳍部的部分侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面。以下将结合附图对隔离层的形成步骤进行说明。

请参考图5，在所述衬底200和鳍部表面形成隔离膜203，所述隔离膜203的表面高于所述鳍部的顶部表面。

所述隔离膜203用于形成隔离相邻鳍部的隔离层。在本实施例中，所述隔离膜203还填充于所述隔离沟槽202内，用于在隔离沟槽202内形成隔离第一阱区和第二阱区的隔离结构。所述隔离膜203的材料为绝缘材料；所述绝缘材料为氧化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。所述隔离膜203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述隔离膜203的材料为氧化硅；所述隔离膜203的形成工艺为流体化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)。所述流体化学气相沉积工艺包括：反应物包括氧气等离子体、硅源气体(例如SiH₄)、载气(例如氮气、氢气或惰性气体)；首先，在反应温度低于100摄氏度，压力为0.1托～10托，晶圆温度为0摄氏度～150摄氏度的状态下，在衬底200表面沉积形成流体氧化硅材料，所述流体的氧化硅材料能够优先进入相邻鳍部之间，并使鳍部之间的沟槽、以及隔离沟槽202被填充满；之后，进行热退火，去除氧化硅材料中的氢氧键，以排出水分，形成固态的氧化硅；所述热退火的气体包括氮气、氩气或氦气，退火温度为300摄氏度～1000摄氏度。

在一实施例中，在形成所述隔离膜203之前，还能够采用氧化工艺在所述衬底200表面、隔离沟槽202的内壁表面、以及鳍部的侧壁表面形成衬垫层。所述衬垫层的材料为氧化硅，所述衬垫层用于修复所述衬底200表面、隔离沟槽202的内壁表面、以及鳍部的侧壁表面的缺陷，使所形成的隔离膜203与所述衬底200表面、隔离沟槽202的内壁表面、以及鳍部的侧壁表面之间的接触界面质量良好。所述氧化工艺能够为热氧化工艺或湿法氧化工艺。

请参考图6，平坦化所述隔离膜203。

在本实施例中，所述平坦化工艺为化学机械抛光工艺(CMP)。在其他实施例中，所述平坦化工艺还能够为各向异性的干法刻蚀工艺。

在本实施例中，所述鳍部的顶部表面还具有第一掩膜层201，所述平坦化工艺进行至暴露出所述第一掩膜层201的顶部表面为止，所述第一掩膜层201能够保护鳍部顶部表面。在其它实施例中，所述平坦化工艺进行至暴露出鳍部的顶部表面为止。

请参考图7，在平坦化所述隔离膜203(如图6所示)之后，回刻蚀所述隔离膜203以形成所述隔离层203a，所述隔离层203a的表面低于鳍部的顶部表面。

在本实施例中，在回刻蚀所述隔离膜203之前或之后，去除所述第一掩膜层201(如图6所示)；去除所述第一掩膜层201的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺对鳍部顶部表面的损伤较小。

在本实施例中，回刻蚀所述隔离膜203的工艺为各向异性的干法刻蚀工艺；回刻蚀所述隔离膜203的工艺参数包括：气体包括碳氟气体和载气，所述碳氟气体包括CF₄、CHF₃、CH₂F₂、CH₃F，所述载气为惰性气体，例如He，气体流量为50sccm～1000sccm，压力为2毫托～8毫托，偏置功率150瓦～800瓦。

在其它实施例中，所述回刻蚀工艺还能够为各向同性的刻蚀工艺或湿法刻蚀工艺。

请参考图8，在所述第一区域210的衬底200和鳍部内形成第一阱区212。

在本实施例中，所述第一阱区212形成于上拉鳍部211和第一区域210的衬底200内。

所述第一阱区212的形成步骤包括：在形成所述隔离层203a之后，在隔离层203a和鳍部表面形成第二掩膜层204，所述第二掩膜层204暴露出第一区域210的隔离层203a和鳍部；以所述第二掩膜层204为掩膜，采用离子注入工艺在所述第一区域210的衬底200和鳍部内形成第一阱区212。

在本实施例中，所述第一阱区212的底部到衬底200表面的距离为130纳米～200纳米。所述第一阱区212底部到衬底200表面的距离与所述隔离沟槽202(如图4所示)的深度接近，使得隔离沟槽202内的部分隔离层203a足以隔离所述第一阱区212和后续形成的第二阱区，以防止第一阱区212与第二阱区的接触面积过大，减少第一阱区212与第二阱区内的掺杂离子相互扩散。

在本实施例中，所述第一区域210用于形成上拉晶体管，所述上拉晶体管为P型鳍式场效应晶体管，则在所述第一阱区212内掺杂的离子N型离子。所述N型离子包括磷离子或砷离子，所述N型离子的注入剂量为5E12atoms/cm²～5E13atoms/cm²。

在一实施例中，还能够以所述第二掩膜层204为掩膜，采用离子注入工艺在所述上拉鳍部211内掺杂防穿通离子，所述防穿通离子用于阻止后续形成于鳍部内的源区和漏区底部之间发生穿通(punch through)。在所述第一区域210掺杂的防穿通离子为N型离子。由于掺杂所述防穿通离子以及形成第一阱区212均以第二掩膜层204为掩膜，能够简化工艺制程。

请参考图9，在所述第二区域220的衬底200和鳍部内形成第二阱区223。

在本实施例中，在形成第一阱区212之后形成所述第二阱区223。所述第二阱区212形成于下拉鳍部221、传输鳍部222和第二区域220的衬底200内。在其它实施例中，还能够在形成第二阱区之后形成第一阱区。

所述第二阱区223的形成步骤包括：在形成所述隔离层203a之后，在隔离层203a和鳍部表面形成第三掩膜层205，所述第三掩膜层205暴露出第二区域220的隔离层203a和鳍部；以所述第三掩膜层205为掩膜，采用离子注入工艺在所述第二区域220的衬底200和鳍部内形成第二阱区223。所述隔离沟槽202(如图4所示)以及位于隔离沟槽202内的隔离层203a位于所述第一阱区212和第二阱区223之间。

在本实施例中，所述第二阱区223的底部到衬底200表面的距离为130纳米～200纳米。所述第二阱区223底部到衬底200表面的距离与所述隔离沟槽202的深度接近，使得隔离沟槽202内的部分隔离层203a足以隔离所述第一阱区212和所述第二阱区223，以防止第一阱区212与第二阱区223的接触面积过大，减少第一阱区212与第二阱区223内的掺杂离子相互扩散。

在本实施例中，所述第二区域220用于形成下拉晶体管和传输晶体管，所述下拉晶体管和传输晶体管均为N型鳍式场效应晶体管，则在所述第二阱区223内掺杂的离子P型离子。所述P型离子包括硼离子或铟离子，所述硼离子的注入剂量为3E13atoms/cm²～6E14atoms/cm²，所述铟离子的注入剂量为1E13atoms/cm²～1E14atoms/cm²。

在一实施例中，还能够以所述第三掩膜层205为掩膜，采用离子注入工艺在所述下拉鳍部221和传输鳍部222内掺杂防穿通离子，所述防穿通离子用于阻止后续形成于鳍部内的源区和漏区底部之间发生穿通(punch through)。在所述第二区域220掺杂的防穿通离子为P型离子。由于掺杂所述防穿通离子以及形成第二阱区223均以第三掩膜层205为掩膜，能够简化工艺制程。

在形成所述隔离层203a之后，后续形成横跨所述鳍部的栅极结构，所述栅极结构位于部分鳍部的侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。在本实施例中，所形成的栅极结构为高k金属栅结构，所述栅极结构采用后栅工艺形成。以下将结合附图进行说明。

在其它实施例中，所述栅极结构直接用于形成第一区域210的上拉晶体管、以及第二区域220的下拉晶体管和传输晶体管。

请参考图10，形成横跨所述鳍部的伪栅极结构，所述伪栅极结构位于部分鳍部的侧壁和顶部表面，所述伪栅极结构包括伪栅极层231。

所述伪栅极层231的材料为多晶硅。所述伪栅极结构的形成步骤包括：在所述隔离层203a表面和鳍部的侧壁和顶部表面沉积栅极膜；对所述栅极膜进行平坦化；在所述平坦化工艺之后，在所述栅极膜表面形成第五掩膜层232，所述第五掩膜层232覆盖需要形成伪栅极层231的部分栅极膜表面；以所述第五掩膜层232为掩膜，刻蚀所述栅极膜，直至暴露出鳍部的侧壁和顶部表面以及隔离层203a表面，形成栅极层231。

在本实施例中，所述伪栅极结构还包括：位于所述伪栅极层231和鳍部表面之间的伪栅介质层(未标示)。所述伪栅介质层的材料为氧化硅，所述伪栅介质层采用热氧化工艺或湿法氧化工艺形成。所述伪栅介质层用于在后续去除伪栅极层231时，保护鳍部201的侧壁和顶部表面。在后续去除伪栅极层231之后，能够去除或保留所述伪栅介质层。

所述伪栅极结构还包括：位于伪栅极层231侧壁表面的侧墙(未标示)。所述侧墙用于保护所述伪栅极层231的侧壁表面，并用于定义后续形成的源区或漏区207相对于伪栅极层231的位置。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。

在本实施例中，所述伪栅极结构横跨所述上拉鳍部211、下拉鳍部221和传输鳍部222。在其它实施例中，所述伪栅极结构能够仅横跨第一区域210的鳍部或第二区域220的鳍部。

在形成伪栅极结构之后，在所述伪栅极结构231两侧的鳍部内形成源区和漏区。

在本实施例中，所述源区或漏区包括：位于鳍部内的应力层，所述应力层内具有掺杂离子。在其它实施例中，所述源区和漏区采用离子注入工艺形成于伪栅极结构231两侧的鳍部内。

所述源区或漏区的形成步骤包括：在所述伪栅极结构231两侧的鳍部内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂离子。在本实施例中，在第一区域210的鳍部内形成源区或漏区之后，再于第二区域220的鳍部内形成源区或漏区。

在本实施例中，所述第一区域210用于形成PMOS晶体管，所述应力层203内掺杂有P型离子，所述应力层203的材料为硅锗。所述P型离子为硼离子或铟离子；在所述应力层内掺杂P型离子的工艺为原位掺杂工艺。

在本实施例中，所述第二区域220用于形成NMOS晶体管，所述应力层内掺杂有N型离子，所述应力层的材料为碳化硅。所述N型离子为磷离子或砷离子；在所述应力层内掺杂N型离子的工艺为原位掺杂工艺。

请参考图11，在所述隔离层203a表面、鳍部的侧壁和顶部表面、以及伪栅极结构230的侧壁表面形成介质层206，所述介质层206暴露出所述伪栅极层231的顶部表面。

所述介质层206的形成步骤包括：在所述隔离层203a表面、鳍部的侧壁和顶部表面、以及所述伪栅极结构表面形成介质膜；平坦化所述介质膜直至暴露出所述第五掩膜层232的顶部表面为止，形成所述介质层206。

所述介质膜的形成步骤为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层206的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。

在本实施例中，所述介质层206的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。

在一实施例中，在形成所述介质膜之前，还包括在所述隔离层203a表面、鳍部的侧壁和顶部表面、以及所述伪栅极结构表面形成停止层。所述停止层作为后续在介质层内形成导电插塞时的刻蚀停止层，所述导电插塞用于与源区和漏区电连接；所述停止层还能够作为平坦化所述介质膜的停止层。所述停止层的材料与介质膜的材料不同。

请参考图12，去除所述伪栅极层231(如图11所示)，在所述介质层206内形成栅极开口207。

所述栅极开口207后续用于形成栅介质层和栅极层。在本实施例中，所述伪栅极层231和鳍部之间还具有伪栅介质层；在去除所述伪栅极层231之后，去除所述伪栅介质层。去除所述伪栅极层231的工艺为干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合；去除所述伪栅介质层的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。

请参考图13，在所述栅极开口207(如图12所示)的内壁表面形成栅介质层241；在所述栅介质层241表面形成填充满所述栅极开口207的栅极层242。

所述栅介质层241和栅极层242的形成步骤包括：在所述栅极开口207的内壁表面形成栅介质膜；在所述栅介质膜表面形成填充满所述栅极开口207的栅极膜；平坦化所述栅介质膜和栅极膜直至暴露出所述介质层206表面为止，形成所述栅介质层241和栅极层242。

在本实施例中，所述第一区域210用于形成PMOS晶体管，所述第二区域220用于形成NMOS晶体管。在形成所述栅介质膜之后，形成所述栅极膜之前，还包括在第一区域210的栅介质膜表面形成P型功函数层；在第二区域220的栅介质膜表面形成N型功函数层。

所述栅介质层241的材料为高k介质材料(介电系数大于3.9)，所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅极层242的材料包括金属或金属化合物。所述栅极层242的材料为金属和金属化合物中的一种或多种组合；所述栅极层242的材料包括铜、钨、铝或银；所述栅极层242的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。

相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，请继续参考图13，包括：衬底200，所述衬底200包括相邻的第一区域210和第二区域220，所述衬底200的第一区域210和第二区域220表面分别具有鳍部；位于所述衬底200内的隔离沟槽，所述隔离沟槽位于第一区域210和第二区域220之间；位于所述衬底200表面和所述隔离沟槽内的隔离层203a，所述隔离层203a填充所述隔离沟槽，所述隔离层203a还位于所述鳍部的部分表面，且所述隔离层203a的表面低于所述鳍部的顶部表面；位于所述第一区域210的衬底200和鳍部内的第一阱区212；位于所述第二区域220的衬底200和鳍部内的第二阱区223。

以下将结合附图进行说明。

在本实施例中，所形成的半导体结构用于构成静态随机存储器，且所述静态随机存储器由鳍式场效应晶体管构成。在其它实施例中，所述半导体结构用于形成鳍式场效应晶体管或其它类型存储器，例如闪存存储器等，则后续在第一区域和第二区域的鳍部表面形成其它类型存储器的存储栅极结构。

所述第一区域210具有上拉晶体管，所述第一区域210的鳍部包括上拉鳍部211。所述上拉晶体管为P型鳍式场效应晶体管；所述第一区域210的鳍部数量大于或等于1。

所述第二区域220具有下拉晶体管和传输晶体管。所述第二区域220的衬底200表面的鳍部数量大于1；所述第二区域220的鳍部包括下拉鳍部221和传输鳍部222。所述下拉晶体管和传输晶体管均为N型鳍式场效应晶体管。

在本实施例中，所述隔离沟槽位于所述第一区域210和第二区域220相接触的边界上，以避免第一阱区212和第二阱区223相互接触。所述隔离沟槽的深度为20纳米～100纳米。

所述隔离层203a的材料为绝缘材料；所述绝缘材料为氧化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。所述隔离层203a的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述隔离层203a的材料为氧化硅。

在本实施例中，所述第一阱区212位于上拉鳍部211和第一区域210的衬底200内。所述第一阱区212的底部到衬底200表面的距离为130纳米～200纳米。所述第一阱区212内掺杂的离子N型离子。所述N型离子包括磷离子或砷离子，所述N型离子的注入剂量为5E12atoms/cm²～5E13atoms/cm²。所述上拉鳍部211内还掺杂有防穿通离子，所述防穿通离子用于阻止鳍部内的源区和漏区底部之间发生穿通(punch through)。在所述第一区域210掺杂的防穿通离子为N型离子。

所述第二阱区223位于下拉鳍部221、传输鳍部222和第二区域220的衬底200内。所述第二阱区223的底部到衬底200表面的距离为130纳米～200纳米。所述第二阱区223内掺杂的离子P型离子。所述P型离子包括硼离子或铟离子，所述硼离子的注入剂量为3E13atoms/cm²～6E14atoms/cm²，所述铟离子的注入剂量为1E13atoms/cm²～1E14atoms/cm²。所述下拉鳍部221和传输鳍部222内还掺杂有防穿通离子，所述防穿通离子用于阻止鳍部内的源区和漏区底部之间发生穿通(punch through)。在所述第二区域220掺杂的防穿通离子为P型离子。

在本实施例中，还包括：横跨所述鳍部的栅极结构，所述栅极结构位于部分隔离层203a表面、以及部分鳍部的侧壁和顶部表面。在本实施例中，所述栅极结构横跨所述上拉鳍部211、下拉鳍部221和传输鳍部222。在其它实施例中，所述栅极结构能够仅横跨第一区域210的鳍部或第二区域220的鳍部。

所述栅极结构包括位于鳍部232底部和顶部表面的栅介质层241、以及位于栅介质层241表面的栅极层242；所述栅极结构两侧的鳍部层232内具有源区或漏区。

所述源区或漏区包括：位于鳍部内的应力层，所述应力层内具有掺杂离子。在所述第二区域220内，所述应力层内掺杂有N型离子，所述应力层的材料为碳化硅；在所述第一区域210内，所述应力层内掺杂有P型离子，所述应力层的材料为硅锗。

在本实施例中，还包括：位于所述隔离层203a和鳍部表面形成介质层206，所述介质层206覆盖栅极结构的侧壁表面，且所述介质层206暴露出所述栅极层242。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括相邻的第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部；

在所述衬底内形成隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间；

在所述衬底表面和所述隔离沟槽内形成隔离层，所述隔离层填充所述隔离沟槽，所述隔离层还位于所述鳍部的部分侧壁表面，且所述隔离层的表面低于所述鳍部的顶部表面；

在所述第一区域的衬底和鳍部内形成第一阱区；

在所述第二区域的衬底和鳍部内形成第二阱区。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述隔离层之后，形成横跨所述鳍部的栅极结构，所述栅极结构位于部分鳍部的侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成步骤包括：形成横跨所述鳍部的伪栅极结构，所述伪栅极结构位于部分鳍部的侧壁和顶部表面，所述伪栅极结构包括伪栅极层；在所述隔离层表面、鳍部的侧壁和顶部表面、以及伪栅极结构的侧壁表面形成介质层，所述介质层暴露出所述伪栅极层的顶部表面；去除所述伪栅极层，在所述介质层内形成栅极开口；在所述栅极开口的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极开口的栅极层。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：在形成伪栅极结构之后，形成所述介质层之前，在所述伪栅极结构两侧的鳍部内形成源区和漏区。

5.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：在形成所述栅极层之前，在第一区域的栅介质层表面形成第一功函数层，在所述第一功函数层表面形成栅极层；在第二区域的栅介质层表面形成第二功函数，在所述第二功函数层表面形成栅极层。

6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述栅极层的材料为金属和金属化合物中的一种或多种组合；所述栅介质层的材料为高k介质材料；所述伪栅极层的材料为多晶硅。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底和鳍部的形成步骤包括：提供基底，所述基底包括相邻的第一区域和第二区域；在所述基底第一区域和第二区域的部分表面形成第一掩膜层，所述第一掩膜层覆盖需要形成鳍部的对应区域；以所述第一掩膜层为掩膜，刻蚀所述基底，在所述基底内形成若干沟槽，相邻沟槽之间的基底形成鳍部，所述沟槽和鳍部底部的基底形成衬底。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阱区的形成步骤包括：在形成所述隔离层之后，在隔离层和鳍部表面形成第二掩膜层，所述第二掩膜层暴露出第一区域的隔离层和鳍部；以所述第二掩膜层为掩膜，采用离子注入工艺在所述第一区域的衬底和鳍部内形成第一阱区。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二阱区的形成步骤包括：在形成所述隔离层之后，在隔离层和鳍部表面形成第三掩膜层，所述第三掩膜层暴露出第二区域的隔离层和鳍部；以所述第三掩膜层为掩膜，采用离子注入工艺在所述第二区域的衬底和鳍部内形成第二阱区。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，隔离层的形成步骤包括：在所述衬底和鳍部表面形成隔离膜，所述隔离膜的表面高于所述鳍部的顶部表面；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜以形成所述隔离层，所述隔离层的表面低于鳍部的顶部表面。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积工艺。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离沟槽的形成步骤包括：在所述衬底和鳍部表面形成第四掩膜层；所述第四掩膜层暴露出第一区域和第二区域之间的部分衬底表面；以所述第四掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成隔离沟槽；在形成隔离沟槽之后，去除所述第四掩膜层。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离沟槽的深度为20纳米～100纳米。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阱区和第二阱区的底部到衬底表面的距离为130纳米～200纳米。。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阱区内具有N型离子；所述第二阱区内具有P型离子。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第二区域的衬底表面的鳍部数量大于1；所述第一区域的衬底表面的鳍部数量大于或等于1。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二区域的鳍部包括下拉鳍部和传输鳍部，所述下拉鳍部用于形成下拉晶体管，所述传输鳍部用于形成传输晶体管。

18.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一区域的鳍部包括上拉鳍部，所述上拉鳍部用于形成上拉晶体管。

19.一种采用如权利要求1至18任一项方法所形成的半导体结构，其特征在于，包括：

衬底，所述衬底包括相邻的第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部；

位于所述衬底内的隔离沟槽，所述隔离沟槽位于第一区域和第二区域之间；

位于所述衬底表面和所述隔离沟槽内的隔离层，所述隔离层填充所述隔离沟槽，所述隔离层还位于所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面；

位于所述第一区域的衬底和鳍部内的第一阱区；

位于所述第二区域的衬底和鳍部内的第二阱区。