CN104217957B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，其中，所述晶体管包括衬底，所述衬底包括绝缘层、以及位于绝缘层表面的半导体层，所述半导体层表面具有若干栅极结构；位于相邻栅极结构之间的半导体层的开口，所述开口暴露出绝缘层；位于所述开口侧壁表面的第一应力层；位于侧壁表面具有第一应力层的开口内的介质层，所述介质层的表面低于半导体层表面；位于所述第一应力层和介质层表面的第二应力层，所述第二应力层填充满开口。所述晶体管漏电流减少，性能提高。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移率，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
现有技术提高晶体管沟道区的应力的方法为，在晶体管的源/漏区形成应力层，其中，PMOS晶体管的应力层的材料为硅锗（SiGe），硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力层的材料为碳化硅（SiC），硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。
现有技术具有应力层的晶体管形成过程的剖面结构示意图，如图1至图3所示，包括：
请参考图1，提供半导体衬底10，所述半导体衬底10表面具有栅极结构11。
请参考图2，在所述栅极结构11两侧的半导体衬底10内形成开口12。
请参考图3，在所述开口12内形成应力层13，所述应力层13的材料为硅锗或碳化硅。在形成应力层13之后，在所述应力层13内注入p型离子或n型离子，在栅极结构11两侧的应力层13内形成源区和漏区。
然而，现有技术形成的具有应力层的晶体管中依旧容易产生漏电流。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，减少晶体管的漏电流，提高晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底包括绝缘层、以及位于绝缘层表面的半导体层，所述半导体层表面具有若干栅极结构；刻蚀相邻栅极结构之间的半导体层直至暴露出绝缘层为止，形成开口；在所述开口的侧壁表面形成第一应力层；在形成第一应力层之后，在所述开口内填充介质层，所述介质层的表面低于半导体层表面；在形成介质层之后，在所述第一应力层和介质层表面形成填充满开口的第二应力层。
可选的，所述第一应力层包括第一部分和第二部分，所述第二部分到开口底部的距离大于第一部分到开口底部的距离，所述第一部分表面到开口侧壁的距离小于或等于第二部分表面到开口侧壁的距离。
可选的，所述第一应力层的第一部分表面相对于绝缘层表面倾斜，所述第一应力层的第二部分表面相对于绝缘层表面垂直。
可选的，所述第一部分表面的晶向为<111>。
可选的，所述第一应力层的表面相对于绝缘层表面倾斜，使开口底部的宽度尺寸大于开口顶部的宽度尺寸。
可选的，所述第一应力层表面的晶向为<111>。
可选的，所述第一应力层暴露出开口底部的部分侧壁表面。
可选的，所述第一应力层或第二应力层的材料为硅锗、硅、碳化硅、锗或III-V族化合物。
可选的，所述第一应力层或第二应力层的形成工艺为选择性外延沉积工艺。
可选的，所述第一应力层的底部表面相对于绝缘层表面倾斜，所述第一应力层的底部表面的晶向为<111>。
可选的，所述第一应力层和第二应力层的形成工艺为选择性外延沉积工艺；其中，第一应力层的外延方向与半导体层的表面平行。
可选的，所述介质层的材料的介电常数大于2.0，所述介质层的形成工艺为：采用流体化学气相沉积工艺在开口内、第一应力层表面、栅极结构表面以及半导体层表面形成介质薄膜；采用回刻蚀工艺去除第一应力层顶部表面、栅极结构表面以及半导体层表面的介质薄膜。
可选的，所述介质层的材料为氧化硅。
可选的，所述开口的形成工艺为各向异性的干法刻蚀工艺，所述开口的侧壁相对于半导体层表面垂直。
可选的，所述衬底为绝缘体上硅衬底，所述半导体层的材料为单晶硅，所述半导体层表面的晶向为<100>或<110>。
可选的，所述栅极结构包括：位于半导体层表面的栅介质层、位于栅介质层表面的栅电极层以及位于栅介质层和栅电极层两侧的半导体层表面的侧墙。
可选的，还包括：在第二应力层表面形成接触层，在衬底、栅极结构和接触层表面形成层间介质层，在所述层间介质层内形成与接触层电连接的导电插塞。
相应的，本发明还提供一种采用上述任一项方法所形成的晶体管，包括：衬底，所述衬底包括绝缘层、以及位于绝缘层表面的半导体层，所述半导体层表面具有若干栅极结构；位于相邻栅极结构之间的半导体层的开口，所述开口暴露出绝缘层；位于所述开口侧壁表面的第一应力层；位于侧壁表面具有第一应力层的开口内的介质层，所述介质层的表面低于半导体层表面；位于所述第一应力层和介质层表面的第二应力层，所述第二应力层填充满开口。
与现有技术相比，本发明的技术方案具有以下优点：
晶体管的形成方法中，在相邻栅极结构之间的半导体层内形成暴露出绝缘层的开口之后，在所述开口的侧壁表面形成第一应力层，在所述开口内填充介质层，并在所述介质层表面形成填充满开口的第二应力层。所述第一应力层和第二应力层能够向栅极结构下方的沟道区提供应力，并用于形成相邻两个栅极结构所构成晶体管的共用源区或漏区。所述介质层能够自开口底部电隔离相邻栅极结构，防止第一应力层底部产生的漏电流使相邻栅极结构导通，减少了相邻晶体管之间的干扰；而且，所述介质层为固体，能够避免第一应力层和第二应力层的应力被释放。因此，所形成的晶体管漏电流减少，且性能改善。
进一步，所述第一应力层包括第一部分和第二部分，所述第二部分到开口底部的距离大于第一部分到开口底部的距离，所述第一部分表面到开口侧壁的距离小于第二部分表面到开口侧壁的距离，则第一部分内能够掺杂的离子较少，掺杂离子发生扩散的能力弱，能够抑制第一应力层底部产生的漏电流；其次，第一部分在减少漏电流的同时，依旧能够向栅极结构下方的沟道区提供应力，使沟道区获得足够的应力，晶体管的性能得以保证。
进一步，所述介质层采用流体化学气相沉积工艺形成的，所形成的介质层材料为氧化硅，采用所述流体化学气相沉积工艺形成介质层时，能够使介质层充分填充开口底部区域而不产生空隙或缺陷；而且，所述氧化硅的介电常数大于2.0，其电隔离效果佳，能够充分电隔离相邻栅极结构下方、靠近绝缘层的半导体层。
进一步，所述第一应力层的形成工艺为选择性外延沉积工艺，且外延方向与半导体层的表面平行；由于所述开口底部为绝缘层，不会生长第一应力层，所述第一应力层仅从开口的侧壁表面开始生长，且外延沉积工艺在（111）晶面的生长速度最慢，因此所形成的第一应力层的第一部分表面相对于开口底部倾斜，使所述开口底部的尺寸大于顶部的尺寸。
晶体管中，相邻栅极结构之间的半导体层内具有开口，所述开口暴露出绝缘层，所述开口的侧壁表面具有第一应力层，所述侧壁表面具有第一应力层的开口内填充有介质层，且所述介质层表面具有填充满开口的第二应力层。所述介质层能够自开口底部隔离相邻栅极结构，防止第一应力层底部的漏电流使相邻栅极结构导通，减少了相邻栅极结构之间的干扰；而且，所述介质层为固体，能够避免第一应力层和第二应力层的应力被释放。因此，所述晶体管漏电流减少，性能改善。
附图说明
图1至图3是现有技术的具有应力层的晶体管的形成过程的剖面结构示意图；
图4是一种应力层内具有空气空间的晶体管的剖面结构示意图；
图5至图12是本发明实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的具有应力层的晶体管中容易产生漏电流。
经过本发明的发明人研究发现，随着芯片集成度提高、晶体管的尺寸缩小，晶体管的源区、漏区和沟道区的尺寸也相应缩小，使源区和漏区内掺杂离子的扩散现象更为明显；当源区和漏区的底部发生离子扩散，容易在源区和漏区底部之间产生漏电流。请继续参考图3，所述应力层13内具有掺杂离子以形成源区和漏区，其中，一旦靠近应力层13底部的掺杂离子发生扩散即能够产生漏电流；而且，所述应力层13的底部也能够向栅极结构11下方的衬底10提供应力，从而更有利于漏电流的产生；其次，由于应力层13底部会产生漏电流，容易使相邻晶体管之间发生干扰，半导体器件的性能下降。
为了解决上述问题，本发明的发明人提出一种具有应力层的晶体管，请参考图4，包括：衬底20，所述衬底20包括：体层25、位于体层25表面的绝缘层21、以及绝缘层21表面的硅层22；位于硅层22表面的栅极结构23；位于栅极结构23之间的硅层22内的开口（未示出），所述开口暴露出绝缘层21表面；采用选择性外延沉积工艺自所述开口的侧壁表面生长应力层24，直至开口闭合，所形成的应力层24底部表面的晶向为<111>，所述应力层24的底部相对于开口底部表面倾斜，且所述应力层24的底部表面与开口底部的绝缘层21表面构成三角形剖面的空间Ａ。由于开口底部的应力层24厚度减少，且开口底部的应力层24内能够掺杂的离子也相应减少，从而抑制了应力层24底部所产生的漏电流；而且，应力层24底部的空间A使相邻晶体管共用的源区或漏区底部电隔离，避免相邻晶体管之间发生干扰。然而，所述应力层24底部和开口底部之间的空间A内为空气，所述应力层24底部和开口底部之间的空间A会释放应力层24一部分应力，导致晶体管的沟道区获得的应力减小；而且，空气的介电常数约为1.0，当芯片集成度提高、晶体管的尺寸缩小时，所述空气不足以电隔离相邻晶体管。因此，上述晶体管提高器件性能有限。
经过本发明的发明人进一步研究，提出了一种新的晶体管，所述晶体管中，相邻栅极结构之间的半导体层内具有开口，所述开口暴露出绝缘层，所述开口的侧壁表面具有第一应力层，所述侧壁表面具有第一应力层的开口内填充有介质层，且所述介质层表面具有填充满开口的第二应力层。所述介质层能够自开口底部隔离相邻栅极结构，防止第一应力层底部的漏电流使相邻栅极结构导通，减少了相邻栅极结构之间的干扰；而且，所述介质层为固体，能够避免第一应力层和第二应力层的应力被释放。因此，所形成的晶体管漏电流减少，性能改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图5，提供衬底200，所述衬底包括绝缘层210、以及位于绝缘层210表面的半导体层211，所述半导体层211表面具有若干栅极结构201。
所述衬底200为后续工艺提供工作平台，所述衬底200为绝缘体上硅衬底，包括：基底212、位于基底212表面的绝缘层210、以及位于绝缘层210表面的半导体层211；本实施例中，所述半导体层211的材料为单晶硅。所述半导体层211表面的晶向为<100>或<110>，则后续形成于半导体层211内的开口侧壁晶向为<100>或<110>，继而使形成于开口侧壁表面的第一应力层底部表面的晶向为<111>，使形成有第一应力层的开口底部尺寸大于顶部尺寸。
由所述若干栅极结构201后续形成的晶体管共用源区或漏区，有利于提高芯片的集成度；然而，共用源区或漏区的相邻晶体管之间容易发生干扰，降低系统性能；因此，本实施例后续在相邻栅极结构201之间的绝缘层210表面形成介质层，将相邻晶体管低于沟道区的区域电隔离，防止漏电流使相邻晶体管沟道区下方发生导通而产生干扰。
所述栅极结构201包括：位于半导体层211表面的栅介质层220、位于栅介质层220表面的栅电极层221以及位于栅介质层220和栅电极层221两侧的半导体层211表面的侧墙222。本实施例中，所述栅电极层221表面还具有掩膜层223，所述掩膜层223的材料为氧化硅、氮化硅、或氧化硅和氮化硅的组合，所述掩膜层223在形成栅极结构201的过程中，作为刻蚀形成栅电极层221和栅介质层220时的掩膜，而且，所述掩膜层能够在后续形成开口、第一应力层和第二应力层时，保护栅电极层221顶部不受损伤。
在一实施例中，所述栅介质层220的材料为氧化硅，所述栅电极层221的材料为多晶硅。在另一实施例中，所述栅介质层220的材料为高K介质材料，所述221栅电极层的材料为金属，所述栅极结构201用于形成高K金属栅（HKMG，High-k Metal Gate）晶体管，所述栅极结构201采用后栅工艺（Gate Last Process）形成，且在当前步骤时，所述栅介质层210和栅电极层211的空间位置由伪栅极层占据，所述伪栅极层的材料为多晶硅，所述伪栅极层和衬底200之间还能够具有氧化硅层进行隔离，后续在形成源区和漏区之后，去除所述伪栅极层，并形成栅介质层210和栅电极层211。
请参考图6，刻蚀相邻栅极结构201之间的半导体层211直至暴露出绝缘层210为止，形成开口202。
所述开口202的形成工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺以所述栅极结构201为掩膜形成于相邻栅极结构201之间，且所形成的开口202的侧壁相对于半导层211表面垂直，因此所述开口202的侧壁表面晶向为<110>或<100>，能够使后续采用选择性外延沉积工艺所形成的第一应力层底部表面晶向为<111>，从而后续形成的第一应力层底部表面相对于绝缘层211表面倾斜，所形成的第一应力层底部的厚度较顶部的厚度薄，则第一应力层底部向栅极结构201下方提供的应力小，而且第一应力层底部区域内的掺杂离子较少，从而抑制了在沟道区下方产生漏电流，防止相邻晶体管之间的干扰，提高系统或芯片稳定性。
由于本实施例中所述半导体层211的材料为单晶硅，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。在其他实施例中，当所述半导体层211的材料为其他材料，例如单晶锗时，刻蚀气体的流量能够根据半导体层211的材料进行调整。
请参考图7，在所述开口202的侧壁表面形成第一应力层203。
所述第一应力层203的材料为硅锗、硅、碳化硅、锗或III-V族化合物，所述第一应力层203的形成工艺为选择性外延沉积工艺；所形成的第一应力层203与半导体层211之间存在晶格失配，能够向栅极结构201下方的沟道区提供拉应力或压应力，以满足不同导电类型晶体管的沟道区对于应力的需求。
本实施例中，所述半导体层211的材料为单晶硅，当所形成的晶体管为P型时，所述第一应力层203的材料为硅锗，当所形成的晶体管为N型时，所述第一应力层203的材料为碳化硅。
本实施例中，所述第一应力层203包括第一部分I和第二部分II，所述第二部分II到开口202底部的距离大于第一部分I到开口202底部的距离，所述第一部分I表面到开口202侧壁的距离小于第二部分II表面到开口202侧壁的距离。在其他实施例中，所述第一部分I表面到开口202侧壁的距离还能够等于第二部分II表面到开口202侧壁的距离。
由于所述开口202的底部为绝缘层210，开口202的侧壁为半导体层211，因此所述第一应力层203仅从开口202的侧壁表面开始生长，而所述开口202底部的绝缘层210表面不会同时生长第一应力层203，所述选择性外延沉积工艺的外延方向与半导体层211表面平行；而且，由于所述选择性外延沉积工艺在<111>晶向上的生长速率最慢，因此所形成的第一应力层203的第一部分I表面不与开口202底部的绝缘层210接触，且相对于开口202底部的绝缘层210表面倾斜，所形成的第一应力层203的第一部分I表面到开口202侧壁的距离H1较小，而应力层203的第二部分II表面的开口202侧壁的距离H2较大，在形成第一应力层203之后，开口202底部平行于半导体层211表面的宽度尺寸L2小于开口203顶部平行于半导体层211表面的宽度尺寸L1，后续在开口202内形成介质层之后，能够抑制第一应力层203底部所产生的漏电流，防止第一应力层203底部产生的漏电流使相邻晶体管之间发生干扰。
本实施例中，所述第一应力层203的第一部分I表面相对于绝缘层210表面倾斜，所述第一应力层203的第二部分II表面相对于绝缘层210表面垂直，所述第一应力层203的第一部分I表面的晶面为（111）。所述第一部分I表面到开口202侧壁的距离H1小于第二部分II表面到开口202侧壁的距离H2，则第一部分I内能够掺杂的离子较少，掺杂离子发生扩散的能力弱，能够抑制第一应力层203底部产生的漏电流；其次，第一部分I在减少漏电流的同时，依旧能够向栅极结构201下方的沟道区提供应力，使沟道区获得足够的应力。
形成所述第一应力层203之后，所述开口202并未被闭合，能够在后续工艺中在所述开口202内填充介质层，所述介质层为固体，能够避免第一应力层203以及后续形成的第二应力层的应力释放，保证向晶体管的沟道区施加足够的应力；而且，能够采用介电常数更高的绝缘材料形成介质层，隔离相邻晶体管的效果更佳。
所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体（例如SiH4或SiH2Cl2）、锗源气体（例如GeH4）、碳源气体（例如CH4、CH3Cl或CH2Cl2）、其他III族或V族源气体，所述硅源气体、锗源气体、碳源气体、其他III族或V族源气体的流量为1标准毫升/分钟～1000标准毫升/分钟；本实施例中，反应气体为SiH4和GeH4，形成的第一应力层203的材料为硅锗；所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
其中，HCl气体具有刻蚀性，用于进行原位（in-situ）刻蚀，从而控制第一应力层203的外延方向。在本实施例中，通过控制垂直与半导体层211表面方向的原位刻蚀速率，使所形成的第一应力层203顶部表面与半导体层211表面齐平，并使第一应力层203沿平行于半导体层211表面的方向生长。
在一实施例中，在采用选择性外延沉积工艺形成第一应力层203时，还能够采用原位掺杂工艺在第一应力层203内掺杂P型离子或N型离子，使所述第一应力层203以及后续形成的第二应力层能够作为晶体管的源区或漏区。在另一实施例中，也能够在形成第一应力层203和第二应力层之后，采用离子注入工艺形成源区或漏区。
在另一实施例中，请参考图11，所述第一应力层203的表面均相对于绝缘层表面210倾斜，使开口202底部的宽度尺寸大于开口202顶部的宽度尺寸，后续形成的介质层底部尺寸大于顶部尺寸，能够有效地隔离第一应力层203底部区域，减少漏电流；同时，第一应力层203底部依旧能够向沟道区提供足够的应力。所述第一应力层203的形成工艺为选择性外延沉积工艺，所述第一应力层203表面的晶向为<111>。
在另一实施例中，请参考图12，所述第一应力层203暴露出开口202底部的部分侧壁表面，所述第一应力层203的形成工艺为：在开口202底部的绝缘层210表面形成牺牲层；在形成牺牲层之后，在开口202的侧壁表面形成第一应力层203，所述第一应力层203的表面能够相对于绝缘层表面垂直或倾斜，或者所述第一应力层203还能够包括第一部分和第二部分，所述第二部分到开口202底部的距离大于第一部分到开口202底部的距离，所述第一部分表面到开口202侧壁的距离小于或等于第二部分表面到开口202侧壁的距离，如图12所示实施例中，第一应力层203相对于绝缘层210表面垂直；在形成第一应力层203之后，去除所述牺牲层。后续形成介质层之后，开口202底部完全被介质层填充，其隔离相邻晶体管的效果更好。
请参考图8，在形成第一应力层203之后，在所述开口202内填充介质层204，所述介质层204的表面低于半导体层211表面。
所述介质层204的形成工艺为：采用流体化学气相沉积（FCVD）工艺在开口202内、第一应力层203表面、栅极结构201表面以及半导体层211表面形成介质薄膜；采用回刻蚀工艺去除第一应力层203顶部表面、栅极结构201表面以及半导体层211表面的介质薄膜，所述回刻蚀工艺较佳的是湿法刻蚀工艺，刻蚀液包括氢氟酸。由于形成第一应力层203之后，所述开口202底部的宽度大于顶部的宽度，而所述流体化学气相沉积工艺能够使介质层204的材料充分填充于开口202中，避免所形成的介质层204内产生空隙或缺陷；所述介质层204的介电常数大于2.0，本实施例中，所述介质层204的材料为氧化硅。
所述流体化学气相沉积工艺为：反应物包括氧气等离子体、硅源气体（例如SiH4）、载气（例如氮气、氢气或惰性气体）；首先，在反应温度低于100摄氏度，压力为0.1托～10托，晶圆温度为0摄氏度～150摄氏度的状态下，在开口202内沉积形成流体氧化硅材料，所述流体的氧化硅材料能够优先进入开口202之间，并使开口202底部被填充满；之后，进行热退火，去除氧化硅材料中的氢氧键，以排出水分，形成固态的氧化硅，本实施例中，所述热退火的气体包括氮气、氩气或氦气，退火温度为300摄氏度～1000摄氏度。此外，在所述流体化学气相沉积工艺中，一部分氧化硅材料形成于半导体层211、栅极结构201、以及第一应力层203顶部表面，因此在沉积工艺之后，需要回刻蚀以去除衬底200、栅极结构201、以及第一应力层203顶部表面的氧化硅材料，使所形成的介质层204仅形成于开口202内，且介质层204的顶部表面低于半导体层211表面，所形成的介质层204的顶部尺寸小于底部尺寸。
形成介质层204之后，所述介质层204为固体，能够防止第一应力层203和后续形成的第二应力层所产生的应力向开口202内的空间释放，保证了栅极结构下方的沟道区内获得足够的应力；而且，所述介质层204的介电常数较高，更有利于电隔离相邻晶体管的沟道区下方的半导体层211，避免沟道区下方产生的漏电流使相邻晶体管之间发生干扰；因此，所形成的晶体管性能改善。
请参考图9，在形成介质层204之后，在所述第一应力层203和介质层204表面形成填充满开口202（如图8所示）的第二应力层205。
所述第二应力层205的材料为硅锗、硅、碳化硅、锗或III-V族化合物，所述第二应力层205的材料能够与第一应力层203相同或不同，所述第二应力层205材料的选取以不减小栅极结构201下方的沟道区获得的应力为准，例如当第一应力层203的材料为硅锗时，所述第二应力层205能够为硅锗或锗，且当第二应力层205的材料为锗时，栅极结构201下方的沟道区获得的压应力增大，所形成的PMOS晶体管性能更佳。
所述第二应力层205的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的参数如形成第一应力层203时相同，在此不做赘述。在本实施例中，所述选择性外延沉积工的外延方向平行于半导体层211表面，即通过控制垂直于半导体层211表面的原位刻蚀速率，使所形成的第一应力层203和第二应力层205的表面与半导体层211表面齐平。在另一实施例中，能够使第二应力层205还形成于第一应力层203的顶部表面，所述第二应力层205的表面高于半导体层211表面，由于无需严格控制垂直于半导体层211表面的原位刻蚀速率，使形成第二应力层205的选择性外延沉积工艺更为简化。
在一实施例中，在采用选择性外延沉积工艺形成第二应力层205时，还能够采用原位掺杂工艺在第一应力层203内掺杂P型离子或N型离子，且所掺杂的离子与第一应力层203内掺杂的离子类型相同，使所述第一应力层203和第二应力层205能够作为晶体管的源区或漏区。在另一实施例中，也能够在形成第二应力层205之后，采用离子注入工艺形成源区或漏区。
请参考图10，在第二应力层205和第一应力层203表面形成接触层206；在衬底200、栅极结构201和接触层206表面形成层间介质层207；在所述层间介质层207内形成与接触层206电连接的导电插塞208。
需要说明的是，在一实施例中，在形成第一应力层203和第二应力层205时，未进行原位掺杂工艺，则在形成接触层之前，采用离子注入工艺在第一应力层203和第二应力层205内掺杂P型离子或N型离子，形成源区或漏区。
所述接触层206用于提高源区或漏区与导电插塞208之间的接触界面的导电性能，所述接触层206的材料为金属硅化物，形成工艺为：在第一应力层203和第二应力层205表面外延硅层；采用自对准金属硅化（self-aligned silicide）工艺在硅层表面形成金属硅化物材料。
所述层间介质层207的材料为氧化硅和氮化硅中的一种和两种组合。本实施例中，由于栅电极层221表面具有掩膜层223，在形成接触层206之后，首先在衬底、第一栅极结构、第二应力层205表面沉积第一介质薄膜，之后抛光所述第一介质薄膜和掩膜层223并暴露出栅电极层221表面，再于栅电极层221和第一介质薄膜表面形成第二介质层薄膜，所述第一介质薄膜和第二介质层薄膜构成介质层207。
所述导电插塞208的材料为铜或钨，形成工艺包括：在层间介质层207内刻蚀形成暴露接触层206的通孔；在所述通孔内填充导电材料，并抛光去除层间介质层207表面的导电材料。
本实施例中，在开口的侧壁表面形成第一应力层，第一应力层的第一部分表面相对于开口底部倾斜，所述第一应力层的第一部分表面到开口侧壁的距离小于第二部分表面到开口侧壁的距离，使所述开口底部的宽度尺寸大于开口顶部的宽度尺寸；则第一应力层的第一部分内能够掺杂的离子较少，且向栅极结构下方提供的应力较小，从而能够抑制第一应力层底部产生的漏电流；而且，第一应力层能够向沟道区提供应力，保证了晶体管的性能。在形成第一应力层之后，在开口内填充介质层，所述介质层能够电隔离相邻栅极结构下方的沟道区以下的半导体层，防止在第一应力层底部产生的漏电流使相邻晶体管导通，减少了相邻晶体管之间的干扰；其次，所述介质层为固体，能够避免第一应力层和第二应力层的应力向相邻栅极结构之间释放。因此，所形成的晶体管性能改善。
相应的，本发明的实施例还提供一种晶体管，请继续参考图10，包括：衬底200，所述衬底包括绝缘层210、以及位于绝缘层210表面的半导体层211，所述半导体层211表面具有若干栅极结构201；位于相邻栅极结构201之间的半导体层211的开口（未示出），所述开口暴露出绝缘层210；位于所述开口侧壁表面的第一应力层203；位于侧壁表面具有第一应力层203的开口内的介质层204，所述介质层204的表面低于半导体层211表面；位于所述第一应力层203和介质层204表面的第二应力层205，所述第二应力层205填充满开口。
所述晶体管还包括：位于第二应力层205和第一应力层203内的源区或漏区（未示出）；位于第二应力层205和第一应力层203表面的接触层206；位于衬底200、栅极结构201和接触层206表面的层间介质层207；位于所述层间介质层207内的导电插塞208，所述导电插塞208与接触层206电连接
所述衬底200为绝缘体上硅衬底，包括：基底212、位于基底212表面的绝缘层210、以及位于绝缘层210表面的半导体层211；本实施例中，所述半导体层211的材料为单晶硅。所述半导体层211表面的晶向为<100>或<110>。所述开口的侧壁相对于半导体层211表面垂直，则所述开口侧壁表面的晶向为<100>或<110>。
所述栅极结构201包括：位于半导体层211表面的栅介质层220、位于栅介质层220表面的栅电极层221以及位于栅介质层220和栅电极层221两侧的半导体层211表面的侧墙222。
所述第一应力层203或第二应力层205的材料为硅锗、硅、碳化硅、锗或III-V族化合物；所述第一应力层203的底部表面相对于绝缘层210表面倾斜，且所述第一应力层203的底部表面的晶向为<111>；所述第一应力层203靠近开口202底部的部分厚度较薄，而靠近开口202顶部的部分厚度较厚，能够减少第一应力层203底部在沟道区下方产生漏电流。
本实施例中，所述第一应力层203包括第一部分I和第二部分II，所述第二部分II到开口底部的距离大于第一部分I到开口底部的距离，所述第一部分I表面到开口侧壁的距离小于第二部分II表面到开口侧壁的距离。在其他实施例中，所述第一部分I表面到开口侧壁的距离还能够等于第二部分II表面到开口侧壁的距离。
本实施例中，所述第一应力层203的第一部分I表面相对于绝缘层210表面倾斜，所述第一应力层203的第二部分II表面相对于绝缘层210表面垂直，所述第一应力层203的第一部分I表面的晶向为<111>。
在另一实施例中，所述第一应力层203的表面均相对于绝缘层210表面倾斜，使开口202底部的宽度尺寸大于开口202顶部的宽度尺寸。
在另一实施例中，所述第一应力层203还暴露出开口底部的部分侧壁表面。
所述介质层204的材料其介电常数大于2.0，本实施例中，所述介质层204的材料为氧化硅。所述介质层204为固体，能够防止第一应力层203和第二应力层205所产生的应力向相邻栅极结构201之间的半导体层211内释放，保证了栅极结构201下方的沟道区内获得足够的应力；而且，所述介质层204的介电常数较高，更有利于电隔离相邻晶体管的沟道区下方的半导体层211，避免沟道区下方产生的漏电流使相邻晶体管之间发生干扰；因此，所形成的晶体管性能改善。
本实施例中，所述侧壁表面具有第一应力层的开口内具有介质层，所述介质层能够隔离相邻栅极结构下方的沟道区以下的半导体层，防止第一应力层底部的漏电流使相邻栅极结构导通，减少了相邻栅极结构之间的干扰；而且，所述介质层为固体，能够避免第一应力层和第二应力层的应力向相邻栅极结构之间释放，所述晶体管性能改善。
综上所述，晶体管的形成方法中，在相邻栅极结构之间的半导体层内形成暴露出绝缘层的开口之后，在所述开口的侧壁表面形成第一应力层，在所述开口内填充介质层，并在所述介质层表面形成填充满开口的第二应力层。所述第一应力层和第二应力层能够向栅极结构下方的沟道区提供应力，并用于形成相邻两个栅极结构所构成晶体管的共用源区或漏区。所述介质层能够自开口底部电隔离相邻栅极结构，防止第一应力层底部产生的漏电流使相邻栅极结构导通，减少了相邻晶体管之间的干扰；而且，所述介质层为固体，能够避免第一应力层和第二应力层的应力被释放。因此，所形成的晶体管漏电流减少，且性能改善。
进一步，所述第一应力层包括第一部分和第二部分，所述第二部分到开口底部的距离大于第一部分到开口底部的距离，所述第一部分表面到开口侧壁的距离小于或等于第二部分表面到开口侧壁的距离，则第一部分内能够掺杂的离子较少，掺杂离子发生扩散的能力弱，能够抑制第一应力层底部产生的漏电流；其次，第一部分在减少漏电流的同时，依旧能够向栅极结构下方的沟道区提供应力，使沟道区获得足够的应力，晶体管的性能得以保证。
进一步，所述介质层采用流体化学气相沉积工艺形成的，所形成的介质层材料为氧化硅。由于在形成第一应力层之后，开口底部的宽度大于具有第二部分应力层的开口宽度，为了使介质层能够充分填充开口底部区域而不产生空隙或缺陷，需要采用所述流体化学气相沉积工艺形成氧化硅；而且，所述氧化硅的介电常数大于2.0，其电隔离效果佳，能够充分电隔离相邻栅极结构下方、靠近绝缘层的半导体层。
进一步，所述第一应力层的形成工艺为选择性外延沉积工艺，且外延方向与半导体层的表面平行；由于所述开口底部为绝缘层，不会生长第一应力层，所述第一应力层仅从开口的侧壁表面开始生长，且外延沉积工艺在（111）晶面的生长速度最慢，因此所形成的第一应力层底部相对于开口底部倾斜，所述开口底部的尺寸大于顶部的尺寸。
晶体管中，相邻栅极结构之间的半导体层内具有开口，所述开口暴露出绝缘层，所述开口的侧壁表面具有第一应力层，，所述侧壁表面具有第一应力层的开口内填充有介质层，且所述介质层表面具有填充满开口的第二应力层。所述介质层能够自开口底部隔离相邻栅极结构，防止第一应力层底部的漏电流使相邻栅极结构导通，减少了相邻栅极结构之间的干扰；而且，所述介质层为固体，能够避免第一应力层和第二应力层的应力被释放。因此，所述晶体管漏电流减少，性能改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括绝缘层、以及位于绝缘层表面的半导体层，所述半导体层表面具有若干栅极结构；
刻蚀相邻栅极结构之间的半导体层直至暴露出绝缘层为止，形成开口；
在所述开口的侧壁表面形成第一应力层，所述第一应力层的形成工艺为选择性外延沉积工艺，所述第一应力层的外延方向与半导体层的表面平行；
在形成第一应力层之后，在所述开口内填充介质层，所述介质层的表面低于半导体层表面；
在形成介质层之后，在所述第一应力层和介质层表面形成填充满开口的第二应力层，所述第二应力层的形成工艺为选择性外延沉积工艺。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述第一应力层包括第一部分和第二部分，所述第二部分到开口底部的距离大于第一部分到开口底部的距离，所述第一部分表面到开口侧壁的距离小于或等于第二部分表面到开口侧壁的距离。
3.如权利要求2所述晶体管的形成方法，其特征在于，所述第一应力层的第一部分表面相对于绝缘层表面倾斜，所述第一应力层的第二部分表面相对于绝缘层表面垂直。
4.如权利要求3所述晶体管的形成方法，其特征在于，所述第一部分表面的晶向为<111>。
5.如权利要求1所述晶体管的形成方法，其特征在于，所述第一应力层的表面相对于绝缘层表面倾斜，使开口底部的宽度尺寸大于开口顶部的宽度尺寸。
6.如权利要求5所述晶体管的形成方法，其特征在于，所述第一应力层表面的晶向为<111>。
7.如权利要求1、2或5所述晶体管的形成方法，其特征在于，所述第一应力层暴露出开口底部的部分侧壁表面。
8.如权利要求1所述晶体管的形成方法，其特征在于，所述第一应力层或第二应力层的材料为硅锗、硅、碳化硅、锗或III-V族化合物。
9.如权利要求8所述晶体管的形成方法，其特征在于，所述第一应力层或第二应力层的形成工艺为选择性外延沉积工艺。
10.如权利要求1所述晶体管的形成方法，其特征在于，所述介质层的材料的介电常数大于2.0，所述介质层的形成工艺为：采用流体化学气相沉积工艺在开口内、第一应力层表面、栅极结构表面以及半导体层表面形成介质薄膜；采用回刻蚀工艺去除第一应力层顶部表面、栅极结构表面以及半导体层表面的介质薄膜。
11.如权利要求10所述晶体管的形成方法，其特征在于，所述介质层的材料为氧化硅。
12.如权利要求1所述晶体管的形成方法，其特征在于，所述开口的形成工艺为各向异性的干法刻蚀工艺，所述开口的侧壁相对于半导体层表面垂直。
13.如权利要求1所述晶体管的形成方法，其特征在于，所述衬底为绝缘体上硅衬底，所述半导体层的材料为单晶硅，所述半导体层表面的晶向为<100>或<110>。
14.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构包括：位于半导体层表面的栅介质层、位于栅介质层表面的栅电极层以及位于栅介质层和栅电极层两侧的半导体层表面的侧墙。
15.如权利要求1所述晶体管的形成方法，其特征在于，还包括：在第二应力层表面形成接触层，在衬底、栅极结构和接触层表面形成层间介质层，在所述层间介质层内形成与接触层电连接的导电插塞。
16.一种采用如权利要求1至15任一项方法所形成的晶体管，其特征在于，包括：
衬底，所述衬底包括绝缘层、以及位于绝缘层表面的半导体层，所述半导体层表面具有若干栅极结构；
位于相邻栅极结构之间的半导体层的开口，所述开口暴露出绝缘层；
位于所述开口侧壁表面的第一应力层；
位于侧壁表面具有第一应力层的开口内的介质层，所述介质层的表面低于半导体层表面；
位于所述第一应力层和介质层表面的第二应力层，所述第二应力层填充满开口。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
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